JPH0737996A - メモリセルにトランジスタを用いない半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 メモリセルの微細化を図るため、メモリセル
の構成を簡素化する。 【構成】 ｐ型シリコン基板１の主面に第１のワード線
２ａが形成され、このワード線２ａに隣接して、シリコ
ン酸化膜からなる第１の誘電体膜３、ビット線６、第１
および第２の誘電体膜より薄いトンネル酸化膜からなる
第２の誘電体膜５、不純物を含んだ多結晶シリコンから
なるストレージノード７、シリコン酸化膜からなる第３
の誘電体膜４および多結晶シリコンからなる第２のワー
ド線２ｂが形成されている。 【効果】 メモリセルの構造を画期的に簡略化でき、製
造工程数の低減、さらにこれによる歩留まりの向上が図
れ、低コストで高集積、高品質な半導体記憶装置を得る
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置およ
びその製造方法、特に、ダイナミック・ランダム・アク
セス・メモリ（以下、ＤＲＡＭと示す）に関するもので
ある。

【０００２】

【従来の技術】近年、半導体記憶装置はコンピュータな
どの情報機器の目覚ましい普及によって、その需要が急
速に拡大している。機能的には大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。この
ような背景下に、半導体記憶装置は大規模高集積，高速
化さらに高信頼性化を図る技術開発が進められている。
半導体記憶装置のうち、記憶情報のランダムな入出力が
可能なものにＤＲＡＭがある。ＤＲＡＭは、多数の情報
を記憶するメモリセルアレイと、単位記憶回路を構成す
るメモリセルの指定、および外部との入出力を制御する
周辺回路から構成されている。

【０００３】図１５は、一般的なＤＲＡＭの構成を示す
ブロック図である。図において、ＤＲＡＭ５０は、記憶
情報を蓄積するメモリセルアレイ５１、メモリセルを選
択するための番地信号を外部から受けるロウアンドカラ
ムアドレスバッファ５２、列方向の番地信号からメモリ
セルを指定するロウデコーダ５３、行方向の番地信号か
らメモリセルを指定するカラムデコーダ５４、メモリセ
ルからの情報の読み出し時に信号を増幅するセンスリフ
レッシュアンプ５５、情報信号を外部から受けるデータ
インバッファ５６、記憶していた情報信号を外部に出力
するデータアウトバッファ５７、および基本制御信号を
発生するクロックジェネレータ５８から構成されてい
る。

【０００４】半導体チップ上で、広い面積を占めるメモ
リセルアレイ５１は、単位情報を蓄積するためのメモリ
セルがマトリックス状に複数個配置されている。図１６
は、メモリセル４ビット分（４個分）の等価回路であ
る。メモリセルアレイ５１は、Ｘ行方向に延びた複数の
ワード線ＷＬと、Ｙ列方向に延びた複数のビット線対
（ＢＬ、／ＢＬ）を備えている。ワード線とビット線と
の近傍には、メモリセルＭが形成されている。このメモ
リセルＭは、１個の情報電荷蓄積用キャパシタと、１個
の絶縁ゲート型電界効果トランジスタ、いわゆるＭＩＳ
（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ） トランジスタからなる。このタイプのメ
モリセルは、その構成が簡単なため広く一般的に用いら
れている。なお、図１６において、１対のビット線（Ｂ
Ｌ、／ＢＬ）は、センスリフレッシュアンプ５５に対し
て平行に配置された折り返しビット線方式を示す。

【０００５】従来の半導体記憶装置は上述したように構
成され、次のように動作する。図１５において、データ
はＮ（ｎ×ｍ）ビットのメモリセルアレイ５１に蓄積さ
れる。読み出し、もしくは書き込みを行うメモリセルの
番地情報は、ロウアンドカラムアドレスバッファ５２に
保存される。ロウデコーダ５３は、所定のワード線の選
択によって（ｎ本のワード線のうちの１本のワード線の
選択）ｍビットのメモリセルをビット線を介してセンス
リフレッシュアンプ５５に電気的に接続する。一方、カ
ラムデコーダ５４は所定のビット線対の選択（ｍ組のビ
ット線のうちの１組のビット線の選択）によって、１個
のセンスリフレッシュアンプ５５をデータインバッファ
５６あるいはデータアウトバッファ５７に接続する。以
上のようにして、番地信号からＮビットのメモリセルア
レイ５１の中から１個のメモリセルが選択される。

【０００６】つぎに、図１６において、ＭＩＳトランジ
スタのゲート電極はワード線（ＷＬ）に接続され、一方
のソース／ドレイン電極はキャパシタＣの一方の電極、
他方のソース／ドレイン電極は１対のビット線ＢＬもし
くは／ＢＬのどちらか一方に接続されている。ワード線
ＷＬの選択によって、指定された番地のワード線ＷＬに
所定の電圧が印加されると、ＭＩＳトランジスタが導通
しビット線ＢＬもしくは／ＢＬの電荷がキャパシタＣに
流入して蓄えられる。一方、データの読み出し時には、
選択したワード線ＷＬに所定の電圧を印加することでＭ
ＩＳトランジスタが導通し、キャパシタＣに蓄えられて
いた電荷がビット線ＢＬもしくは／ＢＬを介して放出さ
れる。

【０００７】図１７（ａ）は、Ｍ．Ｓａｋａｏ ｅｔ
ａｌ．、ＩＥＥＥ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ ｐ．６５５〜６５８、１９９０、“ＡＣ
ＡＰＡＣＩＴＯＲ−ＯＶＥＲ−ＢＩＴ−ＬＩＮＥ（ＣＯ
Ｂ） ＣＥＬＬ ＷＩＴＨ ＡＨＥＭＩＳＰＨＥＲＩＣ
ＡＬ−ＧＲＡＩＮ ＳＴＯＲＡＧＥ ＮＯＤＥＦＯＲ６
４Ｍｂ ＤＲＡＭｓ”に記載された従来のＤＲＡＭのメ
モリセル構造の一例である。このメモリセルＭにおい
て、ＭＩＳトランジスタは半導体基板主表面の平面部分
に配置されており、キャパシタはスタックド型である。

【０００８】このようなメモリセルは、ｐ型半導体基板
１の主表面において、分離酸化膜１０で囲まれた領域に
２個のメモリセルが１個のビット線コンタクト８を共有
して配置されている。このビット線コンタクト８を中心
にｎチャネルＭＩＳトランジスタのゲート電極１５ｃが
左右に配置されている。ｎチャネルＭＩＳトランジスタ
は、ｐチャネルシリコン基板１上に薄いゲート誘電体膜
１７を介して形成されたゲート電極１５ｃと、その左右
に隣接配置されてｎ型ソース／ドレイン不純物拡散層１
８からなる。一方のｎ型ソース／ドレイン不純物拡散層
１８は、ビット線６に接続されており、もう一方のｎ型
ソース／ドレイン不純物拡散層１８はキャパシタを構成
するストレージノード（情報電荷蓄積層）７に接続され
ている。

【０００９】また、ＭＩＳトランジスタのゲート電極１
５ｃは、これに接続される第１のワード線を兼ねてお
り、折り返しビット線方式を採用していることから、分
離酸化膜１０上に隣接メモリセルＭのゲート電極に接続
される第１のワード線１５ｃが存在する。ビット線６
は、ビット線コンタクト８に接続して第１のワード線１
５ｃより上層に形成されており、さらにその上層に第１
のワード線１５ｃに並列接続されたアルミニウム配線に
よる第２のワード線１５ｂが形成されている。

【００１０】

【発明が解決しようとする課題】上述したような半導体
記憶装置では、図１７（ａ）に示した６４メガビットの
ＤＲＡＭからさらに２５６メガビット、１ギガビットの
ＤＲＡＭへと集積度を上げていった場合、１個のメモリ
セルあたりの半導体基板の占有面積の縮小化を図らなけ
ればならなかった。半導体基板の占有面積の縮小化にお
いては、キャパシタの容量値がある一定以上必要である
のでその縮小化には限界があった。キャパシタの容量値
は、ＤＲＡＭのパッケージに含まれるアルファ粒子によ
って半導体基板内に電子−正孔対が発生することにより
生じる回路の誤動作、いわゆソフトエラーを防止するた
めに最小でも４０ｆＦ（ファムトファラッド）程度必要
であった。

【００１１】このため、図１７（ｂ）（図１７（ａ）の
破断面から後方に僅かにずらした面の断面）に示すよう
なスタックド型のキャパシタのように、通常の第１のス
トレージノード７に、さらにＨｅｍｉｓｐｈｅｒｉｃａ
ｌ ｇｒａｉｎ （ＨＳＧ）ｐｏｌｙ−Ｓｉ ＳＴＯＲ
ＡＧＥ ＮＯＤＥ と呼ばれる第２のストレージノード
７ａを接続して、小さな半導体基板の占有面積で所定の
キャパシタ容量を得る構造が用いられた。しかし、この
ようなメモリセル構造の複雑化は、製造工程数の増加お
よび、これによる歩留まりの低下を引き起こし、最終的
には製造コストの増加に至るという問題点があった。

【００１２】一方、、ＭＩＳトランジスタのチャネル領
域においては、チャネル長の縮小に伴うしきい値電圧の
低下や、チャネル長に対するしきい値電圧の変化が大き
くなる現象を引き起こすショートチャネル効果、チャネ
ル領域下の空乏層の幅方向への広がりによりしきい値電
圧が上昇するナローチャネル効果が生じてくる。さら
に、ドレイン領域端部のピンチオフ領域においては、イ
ンパクトイオン化によって発生したホットキャリアによ
りトランジスタの特性が長期的に劣化するというホット
キャリア効果と呼ばれる信頼性上の問題が引き起こされ
る。このようなチャネル領域における問題のため、チャ
ネル長とチャネル幅がサブミクロン領域に入ってくる
と、その縮小化が非常に困難になるという問題点があっ
た。

【００１３】この発明は、このような問題点を解決する
ためになされたもので、メモリセルをトランジスタを用
いないで構成することで、メモリセルの構造をシンプル
にし、メモリセル構造の複雑化、および製造工程数の増
加を防ぎ、これにより低コストで微細化が図れる高集積
度の半導体記憶装置およびその製造方法を得ることを目
的とする。

【００１４】

【課題を解決するための手段】この発明の請求項第１項
に係るメモリセルにトランジスタを用いない半導体記憶
装置は、第１のワード線と、この第１のワード線に隣接
して形成された第１の誘電体膜と、この第１の誘電体膜
に隣接して形成されたビット線と、このビット線に隣接
して形成された第２の誘電体膜と、この第２の誘電体膜
に隣接して形成された情報電荷蓄積層と、この情報電荷
蓄積層に隣接して形成された第３の誘電体膜と、この第
３の誘電体膜に隣接して形成された第２のワード線とを
備えたメモリセルから構成された半導体記憶装置であっ
て、上記第２の誘電体膜の誘電率、面積および電極間距
離の少なくとも１つは、上記第１および第３の誘電体膜
の誘電率、面積または電極間距離より小さいものであ
る。

【００１５】この発明の請求項第２項に係るメモリセル
にトランジスタを用いない半導体記憶装置は、シリコン
基板の主面に形成され不純物拡散層からなる第１のワー
ド線と、この第１のワード線に隣接して形成されシリコ
ン酸化膜からなる第１の誘電体膜と、この第１の誘電体
膜に隣接して形成され不純物を含んだ多結晶シリコンか
らなるビット線と、このビット線に隣接して形成され第
１および第３の誘電体膜より薄いトンネル酸化膜からな
る第２の誘電体膜と、この第２の誘電体膜に隣接して形
成され不純物を含んだ多結晶シリコンからなる情報電荷
蓄積層と、この情報電荷蓄積層に隣接して形成されシリ
コン酸化膜からなる第３の誘電体膜と、この第３の誘電
体膜に隣接して形成され不純物を含んだ多結晶シリコン
からなる第２のワード線とを備えたメモリセルから構成
されたものである。

【００１６】この発明の請求項第３項に係るメモリセル
にトランジスタを用いない半導体記憶装置は、シリコン
基板の主面に形成され不純物拡散層からなる第２のワー
ド線と、この第２のワード線に隣接して形成されシリコ
ン酸化膜からなる第３の誘電体膜と、この第３の誘電体
膜に隣接して形成され不純物を含んだ多結晶シリコンか
らなる情報電荷蓄積層と、この情報電荷蓄積層に隣接し
て形成され第１および第３の誘電体膜より薄いトンネル
酸化膜からなる第２の誘電体膜と、この第２の誘電体膜
に隣接して形成され不純物を含んだ多結晶シリコンから
なるビット線と、このビット線に隣接して形成されシリ
コン酸化膜からなる第１の誘電体膜と、この第１の誘電
体膜に隣接して形成され不純物を含んだ多結晶シリコン
からなる第１のワード線とを備えたメモリセルから構成
されたものである。

【００１７】この発明の請求項第４項に係るメモリセル
にトランジスタを用いない半導体記憶装置は、第１およ
び第２のワード線はＸ方向に配置され、ビット線はＹ方
向に配置され、折り返しビット線方式に対応するように
上記第１および第２のワード線と上記ビット線の交点に
１つ置きにメモリセルが配置されたものである。

【００１８】この発明の請求項第５項に係るメモリセル
にトランジスタを用いない半導体記憶装置の製造方法
は、シリコン基板の主面上の所定領域に素子間分離膜を
形成する工程と、上記素子間分離膜をマスクに不純物注
入を施し、Ｘ方向に配置された不純物拡散層からなる第
１のワード線を形成する工程と、上記第１のワード線上
に薄いシリコン酸化膜からなる第１の誘電体膜を形成す
る工程と、上記第１の誘電体膜上にＹ方向に配置された
不純物を含んだ多結晶シリコンからなるビット線を形成
する工程と、上記ビット線上に絶縁層を堆積する工程
と、上記第１のワード線と上記ビット線の交差する所定
領域の上記絶縁層を除去する工程と、上記絶縁膜を除去
した上記ビット線表面に、第１および第３の誘電体膜よ
り薄いトンネル酸化膜からなる第２の誘電体膜を形成す
る工程と、上記第２の誘電体膜上に不純物を含んだ多結
晶シリコンからなる情報電荷蓄積層を形成する工程と、
上記情報電荷蓄積層上にシリコン酸化膜からなる第３の
誘電体膜を形成する工程と、上記第３の誘電体膜上にＸ
方向に配置された不純物を含んだ多結晶シリコンからな
る第２のワード線を形成する工程とを含むものである。

【００１９】この発明の請求項第６項に係るメモリセル
にトランジスタを用いない半導体記憶装置の製造方法
は、シリコン基板の主面上の所定領域に素子間分離膜を
形成する工程と、上記素子間分離膜をマスクに不純物注
入を施し、Ｘ方向に配置された不純物拡散層からなる第
２のワード線を形成する工程と、上記第２のワード線上
にシリコン酸化膜からなる第３の誘電体膜を形成する工
程と、上記第３の誘電体膜上に不純物を含んだ多結晶シ
リコンからなる情報電荷蓄積層を形成する工程と、上記
情報電荷蓄積層上に絶縁層を堆積する工程と、上記情報
電荷蓄積層上の所定領域の上記絶縁層を除去する工程
と、上記絶縁膜を除去した上記情報電荷蓄積層表面に、
第１および第３の誘電体膜より薄いトンネル酸化膜から
なる第２の誘電体膜を形成する工程と、上記第２の誘電
体膜上にＹ方向に配置された不純物を含んだ多結晶シリ
コンからなるビット線を形成する工程と、上記ビット線
上にシリコン酸化膜からなる第１の誘電体膜を形成する
工程と、上記第１の誘電体膜上にＸ方向に配置された不
純物を含んだ多結晶シリコンからなる第１のワード線を
形成する工程とを含むものである。

【００２０】

【作用】この発明の請求項第１項においては、メモリセ
ルにトランジスタを用いずにトンネル酸化膜を用いて、
従来のキャパシタに代わるフローティングゲート状態の
ストレージノードに電荷の出し入れを行い情報を記憶す
る。

【００２１】この発明の請求項第２項においては、シリ
コン基板の主面に第１のワード線を形成し、第２の誘電
体膜を第１および第３の誘電体膜より薄くすることによ
り第２の誘電体膜にトンネル電流を流すものである。

【００２２】この発明の請求項第３項においては、シリ
コン基板の主面に第２のワード線を形成し、第２の誘電
体膜を第１および第３の誘電体膜より薄くすることによ
り第２の誘電体膜にトンネル電流を流すものである。

【００２３】この発明の請求項第４項においては、第１
および第２のワード線をＸ方向に配置しビット線をＹ方
向に配置して、折り返しビット線方式に対応させるもの
である。

【００２４】この発明の請求項第５項においては、膜形
成、エッチングを繰り返し、シリコン基板の主面上に第
１のワード線が形成されたメモリセルを有する半導体記
憶装置を製造するものである。

【００２５】この発明の請求項第６項においては、膜形
成、エッチングを繰り返し、シリコン基板の主面上に第
２のワード線が形成されたメモリセルを有する半導体記
憶装置を製造するものである。

【００２６】

【実施例】図１は、この発明の一実施例による半導体記
憶装置におけるメモリセルの基本構造を示した図であ
る。図１において、ｐ型シリコン基板１の主面にｎ型不
純物拡散層からなる第１のワード線２ａが形成されてお
り、この第１のワード線２ａ上にシリコン酸化膜からな
る第１の誘電体膜３を介して、ｎ型不純物を含んだ多結
晶シリコンからなるビット線６が形成されている。さら
に、このビット線６上には、第１の誘電体膜３および第
３の誘電体膜４より薄いトンネル酸化膜からなる第２の
誘電体膜５を介して、ｎ型不純物を含んだ多結晶シリコ
ンからなる情報電荷蓄積層であるストレージノード７が
形成されている。第２の誘電体膜５は、従来のメモリセ
ルのＭＩＳトランジスタの働きをし、ストレージノード
７との電荷の出し入れを行う。さらに、このストレージ
ノード７上には、シリコン酸化膜からなる第３の誘電体
膜４を介してｎ型不純物を含んだ多結晶シリコンからな
る第２のワード線２ｂが接続されている。

【００２７】図２は、従来技術で述べた図１６に対応す
るこの発明のメモリセル４ビット分（４個分）の等価回
路である。ここで、Ｘ（行）方向に延びた複数のワード
線ＷＬは、第１のワード線２ａと第２のワード線２ｂか
らなる。Ｙ（列）方向には、複数のビット線対（ＢＬ、
／ＢＬ）が延びており、ワード線とビット線の近傍に
は、従来技術と同様にメモリセルＭが形成されている。
この発明において、メモリセルＭは、等価的に３つのキ
ャパシタから構成される。第１のワード線２ａとビット
線６の間に配置されたキャパシタＣ_１は、第１の誘電体
膜３からなる。つぎに、ビット線６と第２のワード線２
ｂの間に直列接続して配置された２つのキャパシタ
Ｃ_２、Ｃ_３は、トンネル酸化膜の第２の誘電体膜５と第
３の誘電体膜４からなる。なお、図２は、１対のビット
線（ＢＬ、／ＢＬ）が、センスリフレッシュアンプ５５
に対して平行に配置された折り返しビット線方式を示し
ている。また、ダミーセルアレイ６０、メモリセルアレ
イ６１やイコライズドランジスタ２１、Ｖ_ＢＬトランジ
スタ２２、ダミーセルトランジスタ２３が示されている
が、これらに関しては以下の動作原理で説明する。

【００２８】つぎに、図１において、トンネル酸化膜と
なる第２の誘電体膜５が、第１の誘電体膜３、および第
３の誘電体膜４より面積を小さくしている理由について
述べる。これは、第１、第２、第３の誘電体膜をすべて
シリコン酸化膜などの同一材料、すなわち同じ誘電率ε
の物質で構成した場合に必要となる。すなわち、この発
明のメモリセルにおいては、第１のワード線２ａ、第２
のワード線２ｂ間に電圧を印加し、トンネル酸化膜５を
用いてストレージノード７に電荷の出し入れを行う（詳
細は以下の動作原理で説明する）。したがって、単純に
第１のワード線２ａ、第２のワード線２ｂ間に電圧を印
加したとき、３つのキャパシタＣ_１、Ｃ_２、Ｃ_３には同
一の電荷Ｑが蓄積される。

【００２９】電荷Ｑは、Ｑ＝ＣＶ＝εＡＶ／ｄ（第１
式）により求められる。第１式において、εは誘電率、
Ａは面積、ｄは電極間距離、Ｖは印加電圧である。ここ
で、キャパシタＣ_１とＣ_２の誘電率、面積、電極間距
離、印加電圧をそれぞれε_１、Ａ_１、ｄ_１、Ｖ_１、
ε_２、Ａ_２、ｄ_２、Ｖ_２とすると両者の関係は、ε_１Ａ
_１Ｖ_１／ｄ_１＝ε_２Ａ_２Ｖ_２／ｄ_２（第２式）のように
なる。キャパシタＣ_１とＣ_２は同一材料であるから、ε
_１＝ε_２である。トンネル電流はトンネル酸化膜にかか
る電界強度Ｅの大きさによって流れる。したがって、Ｅ
はＶ／ｄ＝Ｅ（第３式）で求まることから、キャパシタ
Ｃ_２の電界強度Ｅを大きくしトンネル電流を流すために
は、面積Ａ_２を小さくすればよい。

【００３０】なお、トンネル酸化膜５に第１の誘電体膜
３、第３の誘電体膜４より誘電率εが低い材料を用いた
場合は、第２式の関係から３つの誘電体膜の面積を同一
にすることができる。例えばトンネル酸化膜５にシリコ
ン酸化膜を使用し、第１の誘電体膜３、第３の誘電体膜
４にシリコン酸化膜より誘電率が高いシリコン窒化膜
（ＳｉＮ）、ＢａＴｉＯ_３とＳｒＴｉＯ_３との混晶等が
使用できる。さらに、キャパシタＣ_２の電界強度Ｅを大
きくするために、キャパシタＣ_２の面積Ａ_２を小さくす
る代わりにキャパシタＣ_２の誘電率ε_２又は電極間距離
ｄ_２を小さくしても良く、面積Ａ_２を小さくする場合と
同様な効果が得られる。なお、トンネル酸化膜の厚さ
は、例えば１ｎｍ〜５ｎｍ程度である。

【００３１】つぎに、この発明のメモリセルアレイ構造
の一例を説明する。図３はこの発明の一実施例によるメ
モリセルアレイの平面図、図４は図３のＩ−Ｉ′線に沿
った断面図、図５は図３のＩＩ−ＩＩ′線に沿った断面
図である。図３において、Ｘ方向に第１および第２のワ
ード線２が配置され、Ｙ方向にビット線６が配置されて
いる。折り返しビット線方式を用いているため、ワード
線２とビット線６の交点に、１つ置きにメモリセルを構
成するストレージノード７が配置されている。図４にお
いて、ｐ型シリコン基板１上のｎ型不純物拡散層からな
る第１のワード線２ａは、分離酸化膜１０によって隣接
メモリセルと分離されている。第１のワード線２ａ上に
は、シリコン酸化膜からなる第１の誘電体膜３を介し
て、ｎ型不純物を含んだ多結晶シリコンからなるビット
線６が形成されている。図４では、ビット線６がＹ方向
に配置され、隣接メモリセルと接続されている様子が示
されている。さらに、このビット線６上には、第１の誘
電体膜３および第３の誘電体膜４より薄いトンネル酸化
膜からなる第２の誘電体膜５を介して、ｎ型不純物を含
んだ多結晶シリコンからなるストレージノード７が形成
されている。ここで、トンネル酸化膜５は、第１の誘電
体膜３より小さい面積になるように形成されている。

【００３２】さらに、ストレージノード７上には、シリ
コン酸化膜からなる第３の誘電体膜４を介してｎ型不純
物を含んだ多結晶シリコンからなる第２のワード線２ｂ
が接続されている。図５では、ｎ型不純物拡散層からな
る第１のワード線２ａと多結晶シリコンからなる第２の
ワード線２ｂがＸ方向に配置され、隣接メモリセルと接
続されている様子が示されている。さらに、第１のワー
ド線２ｂ上には、平坦化が図られたシリコン酸化膜から
なる層間絶縁膜１１を介して、アルミナウム配線からな
る第２のビット線６ａが配置され、第１のビット線６に
並列接続されている。最後に第２のビット線６ａ上は、
シリコン窒化膜からなる表面保護膜１２が全体を覆って
いる。

【００３３】つぎに、この発明のメモリセルアレイの動
作原理の一例を説明する。メモリセルアレイ以外の周辺
部は、従来技術の図１５で示したブロック図と同様であ
り、その動作も基本的に同一である。しかし、メモリセ
ルアレイの動作は、従来技術の図１６を用いて説明した
内容とは全く異なる。図６は、この発明のメモリセルア
レイの動作原理をエネルギバンド図を用いて説明した図
であり、図中の各領域は、第１のワード線２ａの領域１
００、第１の誘電体膜の領域２００、ビット線６の領域
３００、トンネル酸化膜５の領域４００、ストレージノ
ード７の領域５００、第３の誘電体膜４の領域６００、
第２のワード線の領域７００で示されている。なお、領
域１００、３００、５００、７００、すなわちシリコン
の領域の横線は、フェルミレベルを示している。

【００３４】まず最初に、書き込み動作から説明する。
図６（ａ）〜図６（ｄ）において、図６（ａ）、図６
（ｃ）が０書き込み、すなわちｎ型シリコンを用いた場
合のキャリアである電子をストレージノードに注入する
場合、図６（ｂ）、図６（ｄ）が１書き込み、すなわち
ストレージノードにキャリアを注入しない場合を示して
いる。まず、図６（ａ）、図６（ｂ）は書き込み前の状
態であり、第１および第２のワード線の領域１００、２
００の電位は５Ｖである。図６（ａ）では、電子を注入
させるためビット線の領域３００が０Ｖにチャージされ
ている。

【００３５】一方、図６（ｂ）ではビット線の領域３０
０は５Ｖで、チャージは行われない。つぎに、第１のワ
ード線の領域１００の電位を０Ｖにする。すると、ビッ
ト線の領域３００が０Ｖにチャージされていた方では、
図６（ｃ）に示すようにビット線の領域３００のポテン
シャルが持ち上がり、ビット線の領域３００にチャージ
されていた電子がトンネル現象でストレージノードの領
域５００に移動する。このとき、トンネル酸化膜の領域
４００は上述したように、第３の誘電体膜の領域６００
より小さな面積に形成されているため、トンネル酸化膜
の領域４００のみにトンネル現象が起きるだけの電界Ｅ
がかかる。

【００３６】図６（ｃ）の下図は、電子が移動した後の
状態を示しており、ストレージノードのポテンシャルは
移動した電子により持ち上がる。また、ビット線の領域
３００をスタンバイ状態の０Ｖにしても、トンネル酸化
膜の領域４００にトンネル現象が起きるだけの電界Ｅが
かからないため電子の移動は起きず、０のデータが保持
できる。一方、図６（ｄ）はビット線の領域３００にチ
ャージが行われなかった方であるから、ストレージノー
ドの領域５００への電子の注入はない。さらに図６
（ｄ）の下図は、ビット線の領域３００をスタンバイの
０Ｖにした状態であるが、トンネル酸化膜の領域４００
にトンネル現象が起きるだけの電界Ｅがかからないた
め、ストレージノードの領域５００への電子の注入が起
こることはなく、１のデータが保持できる。

【００３７】つぎに、読み出し動作について説明する。
図６（ｅ）〜図６（ｊ）は、読み出し動作を示した図で
あり、図６（ｅ）、図６（ｇ）、図６（ｉ）が０読み出
し、図６（ｆ）、図６（ｈ）、図６（ｊ）が１読み出し
の場合を示している。まず図６（ｅ）、図６（ｆ）で
は、スタンバイ状態の第１および第２のワード線の領域
１００、２００が５Ｖの電位から、第２のワード線の領
域７００の電位を０Ｖに変化させる（これは、書き込み
のときの第１と第２のワード線の電位関係と逆の関係に
なっている）。すると、ストレージノードの領域５００
が０Ｖにチャージされていた図６（ｅ）では、ストレー
ジノードの領域５００のポテンシャルが持ち上がり、ス
トレージノードの領域５００にチャージされていた電子
が、トンネル現象でビット線の領域３００に移動する。

【００３８】一方、図６（ｆ）では、ストレージノード
の領域５００のポテンシャルが持ち上がることはなく、
したがって電子の移動はない。つぎに、図６（ｇ）、図
６（ｈ）は、第２のワード線の領域７００の電位を０Ｖ
に変化させた図６（ｅ）、図６（ｆ）から所定時間を経
た状態である。このとき、スタンバイ状態で０Ｖにチャ
ージされたビット線の領域３００の電位は、放電により
ポテンシャルが低下するが、ストレージノードの領域５
００からビット線の領域３００に電子の移動があった図
６（ｇ）は、図６（ｈ）より微妙にポテンシャルが高く
なる。図６（ｇ）および（ｈ）のそれぞれ下図は、この
微妙なポテンシャルの差、すなわち電位の差をセンスリ
フレッシュアンプ５５を用いて０Ｖ（ｉの状態）もしく
は５Ｖ（ｊの状態）に増幅した状態である。

【００３９】つぎに、このセンスリフレッシュアンプ５
５による増幅の動作について、もう少し詳しく説明す
る。図２において、ビット線６は、その一対がセンスリ
フレッシュアンプ５５に対して平行に配置された折り返
しビット線方式をとっており、一方のビット線６がＢ
Ｌ、もう一方のビット線が／ＢＬと呼ばれる。指定され
た番地の第２のワード線２ｂが０Ｖの電位になると、Ｂ
Ｌもしくは／ＢＬのどちらか一方のビット線６から情報
が読み出される。例えば、情報が読み出される方のビッ
ト線６をＢＬとすると、情報が読み出されない方のビッ
ト線６（／ＢＬ）は、センスリフレッシュアンプ５５を
用いて電位比較をするための、すなわち、ＢＬの信号を
増幅させるためのリファレンス電位でなくてはならな
い。このリファレンス電位は、図６（ｇ）と図６（ｈ）
との中間におけるビット線の領域３００の電位で、図２
に示すダミーセルＤにより作られる。

【００４０】つぎに、これまでに説明したメモリセルの
書き込み、読み出し動作をダミーセルＤの動作を含め
て、図７に示す電圧信号波形を用いて説明する。まず、
基本クロックＣＬが５Ｖのときスタンバイ状態で、０Ｖ
のとき動作状態（読み出し、および書き込み動作）とす
る。説明の都合上、（読み出し動作）→（スタンバイ状
態）→（書き込み動作）の順番で説明する。

【００４１】図７において、読み出し状態では図６
（ｇ）、図６（ｈ）に示したように第１のワード線ＷＬ
_１をするための５Ｖ、第２のワード線ＷＬ_２を０Ｖの電
位にする。例えば、これら読み出されるビット線がＢＬ
で、これに０が書き込まれていたとすると、ＢＬ電位は
図６（ｇ）に示すようになり僅かしか上がらない。一
方、／ＢＬ電位は、／ＶＤを５Ｖにし、／ＢＬ側のダミ
ーセルトランジスタ２３をＯＮしているため（このと
き、ＶＤ電位は破線で示す０Ｖ）、ダミーセルＤにより
作られたリファレンス電位となる。このリファレンス電
位を図７に／ＢＬ′と示す。リファレンス電位は、上述
したように図６（ｇ）と図６（ｈ）との中間におけるビ
ット線の領域３００の電位であるから、ＢＬ電位が／Ｂ
Ｌ′電位より僅かに低くなり、センスリフレッシュアン
プ５５によってＢＬが０Ｖ、／ＢＬが５Ｖに増幅され
る。なお、ＢＬに０が書き込まれていた場合は、ＢＬお
よび／ＢＬ′はそれぞれ破線で示す波形になる。また、
／ＢＬに０が書き込まれていた場合は、／ＢＬ、これに
対応するＢＬ′は、それぞれ実線で示す波形になり（／
ＢＬの場合は反転する）、／ＢＬに１が書き込まれてい
た場合は、／ＢＬ、ＢＬ′はそれぞれ破線で示す波形に
なる。

【００４２】続いて、読み出し動作の中では、読み出し
が終わった後、書き込み動作も行う。これは、読み出し
動作において、指定された番地の第２のワード線２ｂが
０Ｖの電位になると、この第２のワード線２ｂに接続さ
れるメモリセルアレイ中のすべてのメモリセルから読み
出しが行われるためである。すなわち、ＢＬから０、ま
たは／ＢＬから１を読み出した場合、ストレージノード
の領域５００から取り出したキャリア（電子）を再度ス
トレージノードの領域５００に注入してやる必要がある
からである。そうしなければ、指定された番地のワード
線２に接続された、読み出しに関係のないメモリセルの
情報が消えてしまうためである。まず、第２のワード線
ＷＬ_２の電位を５Ｖにし、後述するスタンバイ状態の第
１および第２のワード線２ａおよび２ｂと同じ電位の状
態にする。このときＢＬおよび／ＢＬの電位は、センス
リフレッシュアンプ５５が動作し続けているため０Ｖま
たは５Ｖを維持し続けている。つぎに、第１のワード線
の電位を０Ｖにし図６（ｃ）、図６（ｄ）に示した状態
をつくる。そうすると、ビット線電位が０Ｖであった方
は、再度ストレージノードの領域５００への電子の注入
が起こり、データが保持される。なお、このときビット
線電位は、０Ｖ、５Ｖともに第１のワード線２ａの電位
を０Ｖに変化させる前に比べ、ポテンシャルが一瞬高く
なるため、図７の波形に示すように、電位が低くなる方
に一瞬変化する。

【００４３】つぎに、スタンバイ状態について説明す
る。このとき、第１および第２のワード線ＷＬ_１、ＷＬ
_２の電位はともに５Ｖで、ビット線電位は０Ｖである。
ビット線電位は、ＢＬと／ＢＬとで全く同一にするた
め、Ｖ_ＥＱを５Ｖにしてイコライズトランジスタ２１を
ＯＮにし、Ｖ_ＢＬトランジスタ２２で０Ｖに固定する。
図６（ｃ）および（ｄ）の下図はこのスタンバイ状態に
あたるもので、ストレージノードの領域５００に電子が
注入されている場合および注入されていない場合ともに
トンネル酸化膜の領域４００にトンネル現象がおきるだ
けの電界Ｅがかからないため、記憶データは保持でき
る。

【００４４】さらに、スタンバイ状態では、読み出し動
作に必要なリファレンス電位を作るための、ダミーセル
Ｄへの書き込み動作（ストレージノードの領域５００へ
の電子の注入）を行う。まず、ＢＬ、／ＢＬ両方の側の
ダミーセルに電子の注入を行うため、Ｖ_Ｄ、／Ｖ_Ｄとも
に５Ｖにし、第１および第２のワード線に相当するダミ
ーセルのＤＷＬ_１、ＤＷＬ_２を、ともに５Ｖにする。こ
れによりＢＬ、／ＢＬの０Ｖが、ダミーセルＤのビット
線の領域３００に印加され図６（ａ）の状態になる。つ
ぎにＶ_Ｄ、／Ｖ_Ｄを０Ｖに変化させ（メモリセルのＢ
Ｌ、／ＢＬとダミーセルとを切り放す）、ダミーセルＤ
のビット線の領域３００をフローティング状態にする。
つぎにＤＷＬ_１を０Ｖに変化させることで、図６（ｃ）
の状態になりストレージノードの領域５００への電子の
注入が行われる。ここで、ストレージノードの５００へ
注入される電子の量は、読み出し動作時に図６（ｇ）と
図６（ｈ）との中間におけるビット線の領域３００の電
位になるように、キャパシタＣ_１の容量を最適化してお
かなくてはならない。

【００４５】最後に、書き込み動作について説明する。
基本的には読み出し動作と同一で、まず、読み出し行
い、つぎに書き込みを行う。始めに読み出し動作を行う
理由は、ストレージノードの領域５００へ注入された電
子を抜くためである。つぎの書き込み動作では、外部か
ら強制的にＢＬ、／ＢＬに電位を与えることが行われ
る。図７では、ＢＬに０書き込み（／ＢＬでは１）を行
った状態を実線の波形で示している。以上がこの発明の
メモリセルアレイの動作原理の説明である。

【００４６】つぎに、図３〜図５に示したこの発明のメ
モリセルアレイ構造の製造方法について説明する。図８
はこの発明によるメモリセルアレイの製造フローを示す
断面図であり、図４および図５に対応して図示してい
る。まず、ｐ型シリコン基板１を準備する。つぎに、そ
の主面の所定領域にシリコン基板の選択酸化により厚い
シリコン酸化膜を形成し、これを素子間分離膜である分
離酸化膜１０とする。この状態の図３のＩ−Ｉ′線に沿
った断面図を図８（ａ）に示す。続いて、この分離酸化
膜１０をマスクにしてイオン注入を施し、ｎ型不純物拡
散層からなる第１のワード線２ａを形成し、つぎに熱酸
化を施してシリコン酸化膜からなる第１の誘電体膜を形
成する（図８（ｂ））。

【００４７】つぎに、ｎ型不純物を含んだ多結晶シリコ
ンからなるビット線６を、図３に示すパターンレイアウ
トに形成する。続いて、シリコン酸化膜１１ａを全面に
堆積した後、図３のトンネル酸化膜５に当たる領域のみ
をウェットエッチングにより除去する。この状態におけ
る図３のＩ−Ｉ′線に沿った断面図を図８（ｃ）に示
し、図３のＩＩ−ＩＩ′線に沿った断面図を図８（ｄ）
に示す。つぎに、熱酸化を施しシリコン酸化膜からなる
第２の誘電体膜（トンネル酸化膜）５を形成する。続い
て、ｎ型不純物を含んだ多結晶シリコンからなるストレ
ージノード７を形成する。続いて、シリコン酸化膜１１
ｂを全面に堆積する。この状態における図３のＩ−Ｉ′
線に沿った断面図を図８（ｅ）に示し、図３のＩＩ−Ｉ
Ｉ′線に沿った断面図を図８（ｆ）に示す。

【００４８】つぎに、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）による異方性エッチングを全面に
施し、シリコン酸化膜１１ｂを除去する。この状態にお
ける図３のＩ−Ｉ′線に沿った断面図を図８（ｇ）に示
し、図３のＩＩ−ＩＩ′線に沿った断面図を図８（ｈ）
に示す。ストレージノード７およびビット線６の側壁の
上方から見たシリコン酸化膜１１ｂは、膜厚が厚くなっ
ているため、この部分のシリコン酸化膜はサイドウォー
ルとして残存する。続いて、薄いシリコン酸化膜を全面
に堆積し、第３の誘電体膜４を形成する。

【００４９】つぎに、ｎ型不純物を含んだ多結晶シリコ
ンからなる第２のワード線２ｂを、図３に示すパターン
レイアウトに形成する。この状態における図３のＩ−
Ｉ′線に沿った断面図を図８（ｉ）に示し、図３のＩＩ
−ＩＩ′線に沿った断面図を図８（ｊ）に示す。図８
（ｊ）において、シリコン酸化膜１１ｂのサイドウォー
ルは、ストレージノード７、ビット線の側壁部における
第２のワード線２ｂとの容量結合を防いでてる。つぎ
に、平坦性の良いシリコン酸化膜を全面に堆積した後、
アルミニウム配線からなる第２のビット線６ｂを図３に
示すパターンレイアウトに形成し、最後にシリコン窒化
膜からなる表面保護膜１２を堆積して完成である。

【００５０】つぎに、この発明の他の実施例による半導
体記憶装置におけるメモリセルアレイ構造を説明する。
まず、メモリセルアレイ構造の基本となる構造から説明
する。図９は、図１に対応してその構造を説明する側断
面図であり、基本的に配線構造が図１と逆の関係になっ
ている点が異なる。図９において、ｐ型シリコン基板１
の主面にｎ型不純物拡散層からなる第２のワード線２ｂ
が形成されており、この第２のワード線２ｂ上にシリコ
ン酸化膜からなる第３の誘電体膜４を介して、ｎ型不純
物を含んだ多結晶シリコンからなるストレージノード７
が形成されている。

【００５１】さらに、このストレージノード７上には、
第１の誘電体膜３および第３の誘電体膜４より薄いトン
ネル酸化膜からなる第２の誘電体膜５を介して、ｎ型不
純物を含んだ多結晶シリコンからなるビット線６が形成
されている。このトンネル酸化膜５が、従来のメモリセ
ルのＭＩＳトランジスタの働きをし、ストレージノード
７との電荷の出し入れを行う。さらに、このビット６上
には、シリコン酸化膜からなる第１の誘電体膜３を介し
てｎ型不純物を含んだ多結晶シリコンからなる第１のワ
ード線２ａが形成されている。

【００５２】つぎに、図９に準じたメモリセルアレイ構
造の一例を説明する。平面図は上述した図３と全く同一
であるが、その断面構造が異なる。図１０は図３のＩ−
Ｉ′線に沿った断面図であり、図１１は図３のＩＩ−Ｉ
Ｉ′線に沿った断面図である。図３において、Ｘ方向に
第１および第２のワード線２ａ、２ｂが配置され、Ｙ方
向にビット線６が配置されており、折り返しビット線方
式を用いているため、ワード線２とビット線６の交点に
１つ置きにメモリセルを構成するストレージノード７が
配置されている。これらの点は、図３における場合と全
く同一である。

【００５３】つぎに、第１０図において、ｐ型シリコン
基板１上のｎ型不純物拡散層からなる第２のワード線２
ｂは、分離酸化膜１０によって隣接メモリセルと分離さ
れている。第２のワード線２ｂ上には、シリコン酸化膜
からなる第３の誘電体膜４を介して、ｎ型不純物を含ん
だ多結晶シリコンからなるストレージノード７が形成さ
れている。さらに、このストレージノード７上には、第
１の誘電体膜３および第３の誘電体膜４より薄いトンネ
ル酸化膜からなる第２の誘電体膜５を介して、ｎ型不純
物を含んだ多結晶シリコンからなるビット線６が形成さ
れている。ここで、トンネル酸化膜５は、第３の誘電体
膜４より小さい面積になるように形成されている。

【００５４】図１０では、ビット線６がＹ方向に配置さ
れ、隣接メモリセルと接続されている様子が示されてい
る。さらに、ビット６上には、シリコン酸化膜からなる
第１の誘電体膜３を介してｎ型不純物を含んだ多結晶シ
リコンからなる第１のワード線２ａが接続されている。
図１１は、ｎ型不純物拡散層からなる第１のワード線２
ａと多結晶シリコンからなる第２のワード線２ｂがＸ方
向に配置され、隣接メモリセルと接続されている様子が
示されている。さらに、第１のワード線２ａ上には、平
坦化が図られたシリコン酸化膜からなる層間絶縁膜１１
を介して、アルミニウム配線からなる第２のビット線６
ａが配置され、第１のビット線６に並列接続されてい
る。最後に第２のビット線６ａ上は、シリコン窒化膜か
らなる表面保護膜１２が全体を覆っている。

【００５５】図１０、図１１に示した実施例の動作原理
は、図３、図４、図５に示した実施例におけるものと全
く同一である。つぎに、図１０、図１１に示したメモリ
セルアレイの製造方法について説明する。図１２は、そ
の製造フローを示した側断面図である。

【００５６】まず、ｐ型シリコン基板１を準備する。つ
ぎに、その主面の所定領域にシリコン基板の選択酸化に
より厚いシリコン酸化膜を形成し、これを分離酸化膜１
０とする。続いて、この分離酸化膜１０をマスクにイオ
ン注入を施し、ｎ型不純物拡散層からなる第２のワード
線２ｂを形成し、つぎに熱酸化を施してシリコン酸化膜
からなる第３の誘電体膜４を形成する。つぎに、ｎ型不
純物を含んだ多結晶シリコンからなるストレージノード
７を形成する。続いて、厚いシリコン酸化膜１１ｃを全
面に堆積する。

【００５７】つぎに、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）による異方性エッチングを全面に
施し、シリコン酸化膜１１ｃを除去する。この状態にお
ける図３のＩ−Ｉ′線に沿った断面図を図１２（ａ）に
示し、図３のＩＩ−ＩＩ′線に沿った断面図を図１２
（ｂ）に示す。ストレージノード７側壁の上方から見た
シリコン酸化膜１１ｃは、膜厚が厚くなっているため、
この部分のシリコン酸化膜はサイドウォールとして残存
する。このサイドウオールは、ストレージノード７の側
壁部におけるビット線６との容量結合を防ぐ働きをす
る。つぎに、薄いシリコン酸化膜を全面に堆積し、図３
のトンネル酸化膜５に当たる領域のみをウェットエッチ
ングにより除去する。次に、熱酸化を施しシリコン酸化
膜からなる第２の誘電体膜（トンネル酸化膜）５を形成
する。続いて、ｎ型不純物を含んだ多結晶シリコンから
なるビット６を、図３に示すパターンレイアウトに形成
する。この状態における図３のＩ−Ｉ′線に沿った断面
図を図１２（ｃ）に示す。続いて、厚いシリコン酸化膜
１１ｄを全面に堆積する。

【００５８】つぎに、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）による異方性エッチングを全面に
施し、シリコン酸化膜１１ｄを除去する。続いて、薄い
シリコン酸化膜を全面に堆積し、第１の誘電体膜３を形
成する。この状態における図３のＩＩ−ＩＩ′線に沿っ
た断面図を第１２図（ｄ）に示す。図１２(ｄ)におい
て、シリコン酸化膜１１ｂのサイドウォールは、ビット
線６の側壁部における第１のワード線２ａとの容量結合
を防いでいる。つぎに、平坦性の良いシリコン酸化膜を
全面に堆積した後、アルミニウム配線からなる第２のビ
ット線６ｂを第３図に示すパターンレイアウトに形成
し、最後にシリコン窒化膜からなる表面保護膜１２を堆
積して完成である。

【００５９】つぎに、この発明のさらに他の実施例によ
る半導体記憶装置におけるメモリセルアレイ構造の例を
説明する。平面図は上述した図３と全く同一であり、そ
の断面構造のみが異なる。図１３は、図３のＩ−Ｉ′線
に沿った断面図であり、図１４は、図３のＩＩ−ＩＩ′
線に沿った断面図である。この例は、基本的に図４、図
５にに示した例と同一で、異なるのはビット線６と第２
のワード線２ｂを理想的に平坦化させて形成した点であ
る。ここで分離酸化膜１０は、ビット線６の平坦化のた
めに、シリコン基板１の選択酸化膜、いわゆるＬＯＣＯ
Ｓ（ＬｏｃａｌＯｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ）を用いずに、シリコン酸化膜を埋め込んだトレン
チ分離を用いている。この例では、メモリセルを構成す
る第１，第２，第３の誘電体膜３，５，４に、第４図に
示すような鋭角な部分がなくなり信頼性が向上する。さ
らに第２のワード線２ｂとストレージノード７およびビ
ット線６との容量結合が小さくなり動作マージンが向上
する。

【００６０】

【発明の効果】以上説明したとおり、この発明の請求項
第１項に係るメモリセルにトランジスタを用いない半導
体記憶装置は、第１のワード線と、この第１のワード線
に隣接して形成された第１の誘電体膜と、この第１の誘
電体膜に隣接して形成されたビット線と、このビット線
に隣接して形成された第２の誘電体膜と、この第２の誘
電体膜に隣接して形成された情報電荷蓄積層と、この情
報電荷蓄積層に隣接して形成された第３の誘電体膜と、
この第３の誘電体膜に隣接して形成された第２のワード
線とを備えたメモリセルから構成された半導体記憶装置
であって、上記第２の誘電体膜の誘電率、面積および電
極間距離の少なくとも１つは、上記第１および第３の誘
電体膜の誘電率、面積または電極間距離より小さいの
で、メモリセルにトランジスタを用いずにトンネル酸化
膜を用いて従来のキャパシタに代わるフローティング状
態のストレージノードの電荷の出し入れを行い情報を記
憶することができ、メモリセルの構造を画期的にシンプ
ルにでき、製造工数の低減、さらにこれによる歩留まり
の向上を図れ、低コストで高集積、高品質な半導体記憶
装置を得ることができるという効果を奏する。

【００６１】この発明の請求項第２項に係るメモリセル
にトランジスタを用いない半導体記憶装置は、シリコン
基板の主面に形成され不純物拡散層からなる第１のワー
ド線と、この第１のワード線に隣接して形成されシリコ
ン酸化膜からなる第１の誘電体膜と、この第１の誘電体
膜に隣接して形成され不純物を含んだ多結晶シリコンか
らなるビット線と、このビット線に隣接して形成され第
１および第３の誘電体膜より薄いトンネル酸化膜からな
る第２の誘電体膜と、この第２の誘電体膜に隣接して形
成され不純物を含んだ多結晶シリコンからなる情報電荷
蓄積層と、この情報電荷蓄積層に隣接して形成されシリ
コン酸化膜からなる第３の誘電体膜と、この第３の誘電
体膜に隣接して形成され不純物を含んだ多結晶シリコン
からなる第２のワード線とを備えたメモリセルから構成
されるので、メモリセルの構造を画期的にシンプルにで
き、製造工数の低減、さらにこれによる歩留まりの向上
を図れ、低コストで高集積、高品質な半導体記憶装置を
得ることができるという効果を奏する。

【００６２】この発明の請求項第３項に係るメモリセル
にトランジスタを用いない半導体記憶装置は、シリコン
基板の主面に形成され不純物拡散層からなる第２のワー
ド線と、この第２のワード線に隣接して形成されシリコ
ン酸化膜からなる第３の誘電体膜と、この第３の誘電体
膜に隣接して形成され不純物を含んだ多結晶シリコンか
らなる情報電荷蓄積層と、この情報電荷蓄積層に隣接し
て形成され第１および第３の誘電体膜より薄いトンネル
酸化膜からなる第２の誘電体膜と、この第２の誘電体膜
に隣接して形成され不純物を含んだ多結晶シリコンから
なるビット線と、このビット線に隣接して形成されシリ
コン酸化膜からなる第１の誘電体膜と、この第１の誘電
体膜に隣接して形成され不純物を含んだ多結晶シリコン
からなる第１のワード線とを備えたメモリセルから構成
されるので、メモリセルの構造を画期的にシンプルにで
き、製造工数の低減、さらにこれによる歩留まりの向上
を図れ、低コストで高集積、高品質な半導体記憶装置を
得ることができるという効果を奏する。

【００６３】この発明の請求項第４項に係るメモリセル
にトランジスタを用いない半導体記憶装置は、第１およ
び第２のワード線はＸ方向に配置され、ビット線はＹ方
向に配置され、上記第１および第２のワード線と上記ビ
ット線の交点に１つ置きにメモリセルが配置されたの
で、折り返しビット線方式に対応することができるとい
う効果を奏する。

【００６４】この発明の請求項第５項に係るメモリセル
にトランジスタを用いない半導体記憶装置の製造方法
は、シリコン基板の主面上の所定領域に素子間分離膜を
形成する工程と、上記素子間分離膜をマスクに不純物注
入を施し、Ｘ方向に配置された不純物拡散層からなる第
１のワード線を形成する工程と、上記第１のワード線上
に薄いシリコン酸化膜からなる第１の誘電体膜を形成す
る工程と、上記第１の誘電体膜上にＹ方向に配置された
不純物を含んだ多結晶シリコンからなるビット線を形成
する工程と、上記ビット線上に絶縁層を堆積する工程
と、上記第１のワード線と上記ビット線の交差する所定
領域の上記絶縁層を除去する工程と、上記絶縁膜を除去
した上記ビット線表面に、第１および第３の誘電体膜よ
り薄いトンネル酸化膜からなる第２の誘電体膜を形成す
る工程と、上記第２の誘電体膜上に不純物を含んだ多結
晶シリコンからなる情報電荷蓄積層を形成する工程と、
上記情報電荷蓄積層上にシリコン酸化膜からなる第３の
誘電体膜を形成する工程と、上記第３の誘電体膜上にＸ
方向に配置された不純物を含んだ多結晶シリコンからな
る第２のワード線を形成する工程とを含むので、高密度
化のために微細化が困難になってきているＭＩＳトラン
ジスタを使用せずに半導体記憶装置を製造でき、加工
上、信頼性確保の面からも低コストで高集積、高品質な
半導体記憶装置を製造することができるという効果を奏
する。

【００６５】この発明の請求項第６項に係るメモリセル
にトランジスタを用いない半導体記憶装置の製造方法
は、シリコン基板の主面上の所定領域に素子間分離膜を
形成する工程と、上記素子間分離膜をマスクに不純物注
入を施し、Ｘ方向に配置された不純物拡散層からなる第
２のワード線を形成する工程と、上記第２のワード線上
にシリコン酸化膜からなる第３の誘電体膜を形成する工
程と、上記第３の誘電体膜上に不純物を含んだ多結晶シ
リコンからなる情報電荷蓄積層を形成する工程と、上記
情報電荷蓄積層上に絶縁層を堆積する工程と、上記情報
電荷蓄積層上の所定領域の上記絶縁層を除去する工程
と、上記絶縁膜を除去した上記情報電荷蓄積層表面に、
第１および第３の誘電体膜より薄いトンネル酸化膜から
なる第２の誘電体膜を形成する工程と、上記第２の誘電
体膜上にＹ方向に配置された不純物を含んだ多結晶シリ
コンからなるビット線を形成する工程と、上記ビット線
上にシリコン酸化膜からなる第１の誘電体膜を形成する
工程と、上記第１の誘電体膜上にＸ方向に配置された不
純物を含んだ多結晶シリコンからなる第１のワード線を
形成する工程とを含むので、高密度化のために微細化が
困難になってきているＭＩＳトランジスタを使用せずに
半導体記憶装置を製造でき、加工上、信頼性確保の面か
らも低コストで高集積、高品質な半導体記憶装置を製造
することができるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体記憶装置にお
けるメモリセルの基本構造を示す断面図である。

【図２】この発明の一実施例による半導体記憶装置にお
けるメモリセルアレイの等価回路図である。

【図３】この発明の一実施例による半導体記憶装置にお
けるメモリセルアレイを示す平面図である。

【図４】この発明の一実施例による半導体記憶装置にお
けるメモリセルアレイを示す断面図である。

【図５】この発明の一実施例による半導体記憶装置にお
けるメモリセルアレイを示す断面図である。

【図６】この発明の一実施例による半導体記憶装置にお
けるメモリセルアレイの動作を説明するエネルギバンド
図である。

【図７】この発明の一実施例による半導体記憶装置にお
けるメモリセルアレイの動作を説明する電圧波形図であ
る。

【図８】この発明の一実施例による半導体記憶装置にお
けるメモリセルアレイの製造フローを説明する断面図で
ある。

【図９】この発明の一実施例による半導体記憶装置にお
けるメモリセルの基本構造を示す断面図である。

【図１０】この発明の一実施例による半導体記憶装置に
おけるメモリセルアレイを示す断面図である。

【図１１】この発明の一実施例による半導体記憶装置に
おけるメモリセルアレイを示す断面図である。

【図１２】この発明の他の実施例による半導体記憶装置
におけるメモリセルアレイの製造フローを説明する断面
図である。

【図１３】この発明の他の実施例による半導体記憶装置
におけるメモリセルアレイを示す断面図である。

【図１４】この発明の他の実施例による半導体記憶装置
におけるメモリセルアレイを示す断面図である。

【図１５】従来のＤＲＡＭのブロック図である。

【図１６】従来の半導体記憶装置におけるメモリセルア
レイの等価回路図である。

【図１７】従来の半導体記憶装置におけるメモリセルア
レイを示す断面図である。

【符号の説明】

１ ｐ型シリコン基板 ２ａ 第１のワード線 ２ｂ 第２のワード線 ３ 第１の誘電体膜 ４ 第３の誘電体膜 ５ 第２の誘電体膜 ６ ビット線 ６ａ 第２のビット線 ７ ストレージノード（情報電荷蓄積層） ７ａ 第２のストレージノード ８ 分離酸化膜 １０ ビット線コンタクト １１ 層間絶縁膜 １１ａ シリコン酸化膜 １１ｂ シリコン酸化膜 １１ｃ シリコン酸化膜 １１ｄ シリコン酸化膜 １２ 表面保護膜 ２１ イコライズトランジスタ ２２ Ｖ_ＢＬトランジスタ ２３ ダミーセルトランジスタ ５５ センスリフレッシュアンプ ６０ ダミーセルアレイ ６１ メモリセルアレイ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１のワード線と、 この第１のワード線に隣接して形成された第１の誘電体
   膜と、 この第１の誘電体膜に隣接して形成されたビット線と、 このビット線に隣接して形成された第２の誘電体膜と、 この第２の誘電体膜に隣接して形成された情報電荷蓄積
   層と、 この情報電荷蓄積層に隣接して形成された第３の誘電体
   膜とこの第３の誘電体膜に隣接して形成された第２のワ
   ード線とを備えたメモリセルから構成された半導体記憶
   装置であって、 上記第２の誘電体膜の誘電率、面積および電極間距離の
   少なくとも１つは、上記第１および第３の誘電体膜の誘
   電率、面積または電極間距離より小さいことを特徴とす
   るメモリセルにトランジスタを用いない半導体記憶装
   置。
2. 【請求項２】 シリコン基板の主面に形成され不純物拡
   散層からなる第１のワード線と、 この第１のワード線に隣接して形成されシリコン酸化膜
   からなる第１の誘電体膜と、 この第１の誘電体膜に隣接して形成され不純物を含んだ
   多結晶シリコンからなるビット線と、 このビット線に隣接して形成され第１および第３の誘電
   体膜より薄いトンネル酸化膜からなる第２の誘電体膜
   と、 この第２の誘電体膜に隣接して形成され不純物を含んだ
   多結晶シリコンからなる情報電荷蓄積層と、 この情報電荷蓄積層に隣接して形成されシリコン酸化膜
   からなる第３の誘電体膜と、 この第３の誘電体膜に隣接して形成され不純物を含んだ
   多結晶シリコンからなる第２のワード線とを備えたメモ
   リセルから構成されたことを特徴とするメモリセルにト
   ランジスタを用いない半導体記憶装置。
3. 【請求項３】 シリコン基板の主面に形成され不純物拡
   散層からなる第２のワード線と、 この第２のワード線に隣接して形成されシリコン酸化膜
   からなる第３の誘電体膜と、 この第３の誘電体膜に隣接して形成され不純物を含んだ
   多結晶シリコンからなる情報電荷蓄積層と、 この情報電荷蓄積層に隣接して形成され第１および第３
   の誘電体膜より薄いトンネル酸化膜からなる第２の誘電
   体膜と、 この第２の誘電体膜に隣接して形成され不純物を含んだ
   多結晶シリコンからなるビット線と、 このビット線に隣接して形成されシリコン酸化膜からな
   る第１の誘電体膜と、 この第１の誘電体膜に隣接して形成され不純物を含んだ
   多結晶シリコンからなる第１のワード線とを備えたメモ
   リセルから構成されたことを特徴とするメモリセルにト
   ランジスタを用いない半導体記憶装置。
4. 【請求項４】 第１および第２のワード線はＸ方向に配
   置され、ビット線はＹ方向に配置され、折り返しビット
   線方式に対応するように上記第１および第２のワード線
   と上記ビット線の交点に１つ置きにメモリセルが配置さ
   れたことを特徴とする請求項第１項ないし第３項のいず
   れかに記載のメモリセルにトランジスタを用いない半導
   体記憶装置。
5. 【請求項５】 シリコン基板の主面上の所定領域に素子
   間分離膜を形成する工程と、 上記素子間分離膜をマスクに不純物注入を施し、Ｘ方向
   に配置された不純物拡散層からなる第１のワード線を形
   成する工程と、 上記第１のワード線上に薄いシリコン酸化膜からなる第
   １の誘電体膜を形成する工程と、 上記第１の誘電体膜上にＹ方向に配置された不純物を含
   んだ多結晶シリコンからなるビット線を形成する工程
   と、 上記ビット線上に絶縁層を堆積する工程と、 上記第１のワード線と上記ビット線の交差する所定領域
   の上記絶縁層を除去する工程と、 上記絶縁膜を除去した上記ビット線表面に、第１および
   第３の誘電体膜より薄いトンネル酸化膜からなる第２の
   誘電体膜を形成する工程と、 上記第２の誘電体膜上に不純物を含んだ多結晶シリコン
   からなる情報電荷蓄積層を形成する工程と、 上記情報電荷蓄積層上にシリコン酸化膜からなる第３の
   誘電体膜を形成する工程と、 上記第３の誘電体膜上にＸ方向に配置された不純物を含
   んだ多結晶シリコンからなる第２のワード線を形成する
   工程とを含むメモリセルにトランジスタを用いない半導
   体記憶装置の製造方法。
6. 【請求項６】 シリコン基板の主面上の所定領域に素子
   間分離膜を形成する工程と、 上記素子間分離膜をマスクに不純物注入を施し、Ｘ方向
   に配置された不純物拡散層からなる第２のワード線を形
   成する工程と、 上記第２のワード線上にシリコン酸化膜からなる第３の
   誘電体膜を形成する工程と、 上記第３の誘電体膜上に不純物を含んだ多結晶シリコン
   からなる情報電荷蓄積層を形成する工程と、 上記情報電荷蓄積層上に絶縁層を堆積する工程と、 上記情報電荷蓄積層上の所定領域の上記絶縁層を除去す
   る工程と、 上記絶縁膜を除去した上記情報電荷蓄積層表面に、第１
   および第３の誘電体膜より薄いトンネル酸化膜からなる
   第２の誘電体膜を形成する工程と、 上記第２の誘電体膜上にＹ方向に配置された不純物を含
   んだ多結晶シリコンからなるビット線を形成する工程
   と、 上記ビット線上にシリコン酸化膜からなる第１の誘電体
   膜を形成する工程と、 上記第１の誘電体膜上にＸ方向に配置された不純物を含
   んだ多結晶シリコンからなる第１のワード線を形成する
   工程とを含むことを特徴とするメモリセルにトランジス
   タを用いない半導体記憶装置の製造方法。