JP4377676B2 - 半導体装置およびその製造方法 - Google Patents

Description

特に高アスペクト比でパターニング形成する部分をエッチングする際にマイクロローディング効果を抑制することができる半導体装置およびその製造方法に関する。

例えば半導体基板にパターニング形成される部分のうち、パターンが密に形成される部分（以下パターン密部と称する）およびパターンが疎に形成される部分（以下パターン疎部と称する）を同時にエッチングする場合、エッチング時のラジカルが被エッチング膜のパターン密部の深い部分に到達しにくくなるため、パターン密部におけるエッチング速度がパターン疎部におけるエッチング速度よりも遅くなり、同一のエッチング条件下においてはマイクロローディング効果によりエッチング後の加工形状の段差を生じてしまうことが知られている。

図１３および図１４は、例えばフラッシュメモリ等の不揮発性記憶装置の製造方法の一工程を概略的に示している。図１３（ａ）〜（ｃ）および図１４（ａ）〜（ｃ）に示す不揮発性記憶装置の断面形状において、下から、１は半導体基板、４はＳＴＩ(Shallow Trench Isolation)、２はゲート酸化膜、３は多結晶シリコン層、５はＯＮＯ(Oxide-Nitride-Oxide)膜、６は多結晶シリコン層、７はＷｓｉ（Tungsten-Silicide）膜もしくはＷ（Tungsten）膜、８はシリコン窒化膜またはシリコン酸化膜、９はレジストを示しており、（ａ）は正面図、（ｂ）はパターン密部における縦断側面図、（ｃ）はパターン疎部における縦断側面図を示している。レジスト９をマスクとして各層６〜８をＯＮＯ膜５近傍までエッチングすると、マイクロローディング効果によりＯＮＯ膜５の上層に形成されたパターン密部における多結晶シリコン膜６がアンダーエッチングされる（図１３に示すエッチング残部６ａ参照）。

また、図１４に示すように、このままさらに半導体基板１にパターニングされたレジスト９等をマスクとしてＯＮＯ膜５および多結晶シリコン層３をゲート酸化膜２が露出するまでエッチングすると高アスペクト比の領域では、図１４（ｂ）に示すように、パターン密部におけるゲート酸化膜２上の多結晶シリコン層３がマイクロローディング効果により裾引き形状３ｂに形成されてしまい、多結晶シリコン層３により形成されるフローティングゲートに蓄積された電子がメモリセル間で伝導してしまうことになり、最悪の場合、半導体装置の正常な動作を維持することができなくなり不具合を生じる虞もある。このような不具合を解決するために、例えば特許文献１に開示される方法がある。この半導体装置の製造方法によれば、パターン疎部にだけマスクを施してパターン密部のみを再度エッチングすることによりマイクロローディング効果を抑制している。
特開２００１−１８９３００号公報

しかし、アスペクト比５程度でパターニング設計された半導体装置については、近年の半導体プロセスの技術向上によりマイクロローディング効果を抑制しながらパターン形成できるようになりつつあるが、近年ではさらに高アスペクト比（例えば、７程度以上）を形成する設計ルールでパターニング設計されるようになってきており、半導体プロセスも改良を施す必要を生じている。しかも、特許文献１記載のプロセスを用いると、パターン密部およびパターン疎部を別々に形成する必要が生じる。

また、第１の多結晶シリコン層３をフラッシュメモリのフローティングゲートとして機能させるため等には多結晶シリコン層３に凹部３ａを形成することがある。この凹部３ａを埋め込むようにＯＮＯ膜５および多結晶シリコン層６を形成し、さらにＷｓｉ膜もしくはＷ膜７，シリコン窒化膜またはシリコン酸化膜８およびレジスト９を形成した後、パターン密部においてアンダーエッチングしないようにＯＮＯ膜５近辺までエッチング処理することがある。このような場合にも前述したマイクロローディング効果の影響を加味すると、ＯＮＯ膜５および多結晶シリコン層３により形成された凹部３ａの内部まで多結晶シリコン層６がオーバーエッチングされてしまう。

本発明は、高アスペクト比でパターニング形成する部分をエッチングする際にもマイクロローディング効果を抑制することができると共に、凹部に多結晶シリコン層が埋め込まれて形成され高アスペクト比でパターニング形成する部分をエッチングする場合においても、凹部においてオーバーエッチングされることのない半導体装置およびその製造方法を提供することを目的とする。

本発明の半導体装置の一態様は、半導体基板と、この半導体基板表面に形成された基板表層絶縁膜と、この基板表層絶縁膜上に形成された複数の第１の多結晶シリコン層であって当該複数の多結晶シリコン層間に凹部が形成された複数の第１の多結晶シリコン層と、前記複数の第１の多結晶シリコン層上に形成された第１の絶縁膜であって前記第１の多結晶シリコン層間の凹部に沿って形成された第１の絶縁膜と、前記第１の絶縁膜上に上面が平坦化された状態で形成された第２の多結晶シリコン層と、前記第２の多結晶シリコン層上に前記第１の絶縁膜とは異なる材質により平板状に形成されたエッチングストップ用絶縁膜と、前記エッチングストップ用絶縁膜上に形成された第３の多結晶シリコン層とを備えたことを特徴としている。このような構成によれば、エッチングストップ用絶縁膜の上層側における第３の多結晶シリコン層をエッチング処理したとしても、エッチングストップ用絶縁膜の上表面でエッチング処理を停止させることができる。したがって、エッチングストップ用絶縁膜の上層をたとえ高アスペクト比でパターニング形成するようにしても、平板状に形成されたエッチングストップ用絶縁膜上でエッチングをストップさせてからエッチングストップ用絶縁膜から下層の第２および第１の多結晶シリコン層について再度エッチング処理を施すことによりマイクロローディング効果を抑制することができる。

さらに本発明の半導体装置の一態様は、パターンが密に形成されたメモリセル領域と当該メモリセル領域の密なパターンよりもパターンが疎に形成された周辺回路領域とを有し、前記メモリセル領域において、前記複数の第１の多結晶シリコン層、前記第１の絶縁膜、前記第２の多結晶シリコン層、前記エッチングストップ用絶縁膜、および、前記第３の多結晶シリコン層が形成されていることを特徴としている。

このような構成によれば、第２の絶縁膜が、パターン密部およびパターン疎部に第１の絶縁膜とは異なる材質によりそれぞれ形成されているため、各部の第３の多結晶シリコン層をエッチングする際に第２の絶縁膜上でエッチングストップし、この後、第２の絶縁膜からこの下層を各部同時に再度エッチングすることで形成できるので、パターン密部およびパターン疎部を別々にエッチングする必要をなくしながら、高アスペクト比でパターニング形成された部分をエッチングする場合にもマイクロローディング効果を抑制できる。

本発明の半導体装置の製造方法の一態様は、半導体基板上に基板表層絶縁膜を形成する工程と、前記基板表層絶縁膜上に複数の第１の多結晶シリコン層を形成する工程であって当該複数の第１の多結晶シリコン層間に凹部を備えるように形成する工程と、前記第１の多結晶シリコン層上に第１の絶縁膜を形成する工程であって前記複数の第１の多結晶シリコン層間の凹部に沿って第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に上面が平坦化された状態で第２の多結晶シリコン層を形成する工程と、前記第２の多結晶シリコン層上に前記第１の絶縁膜とは異なる材質によりエッチングストップ用絶縁膜を平板状に形成する工程と、前記エッチングストップ用絶縁膜上に第３の多結晶シリコン層を形成する工程と、この第３の多結晶シリコン層を前記エッチングストップ用絶縁膜の表面が露出するようにエッチングする工程と、露出されたエッチングストップ用絶縁膜を除去し、前記基板表層絶縁膜が露出するまで前記第２および第１の多結晶シリコン層をエッチングする工程とを備えたことを特徴としている。

本発明によれば、高アスペクト比でパターニング形成する部分をエッチングする際にもマイクロローディング効果を抑制することができると共に、凹部に多結晶シリコン層が埋め込まれて形成され高アスペクト比でパターニング形成する部分をエッチングする場合においても、凹部においてオーバーエッチングされなくなる。

以下、本発明を、不揮発性記憶装置のゲート電極構造に適用した半導体装置の一実施形態について図１ないし図１２を参照しながら説明する。不揮発性記憶装置は、周辺回路領域およびメモリセル領域に分離形成されており図２は模式的な平面図を示している。図２（ａ）は、不揮発性記憶装置のメモリセル領域（パターン密部に相当）、図２（ｂ）は、不揮発性記憶装置の周辺回路領域（パターン疎部に相当）を示している。図１は、不揮発性記憶装置におけるメモリセル間のフローティングゲート構造およびコントロールゲート構造の素子分離構造を断面図で示している。

図１（ａ）は、図２（ａ）に示すメモリセル領域におけるゲート電極の構造を示すＡ−Ａに沿う断面図、図１（ｂ）は図２（ａ）に示すＢ−Ｂ線に沿う断面図、図１（ｃ）は図２（ｂ）に示す周辺回路領域におけるゲート電極の構造を示すＣ−Ｃ線に沿う断面図を示している。
図２（ａ）に示す素子領域Ｓａにおいて、不揮発性記憶装置１１は、以下に示す構造により形成されている。すなわち図１（ａ）に示す素子領域Ｓａにおいて、半導体基板１２上に基板表層絶縁膜としてのゲート酸化膜１３が形成されており、ゲート酸化膜１３の上部には、第１の多結晶シリコン層１４が形成されている。第１の多結晶シリコン層１４は、不揮発性記憶装置１１におけるメモリセルのフローティングゲート電極として機能する。第１の多結晶シリコン層１４の上には第１の絶縁膜としてのＯＮＯ膜１６が形成されている。

ＯＮＯ膜１６の上には第２の多結晶シリコン層１７が形成されており、第２の多結晶シリコン層１７の上にはエッチングストップ用絶縁膜としてシリコン酸化膜１８（第２の絶縁膜）が形成されている。このシリコン酸化膜１８の上には第３の多結晶シリコン層１９が形成されている。第３の多結晶シリコン層１９は、不揮発性記憶装置１１のコントロールゲート電極として機能する。さらに第３の多結晶シリコン層１９の上には、ＷＳｉ（Tungsten-Silicide）膜２０が形成されており、さらにその上にはシリコン窒化膜２１が形成されている。

また、図２（ａ）に示す素子分離領域Ｓｂにおいて、不揮発性記憶装置１１は、以下に示すように構成されている。すなわち図１（ａ）に示す素子分離領域Ｓｂにおいて、半導体基板１２上には、ＳＴＩ１５が形成されており、その上には、ＯＮＯ膜１６が形成されており、その上には第２の多結晶シリコン層１７が形成されている。第２の多結晶シリコン層１７の上には、エッチングストップ用絶縁膜としてのシリコン酸化膜１８が形成されている。さらにシリコン酸化膜１８の上には、第３の多結晶シリコン層１９が形成されている。第３の多結晶シリコン層１９の上にはＷＳｉ膜２０が形成されており、さらにその上にはシリコン窒化膜２１が形成されている。多層構造部Ａは、第１および第２の多結晶シリコン層１４および１７と、ＯＮＯ膜１６とにより構成されている。

素子分離領域ＳｂにおいてＳＴＩ１５上にはＯＮＯ膜１６が形成されるが、この膜は不揮発性記憶装置のフローティングゲート電極のメモリセルの分離膜として機能するものであり、隣接する第１の多結晶シリコン層１４間の電気的接続を分離する。各メモリセルのフローティングゲート電極を電気的に分離するため、隣接する第１の多結晶シリコン層１４間に凹部１４ｃが形成されており、この凹部１４ｃに沿うようにＯＮＯ膜１６が均一な膜厚で形成される。

この凹部１４ｃ上に均一な膜厚でＯＮＯ膜１６が形成された状態で、凹部１４ｃを埋め込むように第２の多結晶シリコン層１７が形成されている。この第２の多結晶シリコン層１７は、素子領域Ｓａおよび素子分離領域ＳｂにおけるＯＮＯ膜１６の絶縁膜としての特性に影響を与えないようにしてＯＮＯ膜１６を覆うように設けられており、第２の多結晶シリコン層１７の上面が素子領域Ｓａおよび素子分離領域Ｓｂにおいて略同一平面上になるように平坦化された状態でＯＮＯ膜１６上に設けられる。この第２の多結晶シリコン層１７上には、シリコン酸化膜１８、第３の多結晶シリコン層１９、ＷＳｉ膜２０およびシリコン窒化膜２１が素子領域Ｓａおよび素子分離領域Ｓｂにおいてそれぞれ平板状に積層形成されている。

＜製造方法について＞
図３ないし図１２は、不揮発性記憶装置におけるゲート電極の製造方法の一例を模式的に示している。なお、以下に示す図面の説明において、（ａ）は正面図、（ｂ）はパターン密部における縦断側面図、（ｃ）はパターン疎部における縦断側面図を示している。
この不揮発性記憶装置１１は、次に示すように製造される。尚、本願発明に関係しない初期の製造工程については概略的に示す。まず図３に示すように、半導体基板１２表面上に基板表層絶縁膜としてのゲート酸化膜１３を形成し（第１の工程）、その上に第１の多結晶シリコン層１４の下層部１４ａを形成する。さらに各メモリセルのフローティングゲート電極を分離するためＳＴＩ(Shallow-Trench-Isolation)１５を形成する。ＳＴＩ１５を形成した後、第１の多結晶シリコン層１４の下層部１４ａの上に上層部１４ｂを積層形成する。このとき、各メモリセルのフローティングゲート電極を構成する第１の多結晶シリコン層１４間に凹部１４ｃが形成される（第２の工程）。

この後、図４に示すように、これら形成された多結晶シリコン層１４およびＳＴＩ１５上に、第１の絶縁膜としてのＯＮＯ(Oxide-Nitride-Oxide)膜１６を凹部１４ｃに沿って一定の膜厚で形成する（第３の工程）ことで、ゲート酸化膜１３，ＳＴＩ１５およびＯＮＯ膜１６により多結晶シリコン層１４が分離される。そして、ＯＮＯ膜１６上にさらに多結晶シリコン層（第２の多結晶シリコン層）１７を埋め込み形成することで、凹部１４ｃを埋め込みＯＮＯ膜１６上に当該ＯＮＯ膜１６を覆うように積層して形成する（積層工程）。

次に、図５に示すように、この多結晶シリコン層１７の表面をＣＤＥ(Chemical-Dry-Etching)もしくはＲＩＥ（Reactive-Ion-Etching）によりエッチバック処理して平坦化する（第４の工程）。なお、多結晶シリコン層１７の表面をエッチバック処理により平坦化するエッチング量は任意の量に調整される。このとき、エッチング条件を調整し、わずかにＯＮＯ膜１６を覆うようにしてＯＮＯ膜１６の表面が露出する手前で停止するように多結晶シリコン層１７をエッチバック処理しても、ＯＮＯ膜１６の表面が露出するまでエッチバック処理しても良い。

さらに図６に示すように、多結晶シリコン層１７を平坦化した後、その表面を熱処理することによりシリコン酸化膜１８を形成する（第５の工程）。このシリコン酸化膜１８は、多結晶シリコン層１７のエッチング処理によりＯＮＯ膜１６の表面が上面に露出することが想定されるような場合には、例えば不揮発性記憶装置１１におけるＯＮＯ膜１６の機能を低下させない程度、すなわちＯＮＯ膜１６の膜厚が大きく変化しない程度に、シリコン酸化膜１８を形成するときの酸化量を調整すると良い。

そして、図７に示すように、シリコン酸化膜１８上に多結晶シリコン層１７と同一材質の多結晶シリコン層１９を形成し（第６の工程）、さらにその上層にＷｓｉ（Tungsten-Silicide）膜２０を形成し、その上層にシリコン窒化膜２１を形成する。なお、Ｗｓｉ膜２０に代えてＷ（Tungsten）膜を形成しても良いし、また、シリコン窒化膜２１に代えてシリコン酸化膜を形成しても良い。さらにシリコン窒化膜２１上にレジスト２２をパターニング形成する。次に、パターニング形成されたレジスト２２をマスクとしてシリコン窒化膜２１をエッチングする。

さらに、図８に示すように、レジスト２２およびシリコン窒化膜２１をマスクとしてＷｓｉ膜２０をエッチングする。
さらに、図９に示すように、パターニング形成されたレジスト２２、シリコン窒化膜２１およびＷｓｉ膜２０をマスクとして、第３の多結晶シリコン層１９をシリコン酸化膜１８が露出するようにエッチングする（第７の工程）。このとき、シリコン酸化膜１８に対して高選択性条件下でエッチング処理を行う。

すなわち、例えばアスペクト比７程度に形成されたパターン密部（図９（ｂ）参照），およびアスペクト比がその値未満に形成されたパターン疎部（図９（ｃ）参照）を同時にエッチング処理する場合において、パターン疎部がエッチング処理された後にシリコン酸化膜１８がエッチングストッパとして機能した状態で、パターン密部もシリコン酸化膜１８直上までエッチング処理する。したがって、パターン密部とパターン疎部において、エッチング速度が異なっていたとしても、パターン疎部およびパターン密部の両領域においてエッチングされた後の残部の上面を面一にするようにエッチング処理することができる（パターニング工程）。

すなわち、たとえ第２の多結晶シリコン層１７がシリコン酸化膜１８の下層側で凹部１４ｃ内に形成されるようになっていても、その上層に平板状に形成されたシリコン酸化膜１８がエッチングストッパとして機能するため、凹部１４ｃに埋め込まれた第２の多結晶シリコン層１７をエッチング処理することがない。これにより、高アスペクト下においてもマイクロローディング効果を抑制することができる。

次に、図１０に示すように、シリコン酸化膜１８に対して低選択性条件下でレジスト２２、シリコン窒化膜２１をマスクとしてシリコン酸化膜１８をエッチング処理しシリコン酸化膜１８を除去する（第８の工程）。この場合シリコン酸化膜１８を除去する際にその直下層に位置する第２の多結晶シリコン層１７側も共にエッチング処理される。
その後、図１１および図１２に示すように、ゲート酸化膜１３に対して高選択性条件下にてエッチング処理を行い、ＯＮＯ膜１６および第１の多結晶シリコン層１４をゲート酸化膜１３の直上までエッチング処理する（第９の工程）。したがって、パターン密部とパターン疎部において、エッチング速度が異なっていたとしても、シリコン酸化膜１８でエッチング処理を一旦ストップさせてからさらにゲート酸化膜１３直上までエッチング処理することにより、両部においてゲート酸化膜１３上まで確実にエッチング処理を施し高アスペクト下におけるマイクロローディング効果を抑制することができる。

この後、レジスト剥離工程や配線工程等の製造工程、および検査工程を経て不揮発性記憶装置を製造するが、当該工程については、本発明には関連しないため、その説明を省略する。
このような一実施形態によれば、凹部１４ｃに埋め込まれた第２の多結晶シリコン層１７の表面を熱処理することによりＯＮＯ膜１６を覆うように酸化しシリコン絶縁膜１８を形成することでエッチングストップ用絶縁膜として機能するように予め形成し、各層１９〜２１を積層した後、このシリコン絶縁膜１８の表面が露出するまでエッチングし、ついでシリコン絶縁膜１８を積極的にエッチング処理し、その後ゲート酸化膜１３の表面の直上に至るまで再度エッチング処理するようにしたので、たとえ高アスペクト比７程度のパターン密部，およびアスペクト比の低いパターン疎部を同時にエッチング処理する際にエッチング速度が異なる場合であっても、同一中間位置（シリコン酸化膜１８）までエッチングした後にゲート酸化膜１３の表面直上までエッチング処理することができ、従来のように段差を生じたりエッチング後に裾引き形状に形成される懸念が少なくなり、マイクロローディング効果による影響を抑制することができる。

（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下のように変形もしくは拡張が可能である。

集積度に応じて同様な課題を生じるため、フラッシュメモリに限らず、ＳＲＡＭ等の他の記憶装置やマイクロプロセッサ等の半導体装置に適用しても良い。
第２の絶縁膜１８は、ゲート酸化膜１３表面からシリコン窒化膜２１が形成される位置までの間の中間の任意の位置に形成されていれば良い。また第２の絶縁膜１８はエッチングストッパとして機能する材質の膜であり、かつ、第１の絶縁膜１６とは異なる材質であればどのような材質で形成されていても良い。

本発明の一実施形態における半導体装置の完成断面図（（ａ）正面図、（ｂ）パターン密部の側面図、（ｃ）パターン疎部の側面図） 半導体装置を示す平面図 半導体装置の製造工程を示す断面図（その１）（（ａ）正面図、（ｂ）パターン密部の側面図、（ｃ）パターン疎部の側面図） 半導体装置の製造工程を示す断面図（その２） 半導体装置の製造工程を示す断面図（その３） 半導体装置の製造工程を示す断面図（その４） 半導体装置の製造工程を示す断面図（その５） 半導体装置の製造工程を示す断面図（その６） 半導体装置の製造工程を示す断面図（その７） 半導体装置の製造工程を示す断面図（その８） 半導体装置の製造工程を示す断面図（その９） 半導体装置の製造工程を示す断面図（その１０） 従来例を示す図９相当図 従来例を示す図１２相当図

符号の説明

図面中、１２は半導体基板、１３はゲート酸化膜（基板表層絶縁膜）、１４は多結晶シリコン層（第１の多結晶シリコン層）、１４ａは下層側多結晶シリコン層、１４ｂは上層側多結晶シリコン層、１６はＯＮＯ膜（第１の絶縁膜）、１７は多結晶シリコン層（第２の多結晶シリコン層）、１８はシリコン酸化膜（エッチングストップ用絶縁膜，第２の絶縁膜）、１９は多結晶シリコン層（第３の多結晶シリコン層）である。

Claims (4)

1. 半導体基板と、
   この半導体基板表面に形成された基板表層絶縁膜と、
   この基板表層絶縁膜上に形成された複数の第１の多結晶シリコン層であって当該複数の多結晶シリコン層間に凹部が形成された複数の第１の多結晶シリコン層と、
   前記複数の第１の多結晶シリコン層上に形成された第１の絶縁膜であって前記第１の多結晶シリコン層間の凹部に沿って形成された第１の絶縁膜と、
   前記第１の絶縁膜上に上面が平坦化された状態で形成された第２の多結晶シリコン層と、
   前記第２の多結晶シリコン層上に前記第１の絶縁膜とは異なる材質により平板状に形成されたエッチングストップ用絶縁膜と、
   前記エッチングストップ用絶縁膜上に形成された第３の多結晶シリコン層とを備えたことを特徴とする半導体装置。
2. パターンが密に形成されたメモリセル領域と当該メモリセル領域の密なパターンよりもパターンが疎に形成された周辺回路領域とを有し、前記メモリセル領域において、前記複数の第１の多結晶シリコン層、前記第１の絶縁膜、前記第２の多結晶シリコン層、前記エッチングストップ用絶縁膜、および、前記第３の多結晶シリコン層が形成されていることを特徴とする請求項１記載の半導体装置。
3. 半導体基板上に基板表層絶縁膜を形成する工程と、
   前記基板表層絶縁膜上に複数の第１の多結晶シリコン層を形成する工程であって当該複数の第１の多結晶シリコン層間に凹部を備えるように形成する工程と、
   前記第１の多結晶シリコン層上に第１の絶縁膜を形成する工程であって前記複数の第１の多結晶シリコン層間の凹部に沿って第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に上面が平坦化された状態で第２の多結晶シリコン層を形成する工程と、
   前記第２の多結晶シリコン層上に前記第１の絶縁膜とは異なる材質によりエッチングストップ用絶縁膜を平板状に形成する工程と、
   前記エッチングストップ用絶縁膜上に第３の多結晶シリコン層を形成する工程と、
   この第３の多結晶シリコン層を前記エッチングストップ用絶縁膜の表面が露出するようにエッチングする工程と、
   露出されたエッチングストップ用絶縁膜を除去し、前記基板表層絶縁膜が露出するまで前記第２および第１の多結晶シリコン層をエッチングする工程とを備えたことを特徴とする半導体装置の製造方法。
4. パターンが密に形成されたメモリセル領域と当該メモリセル領域の密なパターンよりもパターンが疎に形成された周辺回路領域とを有し、前記メモリセル領域において、前記複数の第１の多結晶シリコン層、前記第１の絶縁膜、前記第２の多結晶シリコン層、前記エッチングストップ用絶縁膜、および、前記第３の多結晶シリコン層を形成することを特徴とする請求項３記載の半導体装置の製造方法。

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