FR2549274A1 - Cellule de memoire vive dynamique a rendement eleve et procede de fabrication - Google Patents
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Abstract
L'INVENTION CONCERNE LA TECHNOLOGIE DES SEMICONDUCTEURS. UNE CELLULE DE MEMOIRE VIVE DYNAMIQUE COMPREND NOTAMMENT UNE LIGNE DE BIT 25 FORMEE DANS UN SUBSTRAT 10, UN CONDENSATEUR DE STOCKAGE DE CHARGE 45C, 50, 53 ET DES MOYENS DE COMMUTATION 35B, 38A, 38B DESTINES A CONNECTER SELECTIVEMENT LA LIGNE DE BIT AU CONDENSATEUR. CE DERNIER EST PLACE AU-DESSUS DES MOYENS DE COMMUTATION ET IL COMPREND UNE ARMATURE INFERIEURE 45C, UNE COUCHE DIELECTRIQUE 50 ET UNE ARMATURE SUPERIEURE 53. APPLICATION AUX MEMOIRES VIVES A TRES GRANDE DENSITE D'IMPLANTATION.
Description
I
La présente invention concerne des structures à semiconducteurs et des processus associés, et elle porte en particulier sur une cellule perfectionnée à rendement élevé pour des mémoires vives dynamiques, ainsi que des processus de fabrica5 tion de telles cellules.
Dans la fabrication de grandes mémoires vives dynamiques, on utilise largement des cellules de mémoire capacitives à un seul transistor pour réaliser des cellules de mémoire à lecture/écriture et à accès sélectif qui soient économiques. 10 L'information est mémorisée dans de telles cellules sous la forme d'une charge électrique dans un petit condensateur Dans
des mémoires vives caractéristiques, la valeur de la capacité est de l'ordre de 50 femtofarads Un "zéro" binaire peut être représenté par une charge égale à zéro et un "un" binaire par 15 une charge de plusieurs centaines de femtocoulombs.
Dans une telle cellule de mémoire vive, le transistor fonctionne en interrupteur ouvert ou fermé, de façon à connecter le condensateur à une ligne de bit qui est utilisée en commun avec d'autres cellules de mémoire vive Le transistor est 20 également connecté à une ligne de mot, utilisée en commun avec un grand nombre d'autres cellules de mémoire vive Lorsque la ligne de mot est activée, elle place à l'état conducteur tous les transistors qui lui sont connectés, mais un seul de ces transistors se trouve sur une ligne de bit qui est activée si25 multanément Ainsi, lorsque la cellule est sélectionnée pour une opération de lecture, la charge emmagasinée dans le condensateur de stockage est partagée entre le condensateur et la capacité de la ligne de données Des circuits périphériques bien connus sont prévus pour lire et écrire dans les cellules 30 de mémoire vive, ainsi que pour régénérer périodiquement leur contenu. Une cellule de mémoire vive dynamique de l'art antérieur est décrite dans un article intitulé "A 64 kbit MO 05 Dynamic RAM with Novel Memory Capacitor," IEEE Journal of
Solid-State Circuits, vol SC-16, N 2, avril 1980, page 184.
Cet article décrit une cellule de mémoire vive dynamique pour une mémoire vive de 64 kilobits La cellule de mémoire vive qui est décrite dans cet article utilise trois couches séparées de silicium polycristallin pour réaliser le noeud de stockage, l'armature de masse et les lignes de mot, ainsi qu'une ligne métallique pour la ligne de bit Bien que cette cellule de mémoire vive convienne pour des mémoires d'une taille de 64 000 bits, il est difficile pour un certain nombre de raisons de la
mettre en oeuvre dans des mémoires de densité plus élevée.
Premièrement, on a de façon caractéristique réalisé des mémoires de densité plus élevée en réduisant la taille des cellules individuelles dans la mémoire vive dynamique, tout en conservant une taille de puce globale pratiquement constante Le condensateur de stockage pour une cellule de mémoire vive indivi15 duelle est donc devenu progressivement plus petit, rendant de plus en plus difficile la détection du changement de tension au
moment de la lecture de la ligne de bit d'une telle cellule.
Un autre inconvénient d'un grand nombre de cellules de mémoire vive dynamique de l'art antérieur consiste en ce que leur fabrication exige une aire de tranche défavorablement élevée De telles cellules ont été conçues de facon caractéristique d'une manière selon laquelle l'interrupteur, qui est de façon caractéristique un transistor, est placé sur la surface de la tranche en position adjacente à une région utilisée en 25 tant que condensateur Outre le fait qu'une telle structure consomme davantage de surface de la tranche, elle exige l'utilisation de processus de fabrication dans lesquels des transistors et des condensateurs sont fabriqués en utilisant un seul processus, qui n'est donc optimal pour aucun des deux En ou.30 tre une telle structure exige des transitions verticales de cellule à cellule pour faire passer des lignes conductrices sur des diffusions sans former de transistors parasites Toute augmentation de la rugosité globale de la surface d'une cellule, comme celle qui accompagne la fabrication de cavaliers de con35 nexion verticaux, crée des difficultés relatives à la couverture de marche, à l'alignement, aux effets de bords et aux champs
marginaux, ainsi que d'autres problèmes bien connus.
En outre, le fait de concevoir de cette manière une cellule de mémoire ive exige que toutes les régions du transis5 tor et toutes les régions du condensateur soient définies, de façon caractéristique par l'utilisation de processus photolithographiques Comme il est bien connu, la compensation des tolérances de fabrication au cours de tels processus exige une augmentation notable de l'aire de la puce Un inconvénient supplé10 mentaire des cellules de mémoire vive de l'art antérieur consiste dans la limitation que de telles structures de cellule imposent à la réalisation de connexions électriques dirigées vers les lignes de mot et de bit Cet inconvénient résulte de la fabrication des lignes de mot et de bit au-dessus de la
surface de la tranche, mais avec de nombreuses couches au-dessous de la surface supérieure de la structure à semiconducteurs.
Ceci rend difficile la réalisation de connexions électriques
avec de telles lignes.
Une autre cellule de mémoire vive dynamique connue 20 dans l'art antérieur est décrite dans un article intitulé "A 5-V Only 16-kbit Stacked-Capacitor MOS PMA," publié dans IEEE Transactions of Electron Devices, vol ED-27, N 8, août 1980, page 1596 Cet article décrit une cellule de mémoire à un transistor dans laquelle le condensateur de stockage est formé 25 partiellement au-dessus de la grille de transfert de chaque cellule de mémoire vive Plusieurs raisons font qu'il est difficile d'appliquer la cellule de mémoire vive décrite dans cet article à de très grands réseaux de mémoire dynamique Premièrement, la cellule occupe une aire défavorablement élevée sur 30 la tranche, entre autres du fait de la nécessité de prévoir de l'espace pour former une connexion électrique traversant un grand nombre de couches de recouvrement, pour atteindre une électrode du transistor La réservation d'un espace pour une connexion électrique limite considérablement l'aire admissible 35 pour le condensateur de stockage et exige de répéter un grand
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nombre de fois des étapes individuelles de masquage et l'attaque pour définir les armatures inférieure et supérieure du condensateur, ainsi que le diélectrique du condensateur Ie structure résultante a une topographie extrêmement rugueuse, ce rlu entraîne des difficultés bien connues concernant l'isolation des bords des nombreuses couches, les effets marginaux et la fabrication de contacts verticaux Du fait de la structure particulière de la cellule, la ligne de mot pour la cellule ne peut pas être mise en court-circuit par du métal de recouvre10 ment, et la cellule a donc une constante de temps RC relativement élevée et fonctionne à une vitesse plus lente que ce qui est souhaitable En outre, du fait de la limitation imposée par le mode de formation de connexions avec la ligne de mot, le condensateur de stockage ne peut-pas occuper une aire aussi
grande qu'il est souhaitable, et il est donc incapable de stocker la quantité maximale de charge.
L'invention procure une cellule de mémoire vive dynamique perfectionnée qui convient pour la fabrication de mémoires vives dynamiques à densité très élevée, de l'ordre de 20 256 kilobits et plus L'invrention procure une cellule de mémoire vive dynamique dans laquelle la totalité de l'aire de la cellule est utilisée en tant que condensateur de stockage La cellule supprime la nécessité de lignes de bit en métal, ce qui permet la réalisation de connexions électriques plus sim25 ple et plus fiable,entre la source et le condensateur de stockage L'invention procure également une cellule de mémoire vive dynamique ayant une topographie plus plane que des cellules de l'art antérieur Elle permet en outre de fabriquer des lignes de bit enterrées en formant de telles lignes de bit en 50 utilisant une zone implantée séparée et en les protégeant avec une couche relativement plus épaisse de matière isolante, pour permettre aux lignes de mot de croiser les lignes de bit sans
former de grilles.
La cellule de mémoire vive dynamique de l'invention 55 offre de nombreux autres avantages par rapport aux cellules de l'art antôrieur choisies pour des mémoires vives Du fait que le condensateur est entièrement empilé au-dessus de l'interrupteur (transistor), on peut fabriquer la cellule dans une aire de tranche notablement inférieure à celle des cellules de 5 l'art antérieur De plus, l'empilage du transistor et du condensateur permet d'utiliser des processus optimisés pour la fabrication de chacun d'eux, au lieu de processus résultant
d'un compromis pour la fabrication des deux On peut ainsi employer un processus optimal pour la fabrication de types dési10 rés de transistors, suivi par un processus optimal pour la fabrication d'un condensateur désiré.
Le processus et la structure de l'invention suppriment la nécessité de cavaliers de connexion verticaux passant sur des diffusions pour éviter la formation de transistors En 15 supprimant les cavaliers de connexion verticaux, la topographie résultante de la cellule devient notablement plus lisse que
dans des structures de l'art antérieur, ce qui permet la fabrication de plus petites cellules avec une plus grande précision.
Dans le mode de réalisation préféré, il n'est pas nécessaire d'utiliser du métal pour former un contact entre les lignes de bit et le transistor, du fait que les lignes de bit sont formées par une première implantation ou diffusion, et les régions de source/drain sont formées par une seconde implantation ou diffusion Une diffusion latérale de l'impureté utilisée pour 25 chacun de ces éléments connecte les deux et crée un contact fiable. La configuration particulière de la cellule permet au condensateur de la cellule d'avoir approximativement la même taille que la cellule globale, et maximise la taille du conden30 sateur pour n'importe quelle taille de cellule donnée En outre, la structure élimine des difficultés bien connues consistant à isoler de façon précise et fiable les bords de diverses couches, et elle évite les difficultés bien connues dans la définition de motifs de façon fiable dans du dioxyde de silicium mince ou 35 dans d'autres matières diélectriques Du fait que dans le mode de réalisation préféré, l'armature de masse pour un réseau complet de cellules de mémoire consiste en un seul plan de matière conductrice de l'électricité, dans lequel on ne définit des motifs que pour mettre à nu des circuits périphériques et des zo5 nes de fixation sur la puce, les tolérances de fabrication sont plus serrées et le processus de fabrication global est plus simple La structure de cellule particulière qui est associée à la configuration empilée de l'invention permet d'utiliser du métal pour mettre en court-circuit les lignes de bit ou de mot, 10 sans difficulté dans la formation de liaisons traversant des couches intermédiaires On peut également employer aisément des métaux spéciaux tels que le tantale ou le platine, ou des siliciures de métal, sans modifications notables du processus Du fait que la structure se laisse aisément traverser par des cou15 ches conductrices de l'électricité passant au-dessus d'elle, on peut employer les cellules de mémoire vive de l'invention dans des microprocesseurs ou d'autres dispositifs dans lesquels il est fréquemment souhaitable que d'autres lignes conductrices
traversent le réseau de mémoire.
Dans un mode de réalisation de l'invention, une cellule de mémoire vive comprend un substrat semiconducteur; une région de ligne de données dans le substrat, pour le transfert de données; et des moyens de commutation tels qu'un transistor connectés à la région de ligne de données et à des moyens de stockage de charge, pour connecter électriquement la région de ligne de données aux moyens de stockage de charge, lorsqu'on le désire; et les moyens de stockage de charge comprennent une région conductrice de l'électricité inférieure qui est disposée au moins en partie au-dessus des moyens de commutation, 30 une couche diélectrique qui est disposée sur la totalité de la région conductrice de l'électricité inférieure, et une région conductrice de l'électricité supérieure qui est disposée sur la couche diélectrique et sur la région de la ligne de données,
les moyens de commutation et la région conductrice de l'élec35 tricité inférieure.
Un autre mode de réalisation préféré de l'invention porte sur un procédé de fabrication de cellules de mémoire vive dans un substrat semiconducteur qui comprend les opérations suivantes: on introduit une impureté d'un premier type de con5 ductivité dans le substrat sur des côtés opposés d'une région de grille de transfert conductrice de l'électricité et dans des régions sélectionnées, pour former ainsi des régions de source et de drain mutuellement espacées, adjacentes à la grille de transfert, et au moins une région de ligne de bit dans les régions sélectionnées, la région de ligne de bit étant connectée à la région de drain; on forme une première armature conductrice de l'électricité connectée uniquement à la région de source et recouvrant la totalité de la grille de transfert et la totalité de la région de source; on dépose une couche de matière isolante au moins sur la totalité de la première armature conductrice de l'électricité; et on forme une seconde armature conductrice de l'électricité au moins sur la totalité de
la première armature conductrice de l'électricité.
L'invention sera mieux comprise à la lecture de la
description qui va suivre de modes de réalisation et en se référant aux dessins annexés sur lesquels:
La figure 1 est une coupe d'un substrat semiconducteur avec des couches de recouvrement en dioxyde de silicium
et en nitrure de silicium, montrant une structure initiale 25 pour un mode de réalisation du procédé de l'invention.
La figure 2 est une coupe ultérieure après la formation de régions d'oxyde de champ.
La figure 3 est une coupe ultérieure après la formation d'une ligne de bit.
lia figure 4 est une coupe ultérieure après l'introduction d'impuretés de type de conductivté p pour ajuster la tension de seuil du transistor MOS à former, et le dépôt d'une couche de silicium polycristallin pour former la ligne de mot
et la grille de transfert.
La figure 5 est une coupe ultérieure après définition de motifs dans les régions de ligne de mot et de grille de
transfert, et l'introduction d'impuretés de type de conductivité N pour former les régions de source et de drain.
La figure 6 est une coupe ultérieure après la forma5 tion d'une seconde couche de silicium polycristallin, qui définit l'armature inférieure du condensateur pour chaque cellule
de mémoire vive.
La figure 7 est une coupe ultérieure après la formation d'une troisième couche de silicium polycristallin destinée 10 à former l'armature supérieure pour les condensateurs de toutes
les cellules de mémoire vive dans le réseau de mémoire.
La figure 8 est une coupe de la structure à semicorducteurs terminée.
La figure 9 est une vue de dessus montrant un réseau 15 de cellules de mémoire vive fabriquées conformément à l'invention.
La figure 10 est un schéma électrique d'une seule
cellule de mémoire vive, montrant la relation entre la structure représentée sur les figures I à 9 et un circuit contenant 20 de telles cellules de mémoire vive.
Les figures I à 9 illustrent un procédé de fabrication de la cellule de mémoire vive de l'invention, ainsi que la structure résultante Comme le montre la figure 1, on forme une première couche de dioxyde de silicium 12, relativement
mince, sur un substrat semiconducteur en silicium 4 l OO> de conductivité p, ayant une résistivité de 6 à 7 ohms-centimètres.
Le dioxyde de silicium 12 a une épaisseur d'environ 70 nanomètres et on le fabrique en chauffant le substrat 10 dans une atmosphère d'oxygène et d'hydrogène à une température de 900 C, 30 pendant 30 minutes On dépose sur la surface supérieure du dioxyde de silicium 12 une couche de nitrure de silicium 14,
d'environ 150 nanomètres d'épaisseur, en utilisant de façon caractéristique une opération de dépôt chimique en phase vapeur.
On dépose sur la surface supérieure du nitrure 14 une couche 55 de matière de réserve photographique 16, d'environ 1250 nano-
mètres d'épaisseur, en utilisant des techniques bien connues.
En utilisant également des techniques bien connues, on masque la couche de matière de réserve photographique 16 et on forme un motif dans cette couche pour créer des régions 16 a et 16 b.
Les couches de matière de réserve photographique 16 a et 16 b définissent les régions d'oxyde de champ, c'est-à-dire les régions de dioxyde de silicium relativement épais qu'on utilise pour isoler électriquement des dispositifs individuels ou des
groupes de dispositifs, par rapport à d'autres dispositifs.
On enlève ensuite les régions de nitrure de silicium 14 qui ne sont pas protégées par le masque 16, en utilisant un traitement d'attaque par plasma avec un plasma de CF 4 On implante ensuite à travers les ouvertures dans la couche de masquage 16 du bore ou une autre impureté de type de conductivité 15 P, pour former des régions implantées de champ 18 a, 18 b et 18 c, comme le montre la figure 2 Les régions implantées de champ 18 ont une concentration d'impureté de l'ordre de 2,5 x 1013 atomes par centimètre cube, et elles sont formées par un traitement d'implantation ionique dans lequel l'énergie des parti20 cules implantées est de 75 ke V On soumet ensuite la structure résultante à un traitement d'oxydation thermique relativement long, de l'ordre de 6 heures et vingt minutes à 950 C pour former des régions de dioxyde de silicium 21 a, 21 b et 21 c, toutes représentées sur la figure 2 Pendant ce traitement, le 25 dioxyde de silicium formé par l'oxydation du substrat de silicium soulève la couche de nitrure 14 de la manière représentée sur la figure 2 Les régions de champ en dioxyde de silicium
21 qui en résultent ont une épaisseur d'environ 825 nanomètres.
On enlève ensuite le masque 16 et on forme un nouveau 30 masque 23, en utilisant également des techniques photolithographiques La figure 2 montre le nouveau masque 23 ainsi que la structure sous-jacente du processus Dans le mode de réalisation préféré, on forme également le masque 23 avec de la matière de réserve photographique et il a une épaisseur approximati35 ve de 1250 nanomètres Comme il ressortira des étapes suivantes
lu processus, on utilise le mascue 23 pour éfin*r les emlacements des régions de ligne de bit.
Comme le montre ensuite la -igare 3, et en tiisa l usn traitement par plasma identique à celui décrit ci-dessus en relation avec l'enlèvement de la couche de -it-ure 14 sur la figure 1, on enlève les parties à nu de la couche de nitrure
14 sur la figure 2 On enlève également, par exem-ple par attaque par voie humide, la couche sous-jacente, relativement mince, de dioxyde de silicium 12.
En utilisant une implantation ionique, on introduit dans le substrat 10, à travers l'ouverture dans le masque 23, de l'arsenic ou un autre dopant approprié de type de conductvité n Dans le mode de réalisation préféré, on introduit de l'arsenic avec une énergie d'implantation de 40 ke V pour pro15 duire une concentration d'impureté de 5 x 1015 atomes par centimètre cube dans le substrat La région de ligne de bit résultante 25 est représentée en coupe sur la figure 3 De façon générale, les lignes de bit sont connectées à tous les transistors dans le substrat, comme il est représenté sur la 20 figure 9, et elles sont habituellement formées dans des directions orthogonales par rapport aux lignes de mot On oxyde ensuite à nouveau la structure semiconductrice à 950 C pendant 60 minutes dans de la vapeur d'eau pour créer une couche relativement épaisse de dioxyde de silicium 27 sur la région de 25 ligne de bit 25 et entre les régions d'oxyde de champ 21 b et 21 a, comme le montre la figure 3 Ce dioxyde de silicium 27 relativement épais et l'implantation d'arsenic permettent le dépôt d'une matière conductrice de l'électricité sur la surface supérieure de la ligne de bit 25, sans former de grilles 30 ou de transistors parasites Les lignes de bit enterrées suppriment en outre la nécessité de cavaliers de connexion verticaux ou d'autres "ponts" sur les lignes de bit La figure 3 montre l'aspect de la structure après la formation du dioxyde
de silicium 27.
On enlève ensuite de la surface de la structure la il couche de nitrure de silicium 14 et la couche de dioxyde de silicium 12 On chauffe ensuite la structure -à 900 OC pendant 98 minutes pour former une couche de dioxyde de silicium 30 sur la surface du substrat, entre les régions d'oxyde de champ 21 b 5 et 21 c, et cette couche mesure environ 30 nanomètres d'épaisseur Le dioxyde de silicium 30 est l'oxyde de grille pour un transistor Mi OS qui sera formé dans cette région On introduit ensuite dans la région située entre le dioxyde de silicium 21 b et 21 c une impureté sélectionnée de type de conductivité p, comme du bore Dans le mode de réalisation préféré, on parvient à une concentration d'impureté consistant en bore de 6 x 1011 atomes par centimètre cube, en utilisant une énergie d'implantation de 50 ke V Ces impuretés forment la région 32, représentée sur la figure 4 On choisit la concentration en impureté 15 de la région 32 pour obtenir la tension de seuil désirée pour les transistors à former qui, avec les condensateurs, formeront
les cellules de mémoire vive.
On forme ensuite une couche de silicium polycristallin 35 sur la surface de la tranche, comme le montre la figure 20 4 Dans le mode de réalisation préféré, on dépose du silicium polycristallin 35 en utilisant un traitement connu de dépôt chimique en phase vapeur, jusqu'à une épaisseur d'environ 550 nanomètres On attaque ensuite l'arrière de la tranche pour enlever le silicium polycristallin qui se trouve à l'arrière. 25 On dope ensuite le silicium polycristallin 35 en introduisant une impureté de type de conductivité N, par exemple du phosphore, afin d'abaisser sa résistivité jusqu'à environ
ohms par carré.
Comme le montre également la figure 4, on dépose en30 suite sur la surface supérieure de la tranche une couche de matière de réserve photographique 36 d'environ 1250 nanomètres d'épaisseur, et on forme un motif de façon classique dans cette couche pour définir les régions 36 a, 36 b et 36 c qui sont représentées On laisse la couche de matière de réserve photographi35 que 36 sur la couche de silicium polycristallin 35 à tous les endroits auxquels la couche 35 doit rester On enlève ensuite les parties à nu de la couche 35, en utilisant de façon caractéristique un plasma comprenant C 12 et SF 6 On enlève de la structure la couche de masquage 36 5 et on forme une couche relativement mince de dioxyde de silicium (non représentée), en chauffant le substrat à 900 C pendant 36 minutes Cette couche relativement mince de dioxyde de silicium recouvre le substrat dans les régions du substrat qui feront fonction de source et de drain du transistor MOS, et elle est destinée à protéger le silicium monocristallin On implante ensuite une impureté de type de conductivité N, de préférence de l'arsenic, pour former les régions de source/drain de chaque côté de la région de grille de transfert 35 b, comme le montre la figure 5 Dans le mode de réalisation préféré, on 15 forme les régions de source/drain par implantation ionique avec une énergie de 50 ke V, pour produire une concentration
d'impureté de 5 x 1015 atomes par centimètre cube.
De façon générale, on implante la région de drain de chaque transistor dans la surface de la tranche dans une zone 20 de la surface qui se trouve à proximité de l'une des régions de ligne de bit 25 Ainsi, pendant les traitements thermiques ultérieurs au cours de la fabrication, les impuretés contenues dans la ligne de bit et dans le drain diffuseront latéralement, ainsi que plus profondément dans la tranche En choisissant de 25 façon appropriée laposition des plans des lignes de bit et des régions de drain, cette diffusion latérale provoquera la
réunion des deux régions, connectant ainsi les régions de drain aux lignes de bit Comme il ressort de la description précédente, on peut donner une forme arbitraire aux lignes de bit et 30 aux régions de drain Leur forme dans le mode de réalisation
préféré apparaît le plus clairement sur la vue de dessus de la
structure qui est représentée sur la figure 9.
On forme une couche d'isolation sur le dioxyde de silicium déposé en phase vapeur, par chauffage de la structure 35 à 950 C pendant 13 minutes, pour créer une couche de dioxyde de silicium 40 entre des couches de silicium polycristallin, comme le montre également la figure 5 Dans le mode de réalisation
préféré, la couche de dioxyde de silicium 40 mesure 300 nanomètres d'épaisseur.
On dépose une couche de matière de réserve photographique 42 sur la surface supérieure de l'ensemble de la structure, de façon caractéristique jusqu'à une épaisseur de 1250 nanomètres On forme un motif dans la couche de matière de réserve photographique 42 et on l'enlève de la région 43 à l'enf 0 droit auquel on désire former un contact électrique avec la
région de source 38 b La figure 5 montre l'aspect de la structure à ce stade du processus.
On enlève le masque 42, et, comme le montre la figure 6, on dépose une seconde couche de silicium polycristallin 45 sur la surface supérieure de la structure, jusqu'à une épaisseur d'environ 170 nanomètres On dope ensuite le silicium polycristallin 45 en utilisant une implantation d'arsenic à 80 ke V, jusqu'à une concentration de 8 x 10 '15 atomes par centimètre cube, afin d'améliorer la conductivité électrique de la couche. 20 On dépose une couche de matière de réserve photographique 48 sur la surface supérieure de la structure et on forme un motif
dans cette couche pour définir l'électrode inférieure du condensateur de stockage, par exemple en enlevant de façon générale cette couche audessus de la ligne de bit 25 et de la ré25 gion de drain 38 a, comme le montre la figure 6 On enlève ensuite la seconde couche de silicium polycristallin dans ces régions à nu, en utilisant le même traitement par plasma que celui décrit ci-dessus en relation avec la première couche de silicium polycristallin La figure 6 montre l'aspect de la struc30 ture à ce stade du processus.
La figure 9 montre une vue de dessus de la structure qui fait apparaître l'étendue des régions de silicium polycristallin Chaque région en silicium polycristallin conducteur de l'électricité se comporte comme l'armature inférieure d'un con35 densateur pour la cellule de mémoire vive correspondante Comme on peut le voir, l'emplacement particulier de chaque armature par rapport à la structure sous-jacente n'est pas important, à l'exception du fait que l'armature est en contact électrique avec un interrupteur, c'est-à-dire la source d'un dispositif ?IOS correspondant En respectant au moins cette condition, les frontières d'une armature individuelle du condensateur peuvent être choisies arbitrairement Par exemple, si on le désire, on peut faire tourner d'un angle arbitrairetoutes les armatures inférieures des condensateurs dans le réseau de mémoire, à par10 tir de leur position sur la figure 9 Les dimensions de l'armature inférieure de chaque condensateur sont déterminées par la largeur de ligne minimale qui est nécessaire pour qu'aucune armature ne vienne en contact avec l'une quelconque des armatures adjacentes. Après l'enlèvement du masque 48, et en utilisant un dépôt chimique en phase vapeur, on dépose environ 30 nanomètres de nitrure de silicium sur la totalité de la surface supérieure de la structure, pour former la couche 50 qui est représentée sur la figure 7 On chauffe ensuite la structure pour réoxyder 20 toute partie à nu de la seconde couche de silicium polycristallin, résultant de défauts formant des ouvertures dans le nitrure 50 La nouvelle oxydation remplit de dioxyde de silicium toutes ces ouvertures de défauts, empêchant ainsi l'apparition de courts-circuits qui se produiraient par ailleurs entre les 25 couches de recouvrement et la seconde couche de silicium polycristallin 45 On dépose sur la surface supérieure du nitrure de silicium 50 (et sur le dioxyde de silicium formé pendant la nouvelle opération d'oxydation) une troisième couche de silicium polycristallin 53, d'environ 330 nanomètres d'épaisseur, 30 en utilisant également des techniques de dépôt chimique en phase vapeur On dope ensuite la troisième couche de silicium polycristallin 53 avec du phosphore pour améliorer sa conductivité, et on effectue à nouveau une attaque arrière, si on le désire On dépose une autre couche de matière de réserve photo35 graphique sur la surface supérieure de la structure et on forme un motif dans cette couche, et on attaque respectivement le silicium polycristallin 53 et le nitrure de silicium 50, en utilisant un plasma contenant C 12 et SF 6 En général, on laisse le silicium polycristallin 53 et le nitrure de silicium 50 sur toute la surface de la tranche, sauf aux endroits auxquels on désire établir des circuits périphériques pour commander le réseau de cellules de mémoire vive Du fait que ces circuits périphériques bien connus ne sont représentés sur aucune des figures, le silicium polycristallin 53 et le nitrure 50 sont 10 représentés en place sur la totalité de la surface supérieure
de la structure qui est représentée.
Le fait que ni le nitrure de silicium 50 ni la couche de silicium polycristallin 53 ne nécessite une opération de définition de motif procure un avantage important pour le 15 procédé et la structure de l'invention, par rapport à l'art antérieur On évite les nombreux problèmes bien connus de la fabrication de semiconducteurs qui résultent de difficultés relatives à la couverture de marche, aux effets de bords, à
la définition de motifs dans des matières diélectriques min20 ces, aux champs marginaux, et à d'autres effets.
L'utilisation de la couche d'isolation intégrale et de l'armature de masse intégrale pour le condensateur permet la fabrication des plus grands condensateurs possibles pour une taille de cellule donnée et supprime la nécessité de pré25 voir des tolérances de masquage et de configuration pour l'armature supérieure et la couche isolante de chaque condensateur La structure et le procédé de l'invention permettent de définir le motif correspondant au bord de l'armature supérieure et du diélectrique mince seulement près de la périphé30 rie du réseau de mémoire vive complet Cette caractéristique permet de réduire la taille des cellules de mémoire vive individuelles, ce qui permet de fabriquer des mémoires ayant
une densité plus élevée.
La fabrication des armatures de condensateur au35 dessus du transistor, ou d'un autre interrupteur, utilisé pour connecter le condensateur à la voie de dounées permet également d'optimiser le processus de fabrication de semiconducteur qui est employé Dans des cellules de mémoire vive de l'art antérieur, on utilisait un seul processus pour fabriquer des trar5 sistors et des condensateurs, et il n'était pas facile d'optimiser le processus pour les deux fonctions Un avantage particulier du procédé de l'invention consiste en ce qu'il permet d'utiliser un processus de fabrication optimal pour le transistor en ayant moins à se préoccuper des effets de ce proces10 sus sur la fabrication de condensateurs Contrairement à l'art antérieur, dans le mode de réalisation préféré du procédé de l'invention, on fabrique des condensateurs après la fabrication des transistors, ce qui permet d'utiliser un processus plus
optimal pour chacun d'eux.
Comme le montre ensuite la figure 8, on dépose sur la surface supérieure de la tranche une couche de dioxyde de silicium 60 d'environ 980 nanomètres d'épaisseur On augmente la densité de cette couche protectrice en la chauffant à 900 C pendant 20 minutes On forme sur la surface supérieure de la 20 tranche un autre masque, non représenté sur les figures, et on forme un motif dans ce masque pour mettre à nu les régions dans lesquelles on désire former un contact en métal, par exemple
des régions de conductivité N+, ou en silicium polycristallin.
Dans le mode de réalisation préféré, on désire former un con25 tact en métal dans la première couche de silicium polycristallin, à des intervalles périodiques, pour réduire sa résistance.
En utilisant un plasma contenant CHF 3, on attaque la couche d'oxyde 60, déposée en phase vapeur, ainsi que les couches
sous-jacentes, de la manière nécessaire pour mettre à nu des 30 parties désirées de la première couche de silicium polycristallin 35, ou des régions N+ de la troisième couche de silicium polycristallin, comme le nécessitent les circuits périphériques.
On enlève ensuite ce masque et on accomplit une opération de diffusion de contact pour diminuer la résistivité du contact. 35 On dépose ensuite par pulvérisation cathodique un alliage d'aluminium avec 1,5 % de silicium sur la totalit_ de la surface supérieure de la tranche, pour créer une couche 62, d'environ 1200 nanomètres d'épaisseur On masque ensuite la couche 62 et on l'attaque, en utilisant des traitement photoli5 thographiques bien connus, pour définir les régions désirées de métal 62 a, 62 b et 62 c, tout ceci étant représenté sur la figure 8 On allie ensuite la couche de métal en la chauffant pendant 30 minutes à une température de 500 C Un avantage particulier du procédé et de la structure de l'invention consiste dans la 10 possibilité qu'offre l'invention de court-circuiter toute couche sous-jacente désirée en silicium polycristallin, en repositionnant le contact électrique avec de telles couches Comme la figure 9 le montre de façon évidente, on peut former des connexions traversant la couche de matière située au-dessus, pour 15 court-circuiter les lignes de bit ou les lignes de mot, selon
ce qu'on désire La configuration de cellules de l'art antérieur n'offre pas cette souplesse.
La figure 8 montre également l'aspect terminé de la cellule de mémoire vive du mode de réalisation préféré de l'in20 vention Comme le montre la figure 8, la cellule comprend une grille de transfert 35 b, des régions de source et de drain portant respectivement les références 38 b et 38 a, et une ligne de bit enterrée 25 qu'on utilise pour réaliser la connexion avec les drains d'un nombre désiré de cellules de mémoire vive. 25 Un condensateur est formé par la combinaison de la seconde couche de silicium polycristallin 45 et de la troisième couche de silicium polycristallin 53, très proche, mais électriquement séparée de la seconde couche On utilise le métal 62 pour courtcircuiter la première couche de silicium polycristallin à des 30 intervalles désirés, afin de réduire la résistance globale des
lignes de mot.
La figure 9 est une vue de dessus de la structure représentée sur la figure 8, ainsi que de plusieurs cellules
de mémoire vive entourant cette structure, qui sont fabriquées 35 dans le mème substrat La figure 9 montre comment on peut dis-
poser la structure de cellule représentée ern coupe sur la fire 8 pour créer une mémoire vive à très haute densité Couve le montre la figure 9, une série de lignes de bit 25 trarersent la structure d'un côté à l'autre, avec des iirnes courtes prioi5 ques 25 a partant des lignes de bit 25 pour venir en contact avec les régions de drain 38 a, formées ultrieurement, de paires de transistors Une série de lignes de mot en silicium polycristailin 35 traversent la structure du haut vers le bas, et dans le mode de réalisation préféré, chacune de ces lignes 10 est recouverte par une ligne en métal 62 Des courts-circuits
périodiques entre les lignes en métal 62 et les lignes en silicium polycristallin 35 réduisent la résistance effective de la structure globale Le nombre de ces courts-circuits est déterminé par les retards désirés pour la ligne de mot en silicium 15 polycristallin de la première couche On forme les courts-circuits en réalisant par attaque des ouvertures dans la matière diélectrique qui recouvre la troisième couche de silicium polycristallin 53.
Une grille de transfert 35 b est formée à chaque en20 droit o l'oxyde de grille est suffisamment mince et o l'une des lignes en silicium polycristallin 35 traverse le substrat entre des régions de source et de drain 38 a et 38 b La seconde couche de silicium polycristallin 45 c est effectivement formée sur la totalité de la surface de la cellule Six de ces ara25 tures en silicium polycristallin, 45, sont représentées sur la figure 9 La couche mince de nitrure de silicium 50 et la troisième couche de silicium polycristallin 53 sont disposées sur la totalité de la surface supérieure de la structure, et ne sont donc pas représentées sur la figure 9, et ces couches forment un diélectrique commun et une armature de masse pour
tous les condensateurs de stockage sur la puce.
La figure 10 est un schéma électrique de la cellule de mémoire vive qui est représentée en coupe sur la figure ú et en vue de dessus sur la figure 9 Les composants de la fi35 gure 10 qui correspondent à ceux des autres figures portent des numéros de référence correspondants La figure 10 montre
que la ligne de mot est formée par la couche de silicium polycristallin 35 b et le métal 62; la ligne de bit est formée par la région implantée 25; et l'armature supérieure du condensa5 teur de stockage, ainsi que la ligne d'alimentation, sont formées par la troisième couche de silicium polycristallin 55.
L'interrupteur destiné à connecter l'élément de stockage capacitif à la ligne de bit comprend la grille en silicium polycristallin 35 b et les régions respectives de drain et de sour10 ce 38 a et 58 b d'un transistor MOS L'oxyde de grille 30 S 6 pare la première couche de silicium polycristallin par rapport aux régions de source et de drain L'armature du condensateur qui est connectée à la source est formée par la seconde couche de
silicium polycristallin 45 c.
Comme on l'a expliqué, on utilise la première couche de silicium polycristallin pour les grilles de transfert, tandis qu'on utilise les seconde et troisième couches pour former des condensateurs de stockage qui sont empilés au-dessus des dispositifs de commutation Dans le mode de réalisation préféré, on n'utilise pas directement du métal dans la cellule de mémoire vive, mais du métal vient en contact avec les lignes de mot à des intervalles périodiques sur l'ensemble du réseau de cellules de mémoire Ceci permet de fabriquer des lignes de mot en silicium polycristallin qui ont un retard RC 25 très court Du fait que dans le mode de réalisation préféré, on utilise une implantation séparée pour fabriquer les lignes de bit, et du fait que cette opération est suivie par la formation d'une couche épaisse de dioxyde de silicium, les lignes de mot en silicium polycristallin croisent les lignes de bit 30 sans former des grilles La zone de stockage du condensateur qui est associé à chaque cellule occupe pratiquement la totalité de l'aire de la cellule, ce qui procure de meilleures performances par rapport aux structures de l'art antérieur En
outre, la structure et le procédé de l'invention procurent une 35 topographie notablement plus plane, que des couches de recou-
vrement peuvent traverser de façon plus aisée et plus fiable, ce qui améliore les rendements de fabrication et diminue les coûts. On vient de décrire un mode de réalisation préféré de la cellule de mémoire vive dynamique de l'invention, ainsi qu'un procédé pour sa fabrication Bien qu'on ait indiqué des durées, des températures, des épaisseurs et des types de conductivité spécifiques, ainsi que de nombreux autres détails pour expliquer la manière de fabriquer la structure et la structure résultante elle-même, on ne doit pas considérer que ces détails limitent l'invention A titre d'exemple, on a utilisé les termes de source et de drain pour désigner des électrodes spécifiques et, comme il est bien connu, ces termes peuvent être appliqués de façon interchangeable en fonction de 15 la polarisation de la cellule En outre, bien qu'on ait expliqué le procédé de l'invention en considérant la fabrication de dispositifs MOS à grille en silicium, on peut aisément adapter le procédé et la cellule de mémoire vive résultante à la fabrication de dispositifs MOS à grille en métal Dans de tels 20 modes de réalisation, les régions de source/drain ne seront pas nécessairement auto-alignées avec la ligne en métal, mais
pourront être fabriquées en utilisant la technologie MOS classique.
Il va de soi que de nombreuses autres modifications 25 peuvent être apportées au dispositif et au procédé décrits et
représentés, sans sortir du cadre de l'invention.
REVTIDICATIOITS
1 Cellule de mémoire, caractérisée en ce qu'elle comprend: un substrat semiconducteur ( 10); une région de ligne de données ( 25) dans le substrat, pour transférer des don5 nées; et des moyens de commutation ( 35 b, 38 a, 38 b) connectés à la région de ligne de données ( 25) et à des moyens de stockage de charge ( 45, 50, 53) dans le but de connecter électriquemènt la région de ligne de données aux moyens de stockage de charge, lorsqu'on le désire; et les moyens de stockage de 10 charge comprenant: une région conductrice de l'électricité inférieure ( 45) placée au moins en partie sur les moyens de commutation ( 35 b, 38 a, 38 b), une couche diélectrique ( 50) placée sur l'ensemble de la région conductrice de l'électricité inférieure ( 45); et une région conductrice de l'électricité 15 supérieure ( 53), placée sur la couche diélectrique ( 50) et
sur la région de ligne de données ( 25), les moyens de commutation ( 35 b, 38 a, 38 b) et la région conductrice de l'électricité inférieure ( 45).
2 Cellule de mémoire vive caractérisée en ce qu'elle 20 comprend: un substrat semiconducteur ( 10); des régions de source et de drain ( 38 b, 38 a), mutuellement espacées, d'un premier type de conductivité, dans le substrat ( 10); une région de grille de transfert ( 35 b), conductrice de l'électricité, placée entre les régions de source et de drain ( 38 b, 38 a), et 25 séparées du substrat ( 10) et des régions de source et de drain ( 38 b, 38 a) par une couche de matière isolante ( 30); une ligne conductrice de l'électricité ( 35) qui est connectée à la grille de transfert ( 35 b) pour lui appliquer des signaux de commande une région de transfert de données ( 25) d'un premier type de 30 conductivité, dans le substrat, qui s'étend jusqu'à la région de drain ( 38 a); une première armature conductrice de l'électricité ( 45) placée au-dessus de parties de la ligne conductrice de l'électricité ( 35), de l'ensemble de la région de
drain ( 38 a) et de l'ensemble de la région de grille de trans35 fert ( 35 b), la première armature ( 45) n'étant connectée élec-
triquement qu'à la région de source ( 38 b); et une seconde armature conductrice de l'électricité ( 53) placée sur l'ensemble de la structure ci-dessus, et séparée de la première armature conductrice de l'électricité ( 45) par une matière isolante ( 50), les première et seconde armatures conductrices de l'électicité ( 45, 53) formant un condensateur destiné à emmagasiner une charge. 3 Procédé de fabrication d'une cellule de mémoire vive sur un substrat semiconducteur ( 10), caractérisé en ce que: on introduit une impureté d'un premier type de conductivité dans le substrat ( 10) de part et d'autre d'une région de grille de transfert ( 35 b) conductrice de l'électricité, et dans des régions sélectionnées, pour former ainsi des régions de source et de drain ( 38 b, 38 a) mutuellement espacées et ad15 jacentes à la grille de transfert ( 35 b), et au moins une région de ligne de bit ( 25) dans la région sélectionnée, la région de ligne de bit ( 25) étant connectée à la région de drain ( 38 a); on forme une première armature conductrice de l'électricité ( 45) connectée seulement à la région de source ( 38 b) 20 et recouvrant l'ensemble de la grille de transfert ( 35 b) et l'ensemble de la région de source ( 38 b); on dépose une couche de matière isolante ( 50) au moins sur la totalité de la première armature conductrice de l'électricité ( 45); et on forme une seconde armature conductrice de l'électricité ( 53) au moins sur la totalité de la première armature conductrice de
l'électricité ( 45).
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Non-Patent Citations (3)
| Title |
|---|
| ELECTRONICS INTERNATIONAL, vol. 54, no. 13, 30 juin 1981, pages 42, 44, New York, US; J.G. POSA "NSC forges ahead with triple-poly RAMs'" * |
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 16, no. 6, novembre 1973, page 1698, New York, US; F. BARSON et al.: "High-density single-device memory cell" * |
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2143675A (en) | 1985-02-13 |
| GB8416781D0 (en) | 1984-08-08 |
| GB2143675B (en) | 1987-05-07 |
| FR2549274B1 (fr) | 1990-01-26 |
| DE3425072A1 (de) | 1985-01-24 |
| JPS60149160A (ja) | 1985-08-06 |
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