FR2661555A1 - Procede pour fabriquer un reseau-memoire a semi-conducteurs avec des cellules du type a grille flottante et sans contact. - Google Patents

Procede pour fabriquer un reseau-memoire a semi-conducteurs avec des cellules du type a grille flottante et sans contact. Download PDF

Info

Publication number
FR2661555A1
FR2661555A1 FR9015149A FR9015149A FR2661555A1 FR 2661555 A1 FR2661555 A1 FR 2661555A1 FR 9015149 A FR9015149 A FR 9015149A FR 9015149 A FR9015149 A FR 9015149A FR 2661555 A1 FR2661555 A1 FR 2661555A1
Authority
FR
France
Prior art keywords
layer
substrate
polysilicon
regions
cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
FR9015149A
Other languages
English (en)
Inventor
Wada Glen N Glen
Murray L Trudel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of FR2661555A1 publication Critical patent/FR2661555A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/05Etch and refill

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Dans un substrat de silicium, on fabrique des cellules de mémoire EPROM et/ou des cellules de mémoire EPROM rapides, sans contacts, avec une très haute densité (64 Mbit par exemple). Des îlots (27) de couches poly 2/diélectrique/poly 1 sont formés par-dessus des régions d'oxyde de grille (19). Chaque îlot (27) est coordonné à l'une des cellules du réseau et séparé des autres îlots par des fossés (26) descendant jusqu'à l'oxyde de champ (17) ou à des régions du substrat (10). Des régions de source/drain (31, 30) sont formées par implantation d'ions de part et d'autre des régions de canal (17). Les fossés (26) sont remplis ensuite d'un matériau isolant et une pluralité de lignes de mot sont formées en travers du réseau. Chaque ligne de mot est en contact électrique avec les grilles de commande (23) coordonnée à une rangée de cellules du réseau. Applicable à la fabrication de mémoires à semi-conducteurs de très haute densité d'intégration.

Description

La présente invention concerne de manière
générale le domaine de la mise en oeuvre des semi-con-
ducteurs et plus particulièrement des procédés pour fabriquer des dispositifs de mémoire à semi-conducteurs utilisant des grilles flottantes. On connaît bien, dans l'art antérieur, des cellules de mémoire à semi-conducteurs rémanentes ou non volatiles utilisant des grilles flottantes qui sont complètement entourées d'une couche isolante, en dioxyde de silicium par exemple Il s'agit de cellules de mémoires mortes programmables électriquement (EPROM), de
mémoires mortes programmables et effaçables électrique-
ment (EEPROM), ainsi que de EPROM et EEPROM dites
rapides ("flash") Le principe de base de leur fonc-
tionnement est le transfert d'une charge à un élément
formant une grille flottante (typiquement en polysili-
cium) par l'un de différents mécanismes tels qu'injec-
tion par avalance, injection par canal, effet tunnel, et ainsi de suite Généralement, une EPROM ou une EEPROM comprend un substrat de silicium contenant des régions de source et de drain qui définissent entre elles un canal 'La grille flottante en polysilicium est disposée au-dessus du canal et est séparée du substrat par une couche d'isolement de grille relativement mince La grille normale ou grille de commande est disposée au-dessus de la grille flottante et isolée de celle-ci de façon analogue Un exemple de cette catégorie de dispositifs est décrit dans le brevet des E U A N O 3.500 142 et aussi dans le brevet des E U A N O
4 203 158.
Toutes les cellules de mémoire à semi-conduc-
teurs non volatiles stockent des électrons (c'est-à-dire une charge) sur la grille flottante par capacité Dans le cas d'une EPROM ou d'une EEPROM rapide, tout le réseau-mémoire peut être effacé électriquement en une seule fois Autrement dit, les cellules individuelles ne peuvent pas être effacées séparément comme c'est le cas
dans les EEPROM courantes Cette caractéristique d'ef-
facement en bloc est décrite dans la demande de brevet des E U A N O 07/253 775 déposée le 5 Octobre 1988 au nom de la demanderesse de la présente invention et intitulée "Low Voltage EEPROM Cell" Le brevet des E. U A 4 698 787 de Mukherjee et al décrit également un
dispositif de mémoire programmable, effaçable électri-
quement, qui est programmé par injection d'électrons à chaud depuis le canal dans la grille flottante, tandis
que l'effacement s'effectue par effet tunnel Fowler-
Nordheim depuis la grille flottante vers le substrat.
La poussée vers des réseaux-mémoires EPROM de plus haute densité a conduit à la mise au point du
réseau-mémoire électriquement programmable et électri-
quement effaçable sans contacts Dans un tel réseau sans contacts, les cellules utilisent des régions de source/ drain de forme allongée que l'on désigne souvent par "lignes de bit" Ces cellules nécessitent souvent une circuiterie à masse virtuelle pour la lecture et la programmation Un exemple de ce type de réseau et un procédé pour sa fabrication sont décrits dans le brevet des E U A 4 780 424 au nom de la demanderesse de la présente invention Une cellule à point de croisement sans contact, dont la grille flottante est auto-alignée sur des lignes de mot et des lignes de bit dans un réseau, est décrite aussi dans un article intitulé "A New Self-Aligned Field Oxide Cell For Multi-Mega Bit
EPRO Ms", de O Bellezza et al, IEDM 1989, pages 579-582.
Selon l'architecture de base de ces réseaux, les grilles flottantes sont formées par-dessus un mince oxyde de grille que l'on a fait croître entre les régions de source et de drain dans le substrat Les régions de source et de drain forment les lignes de bit du réseau Les lignes de mot sont généralement formées perpendiculaires aux régions de source et de drain constituant les lignes de bit et les contacts du réseau sont mutuellement espacés et servent à un certain nombre de lignes de mot, par exemple à 16, 32, 64, et ainsi de suite lignes de mot Une structure de cellule EPROM utilisable dans une architecture de réseau à masse virtuelle et qui emploie des jonctions de source et de
drain à dopage asymétrique, est décrite dans "An Asym-
metrical Lightly-Doped Source (ALDS) Cell for Virtual Ground High Density EPRO Ms" par K Yoshikawa et al, IEDM
1 t 988, pages 432-435.
Les avantages de l'architecture de réseau sans
contacts sont évidents, mais il faut encore perfec-
tionner certains points qui affectent les performances et les possibilités de fabrication de ces types de réseaux Par exemple, la conception de la topographie et/ou du processus de fabrication des réseaux EPROM sans
contacts de type conventionnel est généralement incom-
patible avec l'intégration de lignes de mot en tung-
stène De plus, de nombreux processus de fabrication de l'art antérieur d'EPROM conventionnelles comprennent des diffusions de source qui ne sont pas auto-alignées et qui limitent la largeur minimale de la diffusion de source (par exemple en raison de ce que l'on appelle un
empiètement en bec d'oiseau).
Ainsi qu'il ressort de ce qui va suivre, la présente invention supprime ces inconvénients par la mise à disposition d'un procédé pour fabriquer des réseaux-mémoires à semi-conducteurs, non volatiles, sans contacts, ayant une densité ultrahaute ( 64 Mbit par exemple), qui sont utiles dans les applications d'EPROM et d'EPROM rapides de multiples mégabits L'architecture apportée par le procédé de l'invention est compatible
avec l'intégration de lignes de mot métalliques, notam-
ment de tungstène Selon l'invention, on utilise des liaisons formées suivant un motif déterminé au travers d'une couche d'égalisation ou de planage du réseau dans des assés qui sont partiellement ou complètement
remplis de tungstène ou d'un autre matériau conducteur.
La présente invention apporte un procédé pour fabriquer, dans un substrat de silicium et sous une ultrahaute densité, des cellules de mémoire à grille flottante du type sans contact Selon l'invention, on forme d'abord des régions d'oxyde de champ par-dessus le substrat pour définir les régions de canal des cellules individuelles Entre les régions d'oxyde de champ, on forme des régions d'oxyde de grille puis une première couche de polysilicium est déposée pour recouvrir le substrat complètement Pardessus cette première couche
de polysllicium, on dépose ensuite une couche diélec-
trique, suivie d'une seconde couche de polysilicium Une structure poly 2/diélectrique/poly I est ainsi formée par-dessus les régions d'oxyde sous-jacentes Cette structure est d'abord gravée pour former des empilages de forme allongée s' étendant suivant une première direction Les empilages de poly 2/diélectrique/poly 1 ? 0 sont ensuite gravés de nouveau suivant une deuxième direction pour définir une pluralité d'îlots, formés chacun au-dessus d'une région d'oxyde de grille Les îlots comportent la couche diélectrique en sandwich
entre un premier et un second élément en polysilicium.
Chaque îlot est coordonné à l'une des cellules du réseau et chacun d'eux est séparé des autres par des sillons profonds ou fossés qui s'étendent vers le bas Jusqu'aux régions d'oxyde de champ ou jusqu'à des régions du substrat Donc, la première couche de polysilicium forme les grilles flottantes pour les cellules, tandis que la seconde couche de polysilicium est utilisée pour
les grilles de commande des cellules.
Une fois que les îlots ont été définis com-
plètement, des dopants sont introduits dans le substrat
pour former des régions de source/drain de forme al-
longée, qui sont parallèles, mutuellement espacées et
adjacentes aux côtés des régions de canal des cellules.
Après cela, les fossés sont remplis avec un matériau isolant et une pluralité de lignes de mot sont formées en travers du réseau Chaque ligne de mot est en contact électrique avec les grilles de commande coordonnées à
une seule rangée de cellules du réseau.
L'un des principaux avantages de l'invention est la souplesse qu'elle procure, en particulier en ce qui concerne la formation des lignes de mot dans le réseau Conformément à l'invention, on peut utiliser toute une variété de matériaux de haute conductivité, comme par exemple aluminium, polysilicium, tungstène,
siliciure de tungstène, et ainsi de suite, pour fabri-
quer des lignes de mot de faible résistance pour l'ar-
chitecture sans contacts Le réseau ainsi obtenu a beaucoup moins de contacts que ceux nécessaires pour les architectures de cellules conventionnelles, ce qui ouvre la voie à la réalisation de réseaux d'une densité nettement plus élevée L'invention utilise en outre des diffusions de source/drain auto-alignées, formant des lignes de bit, dans une configuration non enterrée, afin
d'augmenter plus encore la densité de cellules réali-
sable En raison de l'absence d'une configuration
enterrée, l'architecture des cellules permet une "sali-
cidation", c'est-à-dire la transformation de titane en siliciure de titane, des régions de source/drain, ce qui contribue également à l'augmentation globale de la
densité en cellules.
D'autres caractéristiques et avantages de
l'invention ressortiront plus clairement de la descrip-
tion qui va suivre d'exemples de réalisation non limi-
tatifs, ainsi que des dessins annexés, sur lesquels: la figure 1 est une coupe d'un substrat semi-conducteur sur lequel a été formée une couche d'oxyde, elle-même recouverte d'une couche de nitrure de silicium; G la figure 2 montre le substrat selon la figure 1 après la formation d'éléments de masquage en résine photosensible et la gravure de la couche de nitrure sous-jacente et elle illustre en outre une implantation de champ par des ions de bore; la figure 3 montre le substrat selon la figure 2 après la croissance de régions d'oxyde de champ et l'enlèvement consécutif de la couche de nitrure de silicium; la figure 4 montre le substrat selon la figure 3 après la formation des minces régions d'oxyde
de grille, le dépôt d'une première couche de polysi-
licium, suivi du dépôt d'un diélectrique "interpoly" puis de celui d'une seconde couche de polysilicium; la figure 5 montre le substrat selon la figure 4 après la formation d'éléments de masquage en résine photosensible et la gravure de la seconde couche de polysilicium, de la couche diélectrique "interpoly" et de la première couche de polysilicium sous-jacentes; la figure 6 est une vue en perspective du substrat selon la figure 5, illustrant les empilages de forme allongée obtenus à la suite de l'opération de gravure précédente;
la figure 7 est également une vue en pers-
pective, montrant le substrat selon la figure 6 à la suite d'une deuxième opération de gravure destinée à la formation d'îlots mutuellement espacés; la figure 8 est une vue en perspective du substrat selon la figure 7 après la formation de régions Do d'oxyde d'espacement le long des parois latérales des îlots; la figure 9 montre le substrat selon la figure 8 après égalisation ou planage de la surface et une gravure consécutive destinée à créer des ouvertures de forme allongée; et la figure 10 montre le substrat selon la
figure 9 après la formation des lignes de mot.
La description qui va suivre porte sur la
fabrication de cellules de mémoire à semi-conducteurs,
non volatiles, du type sans contacts Cette description
contient de nombreux détails spécifiques se rapportant aux niveaux de dopage, à des dimensions, et ainsi de suite, afin de permettre la compréhension complète de l'invention, mais il sera évident pour l'homme de métier o qu'il n'est pas nécessaire de tenir compte de ces
détails spécifiques pour la mise en oeuvre de l'inven-
tion A d'autres endroits, des opérations de traitement bien connues ne sont pas décrites en détail pour éviter
d'alourdir inutilement la description de l'invention.
Par exemple, comme l'invention porte sur un procédé pour former un réseaumémoire, les opérations de traitement
se rapportant aux dispositifs périphériques (c'est-à-
dire aux décodeurs et analogues) ne sont pas décrites en détail. Lorsqu'on se reporte à la figure 1, tout le substrat est soumis d'abord à un cycle d'oxydation thermique pour faire croître un oxyde 11 sur un substrat en silicium épitaxial de type p L'épaisseur de la couche d'oxyde 11 est de préférence de 65 nm, ce qui suffit pour protéger le substrat sous-jacent pendant les
opérations de traitement consécutives Après la crois-
sance de la couche d'oxyde 11, une couche 12 de nitrure de silicium est formée sur le substrat L'épaisseur de la couche de nitrure 12 est généralement de l'ordre de 140 nm, mais elle peut varier en fonction de la séquence de traitement particulière effectivement utilisée Le but de la couche de nitrure 12 est de former une couche
de masquage pour une croissance d'oxyde de champ consé-
cutive. Lorsqu'on se reporte maintenant à la figure 2, une seule couche de masquage 14 en résine photosensible est utilisée pour définir les régions d'oxydation de champ dans le réseau La zone de canal active pour les dispositifs dans le réseau, sera située largement au-dessous de la couche de nitrure 12 A ce point dans le processus, une implantation de champ est effectuée
avant la croissance de l'oxyde de champ Cette implan-
tation de champ consiste habituellement en une implan-
tation de bore sous haute énergie Dans le mode de réalisation actuellement préféré, du bore est implanté à une énergie de 70 ke V et une dose d'environ 5 x 1012 atomes/cm 2 Cette implantation de bore est indiquée schématiquement sur la figure 2 par les flèches 15 Il est à noter que l'implantation de bore 15 se fait à travers la couche d'oxyde Il dans le substrat 10 Après l'implantation de champ par les ions de bore, les éléments de masquage 14 sont enlevés puis on fait croître l'oxyde de champ Dans le mode de réalisation actuellement préféré, l'oxydation de champ s'effectue
dans un four à 9200 C sous atmosphère d'oxygène humide.
La croissance d'oxyde se poursuit jusqu'à l'obtention d'une couche d'oxyde de champ d'une épaisseur d'environ 320 nm Une fois que cette épaisseur a été atteinte, on enlève les éléments de nitrure 12 Le résultat est illustré sur la figure 3, laquelle montre des régions d'oxyde de champ 17 séparées par la couche d'oxyde 11 beaucoup plus mince L'implantation de bore est indiquée par les régions 16 en tireté, formées directement sous les régions d'oxyde de champ 17 (Pour des raisons de clarté, les régions d'implantation de champ 16 ne sont
pas représentées explicitement dans les figures sui-
vantes) Il est à noter qu'à ce point du traitement, les opérations d'oxydation de champ ont produit des régions d'oxyde de champ 17 de forme allongée, qui sont parallèles et mutuellement espacées Ces régions s'étendent en travers toute l'étendue du réseau suivant une direction; autrement dit, les éléments de masquage 14 constituent des rubans parallèles s'étendant sur toute la largeur du réseau L'importance de cet aspect
de l'invention deviendra évidente par la suite.
Lorsqu'on se reporte maintenant à la figure 3, après la croissance de l'oxyde de champ, la portion du substrat 10 o est formé le réseau, est complètement
couverte par une couche de dioxyde de silicium consti-
tuée soit de régions 17 soit de régions 11 Ensuite, le
substrat est soumis à une gravure d'oxyde de recouvre-
ment qui réduit l'épaisseur des régions d'oxyde de champ 7 et élimine les régions d'oxyde 11 A la suite de la croissance d'un oxyde sacrificiel pardessus les parties exposées du substrat 10 et sa gravure consécutive, on peut faire croître le mince oxyde de grille Le cycle croissance d'oxyde sacrifiel/gravurel' contribue à enlever complètement tout nitrure de silicium indésiré qui a pu être formé sur le substrat pendant l'oxydation de champ et qui pourrait perturber les opérations de
traitement consécutives s'il n'était pas enlevé.
L'oxyde de grille 19 est un oxyde thermique de
haute qualité qui, dans le mode de réalisation actuel-
lement préféré, a une épaisseur d'environ 11,5 nm Il est à noter que cette épaisseur est typique pour des applications à des mémoires rapides, mais qu'elle peut
varier pour d'autres types de structures ou d'applica-
tions de dispositifs Comme les régions d'oxyde de champ 17, les régions d'oxyde de grille mince 19 ont une forme allongée, sont parallèles et espacées les unes des autres et s'étendent en travers tout le réseau dans le
mode de réalisation actuellement préféré.
Après la formation du mince oxyde de grille 19, une couche de polysilicium 21 est déposée sur le substrat L'épaisseur optimale de cette couche de polysilicium est de l'ordre de 150 nm Un diélectrique "interpoly" ou intermédiaire (intercalé entre des couches de polysilicium) 22 est formé directement par-dessus la couche poly 21 La couche diélectrique interpoly 22 peut être formée de dioxyde de silicium ou, de préférence, d'un empilage dioxyde de silicium/nitrure de siliciuml dioxyde de silicium (ONO) D'autres matériaux ou isolants procurant des résultats semblables sont cependant utilisables aussi Il est à noter que les couches 21 et 22 représentées s'étendent de façon
continue sur la surface du substrat selon la figure 4.
L'épaisseur d'oxyde effective du diélectrique interpoly 22 est d'environ 28 nm dans le mode de réalisation selon
la figure 4.
Après la formation de la couche 22, une seconde couche de polysilicium 23 est déposée sur le substrat sous une épaisseur préférée d'environ 150 nm et en suivant la forme des couches précédentes Il est possible aussi de déposer des couches de polysilicium plus épaisses ( 250-500 nm par exemple) Dans le mode de
réalisation préféré, une couche de siliciure de tung-
stène elle-même épaisse de 200 nm environ est formée
par-dessus la seconde couche de polysilicium.
Conformément à la présente invention, il est généralement souhaitable de maintenir l'épaisseur globale de la seconde couche de polysilicium et de la couche de tungstène à environ 350 nm ou plus Une telle
épaisseur assure une marge adéquate pendant une opéra-
tion de gravure suivante destinée à exposer les grilles de commande, sans que soient exposés également les
éléments sous-jacents devant former les grilles flot-
tantes En d'autres termes, un élément épais pour les grilles de commande permet des variations des taux de gravure d'oxyde et des épaisseurs de film lors des traitements consécutifs Cet aspect de l'invention sera traité plus en détail par la suite il suffit ici de -5 noter que les éléments destinés à former les grilles de commande, peuvent être constitués, soit d'une seule deuxième couche de polysilicium 23 d'une épaisseur d'environ 350 nm, soit d'une combinaison de couches dont
l'épaisseur globale est à peu près la même De préf é-
rence, la couche 23 est composée d'une deuxième couche de polysilicium (d'une épaisseur de 150 nm par exemple) combinée à une couche de siliciure de tungstène (d'une épaisseur de 200 nm), ce qui donne une épaisseur totale
de l'ordre de 350 nm pour les grilles de commande.
Lorsqu'on se reporte maintenant à la figure 5, des éléments 25 de masquage en résine photosensible sont utilisés pour définir les éléments destinés à constituer les grilles de commande et les grilles flottantes des cellules du réseau Les parties non couvertes par la résine 25 de la couche 23, du diélectrique interpoly 22 i et de la première couche de polysilicium 21, sont éliminées par gravure anisotrope Cette gravure s'arrête
aux régions d'oxyde de champ Les régions de polysi-
licium et diélectrique situées sous les éléments de masquage 25, sont protégées pendant l'opération de n O gravure, avec le résultat que des empilages 24 de poly l/ONO/poly 2 sont crées par-dessus les régions d'oxyde de grille 19, empilages qui ont une forme allongée et
s'étendent parallèlement à distance les uns des autres.
La figure 6 est une vue en perspective mon-
trant plus clairement l'étendue des empilages 24 sur le substrat de la figure 5 On voit que les empilages 24 s'étendent en travers du réseau dans la même direction que les régions d'oxyde de champ 17 et les régions 19 d'oxyde de grille mince Les empilages 24 sont disposés directement audessus du mince oxyde de grille 19 et débordent des deux côtés sur les régions d'oxyde de champ 17 La dernière opération de gravure laisse le
dessus des régions d'oxyde de champ 17 exposé.
Immédiatement à la suite de la formation des empilages parallèles 24, on applique une nouvelle couche de masquage en résine photosensible pour produire ensuite la gravure des empilages 24 suivant une seconde direction généralement perpendiculaire à celle de la
première opération de gravure (c'est-à-dire perpendicu-
laire aux empilages 24) Les éléments de masquage eux-mêmes sont formés de rubans de résine photosensible qui s'étendent en travers du réseau suivant la seconde direction Là encore, une gravure anisotrope au plasma est appliquée pour enlever les parties de la seconde couche de polysilicium 23, du diélectrique interpoly 22 no et de la première de polysilicium 21 qui ne sont pas protégées par la couche de masquage recouvrant la structure En utilisant la même couche de masquage, on opère ensuite une gravure additionnelle pour enlever les parties d'oxyde de champ non protégées par la résine photosensible Le résultat est représenté sur la figure 7, o l'on voit que le réseau obtenu comprend une pluralité d'îlots 27 mutuellement espacés Chacun de ces îlots est coordonné à une cellule individuelle du réseau Les cellules et les îlots sont donc disposés suivant des rangées ou lignes et des colonnes dans le réseau Il est à noter que l'opération de gravure additionnelle, effectuée dans le but d'enlever les parties des régions d'oxyde de champ 17 situées entre les îlots 27, expose des régions allongées et parallèles du substrat 10 On voit clairement que ces régions exposées s'étendent suivant la seconde direction Il est également utile de mentionner que l'agent de gravure employé pour enlever les parties exposées de l'oxyde de champ 17, supprime également les parties du mince oxyde de grille 19 situées dans les mêmes ouvertures Les ouvertures ou fossés 26 représentés sur la figure 7, sont utilisés, au cours d'opérations consécutives d'implantations d'ions, pour former les lignes de bit
dans le réseau.
Ensuite, avec la même couche de masquage en résine photosensible des opérations de gravure précédentes encore en place, les parties exposées du substrat 10 sont soumises à une implantation d'ions d'arsenic pour la formation de régions de drain n+ 30 et des régions de source n+ 31 Ces régions de source et de drain, désignées respectivement par 31 et 30, ont une forme allongée et s'étendent parallèlement, à distance l'une de l'autre, suivant une direction généralement perpendiculaire à la direction suivant laquelle ont été formés au départ les empilages 24 et les régions d'oxyde 17 Dans le mode de réalisation actuellement préféré, l'implantation d'arsenic s'effectue à une énergie de 35
ke V et une dose de 4 x 1015 atomes/cm 2.
A la suite de l'implantation de source/drain dans les fossés 26, les régions de drain n+ 30 sont
couvertes d'un élément de masquage en résine photo-
sensible afin de les protéger contre l'exposition au cours de l'opération d'implantation d'ions suivante Les
régions de source sont ensuite soumises à une implanta-
tion supplémentaire de phosphore, laquelle est appliquée à travers les fossés 26 L'implantation de phosphore s'effectue de préférence à une énergie de 35 ke V et une dose de 6 x 1014 atomes/cm 2 On obtient ainsi une région
de source 32 plus profonde Par suite de cette implan-
tation additionnelle de phosphore, la jonction de source est plus profonde et plus régulière en comparaison avec la jonction de drain plus proche de la surface Cette jonction plus profonde et plus régulière est due aux propriétés de diffusion rapide du phosphore dans le silicium La conséquence en est que chaque région de source s'étend en partie sous ses éléments de grille flottante respectifs (c'est-à-dire les éléments 21), au-delà du bord de la région diffusée 31 Ceci facilite le transfert par effet tunnel d'électrons de la grille
flottante vers la source pendant les opérations d'effa-
cement (il est à noter que l'implantation additionnelle de phosphore est une opération facultative qui est généralement nécessaire seulement dans la fabrication de dispositifs de type rapide ou d'EEPROM On peut s'en
dispenser pour les EPROMS ordinaires).
Une fois que les régions de source et de drain formant les lignes de bit ont été implantées et qu'une réoxydation de source/drain consécutive a été opérée, une couche d'oxyde d'environ 350 nm d'épaisseur est déposée sur le substrat par un procédé chimique à basse température Après une opération de gravure anisotrope en retrait, ce qui reste de l'oxyde formé à basse température constitue des régions isolantes d'espacement le long des parois latérales des îlots 27 La figure 8 montre ces régions d'oxyde d'espacement sur les parois latérales sous la forme de séparateurs 34 Il est à noter que ces séparateurs sont créés automatiquement comme une conséquence de la fabrication des dispositifs périphériques dans le mode de réalisation actuellement préféré Comme dans l'art antérieur, les dispositifs périphériques constituent les moyens d'accès et de ? O programmation des cellules individuelles du réseau Les séparateurs 34 sont utilisables dans le réseau pour empêcher la formation de siliciure le long des parois latérales des îlots 27, ainsi que cela peut être le cas dans un déroulement différent du processus De plus, du fait que l'oxyde des séparateurs est attaqué moins vite
par l'agent de gravure que le verre au boro-phospho-
silicate, les séparateurs 34 apportent une marge sup-
plémentaire de protection contre l'exposition du dié-
lectrique interpoly lors d'une opération de gravure
consécutive (expliquée en détail ci-après) On compren-
dra que, en d'autres modes de mise en oeuvre ou sé-
quences de fabrication, les séparateurs 34 peuvent être
éliminés du processus sans que cela ait un effet nuisi-
ble sur le réseau.
Après la formation des séparateurs 34 et après un deuxième cycle de réoxydation, tout le substrat est recouvert par un dépôt de verre au borophospho-silicate
ou BPSG L'épaisseur de cette couche de BPSG est suffi-
sante pour remplir les fossés 26 et couvrir complètement les îlots 27 Une opération de densification thermique est appliquée ensuite pour rendre la surface du substrat
relativement plane.
Actuellement, l'opération d'égalisation consiste à déposer une couche de BPSG d'une épaisseur allant de 500 à 1500 nm Au cas o cette épaisseur de BPSG est insuffisante pour égaliser complètement la surface du substrat, on peut utiliser, facultativement, un dépôt de verre par filage direct (SOG) pour aplanir plus complètement la topographie Dans le mode de réalisation actuellement préféré, un dépôt SOG sacri-
ficiel est appliqué en combinaison avec une couche de BPSG d'une épaisseur de 530 nm pour satisfaire au critère d'égalisation du réseau et de gravure en retrait
des fossés Le verre du dépôt SOG est enlevé par immer-
sion (dans une solution d'environ 50:1 d'acide fluor-
0 hydrique) après la formation des liaisons dans les fossés, mais avant le dépôt des conducteurs formant les lignes de mot, ceci afin de conserver des hauteurs de
contact acceptables.
La figure 9 montre une couche 35 recouvrant -5 les cellules du réseau et égalisant complètement la surface du substrat A la suite du dépôt de la couche isolante 35, le substrat est masqué et une pluralité de fossés 38 de forme allongée et s'étendant parallèlement à distance les uns des autres, sont creusés dans la 1 o couche isolante 35 Les fossés 38 sont formés de manière
à exposer les éléments 23 formant les grilles de com-
mande et coordonnés aux différentes rangées de cellules du réseau Les fossés ou ouvertures 38 ainsi pratiqués, sont utilisés pour former les lignes de mot dans le réseau Comme les éléments 23 formant les grilles de commande sont nettement plus larges que les fossés 38, le processus de formation des lignes de mot et des grilles de commande selon l'invention est largement insensible à l'alignement De plus, les fossés 38 peuvent, sans effets nuisibles, être situés au-dessus d'une partie seulement des éléments 23 destinés à former
les grilles de commande.
Il est à noter que les fossés 38 s'étendent suivant la même direction que les empilages 24 du départ (c'est-à-dire suivant une orientation généralement perpendiculaire à celle des lignes de bit 30 formées par les drains n+ et les lignes de bit 31 formées par les sources n+ Une gravure à plasma de durée définie est
actuellement appliquée pour exposer la surface supé-
rieure des éléments 23 en polysilicium Il faut veiller à éviter la gravure excessive de la couche 35 car cela
pourrait provoquer l'exposition de la couche diélec-
trique 22 ou des éléments 21 formant les grilles flot-
tantes Ceci est une des raisons pour lesquelles les éléments 23 formant les grilles de commande ont de
préférence une épaisseur de l'ordre de 350 nm ou plus.
Un élément de grille de commande épais procure une marge d'erreur confortable pendant le processus de gravure Il est préférable d'employer un cycle de gravure à sec avec détection du point final (c'est-à-dire détection à quel
n moment les dessus des éléments 23 en poly 2 sont dé-
gagés) pendant la formation des fossés 38.
Une fois que les ouvertures 38 ont été formées dans la couche isolante 35, on peut procéder à la formation des lignes de mot Tout matériau conducteur, tel que polysilicium dopé, tungstène, siliciure de tungstène, aluminium, alliage d'aluminium, et ainsi de suite, peut être déposé sur le substrat pour remplir complètement ou en partie les fossés 38 et établir un contact électrique avec chacun des éléments de grille de ^ 5 commande 23 du réseau Des techniques de masquage photolitographiques sont employées pour définir les lignes de mot 40 visibles sur la figure 10 Il est à noter que ces lignes traversent le réseau parallèlement entre elles et généralement perpendiculaires aux lignes de bit sous-jacentes Actuellement, les lignes de mot 40 sont formées d'une mince couche de polysilicium suivie d'une couche plus épaisse de siliciure de tungstène,
ceci afin de former des conducteurs de faible résis-
tance. Une variante de la méthode de formation des 0 lignes de mot consiste à déposer simplement du tungstène (ou tout autre conducteur) avec une couche d'adhérence adéquate sur le substrat, de manière à remplir les fossés 38 Une gravure en retrait du tungstène de
recouvrement est opérée ensuite pour qu'il reste seule-
ment du tungstène dans les liaisons formées dans les
fossés 38.
L'homme de métier appréciera la souplesse de mise en oeuvre procurée par la présente invention La formation de lignes de mot connectées aux grilles de
commande de la manière décrite, en utilisant des liai-
sons formées dans des fossés creusés dans une couche d'égalisation en verre au boro-phospho-silicate déposée à des fins d'égalisation après la fabrication proprement dite du réseau, facilite en effet l'emploi de métaux de haute conductivité pour former les lignes de mot A titre d'exemple, les lignes de mot 40 pourraient servir aussi comme une première couche de métallisation pour les dispositifs périphériques à l'intérieur du circuit intégré De plus, les lignes de mot 40 sont réalisables de toute une variété de métaux autres que le siliciure de tungstène, comme déjà mentionné, grâce au fait qu'un
traitement consécutif à haute température (une réoxyda-
tion par exemple) est évité Les processus de l'art antérieur sont habituellement limités en ce qui concerne le choix d'un conducteur pour les lignes de mot puisque ce conducteur doit généralement subir, après la formation des lignes de mot, d'autres cycles d'oxydation à haute température Or, aux températures élevées, des métaux tels que l'aluminium et le tungstène subissent des effets nuisibles A la différence de cela, le processus de formation des lignes de mot selon l'inven- tion évite l'exposition du métal des lignes de mot à une ambiance oxydante à haute température (lors d'une
réoxydation des grilles par exemple).
Un avantage supplémentaire de l'invention est que la capacité formée entre les lignes de mot et les régions de source/drain formant les lignes de bit, est rendue minimale par le pont diélectrique constitué par la couche 35 lors du processus d'égalisation Ainsi, les lignes de mot sont toujours séparées du substrat par une i 5 distance approximativement égale à l'épaisseur formée par la couche 23, la couche 22, la couche 21 et l'oxyde
de grille 19.
Dans une variante de réalisation, l'égalisa-
tion du réseau au BPSG est effectuée à la suite de l'implantation autoalignée de source/drain n+ et de la réoxydation Le BPSG est ensuite gravé en retrait, c'est-à-dire jusqu'à la surface du poly 2, après quoi une troisième couche de polysilicium (donc une couche de "poly 3 ") est déposée et dopée Ce processus est suivi ^ immédiatement d'un dépôt/formation de siliciure de tungstène Après cela, tout l'empilage ligne de mot/
grille de commande/diélectrique interpoly/grille flot-
tante est masqué et gravé, de manière à réaliser une structure autoalignée d'îlots qui comprend la ligne de
mot une deuxième réoxydation des cellules est néces-
saire ensuite pour sceller les bords des grilles avant de "remplir" les ouvertures du réseau avec du BPSG (ou un autre matériau semblable d'égalisation, TEOS par exemple) Il est à noter que la nécessité d'une deuxième opération de réoxydation à ce point du processus, exclut l'emploi de métaux tels que l'aluminium ou le tungstène 1 9 en tant que matériaux pour les lignes de mot dans ce
mode de mise en oeuvre.
L'invention n'est pas limitée aux formes de réalisation décrites et l'homme de l'art pourra y D apporter diverses modifications, sans pour autant sortir
de son cadre Par exemple, bien que le mode de réalisa-
tion préféré qui vient d'être décrit porte sur un réseau formant une EPROM rapide, des EPROMS ordinaires peuvent être fabriquées aussi sans sortir de l'esprit ou du
cadre de l'invention.
On a donc décrit ainsi un procédé pour fabri-
quer un réseau sans contacts de cellules de mémoire à
grille flottante dans un substrat de silicium.
2 O

Claims (29)

REVENDICATIONS
1 Procédé pour fabriquer un réseau de cellules de mémoire à grille flottante dans un substrat ( 10) de
silicium d'un premier type de conductivité, caracté-
risé en ce qu'il comprend les étapes consi)stant à: former dans le substrat ( 10) des régions d'oxyde de champ ( 17) qui définissent les régions de canal des cellules;
former des régions d'oxyde de grille ( 19) par-
dessus le substrat ( 10), entre les régions d'oxyde de champ ( 17); déposer une première couche de polysilicium (poly ) sur le substrat ( 10); former une couche diélectrique ( 22) par-dessus cette couche de polysilicium; déposer une seconde couche de polysilicium (poly 2) pardessus la couche diélectrique ( 22); graver la seconde couche de polysilicium, la couche diélectrique et la première couche de polysilicium pour 0 former une pluralité d'îlots ( 27) par-dessus les régions d'oxyde de champ ( 19), chacun des îlots comprenant la couche diélectrique ( 22) en sandwich entre la première (poly 1) et la seconde (poly 2) couche de polysilicium et chaque îlot ( 27) étant associé à l'une des cellules du réseau, les îlots étant séparés les uns des autres par des fossés ( 26), la première couche de polysilicium (poly 1) formant les grilles flottantes ( 21) et la seconde couche de polysilicium (poly 2) formant les grilles de commande ( 23) des cellules; no introduire des dopants dans le substrat ( 10) pour former des régions de source/drain ( 31, 30) mutuellement espacées d'un second type de conductivité et adjacentes aux régions de canal ( 17) des cellules; remplir les fossés ( 26) avec un matériau isolant 3 ' ( 35); et former une pluralité de lignes de mot ( 40) en travers du réseau, lignes de mot établissant chacune des contacts électriques avec les grilles de commande ( 23)
coordonnées à une rangée de cellules.
2 Procédé selon la revendication 1, dans lequel le premier type de conductivité est le type p et le
second type de conductivité est le type n.
3 Procédé selon la revendication 2, dans lequel
l'étape de remplissage comprend les opérations consis-
tant à: déposer une couche isolante ( 35) par-dessus le substrat ( 10), de manière à remplir les fossés ( 26) et à couvrir les îlots ( 27); masquer cette couche isolante ( 35); et graver la couche isolante ( 35) pour former une
pluralité d'ouvertures ( 38) de forme allongée, s'éten-
dant parallèlement à distance les unes des autres dans la couche isolante et par-dessus les grilles de commande
( 23).
4 Procédé selon la revendication 3, dans lequel le matériau pour les lignes de mot ( 40) est choisi dans le groupe comprenant essentiellement l'aluminium, le
polysilicium et le tungstène.
Procédé selon la revendication 4, dans lequel la couche diélectrique ( 22) est formée d'un matériau
composite oxyde/nitrure/oxyde.
6 Procédé selon la revendication 5, dans lequel l'oxyde de grille ( 19) possède une épaisseur d'environ
11,5 nm.
7 Procédé selon la revendication 6, dans lequel
les dopants comprennent l'arsenic.
8 Procédé selon la revendication 7, dans lequel
les lignes de mot ( 40) sont formées de tungstène.
9 Procédé selon la revendication 8, comprenant en outre l'étape consistant à former un oxyde d'espacement ( 34) le long des parois latérales des îlots
( 27) après la formation des îlots.
Procédé selon la revendication 2, dans lequel l'étape de gravure comprend les opérations consistant à: graver la seconde couche de polysilicium, la couche diélectrique et la première couche de polysilicium pour former une pluralité d'empilages ( 24) de forme allongée, s'étendant parallèlement à distance les uns des autres en travers du réseau suivant une première direction; former des éléments de masquage suivant un motif déterminé pardessus les empilages ( 24) suivant une seconde direction généralement perpendiculaire à la première direction; graver les parties exposées des empilages ( 24) pour former les îlots ( 27) et les fossés ( 26); et graver les parties exposées des régions d'oxyde de
champ ( 17).
11 Procédé selon la revendication 10, dans lequel
l'étape d'introduction de dopants est effectuée préala-
blement à l'enlèvement des éléments de masquage.
12 Procédé pour fabriquer un réseau de cellules de mémoire à grille flottante dans un substrat ( 10) de
silicium d'un premier type de conductivité, carac-
térisé en ce qu'il comprend les étapes consistant à: former des régions d'oxyde de champ ( 17) de forme allongée dans le substrat ( 10), de manière qu'elles s'étendent en travers du réseau suivant une première direction, les régions d'oxyde de champ ( 17) définissant les régions de canal des cellules; former des régions d'oxyde de grille ( 19) de forme allongée par-dessus le substrat ( 10) entre les régions d'oxyde de champ ( 17), les régions d'oxyde de grille ( 19) s'étendant également en travers du réseau suivant la première direction; déposer une première couche de polysilicium (poly 1) par-dessus le substrat ( 10); former une couche diélectrique ( 22) par-dessus la première couche de polysilicium; déposer une seconde couche de polysilicium (poly 2) par-dessus la couche diélectrique ( 22); masquer la seconde couche de polysilicium; graver la seconde couche de polysilicium, la couche diélectrique et la première couche de polysilicium pour former une pluralité d'empilages ( 24) de forme allongée, s'étendant à distance les uns des autres en travers du no substrat ( 10) suivant la première direction, chacun des empilages ( 24) recouvrant une région d'oxyde de grille ( 19) et comprenant la couche diélectrique ( 22) en sandwich entre la première (poly 1) et la seconde (poly 2) couche de polysilicium; masquer les empilages ( 24); graver les empilages suivant une seconde direction généralement perpendiculaire à la première direction pour former une pluralité d'îlots ( 27) séparés par des fossés ( 26), chacun des îlots étant coordonné à l'une des cellules dans le réseau, dans lequel la première couche de polysilicium (poly 1) forme les grilles flottantes ( 21) et la seconde couche de polysilicium
(poly 2) forme les grilles de commande ( 23) des cel-
lules; implanter des dopants dans le substrat ( 10) pour former des régions de source/drain ( 31, 30) de forme allongée, s'étendant parallèlement à distance les unes des autres et ayant un second type de conductivité, de manière qu'elles soient adjacentes aux régions de canal ( 17) des cellules; remplir les fossés ( 26) avec un matériau isolant ( 35); et
former une pluralité de lignes de mot ( 40) en tra-
vers du réseau, chacune de ces lignes de mot établissant un contact électrique avec les grilles de commande ( 23)
coordonnées à une rangée de cellules.
13 Procédé selon la revendication 12, dans lequel les régions de source/drain ( 31, 30) s'étendent en
travers du réseau suivant la seconde direction.
14 Procédé selon la revendication 13, dans lequel le premier type de conductivité est le type p et le
second type de conductivité est le type n.
Procédé selon la revendication 14, dans lequel
l'étape de remplissage comprend les opérations consis-
tant à: t O déposer une couche isolante ( 35) par-dessus le substrat ( 10) pour remplir les fossés ( 26) et couvrir
les îlots ( 27), de manière à rendre le substrat sensi-
blement plan; masquer la couche isolante ( 35); graver la couche isolante ( 35) suivant la première direction pour former une pluralité d'ouvertures ( 38) de forme allongée, s'étendant parallèlement à distance les unes des autres dans la couche isolante ( 35), par-dessus les grilles de commande ( 23); et arrêter la gravure de la couche isolante ( 35) après que la surface supérieure des grilles de commande ( 23) a
été exposée.
16 Procédé selon la revendication 15, dans lequel la couche diélectrique ( 22) est formée d'un matériau
composite oxyde/nitrure/oxyde.
17 Procédé selon la revendication 16, dans lequel le matériau pour les lignes de mot ( 40) est choisi parmi le groupe comprenant essentiellement l'aluminium, le
polysilicium et le tungstène.
18 Procédé selon la revendication 17, dans lequel
l'étape d'implantation comprend les opérations consis-
tant à: implanter une première sorte d'ions dans les régions de source et de drain ( 31, 30); et implanter une deuxième sorte d'ions dans la région de source ( 31), de manière que cette région de source soit plus profonde ( 32) et plus régulière que la région de
drain ( 30).
19 Procédé selon la revendication 18, dans lequel la première sorte d'ions sont des ions d'arsenic et la deuxième sorte d'ions sont des ions de phosphore. Procédé selon la revendication 19, dans lequel l'oxyde de grille ( 19) possède une épaisseur d'environ
11,5 nm.
21 Procédé selon la revendication 20, dans lequel 0 les lignes de mot ( 40) s'étendent en travers du réseau
suivant la première direction.
22 Procédé selon la revendication 21, dans lequel
les lignes de mot ( 40) sont faites de tungstène.
23 Procédé selon la revendication 22, comprenant
en outre l'étape consistant à former un oxyde d'espace-
ment ( 34) le long des parois latérales des îlots ( 27)
après la formation des îlots.
24 Procédé selon la revendication 14, comprenant en outre, préalablement à l'étape d'implantation, l'étape consistant à graver les parties exposées des
régions d'oxyde de champ ( 17) jusqu'au substrat ( 10).
Procédé selon la revendication 24, comprenant en outre, immédiatement après l'étape d'implantation,
l'étape consistant à réoxyder le substrat ( 10).
26 Procédé pour fabriquer un réseau de cellules
de mémoire à grille flottante sur un substrat de sili-
cium ( 10) d'un premier type de conductivité, carac-
térisé en ce qu'il comprend les étapes consistant à: former un oxyde ( 11) sur le substrat ( 10); 3 D former des régions d'oxyde de champ ( 17) dans le
substrat ( 10) suivant une première direction, en défi-
nissant ainsi les régions de canal des cellules; enlever l'oxyde ( 11) formé sur le substrat; faire croître thermiquement des régions d'oxyde de grille ( 19) de forme allongée par-dessus le substrat ( 10) entre les régions d'oxyde de champ ( 17), les régions d'oxyde de grille s'étendant en travers du réseau suivant la première direction; déposer une première couche de polysilicium (poly 1) par-dessus le substrat ( 10); former une couche diélectrique intermédiaire ( 22), constituée d'un matériau composite oyxe/nitrure/oxyde, par-dessus la première couche de polysilicium; déposer une seconde couche de polysilicium (poly 2) pardessus la couche diélectrique intermédiaire ( 22); J-o déposer une couche de siliciure de tungstène par-dessus la seconde couche de polysilicium; masquer la couche de siliciure de tungstène; graver la couche de siliciure de tungstène, la seconde couche de polysilicium, la couche diélectrique et la première couche de polysilicium pour former une pluralité d'empilages ( 24) de forme allongée, s'étendant parallèlement à distance les uns des autres en travers du substrat ( 10) suivant la première direction, chacun des empilages étant formé par-dessus une région d'oxyde de grille ( 19) et comprenant, de haut en bas, la couche
de siliciure de tungstène, la seconde couche de polysi-
licium, la couche diéletrique intermédiaire et la première couche de polysilicium; masquer les empilages; 215 graver les empilages suivant une seconde direction généralement perpendiculaire à la première direction pour former une pluralité d'îlots ( 27) séparés par des fossés ( 26), chacun des îlots étant coordonnés à l'une des cellules du réseau, dans lequel la première couche de polysilicium forme les grilles flottantes ( 21) et la couche de siliciure de tungstène et la seconde couche de polysilicium forment les grilles de commande ( 23) des cellules; graver les régions d'oxyde de champ ( 19) suivant la seconde direction; implanter des ions dans le substrat ( 10) pour former des régions de source/drain ( 31, 30) de forme allongée, s'étendant parallèlement à distance les unes des autres en travers du réseau suivant la seconde direction, les régions de source/drain ayant un second type de conductivité et étant adjacentes aux régions de canal ( 17) des cellules; déposer une couche isolante ( 35) par-dessus le substrat ( 10) pour remplir les fossés ( 26) et recouvrir les îlots ( 27) de manière que la surface supérieure soit sensiblement plane; masquer la couche isolante ( 35); réaliser une gravure anisotrope dans la couche isolante ( 35) suivant la première direction pour former une pluralité d'ouvertures ( 38) de forme allongée s 'étendant parallèlement à distance les unes des autres dans la couche isolante ( 35) et par-dessus les grilles de commande ( 23); arrêter la gravure de la couche isolante ( 35) après que la surface supérieure des grilles de commande ( 23) a
été exposée et avant que les côtés de la couche diélec-
trique interpoly ( 22) ne soient exposés; et Former une pluralité de lignes de mot ( 40) en travers du réseau suivant la première direction, chacune de ces lignes de mot établissant un contact électrique avec les grilles de commande ( 23) coordonnées à une
rangée de cellules.
27 Procédé selon la revendication 26, dans lequel le premier type de conductivité est le type p et le
second type de conductivité est le type n.
28 Procédé selon la revendication 27, comprenant en outre l'étape consistant à effectuer une implantation de champ sous forme d'une implantation de bore ( 15) préalablement à la formation des région d'oxyde de champ
( 17).
29 Procédé selon la revendication 26, dans lequel le matériau pour les lignes de mot ( 40) est choisi parmi le groupe comprenant essentiellement l'aluminium, le
polysilicium et le titane.
30 Procédé selon la revendication 29, comprenant en outre l'étape consistant à réoxyder le substrat ( 10)
immédiatement après l'étape d'implantation.
31 Procédé selon la revendication 30, dans lequel
l'étape d'implantation comprend les opérations consis-
tant à: implanter une première sorte d'ions dans les régions de source et de drain ( 31, 30); et implanter une seconde sorte d'ions dans la région de source ( 31), de manière que cette région de source soit plus profonde ( 32) et plus riche que la région de
drain ( 30).
32 Procédé selon la revendication 31, dans lequel l'oxyde de grille ( 19) possède une épaisseur d'environ
11,5 nm.
33 Procédé selon la revendication 26, dans lequel les lignes de mot ( 40) sont faites de tungstène ou de
siliciure de tungstène.
34 Procédé selon la revendication 33, comprenant
en outre l'étape consistant à former un oxyde d'espace-
-2 ment ( 34) le long des parois latérales des îlots ( 27) à
la suite de la formation des îlots.
FR9015149A 1990-04-30 1990-12-04 Procede pour fabriquer un reseau-memoire a semi-conducteurs avec des cellules du type a grille flottante et sans contact. Withdrawn FR2661555A1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/516,161 US5087584A (en) 1990-04-30 1990-04-30 Process for fabricating a contactless floating gate memory array utilizing wordline trench vias

Publications (1)

Publication Number Publication Date
FR2661555A1 true FR2661555A1 (fr) 1991-10-31

Family

ID=24054394

Family Applications (1)

Application Number Title Priority Date Filing Date
FR9015149A Withdrawn FR2661555A1 (fr) 1990-04-30 1990-12-04 Procede pour fabriquer un reseau-memoire a semi-conducteurs avec des cellules du type a grille flottante et sans contact.

Country Status (5)

Country Link
US (1) US5087584A (fr)
JP (1) JP3072565B2 (fr)
DE (1) DE4113325C2 (fr)
FR (1) FR2661555A1 (fr)
GB (1) GB2243718B (fr)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223731A (en) * 1988-06-30 1993-06-29 Goldstar Electron Co., Ltd. EPROM cell using trench isolation to provide leak current immunity
US5208179A (en) * 1989-12-29 1993-05-04 Nec Corporation Method of fabricating programmable read only memory device having trench isolation structure
JP2685373B2 (ja) * 1991-06-28 1997-12-03 シャープ株式会社 不揮発性半導体記憶装置の製造方法
JP2723396B2 (ja) * 1991-09-19 1998-03-09 シャープ株式会社 不揮発性メモリ装置の製造方法
EP0552531B1 (fr) * 1992-01-22 2000-08-16 Macronix International Co., Ltd. Cellule de mémoire non-volatile et architecture en matrice
JP2774734B2 (ja) * 1992-05-26 1998-07-09 株式会社東芝 半導体記憶装置およびその製造方法
EP0573728B1 (fr) * 1992-06-01 1996-01-03 STMicroelectronics S.r.l. Procédé de fabrication d'EPROM sans contacts à haute densité d'intégration
JPH0677440A (ja) * 1992-08-27 1994-03-18 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
WO1995025352A1 (fr) * 1994-03-15 1995-09-21 National Semiconductor Corporation Eprom flash a masse virtuelle avec des regions d'oxyde a epaisseur diminuee
US5470773A (en) * 1994-04-25 1995-11-28 Advanced Micro Devices, Inc. Method protecting a stacked gate edge in a semiconductor device from self aligned source (SAS) etch
US5496771A (en) * 1994-05-19 1996-03-05 International Business Machines Corporation Method of making overpass mask/insulator for local interconnects
US5380676A (en) * 1994-05-23 1995-01-10 United Microelectronics Corporation Method of manufacturing a high density ROM
US5432739A (en) * 1994-06-17 1995-07-11 Philips Electronics North America Corporation Non-volatile sidewall memory cell method of fabricating same
KR0172271B1 (ko) * 1995-04-25 1999-02-01 김주용 플래쉬 이이피롬 셀의 제조방법
US5541130A (en) * 1995-06-07 1996-07-30 International Business Machines Corporation Process for making and programming a flash memory array
US5656513A (en) * 1995-06-07 1997-08-12 Advanced Micro Devices, Inc. Nonvolatile memory cell formed using self aligned source implant
US5552331A (en) * 1995-07-11 1996-09-03 Advanced Micro Devices, Inc. Process for self-aligned source for high density memory
US5945705A (en) * 1995-08-01 1999-08-31 Advanced Micro Devices, Inc. Three-dimensional non-volatile memory
US5672524A (en) * 1995-08-01 1997-09-30 Advanced Micro Devices, Inc. Three-dimensional complementary field effect transistor process
JP3483229B2 (ja) * 1995-09-21 2004-01-06 ローム株式会社 半導体装置の製造方法
DE69631029D1 (de) * 1996-02-28 2004-01-22 St Microelectronics Srl Verfahren zur Verbesserung des dielektrischen Zwischenprofils, insbesondere bei nichtflüchtigen Speichern
US7009264B1 (en) 1997-07-30 2006-03-07 Micron Technology, Inc. Selective spacer to prevent metal oxide formation during polycide reoxidation
US5925918A (en) * 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
DE69731625D1 (de) * 1997-08-08 2004-12-23 St Microelectronics Srl Herstellungsprozess von Kreuzpunktspeicherbauelementen mit Zellen, die einen zur Bitleitung und zum Feldoxyd selbstjustierten Source-Kanal aufweisen
US6013551A (en) * 1997-09-26 2000-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of self-aligned floating gate, flash memory cell and device manufactured thereby
US6803273B1 (en) * 1997-12-23 2004-10-12 Texas Instruments Incorporated Method to salicide source-line in flash memory with STI
US6808988B1 (en) * 1998-02-05 2004-10-26 Advanced Micro Devices, Inc. Method for forming isolation in flash memory wafer
EP0957521A1 (fr) 1998-05-11 1999-11-17 STMicroelectronics S.r.l. Matrice de mémoire à semiconducteur ayant des cellules ROM réalisée par un procédé de fabrication auto-aligné des sources (SAS), et procédé de fabrication correspondant
JP3279263B2 (ja) 1998-09-04 2002-04-30 日本電気株式会社 不揮発性半導体記憶装置の製造方法
JP3175705B2 (ja) 1998-09-18 2001-06-11 日本電気株式会社 不揮発性半導体記憶装置の製造方法
EP1017097A1 (fr) * 1998-12-29 2000-07-05 STMicroelectronics S.r.l. Procédé de fabrication de contacts à silicure auto-alignée pour mémoire non-volatile semi-conductrice
JP3147108B2 (ja) * 1999-01-20 2001-03-19 日本電気株式会社 半導体記憶装置の製造方法
EP1032035B1 (fr) * 1999-02-26 2004-10-13 STMicroelectronics S.r.l. Procédé de fabrication de dispositifs électroniques de mémoire avec matrice de cellules à masse virtuelle
US6248643B1 (en) 1999-04-02 2001-06-19 Vanguard International Semiconductor Corporation Method of fabricating a self-aligned contact
EP1104023A1 (fr) 1999-11-26 2001-05-30 STMicroelectronics S.r.l. Procédé de fabrication de dispositifs électroniques comprenant des cellules mémoire non-volatiles
US6483144B2 (en) * 1999-11-30 2002-11-19 Agere Systems Guardian Corp. Semiconductor device having self-aligned contact and landing pad structure and method of forming same
US6518618B1 (en) * 1999-12-03 2003-02-11 Intel Corporation Integrated memory cell and method of fabrication
US6479351B1 (en) 2000-11-30 2002-11-12 Atmel Corporation Method of fabricating a self-aligned non-volatile memory cell
US7234274B2 (en) * 2001-07-10 2007-06-26 Kabushikikaisha Ansei Vehicle door
KR100437451B1 (ko) * 2002-05-07 2004-06-23 삼성전자주식회사 트랩형 비휘발성 메모리 장치의 제조 방법
US7927950B2 (en) * 2002-05-07 2011-04-19 Samsung Electronics Co., Ltd. Method of fabricating trap type nonvolatile memory device
KR100655441B1 (ko) * 2005-09-01 2006-12-08 삼성전자주식회사 트랩형 비휘발성 메모리 장치의 제조 방법
TWI228834B (en) * 2003-05-14 2005-03-01 Macronix Int Co Ltd Method of forming a non-volatile memory device
WO2006016198A1 (fr) * 2004-08-02 2006-02-16 Infineon Technologies Ag Composant électronique avec puces empilées et moyen de dissipation de chaleur
US20060076604A1 (en) * 2004-10-08 2006-04-13 Prinz Erwin J Virtual ground memory array and method therefor
US7518179B2 (en) * 2004-10-08 2009-04-14 Freescale Semiconductor, Inc. Virtual ground memory array and method therefor
JP2006351789A (ja) 2005-06-15 2006-12-28 Toshiba Corp 半導体集積回路装置
KR100650813B1 (ko) * 2005-06-30 2006-11-27 주식회사 하이닉스반도체 플래쉬 메모리 소자
US8895375B2 (en) * 2010-06-01 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and method for manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3500142A (en) * 1967-06-05 1970-03-10 Bell Telephone Labor Inc Field effect semiconductor apparatus with memory involving entrapment of charge carriers
US4203158A (en) * 1978-02-24 1980-05-13 Intel Corporation Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same
SE7907193L (sv) * 1978-09-28 1980-03-29 Rca Corp Bestendigt minne
US4698787A (en) * 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
US4763177A (en) * 1985-02-19 1988-08-09 Texas Instruments Incorporated Read only memory with improved channel length isolation and method of forming
US4698900A (en) * 1986-03-27 1987-10-13 Texas Instruments Incorporated Method of making a non-volatile memory having dielectric filled trenches
FR2603128B1 (fr) * 1986-08-21 1988-11-10 Commissariat Energie Atomique Cellule de memoire eprom et son procede de fabrication
US4814286A (en) * 1987-02-02 1989-03-21 Intel Corporation EEPROM cell with integral select transistor
US4847667A (en) * 1987-02-27 1989-07-11 Kabushiki Kaisha Toshiba Ultraviolet erasable nonvolatile semiconductor memory device
US4780424A (en) * 1987-09-28 1988-10-25 Intel Corporation Process for fabricating electrically alterable floating gate memory devices
US4849363A (en) * 1988-03-18 1989-07-18 Digital Equipment Corporation Integrated circuit having laser-alterable metallization layer
JP2755613B2 (ja) * 1988-09-26 1998-05-20 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
DE4113325A1 (de) 1991-10-31
GB2243718A (en) 1991-11-06
GB2243718B (en) 1993-11-24
JPH04229654A (ja) 1992-08-19
GB9024024D0 (en) 1990-12-19
JP3072565B2 (ja) 2000-07-31
US5087584A (en) 1992-02-11
DE4113325C2 (de) 2001-10-18

Similar Documents

Publication Publication Date Title
FR2661555A1 (fr) Procede pour fabriquer un reseau-memoire a semi-conducteurs avec des cellules du type a grille flottante et sans contact.
EP0258141B1 (fr) Circuit intégré MIS tel qu'une cellule de mémoire EPROM et son procédé de fabrication
EP0223780B1 (fr) Procede de fabrication de transistors mos a electrodes de siliciure metallique
EP0296997B1 (fr) Structure de transistors MOS de puissance
EP0426250B1 (fr) Procédé pour fabriquer un dispositif à transistors MIS ayant une grille débordant sur les portions des régions de source et de drain faiblement dopées
EP0002997A2 (fr) Transistor à effet de champ à portes superposées et auto-alignées et procédé de fabrication
EP0296030B1 (fr) Cellule de mémoire non volatile et son procédé de fabrication
FR2845203A1 (fr) Transistor a effet de champ ayant de multiples canaux empiles et procede de fabrication
FR2464536A1 (fr) Memoire semi-conductrice a grille flottante, programmable electriquement, et son procede de fabrication
FR2654258A1 (fr) Procede pour fabriquer un dispositif a transistor mis ayant une electrode de grille en forme de "t" inverse.
EP0517607A1 (fr) Procédé de fabrication d'une cellule de mémoire non volatile et cellule de mémoire obtenue
EP0351316B1 (fr) Procédé de fabrication d'une cellule de mémoire intégrée
FR2959349A1 (fr) Fabrication d'une memoire a deux grilles independantes auto-alignees
EP1507286B1 (fr) Procédé de formation d'un réseau d'interconnexions d'un circuit intégré et procédé de formation d'un transistor à grille entourante
EP0190243B1 (fr) Procede de fabrication d'un circuit integre de type mis
EP0282520B1 (fr) Memoire non-volatile a grille flottante sans oxyde epais
EP0675547A1 (fr) Cellule mémoire électriquement programmable
EP0157677B2 (fr) Procédé pour interconnecter les zones actives et/ou les grilles d'un circuit intégré CMOS
FR2549274A1 (fr) Cellule de memoire vive dynamique a rendement eleve et procede de fabrication
FR2985592A1 (fr) Procede de fabrication d'une cellule memoire non volatile a double grille
FR2767965A1 (fr) Procede de fabrication d'un dispositif a circuit integre ayant differentes epaisseurs d'oxyde de grille
FR2752486A1 (fr) Procede de fabrication d'une structure de condensateur pour un dispositif de memoire a semiconducteurs
EP0468901B1 (fr) Procédé de fabrication de mémoire EPROM à drain et source de structures différentes
FR2752494A1 (fr) Dispositif de memoire a semiconducteurs et structure d'electrode de condensateur pour ce dispositif
FR2494482A1 (fr) Procede de realisation d'une memoire semiconductrice dont chaque element comporte un condensateur et un transistor a effet de champ, et memoire ainsi realisee

Legal Events

Date Code Title Description
ST Notification of lapse