FR2494482A1 - Procede de realisation d'une memoire semiconductrice dont chaque element comporte un condensateur et un transistor a effet de champ, et memoire ainsi realisee - Google Patents
Procede de realisation d'une memoire semiconductrice dont chaque element comporte un condensateur et un transistor a effet de champ, et memoire ainsi realisee Download PDFInfo
- Publication number
- FR2494482A1 FR2494482A1 FR8121254A FR8121254A FR2494482A1 FR 2494482 A1 FR2494482 A1 FR 2494482A1 FR 8121254 A FR8121254 A FR 8121254A FR 8121254 A FR8121254 A FR 8121254A FR 2494482 A1 FR2494482 A1 FR 2494482A1
- Authority
- FR
- France
- Prior art keywords
- region
- transfer
- type
- memory
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000003990 capacitor Substances 0.000 title claims description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 230000005669 field effect Effects 0.000 title claims description 5
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 150000002500 ions Chemical class 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 2
- 238000009413 insulation Methods 0.000 abstract description 4
- -1 boron ions Chemical class 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 10
- 229910052785 arsenic Inorganic materials 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000004922 lacquer Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 101100346656 Drosophila melanogaster strat gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000013043 chemical agent Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical group [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
PROCEDE SELON LEQUEL, PARTANT D'UN SUBSTRAT 10 A LA SURFACE SEMICONDUCTRICE DUQUEL ON A DEFINI PAR UN OXYDE D'ISOLEMENT 12, DES REGIONS DE CELLULES DE MEMOIRE, ON FORME UNE COUCHE ISOLANTE 16 DANS LAQUELLE ON INTRODUIT DES IONS DE PREMIER TYPE DE CONDUCTIVITE, ALORS QU'ON INTRODUIT AUSSI DES IONS DE SECOND TYPE A LA SURFACE SEMI-CONDUCTRICE SOUS-JACENTE A CETTE COUCHE, PUIS ON ETABLIT UNE PREMIERE CONFIGURATION CONDUCTRICE 18 QUI S'ETEND JUSQU'AU-DESSUS DE L'OXYDE D'ISOLEMENT 12; ON ELIMINE ALORS DES PARTIES DE LA COUCHE ISOLANTE AINSI QUE LES IONS PRESENTS DANS CES PARTIES, ET L'ON FAIT CROITRE UNE SECONDE COUCHE ISOLANTE 24 SUR LES PARTIES PRECEDEMMENT DENUDEES. ON DIFFUSE ENSUITE LES IONS DES DEUX TYPES VERS L'INTERIEUR DU CORPS SEMI-CONDUCTEUR AUX ENDROITS OU CEUX-CI SONT RESTES PRESENTS. IL RESTE ALORS A COMPLETER LE DISPOSITIF AU MOYEN D'UNE DEUXIEME CONFIGURATION CONDUCTRICE QUI CONSTITUE LES GRILLES DE TRANSFERT ET A PRATIQUER DES OUVERTURES DANS LESQUELLES ON IMPLANTE LES SOURCES ET DRAINS DE TRANSISTORS ANNEXES AINSI QU'UNE LIGNE DE BITS DES REGIONS DE TRANSFERT DE CHARGES. APPLICATION AUX MEMOIRES RAM DYNAMIQUES.
Description
-1 -
"Procédé de réalisation d'une mémoire semiconductrice dont chaque élé-
ment comporte un condensateur et un transistor à effet de champ et mé-
moire ainsi réalisée"
L'invention concerne un procédé de réalisation d'une mémoire se-
miconductrice munie d'un corps semiconducteur, comportant une matrice d'é-
léments de mémoire formée à la surface dudit corps, éléments de mémoire comportant chacun un condensateur pour le stockage de l'information sous forme d'une charge électrique ainsi qu'un transistor à effet de champ à grille isolée, dite grille de transfert, couplé au condensateur, procédé suivant lequel on munit la surface d'une configuration d'oxyde d'isolation rela tivement épais définissant des régions de cellule ou on réalise les
élé ments de mémoire.
La cellule de mémoire à accès aléatoire (dite RAM) à un seul tran-
sistor comporte un condensateur de mémoire et un transistor MOS. Le con-
densateur de mémoire est situé dans une région de stockage d'une surface
semiconductrice, et le transistor est situé à cÈté de la région de sto-
ckage, dans une région de transfert à la surface du corps semiconducteur.
Le drain du transistor MOS est situé dans la région de stockage.
Des capacités de mémoire constituant une cellule RAM dynamique, à
un seul transistor, comportant un montage parallèle d'une capacité d'oxy-
de et d'une capacité d'appauvrissement, sont connues. Une cellule de mé-
moire de ce genre est encore appelée cellule de de mémoire à grande capa-
cité. Dans la région de stockage de la cellule, on augmente la capacité d'appauvrissement en superposant une couche d'ions peu profonde à une
couche d'ions profonde. La couche d'ions peu profonde contient des por-
teurs de charge majoritaires de premier type de conductivité opposé à celui du substrat, tandis que la couche d'ions profonde contient des porteurs de charge majoritaires de second type de conductivité, opposé à celui de la couche d'ions peu profonde et égal à celui du substrat. Ainsi, pour un substrat de type on peut réaliser la couche d'ions peu profonde par l'introduc duction d'ions ou de donneurs de type n, tandis qu'on peut
réaliser la couche d'ions profonde par l'introduction d'ions ou d'accep-
pteurs de type p au-dessous de la couche d'ions peu profonde. Une cel-
lule à grande capacité ainsi que plusieurs procédés de fabrication d'une cellule de ce genre sont décrits entre autres dans le brevet américain
No. 4.112.575.
Pour la fabrication d'une cellule RAM dynamique à grande capacité il importe d'éviter la formation de barrières de potentiel à l'interface -2séparant la région de stockage et la région de transfert, barrières qui
donneraient lieu à une diminution de la capacité de charge de la cellu-
le. De plus, on éprouve le besoin de disposer d'un procédé simplifié
pour la fabrication de la cellule de mémoire.
Conformément à l'invention, un procédé du genre décrit dans le préambule est remarquable en ce que, après la création de l'oxyde d'isolation, on procède aux étapes suivantes: 1. le recouvrement 'de la partie de la surface qui n'est pas recouverte de l'oxyde d'isolation, d'une couche isolante relativement mince;
2. l'introduction d'une impureté de premier type dans la couche iso-
lante, sur toute la surface de celle-ci;
3. l'introduction d'une impureté de second type dans le corps semicon-
ducteur, au-dessous de la surface entière de la couche isolante.
4. la formation, sur la couche isolante, d'une première configuration de matériau conducteur qui, dans chaque région de cellule, forme - une électrode, dite grille de mémoire, d'au moins un condensateur
qui s'étend jusqu'à l'oxyde d'isolement et définit dans le corps se-
miconducteur une région de stockage de charge et une région de
transfert limitrophem la région de transfert étant séparée de l'ox-
de d'isolement par la région de stockage.
5. l'élimination des impuretés introduites au cours des étapes 2 et 3, à des endroits non recouverts de la première configuration dans la
région de transfert et d'autres régions actives du corps semiconduc-
teur;
6. la diffusion à partir de la couche isolante, de l'impureté de pre-
mier type de conductivité dans la région de stockage, de façon à
former dans la région de stockage, au-dessous de la grille de mé-
moire une couche d'ions peu profonde de premier type ainsi qu'une couche d'ions profonde de second type située au-dessous de celle-ci; 7. la formation d'une seconde configuration en matériau conducteur qui
dans chaque région de cellule, forme une grille de transfert au-
dessus de la région de transfert, grille qui s'étend jusqu'au-dessus de la grille de mémoire tout en étant électriquement isolée de celle -ci et qui définit une région de ligne de bits qui est séparée de la région de stockage par la région de transfert; 8. la formation d'une ligne de bits par l'introduction d'impuretés de
premier type de conductivité dans les régions de ligne de bits défi-
-3-
nies par les grilles de transfert.
La description qui va suivre en regard du dessin annexé, donné à
titre d'exemple non limitatif, permettra de mieux comprendre comment
l'invention est réalisée.
Les figures 1 à 7 représentent des coupes transversales d'une cellule de mémoire dans les différentes étapes du procédé conforme à l'invention.
En regard de la figure 1, on va décrire un procédé pour la réali-
sation d'une cellule RAM dynamique à grande capacité comportant un seul
transistor. La description concerne spécifiquement un dispositif à canal
p, mais les principes peuvent être appliqués aussi à un dispositif à canal p, les types de conductivité du substrat et les ions dopants étant modifiés de façon appropriée. Sur la figure 1, une surface d'un substrat semiconducteur 10 de type p est munie de régions d'oxyde d'isolement 12 et de régions d'interruption de canal 14 de façon à former une matrice de régions de cellule. On peut former les régions d'oxyde d'isolement 12 par une oxydation sélective d'une surface du substrat semiconducteur de silicium en utilisant du nitrure de silicium comme masque. L'épaisseur des régions d'oxyde d'isolement 12 est de l'ordre de 8000 AngstrZ5ms. Les régions d'interruption de canal 14 ont le même type de conductivité que le substrat et on peut les former par implantation d'ions de bore à une
énergie et à une dose suffisantes pour obtenir le seuil voulu d'inter-
ruption de canal.
Dans l'étape représentée sur la figure 2, on recouvre toute la surface du substrat semiconducteur 10 d'une couche d'oxyde de grille 16 pour les régions de stockage de charge. La couche d'oxyde de grille 16 peut être une couche d'oxyde réalisée par croissance thermique, en utilisant soit de la vapeur d'eau soit un mélange sec d'oxygène et de gaz chlorhydrique. L'épaisseur de la couche d'oxyde de grille 16 se
situe entre 450 et 600 Angstrbms. Après la formation de la couche d'oxy-
de 16, on procède à l'implantation d'ions de bore àla surface du sub-
strat et à l'implantation d'ions d'arsenic dans la couche d'oxyde 16.
L'énergie des ions de bore est réglée de façon que le maximum d'implan-
tation dans le silicium se situe près de l'interface séparant le sili-
cium et l'oxyde de silicium. L'énergie des ions d'arsenic est réglée de façon que l'implantation soit limitée à l'épaisseur de la couche d'oxyde de grille 16. Si, par exemple, la couche d'oxyde de grille 16 a une épaisseur de 500 Angstrdms, les énergies des ions de bore et d'arsenic -4-
sont respectivement de 18 keV et de 20 keV.
Comme représenté sur la figure 3, l'étape suivante consiste à dé--
poser sur la couche d'oxyde 16 une couche 18 de silicium polycristallin par le procédé en phase vapeur à basse pression (procédé encore connu
par les initiales LPCVD. Le dopage de la couche de silicium polycristal-
lin est de type n, le dopant étant par exemple du phosphore, et son épaisseur peut être de l'ordre de 0,5 1um. On recouvre la couche de silicium polycristallin 18 d'une couche 20 en oxyde de silicium déposée suivant le procédé LPCVD et ayant une épaisseur de l'ordre de 2500
Angstr5ms.
Au cours des étapes suivantes de réalisation, on masque la struc-
ture de couches constituée par l'oxyde de silicium le silicium polycris-
tallin et l'oxyde de silicium, d'une couche de laque photosensible 22 dans les régions de stockage et on élimine les couches de la structure d'oxyde de silicium-silicium polycrystallin-oxyde de silicium dans les régions restantes non masquées. L'élimination des parties non masquées des couches 16, 18, 20 peut s'effectuer soit à l'aide d'agents chimiques
humides soit à l'aide d'agents d'attaque par plasma. La figure 4 repré-
sente la structure dans l'étape suivant l'élimination de la couche de
laque photosensible 22. La structure de couches constituée par la cou-
che d'oxyde de silicium 16, la couche de silicium polycristallin 18 et la couche d'oxyde de silicium 20 ne se trouve que dans les régions de stockage, alors que la couche d'oxyde 16 dopée aux ions dopants de type
n est éliminée dans toutes les autres régions.
Selon la figure 5, par un cycle d'oxydation humide à une basse température de l'ordre de 850C, on fait croître une seconde couche d'oxyde de grille 24 recouvrant la surface mise à nu du substrat 10. Au cours de cette étape, on autorise une croissance supplémentaire der la couche d'oxyde 20. L'épaisseur de la seconde couche d'oxyde de grille 24 est de l'ordre de 750 Angstrôms. Au cours de cette étape de croissance d'oxyde, les régions semiconductrices actives, à l'exception de ladite structure en couches 16, 18, 20 formée sur les régions de stockage, sont appauvries en ions de bore, qui viennent se situer maintenant dans la
seconde couche d'oxyde de grille 24. A partir de la surface semiconduc-
trice, 97% environ des ions de bore de typep diffusent dans la seconde couche d'oxyde de grille 24. Dans cette étape, il y a dans les régions de stockage de charge des ions d'arsenic ou de type n qui sont présents dans la première couche d'oxyde de grille 16, et des ions de bore ou de -5typep qui sont présents dans le substrat semiconducteur 10, alors les régions restantes de la surface de silicium ont été appauvries en ions
de bore.
L'étape suivante du procédé est représentée sur la figure 6, et consiste à placer le corps semiconducteur dans une atmosphère d'argon à une température de 10500C durant environ 60 minutes. Au cours de ce traitement thermique, dans les régions de stockage, des ions d'arsenic de type n diffusent à partir de la première couche d'oxyde de grille 16 dans le substrat de silicium 10, alors que, toujours dans ces régions,
les ions de bore de typep pénètrent plus profondément dans le silicium.
Dans la surface semiconductrice des régions de stockage, les ions d'ar-
senic constituent maintenant la couche d'ions peu profonde 26 à porteurs de charge majoritaires de premier type de conductivité, et les ions de bore constituent une couche d'ions profonde 28 à porteurs de charge majoritaires de second type de conductivité. Les ions de la couche peu profonde et de la couche profonde sont limités à la région de stockage
du semiconducteur.
Les étapes suivantes sont représentées sur la figure 7 et s'ef-
fectuent suivant des techniques standards de réalisation de grilles de
silicium à canal n. On dépose une seconde couche de silicium polycris-
tallin sur les couches d'oxyde 20 et 24 et on la réalise suivant une configuration telle que, dans la région de transfert située entre les régions de stockage, il soit formé deux grilles de transfert 30 séparées latéralement et que, dans la région marginale en dehors des régions de
cellule, il soit formé une une grille marginale 32 d'un autre transis-
tor. Chaque grille de transfert 30 chevauche d'un côté sur une partie de la couche de silicium polycristallin 18 qui constitue la grille de mémoire. Dans la région située entre les grilles de transfert 30, on élimine la seconde couche d'oxyde de grille 24 et on effectue une implantation de type n, par exemple d'arsenic, pour créer une région de ligne de bits 34 à la surface semiconductrice du substrat 10. La région de ligne de bits 34 sert en outre de région de source du dispositif de transfert, alors que la partie de la région de stockage qui comporte les couches d'ions 26 et 28, sert en outre de région de drain du dispositif
de transfert.
Dans la région de transistor marginal, on élimine la seconde couche d'oxyde de grille 24 dans des régions séparées, situées sur des côtés opposés de la grille 32 du transistor marginal; on procède à une -6implantation de type n pour créer des régions de source et de drain 36
du transistor marginal. Cette implantation peut s'effectuer simultané-
ment avec l'implantation servant à créer la région de ligne de bits 34.
Dans chacune des régions de cellule représentées sur la figure 7, on réalise ainsi deux dispositifs de mémoire et deux dispositifs de transfert. La région de ligne de bits 34 sert de source pour chacun des dispositifs de transfert, des deux côtés de ceux-ci, alors que, dans chacune des régions de condensateur de mémoire, se situe en outre le
drain pour l'un des dispositifs de transfert.
-7-
Claims (11)
1. le recouvrement de la partie de la surface qui n'est pas re-
recouverte de l'oxyde d'isolement d'une couche isolante rela-
tivement mince; 2. l'introduction d'une impureté de premier type dans la couche isolant.e, sur toute la surface de celle-ci; 3. l'introduction d'une impureté de second type dans le corps semiconducteur, au-dessous de la surface entière de la couche isolante;
4. la formation, sur la couche isolante, d'une première configu-
- ration de matériau conducteur qui, dans chaque région de cel-
lule, forme une électrode, dite grille de mémoire, d'au moins
un condensateur qui s'étend jusqu'à l'oxyde d'isolement et dé-
finit dans le corps semiconducteur une région de stockage de charge et une région de transfert limitrophe, la région de transfert étant séparée de l'oxyde d'isolement par la région de stockage; 5. L'élimination des impuretés introduites au cours des étapes
2 et 3, à des endroits non recouverts de la première confi-
guration dans la région de transfert et d'autres régions actives ducorps semiconducteur; 6. La diffusion, à partir de la couche isolante, de l'impureté de premier type de conductivité dans la région de stockage de façon à former dans la région de stockage, au-dessous de la grille de mémoire, une couche d'ions peu profonde de premier type ainsi qu'une couche d'ions profonde de second type située au-dessous de celle-ci; -8-
7. la formation d'une seconde configuration en matériau conduc-
teur qui, dans chaque région de cellule, forme une grille de transfert audessus de la région de transfert, grille qui s'étend jusqu'au dessus de la grille de mémoire tout en étant électriquement isolée de celle-ci et qui définit une région de ligne de bits qui est séparée de la région de stockage par la région de tranfert;
8. la formation d'une ligne de bits par l'introduction d'impure-
tés de premier type de conductivité dans les régions de li-
gne de bits définies par les grilles de transfert.
2. Procédé selon la revendication 1, caractérisé en ce qu'on utilise
un substrat en matériau de second type de conductivité.
3. Procédé selon la revendication 2, caractérisé en ce qu'on utilise un substrat en matériau de type p.
4. Procédé selon la revendication 1, caractérisé en ce que ladite seconde configuration en matériau conducteur forme dans chaque région de cellule deux grilles de transfert séparées par une région de ligne de
bits commune.
5. Procédé selon la revendication 4, caractérisé en ce que ladite seconde configuration en matériau conducteur s'étend sur une région
marginale voisine d'une région de cellule et forme une grille de trans-
fert marginale, qui est séparée d'une région isolante de façon à défi-
nir sur des faces opposées de celle-ci des régions pour la formation
de la source et du drain d'un autre transistor à effet de champ.
6. Procédé selon la revendication 5, caractérisé en ce que, après la formation de ladite seconde configuration en matériau conducteur, on introduit des impuretés de premier type de conductivité pour former une région de ligne de bits entre lesdites deux grilles de transfert, ainsi qu'une source et un drain sur des côtés opposés de ladite grille de
transfert marginale.
7. Procédé selon la revendication 1, caractérisé en ce que l'étape 5
consiste à éliminer sélectivement lesdites parties de la couche isolan-
te, parties qui contiennent des ions de premier type de conductivité, de façon à ne laisser subsister une couche isolante que sur ladite région
de stockage.
8. Procédé selon la revendication 1, caractérisé en ce que ledit
substrat semiconducteur est en silicium.
-9- 8. Procédé selon la revendication 1, caractérisé en ce que ledit substrat semiconducteur est en silicium 9. Procédé selon la revendication 8, caractérisé en ce que l'étape 5 comprend en outre la croissance d'oxyde sur la surface semicoductrice, là o on a éliminé ladite couche isolante, la croissance de l'oxyde
s'effectuant par un cycle d'oxydation humide à basse température.
10. Procédé selon la revendication 1, caractérisé en ce que ledit matériau conducteur utilisé au cours des étapes 4 et 7 est du silicium polycristallin.
11. Mémoire réalisée par la mise en oeuvre d'un procédé conforme
à l'une quelconque des revendications précédentes.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/207,275 US4380113A (en) | 1980-11-17 | 1980-11-17 | Process for fabricating a high capacity memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2494482A1 true FR2494482A1 (fr) | 1982-05-21 |
Family
ID=22769868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8121254A Withdrawn FR2494482A1 (fr) | 1980-11-17 | 1981-11-13 | Procede de realisation d'une memoire semiconductrice dont chaque element comporte un condensateur et un transistor a effet de champ, et memoire ainsi realisee |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4380113A (fr) |
| JP (1) | JPS5947465B2 (fr) |
| DE (1) | DE3145102A1 (fr) |
| FR (1) | FR2494482A1 (fr) |
| GB (1) | GB2087646B (fr) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4570331A (en) * | 1984-01-26 | 1986-02-18 | Inmos Corporation | Thick oxide field-shield CMOS process |
| JPS61135165A (ja) * | 1984-12-05 | 1986-06-23 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| US5677867A (en) * | 1991-06-12 | 1997-10-14 | Hazani; Emanuel | Memory with isolatable expandable bit lines |
| US5834820A (en) | 1995-10-13 | 1998-11-10 | Micron Technology, Inc. | Circuit for providing isolation of integrated circuit active areas |
| JPH118352A (ja) * | 1997-06-14 | 1999-01-12 | Toshiba Microelectron Corp | 半導体集積回路装置及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1128553A (en) * | 1966-05-26 | 1968-09-25 | Westinghouse Electric Corp | Semiconductor devices |
| US4112575A (en) * | 1976-12-20 | 1978-09-12 | Texas Instruments Incorporated | Fabrication methods for the high capacity ram cell |
| JPS53112687A (en) * | 1977-03-14 | 1978-10-02 | Oki Electric Ind Co Ltd | Semiconductor device |
| WO1980000641A1 (fr) * | 1978-09-15 | 1980-04-03 | Western Electric Co | Memoire a acces selectif dynamique |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3203840A (en) * | 1961-12-14 | 1965-08-31 | Texas Insutruments Inc | Diffusion method |
| DE2316118C3 (de) * | 1973-03-30 | 1975-11-27 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung von Feldeffekttransistoren durch Anwendung einer selektiven Getterung |
| US4035906A (en) * | 1975-07-23 | 1977-07-19 | Texas Instruments Incorporated | Silicon gate CCD structure |
| US4167017A (en) * | 1976-06-01 | 1979-09-04 | Texas Instruments Incorporated | CCD structures with surface potential asymmetry beneath the phase electrodes |
| US4228445A (en) * | 1977-10-27 | 1980-10-14 | Texas Instruments Incorporated | Dual plane well-type two-phase ccd |
| US4227202A (en) * | 1977-10-27 | 1980-10-07 | Texas Instruments Incorporated | Dual plane barrier-type two-phase CCD |
-
1980
- 1980-11-17 US US06/207,275 patent/US4380113A/en not_active Expired - Lifetime
-
1981
- 1981-11-13 DE DE19813145102 patent/DE3145102A1/de not_active Withdrawn
- 1981-11-13 FR FR8121254A patent/FR2494482A1/fr not_active Withdrawn
- 1981-11-13 GB GB8134228A patent/GB2087646B/en not_active Expired
- 1981-11-14 JP JP56181756A patent/JPS5947465B2/ja not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1128553A (en) * | 1966-05-26 | 1968-09-25 | Westinghouse Electric Corp | Semiconductor devices |
| US4112575A (en) * | 1976-12-20 | 1978-09-12 | Texas Instruments Incorporated | Fabrication methods for the high capacity ram cell |
| JPS53112687A (en) * | 1977-03-14 | 1978-10-02 | Oki Electric Ind Co Ltd | Semiconductor device |
| WO1980000641A1 (fr) * | 1978-09-15 | 1980-04-03 | Western Electric Co | Memoire a acces selectif dynamique |
Non-Patent Citations (1)
| Title |
|---|
| PATENTS ABSTRACTS OF JAPAN, vol.2, no.145, 4 décembre 1978, page 9148 E 78 & JP - A - 53 112 687 (OKI DENKI KOGYO K.K.) (02-10-1978) * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2087646B (en) | 1984-06-13 |
| JPS5947465B2 (ja) | 1984-11-19 |
| GB2087646A (en) | 1982-05-26 |
| JPS57112067A (en) | 1982-07-12 |
| DE3145102A1 (de) | 1982-06-24 |
| US4380113A (en) | 1983-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4443008B2 (ja) | 半導体装置及びその製造方法 | |
| EP0203836B1 (fr) | Procédé de fabrication de transistors à effet de champ, et transistors bipolaires latéraux sur un même substrat | |
| JPS5856409A (ja) | 半導体装置の製造方法 | |
| FR2661555A1 (fr) | Procede pour fabriquer un reseau-memoire a semi-conducteurs avec des cellules du type a grille flottante et sans contact. | |
| JPH0637275A (ja) | 半導体記憶装置及びその製造方法 | |
| FR2756102A1 (fr) | Dispositif a semi-conducteur commande par une grille mos et procede pour sa fabrication | |
| JPH0574806A (ja) | 半導体装置及びその製造方法 | |
| FR2498812A1 (fr) | Structure de transistors dans un circuit integre et son procede de fabrication | |
| JP3450682B2 (ja) | 半導体記憶装置およびその製造方法 | |
| FR2494483A1 (fr) | Procede de realisation d'une memoire semiconductrice dont chaque element comporte un condensateur et un transistor a effet de champ, et memoire ainsi realisee | |
| US7700431B2 (en) | Method for manufacturing a semiconductor device having polysilicon plugs | |
| FR2494482A1 (fr) | Procede de realisation d'une memoire semiconductrice dont chaque element comporte un condensateur et un transistor a effet de champ, et memoire ainsi realisee | |
| FR2485261A1 (fr) | Fabrication mos auto-alignee | |
| JP3058067B2 (ja) | 半導体装置の製造方法 | |
| JP2624709B2 (ja) | 半導体装置の製造方法 | |
| JPH06232365A (ja) | 半導体記憶装置のキャパシター製造方法 | |
| FR2767965A1 (fr) | Procede de fabrication d'un dispositif a circuit integre ayant differentes epaisseurs d'oxyde de grille | |
| US20230074214A1 (en) | Semiconductor structure and method for manufacturing same | |
| FR2752486A1 (fr) | Procede de fabrication d'une structure de condensateur pour un dispositif de memoire a semiconducteurs | |
| JPH07273183A (ja) | 半導体装置とその製造方法 | |
| JP2750168B2 (ja) | バイポーラトランジスタを複合したｍｉｓダイナミックメモリの製造方法 | |
| JP2511852B2 (ja) | 半導体装置の製造方法 | |
| JPS60235437A (ja) | 半導体装置の製造方法 | |
| FR2464561A1 (fr) | Structure de transistors complementaires (cmos) et son procede de fabrication | |
| JPS61119075A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |