FR2494483A1 - Procede de realisation d'une memoire semiconductrice dont chaque element comporte un condensateur et un transistor a effet de champ, et memoire ainsi realisee - Google Patents
Procede de realisation d'une memoire semiconductrice dont chaque element comporte un condensateur et un transistor a effet de champ, et memoire ainsi realisee Download PDFInfo
- Publication number
- FR2494483A1 FR2494483A1 FR8121253A FR8121253A FR2494483A1 FR 2494483 A1 FR2494483 A1 FR 2494483A1 FR 8121253 A FR8121253 A FR 8121253A FR 8121253 A FR8121253 A FR 8121253A FR 2494483 A1 FR2494483 A1 FR 2494483A1
- Authority
- FR
- France
- Prior art keywords
- region
- transfer
- memory
- layer
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000003990 capacitor Substances 0.000 title claims description 15
- 230000005669 field effect Effects 0.000 title claims description 4
- 238000003860 storage Methods 0.000 claims abstract description 20
- 239000011159 matrix material Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 150000002500 ions Chemical class 0.000 abstract description 19
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 239000004922 lacquer Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000002800 charge carrier Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005234 chemical deposition Methods 0.000 description 2
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000000370 acceptor Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
Procédé de réalisation d'une matrice de cellule de mémoire de grande capacité, suivant lequel on réalise dans chaque région de cellule, une grille de transfert 29 qui est séparée d'une voisine de façon à défiler une région de stockage à la surface du corps semi-conducteur, entre la grille de transfert et la région isolante, ainsi qu'une région de ligne de bits 26 de l'autre côté de la grille de transfert; on introduit dans la région de stockage, une couche d'ions peu profonde de premier type de conductivité qui est formée par auto-alignement avec la grille de transfert 29; on introduit également dans la région de stockage, une couche d ions profonde de type de conductivité opposée qui est formée par auto-alignement avec la grille de transfert 29; on réalise sur une partie de la région de stockage, une grille de mémoire 40 qui est séparée latéralement de la grille de transfert par une fente et finalement on introduit dans la partie de la région de stockage qui est définie par la fente, des ions de premier type de conductivité.
Description
-1 - "Procédé de réalisation d'une mémoire semiconductrice, dont chaque
élément comporte un condensateur et un transistor à effet de champ,
et mémoire ainsi réalisée".
L'invention concerne un procédé de réalisation d'une mémoire semiconductrice munie d'un corps semiconducteur comportant une matrice
d'éléments de mémoire, formée à la surface dudit corps, éléments de mé-
moire comportant chacun un condensateur pour le stockage d'information sous forme d'une charge électrique ainsi qu'un transistor à effet de champ à grille isolée, dite grille de transfert, couplé au condensateur, procédé suivant lequel on munit la surface d'une configuration d'oxyde d'isolement relativement épais définissant des régions de cellule dans lesquelles on réalise les éléments de mémoire. L'invention concerne en outre une mémoire semiconductrice réalisée par la mise en oeuvre de ce procédé. La cellule de mémoire à accès aléatoire (dite RAM) à un seul transistor comporte un condensateur de mémoire et un transistor MOS. Ce
condensateur de mémoire est situé dans une région de stockage d'une sur-
face semiconductrice, et le transistor est situé à coté de la région de
stockage, dans une région de transfert à la surface du corps semiconduc-
teur. Le drain du transistor MOS est situé dans la région de stockage.
Des capacités de mémoire constituées par une cellule RAM dyna-
mique à un seul transistor, comportant un montage parallèle d'une capa-
cité d'oxyde et d'une capacité d'appauvrissement, sont connues. Une cel-
lule de mémoire de ce genre est encore appellée cellule de mémoire à grande capacité. Dans la région de stockage dé la cellule, la capacité d'appauvrissement est augmentée par la superposition d'une couche d'ions
peu profonde et d'une couche d'ions profonde. La couche d'ions peu pro-
fonde contient des porteurs de charge majoritaires d'un premier type de
conductivité opposé à celui du substrat, alors que la couche d'ions pro-
fonde contient des porteurs de charge majoritaires d'un second type de conductivité opposé à celui de la couche d'ions peu profonde et identique à celui du substrat. Ainsi, pour un substrat de type p, on peut former la couche d'ions peu profonde par l'introduction d'ions ou de donneurs de
type n, alors qu'on peut former la couche d'ions profonde par l'introduc-
tion d'ions ou d'accepteurs de type p au-dessous de la couche d'ions peu profonde. Une cellule à grande capacité ainsi que plusieurs procédés de 2- réalisation d'une cellule de ce genre sont décrits entre autres dans le
brevet américain N'. 4.112.575.
Pour la réalisation d'une cellule RAM dynamique à grande capa-
cité, il importe d'éviter la formation de barrières de potentiel à l'in-
terface séparant la région de stockage et la région de transfert, barriè-
res qui provoqueraient la diminution de la capacité de charge de la cel-
lule. De plus, on éprouve le besoin de disposer d'un procédé simplifié
pour la réalisation de la cellule de mémoire.
Conformément à l'invention un procédé du genre décrit dans le préambule est remarquable en ce que, après la réalisation de l'oxyde d'isolement relativement épais, on forme dans les régions de cellule une configuration en matériau conducteur séparée de la surface par une couche isolante relativement mince et constituant dans chaque région de cellule une grille de transfert qui est située par rapport à l'oxyde de champ d'isolement de façon que, d'une part, entre l'oxyde d'isolement et la grille de transfert, soit définie une région de stockage de charge du
condensateur et que, d'autre part, au bord opposé de la grille de trans-
fert, soit définie une région de ligne de bits, en ce qu'ensuite, dans chaque région de stockage de charge, pour l'augmentation de la capacité de mémoire, on introduit, par auto-alignement avec la grille de transfert des impuretés de premier type dans une couche relativement peu profonde
et des impuretés de second type dans une couche relativement profonde si-
tuée au-dessous de ladite couche peu profonde, en ce que, sur la surface
de chaque région de stockage de charge, on réalise une couche conductri-
ce, dite grille de mémoire, qui est séparée latéralement de la grille de transfert, ce qui aboutit à la formation d'une fente entre les grilles de mémoire et les grilles de transfert correspondantes, et en ce qu'enfin dans les régions de cellule, on introduit des impuretés de premier type dans ladite région de ligne de bits et à l'endroit desdites fentes, de sorte que, dans ladite couche profonde, les impuretés de second type soient au moins partiellement neutralisées à l'endroit des fentes. Les ions de premier type de conductivité qui sont introduits dans la région
de la fente, surcompensent les ions profonds de second type de conducti-
vité, de sorte qu'il ne se forme pas de barrière de potentiel au-dessous
du dispositif de transfert. Cela aboutit à une augmentation de la capaci-
té de charge totale de la cellule de mémoire.
La description qui va suivre en regard du dessin annexé, donné
-3- à titre d'exemple non limitatif, permettra de mieux comprendre comment
l'invention est réalisée.
Les figures 1 à 10 représentent des coupes transversales d'une cellule de mémoire dans les différentes étapes du procédé conforme à l'in
vention.
A l'égard de la figure 1, on va décrire un procédé de réalisa-
tion d'une cellule RAM dynamique de grande capacité à un seul transistor
transistor. La description concerne spécifiquement un dispositif à canal
n, mais les principes peuvent être appliqués aussi à un dispositif à ca-
nal p, les types de conductivité du substrat et les ions dopants étant
modifiés de façon appropriée. Selon la figure 1, on réalise sur une sur-
face d'un substrat semiconducteur 10 de type p des régions d'oxyde d'iso-
lement 12 et des régions d'interruption de canal 14 de façon à former une matrice de régions de cellule 13 entre les régions isolantes. Une région marginale 15 est 'située en dehors de la région de cellule 13. On peut réaliser les régions d'oxyde d'isolement 12 par oxydation sélective d'une surface d'un substrat semiconducteur de silicium, en utilisant du nitrure de silicium comme masque. Lpaisseur des régions d'oxyde d'isolement 12 est de l'ordre de 8000 Angstrôms. Les régions d'interruption de canal 14 ont le même type de conductivité que le substrat, et elles peuvent être
obtenues par implantation d'ions de bore à une énergie et à une dose suf-
fisantes pour obtenir le seuil d'interruption de canal voulu.
Dans l'étape représentée sur la figure 2, on recouvre toute la
surface du substrat semiconducteur 10 d'une première couche d'oxyde 16.
La couche d'oxyde 16 peut être une couche d'oxyde réalisée par croissance thermique en utilisant soit de la vapeur d'eau soit un mélange d'oxygène et de gaz chlorhydrique. L'épaisseur de la couche d'oxyde de grille 16 se
situe entre 450 et 600 Angstrôms.
Sur la couche d'oxyde 16, on réalise une couche 18 en silicium
polycristallin par le procédé de dépôt chimique sous basse pression enco-
re connu sous l'abréviation LPCVD (Low Pressure Chemical Vapour Deposi-
tion). La couche 18 en silicium polycristallin est dopée de type de n, par exemple au phosphore ou à l'arsenic, et peut avoir une épaisseur de
l'ordre de 0,5/um. Ensuite, on recouvre la couche 18 en silicium poly-
cristallin d'une couche 20 réalisée par dépôt chimique sous basse pres-
sion de nitrure de silicium, d'une épaisseur comprise entre 1250 et 1500 Angstrâms. -4- En référence à la figure 3, on procède à une étape de masquage
pour définir des dispositifs de transfert et des transistors marginaux.
En utilisant un masque de laque photosensible 22, on soumet les couches de nitrure de silicium 20 et de silicium polycristallin 18 à une attaque
chimique par plasma pour éliminer des parties sélectionnées de ces cou-
ches et pour définir ainsi deux régions de dispositif de transfert 24 qui sont séparées latéralement par une région de ligne de bits 26, ainsi que
pour définir une région marginale 28 de transistor. Les régions de dispo-
sitif de transfert 24 sont séparées latéralement des régions d'oxyde d'i-
solement 12, 14 par une région de stockage 30. Ainsi se trouvent définis dans une seule étape de masquage toutes les régions des cellules à un
transistor ainsi que les lignes de bits et les transistors marginaux.
Dans les régions de dispositif de transfert 24, les parties restantes de la couche de silicium polycristallin 18 forment des grilles de tranfert 29 alors que, dans la r-égion de transistor marginale 28, la partie de la
couche de silicium polycrystallin forme une grille de transistor 31.
En référence à la figure 4, dans une étape de photomasquage, on réalise une couche épaisse 32 de laque photosensible recouvrant les régions de dispositif de transfert 24, la région de ligne de bits 26 et la région marginale 15. La couche 32 de laque photosensible peut avoir une épaisseur de l'ordre de 1,5/au. Cette étape de masquage ne met à nu que les régions de condensateur de mémoire 30 de la cellule RAM dynamique qui doivent être implantées. Dans les régions de stockage 30, on implante des ions de bore pour créer une couche d'ions profonde 34 à porteurs de charge majoritaires de type p alors que, toujours dans ces régions de stockage 30, on implante en outre de l'arsenic pour créer une couche
d'ions peu profonde 36 à porteurs de charge majoritaires de type n.
La figure 5 représente l'élimination par attaque chimique de
la couche d'oxyde 16 dans les régions de condensateur de mémoire 30, ain-
si que l'élimination de la couche épaisse 32 de laque photosensible. En-
suite, on procède à l'oxydation thermique du corps semiconducteur, comme représenté sur la figure 6, effectuée dans une atmosphère humide ou sèche de 02+HCl pour créer une couche d'oxyde de grille de mémoire 38 dans la région de condensateur de mémoire de la cellule RAM. Après la croissance
de la couche d'oxyde de grille de mémoire 38, on recouvre toute la surfa-
ce du corps semiconducteur d'une seconde coucha 40 en silicium polycris-
tallin, dopée de type n, par exemple à l'arsenic.
-5- En référence à la figure 7, par photolithographie, on grave la
seconde couche 40 en silicium polycristallin selon une configuration tel-
le que la grille de silicium polycristallin soit définie dans la région
de stockage. Le bord de la grille de mémoire 40 en silicium polycristal-
lin est décalé par rapport aux bords des grilles de transfert 29 em sili-
cium policrystallin par la présence d'une fente 42 d'une largeur comprise entre 0,5 et 1,0 /um. Pour l'attaque chimique au plasma de la couche de
grille de mémoire 40 en silicium polycristallin, on peut utiliser un mas-
que de laque photosensible. Ensuite, par attaque chimique, on élimine l'oxyde dans toutes les régions qui ne sont pas recouvertes de silicium polycristallin et de nitrure de silicium, de sorte qu'on met à découvert la surface semiconductrice dans la région de ligne de bits 26, la région de fente 42 et les régions 44 situées de part et d'autre de la grille du
transistor 31, devant servir de source et de drain de ce transistor mar-
ginal.
L'étape suivante consiste en une implantation d'arsenic soit donc de type n, dans la région de ligne de bits 26, les régions de source et de drain marginales 44-et la région de fente 42 située entre la grille de transfert 29 et la grille de mémoire 40. Dans la région de fente 42, l'implantation de type n surcompense les ions de type p de la couche
d'ions profonde 34, de sorte qu'il n'est pas formé de barrière de poten-
tiel au-dessous des régions de transfert. Cela permet d'augmenter la ca-
pacité totale de la cellule de mémoire.
Après l'implantation d'arsenic, on procède au recuit du corps
semiconducteur à une température de l'ordre de 1000'C et ensuite à l'oxy-
dation de celui-ci à une température de 9000C dans une atmosphère humide,
pour créer une couche d'oxyde selon la figure 8 dans les régions de subs-
trat de silicium qui ont été implantées en dernier lieu.
Comme représenté sur la figure 9, on élimine ensuite la couche
de nitrure de silicium 20 sur les grilles de transfert 29 et sur la gril-
le de transistor marginal 31. Ensuite, on dépose sur le corps semiconduc-
teur une troisième couche 46 en silicium polycristallin, dans laquelle on introduit un dopant de type n. En référence à la figure 10, on grave la troisième couche 46 de silicium polycristallin selon une configuration telle qu'elle s'étende à partir de la grille de transfert 29 et qu'elle
chevauche la grille de mémoire 40. Ainsi, un métal de contact peut con-
tacter la grille de transfert à un endroit situé au-dessus de la région 6-
de stockage.
Dans chaque région de cellule de la figure 10, on réalise deux
dispositifs de mémoire et deux dispositifs de transfert. La région de li-
gne de bits 26 sert de source pour chacun des dispositifs de transfert, source qui est située de part et d'autre de ces dispositifs, alors que, dans chacune des régions de condensateur de mémoire, se situe en outre le
drain pour chacun des dispositifs de transfert.
f "-1;, -7-
Claims (9)
1. Procédé de réalisation d'une mémoire semiconductrice munie d'un corps semiconducteur (10) comportant une matrice d'éléments de mémoire formée à la surface dudit corps, éléments de mémoire comportant chacun un condensateur pour le stockage d'information sous forme d'une charge électrique ainsi qu'un transistor à effet de champ à grille isolée, dite grille de transfert, couplé au condensateur, procédé suivant lequel on
munit la surface d'une configuration (12) d'oxyde d'isolement relative-
ment épais définissant des régions de cellule dans lesquelles on réalise les éléments de mémoire, caractérisé en ce que, après la réalisation de l'oxyde d'isolement relativement épais (12), on forme dans les régions de cellule une configuration (29) en matériau conducteur séparée de la surface par une couche isolante relativement mince (16) et constituant, dans chaque région de cellule une grille de transfert qui est située par
rapport à l'oxyde d'isolement (12) de façon que, d'une part entre l'oxy-
de d'isolement et la grille de transfert, soit définie une région (30)
de stockage de charge du condensateur et que d'autre part, au bord oppo-
sé de la grille de transfert, soit définie une région de ligne de bits (26), en ce qu'ensuite, dans chaque région de stockage de charge, pour
l'augmentation de la capacité de mémoire, on introduit, par auto-aligne-
ment avec la grille de transfert, des impuretés de premier type dans une couche (36) relativement peu profonde et des impuretés de second type dans une couche (34) relativement profonde située au-dessous de ladite
couche peu profonde, en ce que, sur la surface de chaque région de stock-
age de charge, on réalise une couche conductrice(40), dite grille de mé-
moire, qui est séparée latéralement de la grille de transfert (29), ce qui aboutit à la formation d'une fente (42) entre les grilles de mémoire et les grilles de transfert correspondantes, et en ce qu'ensuite, dans les régions de cellule, on introduit des impuretés de premier type dans ladite région de ligne de bits (26) et à l'endroit desdites fentes (42), de sorte que, dans ladite couche profonde, les impuretés de second type
soient au moins partiellement neutralisées à l'endroit desdites fentes.
2. Procédé selon la revendication 1, caractérisé en ce qu'on part
d'un substrat (10) en matériau de second type de conductivité.
3. Procédé selon la revendication 2, caractérisé en ce que la conduc-
tivité dudit substrat (10) est de type p.
4. Procédé selon la revendication 1, caractérisé en ce qu'on réalise -8-
une configuration en matériau conducteur qui, dans chaque région de cel-
lule, forme deux grilles de transfert (29) séparées par une seule région
de ligne de bits (26).
5. Procédé selon la revendication 1, caractérisé en ce qu'on réali-
se ladite configuration en matériau conducteur également dans une région marginale du corps semiconducteur, à proximité d'une région de cellule, configuration qui constitue une grille de transfert (31) d'un transistor
marginal (31, 44) et qui est séparée de l'oxyde d'isolement (12) pour dé-
finir de part et d'autre de celui-ci des régions (44) pour la formation
de la source et du drain.
6. Procédé selon la revendication 1, caractérisé en ce qu'on réalise encore une autre configuration (46) en matériau conducteur qui est en contact avec ladite grille de transfert (29) et chevauche ladite grille
de mémoire (40) tout en étant isolée de celle-ci.
7. Procédé selon la revendication 6, caractérisé en ce que les gril-
les de transfert (29, 31), les grilles de mémoire (40) et ladite autre
configuration (46) sont réalisées en silicium polycristallin.
8. Procédé selon la revendication 1, caractérisé en ce qu'on utili-
se un substrat (10) semiconducteur de silicium et en ce que, dans les régions de cellule, on fait croître une couche (16) relativement mince
d'oxyde de silicium sur laquelle on réalise ladite configuration conduc-
trice.
9. Mémoire semiconductrice réalisée par la mise en oeuvre du procédé
selon l'une des revendications 1 à 8.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/207,264 US4373250A (en) | 1980-11-17 | 1980-11-17 | Process for fabricating a high capacity memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2494483A1 true FR2494483A1 (fr) | 1982-05-21 |
Family
ID=22769833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8121253A Withdrawn FR2494483A1 (fr) | 1980-11-17 | 1981-11-13 | Procede de realisation d'une memoire semiconductrice dont chaque element comporte un condensateur et un transistor a effet de champ, et memoire ainsi realisee |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4373250A (fr) |
| JP (1) | JPS57111062A (fr) |
| DE (1) | DE3145101C2 (fr) |
| FR (1) | FR2494483A1 (fr) |
| GB (1) | GB2087647B (fr) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4639274A (en) * | 1984-11-28 | 1987-01-27 | Fairchild Semiconductor Corporation | Method of making precision high-value MOS capacitors |
| US4808555A (en) * | 1986-07-10 | 1989-02-28 | Motorola, Inc. | Multiple step formation of conductive material layers |
| FR2634318B1 (fr) * | 1988-07-13 | 1992-02-21 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire integree |
| US5023694A (en) * | 1988-08-03 | 1991-06-11 | Xicor, Inc. | Side wall contact in a nonvolatile electrically alterable memory cell |
| US5063171A (en) * | 1990-04-06 | 1991-11-05 | Texas Instruments Incorporated | Method of making a diffusionless virtual drain and source conductor/oxide semiconductor field effect transistor |
| US5150179A (en) * | 1990-07-05 | 1992-09-22 | Texas Instruments Incorporated | Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and method for making and using the same |
| US5036020A (en) * | 1990-08-31 | 1991-07-30 | Texas Instrument Incorporated | Method of fabricating microelectronic device incorporating capacitor having lowered topographical profile |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| US7064376B2 (en) * | 1996-05-24 | 2006-06-20 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US20050036363A1 (en) * | 1996-05-24 | 2005-02-17 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| JPH118352A (ja) * | 1997-06-14 | 1999-01-12 | Toshiba Microelectron Corp | 半導体集積回路装置及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4112575A (en) * | 1976-12-20 | 1978-09-12 | Texas Instruments Incorporated | Fabrication methods for the high capacity ram cell |
| US4115795A (en) * | 1975-12-26 | 1978-09-19 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor memory device |
| JPS53112687A (en) * | 1977-03-14 | 1978-10-02 | Oki Electric Ind Co Ltd | Semiconductor device |
| WO1980000641A1 (fr) * | 1978-09-15 | 1980-04-03 | Western Electric Co | Memoire a acces selectif dynamique |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4183040A (en) * | 1976-02-09 | 1980-01-08 | International Business Machines Corporation | MOS RAM with implant forming peripheral depletion MOSFET channels and capacitor bottom electrodes |
| US4060738A (en) * | 1976-03-03 | 1977-11-29 | Texas Instruments Incorporated | Charge coupled device random access memory |
| US4125933A (en) * | 1976-07-08 | 1978-11-21 | Burroughs Corporation | IGFET Integrated circuit memory cell |
| US4115871A (en) * | 1977-04-19 | 1978-09-19 | National Semiconductor Corporation | MOS random memory array |
| US4163243A (en) * | 1977-09-30 | 1979-07-31 | Hewlett-Packard Company | One-transistor memory cell with enhanced capacitance |
| US4180826A (en) * | 1978-05-19 | 1979-12-25 | Intel Corporation | MOS double polysilicon read-only memory and cell |
-
1980
- 1980-11-17 US US06/207,264 patent/US4373250A/en not_active Expired - Lifetime
-
1981
- 1981-11-13 GB GB8134229A patent/GB2087647B/en not_active Expired
- 1981-11-13 FR FR8121253A patent/FR2494483A1/fr not_active Withdrawn
- 1981-11-13 DE DE3145101A patent/DE3145101C2/de not_active Expired
- 1981-11-14 JP JP56181755A patent/JPS57111062A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4115795A (en) * | 1975-12-26 | 1978-09-19 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor memory device |
| US4112575A (en) * | 1976-12-20 | 1978-09-12 | Texas Instruments Incorporated | Fabrication methods for the high capacity ram cell |
| JPS53112687A (en) * | 1977-03-14 | 1978-10-02 | Oki Electric Ind Co Ltd | Semiconductor device |
| WO1980000641A1 (fr) * | 1978-09-15 | 1980-04-03 | Western Electric Co | Memoire a acces selectif dynamique |
Non-Patent Citations (2)
| Title |
|---|
| PATENTS ABSTRACTS OF JAPAN, vol.2, no.145, 4 décembre 1978, page 9148 E 78 & JP - A - 53 112 687 (OKI DENKI KOGYO K.K.)(10-02-1978) * |
| PATENTS ABSTRACTS OF JAPAN, vol.2, no.35, 9 mars 1978, page 12691 E 77 * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2087647A (en) | 1982-05-26 |
| GB2087647B (en) | 1984-10-03 |
| JPS57111062A (en) | 1982-07-10 |
| US4373250A (en) | 1983-02-15 |
| DE3145101C2 (de) | 1986-04-03 |
| DE3145101A1 (de) | 1982-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2633650B2 (ja) | 半導体記憶装置およびその製造方法 | |
| EP0426250B1 (fr) | Procédé pour fabriquer un dispositif à transistors MIS ayant une grille débordant sur les portions des régions de source et de drain faiblement dopées | |
| US5083190A (en) | Shared gate CMOS transistor | |
| FR2677481A1 (fr) | Procede de fabrication d'une cellule de memoire non volatile et cellule de memoire obtenue. | |
| FR2676864A1 (fr) | Procede de fabrication de transistor mos a recouvrement grille-drain et structure correspondante. | |
| US20070020849A1 (en) | Source side injection storage device with spacer gates and method therefor | |
| US4997785A (en) | Shared gate CMOS transistor | |
| FR2494483A1 (fr) | Procede de realisation d'une memoire semiconductrice dont chaque element comporte un condensateur et un transistor a effet de champ, et memoire ainsi realisee | |
| CN115332253A (zh) | 半导体结构及半导体结构的制备方法 | |
| US20100027355A1 (en) | Planar double gate transistor storage cell | |
| JP3450682B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2755592B2 (ja) | 半導体記憶装置およびその製造方法 | |
| EP0298851B1 (fr) | Procédé de contact entre deux couches conductrices ou semiconductrices déposées sur un substrat | |
| FR2492166A1 (fr) | Transistor a effet de champ et son procede de fabrication | |
| US9525020B2 (en) | Semiconductor device and method for forming the same | |
| JPH0691210B2 (ja) | Ｄｒａｍセル用高性能トレンチコンデンサ | |
| JP5230870B2 (ja) | 半導体素子の製造方法及び構造 | |
| FR2485261A1 (fr) | Fabrication mos auto-alignee | |
| FR2779008A1 (fr) | Procede de fabrication d'un dispositif a semiconducteur | |
| FR2647267A1 (fr) | Cellule de memoire vive dynamique et procede de fabrication | |
| KR100566411B1 (ko) | 반도체기억장치및그제조방법 | |
| US7745809B1 (en) | Ultra high density phase change memory having improved emitter contacts, improved GST cell reliability and highly matched UHD GST cells using column mirco-trench strips | |
| FR2494482A1 (fr) | Procede de realisation d'une memoire semiconductrice dont chaque element comporte un condensateur et un transistor a effet de champ, et memoire ainsi realisee | |
| US5956614A (en) | Process for forming a metal-silicide gate for dynamic random access memory | |
| FR2665980A1 (fr) | Procede de fabrication d'un transistor ayant une structure de semiconducteur a grille isolee. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |