FR2485261A1 - Fabrication mos auto-alignee - Google Patents
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Abstract
PROCEDE POUR LA FABRICATION D'UNE STRUCTURE MOS A DIMENSIONS LIMITEES, SUIVANT LEQUEL DU SILICIUM POLYCRISTALLIN EST LOCALEMENT OXYDE POUR L'OBTENTION ET L'ISOLATION D'UNE PREMIERE COUCHE DE SILICIUM. AVANT L'ATTAQUE CHIMIQUE DE LA PREMIERE COUCHE DE SILICIUM, ON DEFINIT PAR UN PREMIER MASQUAGE L'UN DES ELEMENTS DU TRANSISTOR MOS, PAR EXEMPLE LA SOURCE. PAR UNE ATTAQUE CHIMIQUE SELECTIVE DE LA PREMIERE COUCHE DE SILICIUM ON DEFINIT LES ZONES D'ISOLATION ET ENSUITE LES AUTRES ELEMENTS DU TRANSISTOR MOS. EN N'APPORTANT QUE DE LEGERES MODIFICATIONS AU PROCEDE SIMPLIFIE, ON PEUT REALISER SOIT UN GRAND NOMBRE DE CELLULES DE MEMOIRE CONSTITUEES PAR UN TRANSISTOR MOS ET UN CONDENSATEUR, SOIT UN GRAND NOMBRE DE TRANSISTORS MOS. APPLICATION: FABRICATION DE SEMICONDUCTEURS.
Description
"Fabrication MOS auto-alignée"
L'invention concerne un procédé pour la fabri-
cation d'un circuit intégré muni d'un certain nombre de
transistors MOS ainsi que notamment mais pas exclusive-
ment un procédé pour la fabrication d'un circuit intégré muni de cellules de mémoire formées par un seul conden-
sateur et un seul transistor MOS.
Dans les procédés conventionnels de fabrication
de mémoires MOS comportant un condensateur et un transis-
tor MOS simples, on utilise différentes étapes de mas-
quage photolithographiques avec des tolérances d'aligne-
ment critiques, de sorte que la zone active de la cellule est fortement réduite et la densité de cellules réalisable
est limitée. Voilà pourquoi il serait très utile de dis-
poser d'un procédé qui dimunue fortement le nombre d'étapes de masquage pour lesquelles ltalignement est critique. Le procédé conforme à l'invention permet de réaliser une structure de cellule de mémoire du genre
décrit dans le préambule sans nécessiter d'étapes d'aligne-
ment critiques. La structure de cellule de mémoire qui en résulte fait un usage plus efficace de la surface de la cellule de mémoire, de sorte qu'on obtient une mémoire
ayant une densité plus grande.
Conformément à un premier aspect de l'invention, un procédé pour la fabrication d'un circuit intégré muni dtun certain nombre de transistors MOS comporte les étapes suivantes: a. la formation, par dépôt de silicium, d'une première couche de silicium sur un substrat de premier type de conductivité; b. le dépôt, sur ladite première couche de silicium,
d'une couche de masquage servant de masquage contre ltoxy-
dation; c. le modelage de ladite couche de masquage, tel qu'il soit formé dans cette couche un certain nombre d'ouvertures espacées qui alternent avec les parties de couche de masquage; d. l'introduction, à travers lesdites ouvertures, d'impuretés de second type de conductivité opposé au premier pour l'augmentation de la conductivité de ladite
couche de silicium dans les zones situées au-dessus des-
dites ouvertures, ainsi que pour la formation de zones superficielles espacées de second type de conductivité dans ledit substrat; e. l'oxydation locale de ladite couche de silicium dans les zones qui ne sont pas recouvertes de ladite couche de masquage;
f. l'élimination, par une attaque chimique sélec-
tive, de plusieurs desdites parties de couche de masquage
et des parties de couches de silicium se situant au-
dessous de celles-ci pour la formation de gorges dans ladite couche de silicium; g. l'introduction, à travers lesdites gorges,
d'impuret6s de premier type de conductivité pour ltobten-
tion de zones d'interruption de canal dans la surface dudit substrat; h. l'oxydation des faces non recouvertes de ladite couche de silicium;
i. l'élimination, par une attaque chimique sèlec-
tive, des parties restantes de la couche de masquage et des parties de couche de silicium se situant au-dessous de celles-ci, pour l'obtention d'autres gorges dans ladite couche de silicium, la surface dudit substrat étant mise à découvert à c8té d'une zone superficielle ou entre une
paire de zones superficielles de second type de conductivi-
té; j. la formation d'une couche isolante continue sur la surface de substrat mise à découvert au cours de
l'6tape (i) ainsi que sur les faces non recouvertes de la-
dite couche de silicium; k. la formation d'une seconde couche conductrice, par exemple une seconde couche de silicium, sur ladite
couche isolante continue.
Conformément à un second aspect de l'invention, un procédé pour la fabrication d'un circuit intégré muni de cellules de mémoire formées par un seul condensateur et un seul transistor MOS comporte les étapes suivantes: a. la formation d'une première couche isolante 0 mince sur un substrat de premier type de conductivité; b. la formation d'ouvertures dans ladite-première couche isolante; c. le dépôt d'une première couche de silicium sur ladite couche isolante et dans lesdites ouvertures pratiques dans cette couche isolante;
d. le dépôt, sur ladite première couche de sili-
cium, d'une couche de masquage constituée par un matériau différent de celui de ladite première couche isolante et servant de masque contre la formation d'oxyde; e. la formation, dans ladite couche de masquage, d'une première série d'ouvertures dont les dimensions sont inférieures à celles des ouvertures pratiquées dans ladite première couche isolante et qui sont alignées par rapport à celles-ci, ainsi que la formation, dans ladite couche de masquage, d'une seconde série d'ouvertures qui sont décalées par rapport aux ouvertures pratiquées dans ladite première- couche isolante;
f. l'introduction, à travers les ouvertures pra-
tiquées tant dans ladite couche isolante que dans ladite
couche de masquage, d'impuretés de second type de conduc-
tivit6 opposé au premier pour la formation dans ladite couche de silicium de zones espacées de conductivité supérieure ainsi que pour la formation dans ledit substrat, au-dessous de ladite-première série d'ouvertures, un certain nombre de zones de second type de conductivité, chacune de ces dernières zones formant une zone de source ou de drain, et lesdites couches isolantes et lesdites couches de masquage évitant que lesdites impuretés ne soient déposées dans les zones sous-jacentes; g. l'oxydation locale de ladite première couche de silicium de façon à former dans des parties de ladite couche de silicium qui ne sont pas recouvertes de ladite couche de masquage, une couche de silice présentant des parties qui sont alignées par rapport auxdites zones de source ou de drain; h. l'élimination du matériau de ladite couche de masquage dans des régions qui ne sont limitrophes que d'un seul côté de chacune desdites parties de couche de silice, telle que seules des parties sélectées de ladite première couche de silicium soient mises à découvert et que le reste de ladite couche de masquage continue à recouvrir des régions de ladite couche de silicium du côt6 opposé desdites parties de couche de silice; i. l'attaque chimique de ladite première couche de silicium, telle que seules les parties découvertes soient élimin6es et que des gorges soient formées à l'endroit de ces parties;
j. l'introduction, à travers lesdites gorges, d'im-
puretés de premier type de conductivité dans la première couche de silicium dudit substrat, pour l'obtention de zones d'interruption de canal à côté desdites zones de source ou de drain; k. la formation d'une couche de silice sur les parties de ladite première couche de silicium qui ont été
mises à découvert.
1. l'élimination du reste de ladite couche de masquage pour la mise à découvert-de parties de ladite première couche de silicium qui ne sont pas recouvertes de silice; m. l'attaque chimique de ladite première couche de silicium pour l'élimination de parties de celle-ci qui ne sont pas recouvertes de silice, de sorte qu'il est
form6 une configuration d'éléments dont un premier élé-
ment de silicium est en contact avec chaque zone de source-
ou de drain pour servir de ligne de bits et dont un second élément de silicium est séparé dudit premier élément de silicium et isolé dudit substrat par ladite première
couche isolante tout en formant une plaque de condensa-
teur de l'élément de mémoire; n. l'élimination des parties découvertes de la
première couche isolante entre lesdits éléments de sili-
cium; = o. la formation d'une seconde couche isolante mince sur les surfaces découvertes desdits éléments de silicium et du substrat; p. la formation d'une configuration de lignes d'un matériau conducteur, par exemple à partir d'une couche de silicium, sur ladite seconde couche isolante mince et sur ladite couche de silice, configuration croisant ladite configuration d'éléments de silicium, chacune desdites lignes servant d'électrode de grille et de ligne
de mots.
La description qui va suivre en regard du
dessin annexé, donné à titre d'exemple non limitatif, permettra de mieux comprendre comment l'invention-est réalisée.
Les figures 1 à Il représentent des coupes trans-
versales d'une cellule de mémoire munie d'un condensa-
teur-et d'un transistor MOS simples dans les différentes
étapes du procédé de fabrication conforme à l'invention.
La-figure 12 représente une vue de dessus de
la cellule de mémoire.
Les figures 13 à 20 représentent des coupes transversales d'une paire de transistors MOS dans les différentes étapes du procédé de fabrication conforme à l'invention. La figure 21 représente une vue de dessus de
ce dispositif.
La figure 22 représente une vue de dessus d'une
autre configuration de deux transistors MOS juxtaposés.
La fabrication d'une structure de cellule de mémoire conforme à l'invention commence par la réalisation
d'un substrat semiconducteur. Comme exemple de réalisa-
tion, on a pris un substrat de silicium dans lequel sera introduit un dopant de premier type de conductivité, par exemple de type p. Le substrat est représenté sur la figure 1 comme un substrat 10 de type de conductivité p. Si les étapes de fabrication nécessaires pour la formation de régions actives et de régions de champ sont décrites ci- après, elles ne sont pas représentées sur les figures. La première étape consiste à faire croître une couche mince de silice sur le substrat de silicium 10 à déposer ensuite une couche de nitrure de silicium sur la silice, les deux couches ayant ensemble une épaisseur de l'ordre de 0,12 /um. Ensuite on utilise un premier masque pour l'élimination par attaque chimique de bandes dans la couche de nitrure, de sorte qu'il
subsiste des fenêtres en forme de bande sur le fond des-
quels il se trouve de la silice non recouverte.
Ensuite, on procède à une implantation ionique pour introduire dans la surface du- substrat de silicium,
à l'endroit des fenêtres, un dopant du même type de con-
ductivité que celui qui se trouve déjà dans le substrat, en l'espèce un dopant de type p. Cet étape est connue sous le nom d'implantation de champ et aboutit à des bandes fortement dopées de type p isolant les zones actives
individuelles les unes des autres.
Après l'implantation de champ, le silicium est localement oxydé dans les fenêtres pratiquées dans les bandes de nitrure de silicium, de sorte que l'on obtient une configuration de silice, partiellement noyée d'une épaisseur considérable. Cette configuration s' étend d'une part dans les zones d'implantation de champ p+, à quelque distance au-dessous du niveau de la surface du substrat et d'autre part également à quelque distance audessus du
niveau de la surface du substrat.
Cette configuration de silice est connue sous le nom de champ ou d'oxyde de champ. Les régions situées entre l'oxyde de champ et l'implantation de champ s'appellent régions actives et sont séparées les unes des autres par des zones combinées d'implantation de
champ et d'oxyde de champ.
Le nitrure de silicium et la silice se trouvant au-dessous de celui-ci peuvent être éliminés, de sorte que-le silicium est mis à découvert dans les régions actives. C'est l'étape de fabrication montrée sur la figure 1, qui représente une coupe transversale dans le
sens de la longueur de l'une des r6gions actives.
Ensuite, les régions actives du substrat semi-
conducteur 10 sont munies d'une première couche isolante mince 12. La couche isolante 12 peut comprendre une couche d'oxyde mince qu'on fait croître par voie thermique sur la surface de silicium en chauffant le substrat de
silicium 10-à une température élev6e, de l'ordre de -
1000 C, pendant une durée suffisante pour produire une couche de silice d'une épaisseur de quelques centièmes d'Angstrom. Après la réalisation de la couche de silice 12, on forme par voie photolithographique un premier masque (non représenté) permettant de soumettre ensuite la couche de silice 12 A une attaque chimique sélective pour l'obtention d'ouvertures 14 d'à peu près la même
taille, comme représenté sur la figure 2.
Comme le montre la figure 3, on procède ensuite au d6pÈt d'une couche de silicium 16. La couche 16, qui s'étend en grande partie sur la silice de l'oxyde de champ et la couche 12, est constituée au moins en grande partie par du silicium polycristallin, et sera donc indiqu6e ci-après par la couche de silicium polycristallin 16. A l'endroit des fenêtres 14, o la couche 16 est
formée directement sur le substrat monocristallin 10, le-
silicium de la couche 16 peut présenter une structure mo-
nocristalline. La couche de silicium polycristallin 16 peut être réalis6e par dépôt chimique jusqu'à une épaisseur de 0,1 à 0,5 /um. De plus, la figure 3 représente une couche 18 constituée par un matériau formant une masque contre l'oxydation, tel que le nitrure de silicium, qui peut être déposé sur la couche de silicium polycristallin 16. La couche de nitrure de silicium 18 peut avoir une épaisseur de 0,05 à 0,1/um et peut être réalisée par
dépôt chimique.
Après le dépôt de la couche de nitrure de sili-
cium 18, on forme sur la couche 18 un masque photolitho-
graphique (non représenté), et la couche 18 est soumise à une attaque sélective pour l'obtention de deux groupes
d'ouvertures 20 et 22 de dimensions différentes, comme re-
présenté sur la figure 4. Les ouvertures 20 et 22 déter-
minent les limites extérieures de la structure de cellule
à condensateur et à transistor.
La taille des ouvertures 20 est inférieure à -celle des ouvertures 22 ainsi qu'à celle des ouvertures 14 pratiquées dans la couche de silice 12. En général, les parties restantes de la couche de nitrure de silicium 18 sont centrées au delà des bords des ouvertures 14, mais
l'alignement n'est pas critique ici. La taille des ouver-
tures 20 est en général inférieure à la moitié de la taille -20 des ouvertures 14. La taille des ouvertures plus grandes 22 pratiquées dans la couche de nitrure de silicium 18
est inférieure à la largeur de la couche de silice 12 me-
surée entre les ouvertures 14 pratiquées dans cette couche
de silice 12.
L'étape suivante consiste à implanter ou à
diffuser des impuretés de second type de conductivité (fi-
gure 5). Dans le présent cas, -o le substrat est de type p. on introduit une forte concentration d'impuretés de type n, telles que du phosphore à concentration de 10
atomes/cc, dans la surface de la couche de nitrure de si-
licium 18. Dans ces conditions, la couche de nitrure de
silicium 18 sert de masque contre le dopage, pour la dé-
limitation des zones o sont déposés les atomes d'impure-
tés de type n. Les atomes d'impuretés sont déposés à tra-
vers les ouvertures 20 et 22 pratiquées dans la couche
de nitrure de silicium 18.
Dans les régions définies par les ouvertures plus -: - petites 20, les impuretés n+ traversent la couche de silicium polycristallin 16 et forment une première zone semiconductrice n+ 24 dans la surface du substrat 10, tandis qu'en même temps, la couche de silicium 16 est convertie en des zones de silicium 26 dopées n. Dans les zones des ouvertures 22, les impuretés n+ sont déposées dans la couche de silicium polycristallin 16, de sorte que la couche 16 est changée en des zones de silicium polycristallin 28 dopées n, mais la couche de silice 12 empoche que les impuretés n+ ne pénètrent dans le substrat
de silicium 10. Dans le dispositif achevé, la zone semi-
conductrice n+ 24 constituera une zone de source ou de drain du transistor MOS, alors que la région de silicium polycristallin 26 constituera une ligne de bits et la
zone de silicium polycristallin 28 une plaque de conden-
sateur. Dans l'étape suivante (figure 6), la couche de silicium polycristallin 16 est localement oxydée par chauffage à 8500C dans une atmosphère oxydante Lors de
ce traitement, la couche de nitrure de silicium 18 con-
stitue un masque contre l'oxydation, de sorte qu'il nuest formé une couche d'oxyde 30 que dans la surface découverte de la couche de silicium polycristallin 16 et sur cette
surface. La couche d'oxyde localisée 30 se situe au-
dessus et au-dessous de la surface des zones de la couche de silicium polycristallin 16 qui sont recouvertes par la couche de nitrure de silicium 18. La couche dïoxyde localisée 30 est auto-alignée par rapport à la couche de masquage de nitrure de silicium 18 et présente une partie
30a qui est alignée par rapport à la première zone semi-
conductrice n+ 24 ainsi qu'une partie plus large 30b se situant au-dessus de la couche de silice 12 et de la zone de silicium polycrlstallin 28 dopée n. Durant l'espace de temps oh le substrat 10 est chauffé pour la formation de la couche d'oxyde localisée 30, la zone semi-conductrice
n+ 24 diffuse plus profondément dans le substrat de si-
licium 10.
Au cours de l'étape suivante (figure 7), on élimine des parties de la couche de nitrure de silicium 18, et cela exclusivement dtun seul côté de la partie plus petite 30a de la couche d'oxyde localisée 30, partie qui se situe au-dessus de la zone semiconductrice n+ 24. L'élimination sélective de parties de la couche de nitrure de silicium peut être réalisée à l'aide d'un
masque résistant à la photographure, le nitrure de si-
licium étant attaqué par de l'acide phosphorique chaud
à travers les trous du masque.
L'étape suivant (figure 8) consiste à éliminer les parties découvertes de la couche de silicium 16,
jusqu'à la surface du substrat 10. Un décapant qui con-
vient à cet effet est par example une solution de potasse
caustique (KOH). -
Après l'élimination du silicium de la couche 16, il est possible qu'il subsiste encore de faibles parties de la couche mince de silice 12 dans les cavités de la couche de silicium polycristallin. Ces parties de la couche mince de silice peuvent être éliminées à l'acide
fluorhydrique, sans que cela entratne une élimination im-
portante de la couche d'oxyde localisée plus épaisse 30.
La figure 9 représente l'étape suivante, au cours de laquelle on effectue un second dopage, cette fois un dépôt p+ pour former des zones semiconductrices p+ 32 dans la surface du substrat 10. La formation des
zones semiconductrices p+ 32 peut se faire par implanta-
tion ionique ou par diffusion d'une forte concentration d'atomes de bore. Les atomes de bore pour le dépôt p+ passent à travers les cavités dans la couche de silicium 16, mais sont arrêtés partout ailleurs par la couche d'oxyde localisée 30 et la couche de nitrure de silicium 18. Les atomes de bore p+ de premier type de conductivité sont introduits à côté de la zone semiconductrice n+ 24 de second type de conductivité pour la formation des
zones semiconductrices p+ 32.
Après que les atomes de bore pour les zones 32 ont été déposés, ils sont poussés plus profondément dans le substrat de silicium 12 par une diffusion à haute température. Lors de la diffusion thermique, il se forme de l'oxyde sur les zones semiconductrices p+ 32 et sur la surface de silicium, à l'endroit des gorges,de sorte
qu'on obtient une continuation de la couche d'oxyde lo-
calisée 30.
Les zones semiconductrices p+ 32 feront fonction de zones d'interruption de canal pour les cellules. Les zones semiconductrices p+ 32 et les zones semiconductrices
n+ 24 se chevauchent légèrement.
Au cours de l'étape de fabrication suivante (figure 10), on procède successivement à l'attaque chimique de la couche de nitrure de silicium 18 et de la
couche de silicium 16, qui vient se trouver mise à dé-
couvert après l'élimination de la couche de nitrure de silicium 18. Par cet attaque chimique de la couche de silicium 16, on élimine le silicium entre les deux zones dopées n 26 et 28 de la couche de silicium 16. Une telle séparation de la couche de silicium 16 en deux zones 26 et 28 aboutit à la formation de la zone de silicium 26 comme ligne de bits et de la zone de silicium 28 comme plaque de condensateur et d'élément de formation de
source ou de drain du transistor MOS. La zone semiconduc-
trice n+ 24 fera fonction de zone de source ou de drain
du transistor MOS.
Mainténant, on n'a plus qu'à former l'6électrode de grille du transistor MOS. Les étapes nécessaires à cet effet sont représentées sur la figure 11 et consistent à éliminer d'abord les parties restantes de la couche de silice 12, près des faces non recouvertes des deux zones de silicium 26 et 28 de la surface du substrat 10, comme montré sur la figure 10. Ensuite, on forme une mince couche d'oxyde 34 servant de diélectrique de grille sur la surface du substrat de silicium 10 qui a
été mise à découvert, ainsi que sur les faces non re-
couvertes des zones de silicium 26 et 28. La couche d'oxyde 34 servant de diélectrique de grille peut avoir une épaisseur comprise entre 0,02 et 0, 1 /um et être formée par croissance thermique. Du moment que toute la structure est recouverte d'oxyde, on peut déposer sur les couches d'oxyde 30 et 34 une seconde couche conductrice, notamment une seconde couche de silicium, et les modeler dans une structure linéaire de façon à former des électrodes de grille 36 en forme de bandes perpendiculaires aux lignes de bits, ou des zones de
silicium 26 dopées n, comme montré sur la figure 12.
Chaque électrode de grille 36 s'étend sur la couche d'oxyde de grille 34 au-dessus de la zone de canal du transistor MOS s'étendant entre la zone de source ou de
drain 24 et la zone de silicium 28.
La zone de silicium 28, qui constitue la plaque de condensateur, est séparée du substrat de silicium par la mince couche de silice 12. La zone de silicium 28 sert en outre à l'obentention de l'autre région
d'électrode principale du transistor MOS. En fonctionne-
ment, il est appliqué à la zone de silicium 28 une
tension positive élevée, qui fait qu'une couche d'in-
version est induite dans la surface de silicium se si-
tuant au-dessous de la zone 28. La couche d'inversion est de même type de conductivité que la zone 24 et fera donc fonction d'une des régions d'électrode principale du
transistor MOS.
Le même procédé peut être utilisé pour la fabrication d'un grand nombre de transistors MOS, comme
expliqué ci-après à l'aide de l'exemple suivant.
La figure 13 représente une étape de fabrica-
tion dans laquelle le substrat semiconducteur 40 de
* type p est directement muni d'une couche de silicium 42.
On constate que la couche de silice 12 du procédé pré-
cédemment décrit est omis dans ce cas, du fait qu'il n'est pas nécessaire ici de former un condensateur. Pour autant que la couche 42 est déposée sur de l'oxyde (ce
qui n'est pas représenté sur la figure), le silicium pré-
sente une structure polycristalline, alors que, là o la couche 42 est formée directement sur le substrat monocristallin 42, la structure de la couche 42 peut également être monocristallineo Ensuite, on dépose une couche de nitrure de silicium 44 sur la couche de silicium. La figure 14 représente l'étape de fabrication dans laquelle des ouvertures 46 sont pratiquées dans la couche de nitrure de silicium 44, ouvertures dont les dimensions et les 8carts peuvent être égaux. Après cela,
une impureté de type n est diffus6e ou implant6e à tra-
vers les ouvertures 46 pour la formation de zones semi-
conductrices n+ 48 dans le substrat 40 et de-zones de si-
licium 50 dopées n dans la couche de silicium 42.
Comme le-montre la figure 15, on procède en-
suite à la formation d'une couche dîoxyde 52 dans les ouvertures 46. Ensuite, on élimine des parties alternantes de la couche de nitrure de silicium 44, comme représenté sur la figure 16, de sorte que la couche de silicium 42
vient se trouver à découvert là oh le nitrure de sili-
cium a ét6 élimine. Comme le montre la figure 17, la couche de silicium 42 est ensuite éliminée par attaque chimique sur toute sa profondeur, dans les r4gions qui
ne sont pas masquées par la couche de nitrure de sili-
cium 44
Après l'attaque chimique de la couche de sili-
cium 42, on procède à l'implantation ou à la diffusion d'un dopant de type p pour la formation des zones p+ 54, comme représent4 sur la figure 183 Lors de la diffusion,
on forme de l'oxyde sur les faces de la couche de sili-
cium 42 qui ont 6té mises à découvert ainsi que sur la
surface des zones p+ 54, de sorte qu'on obtient une con-
tinuation de la couche de silice 52.
Les deux êtapes de fabrication suivantes sont représentées sur la figure 19. On procède d'abord à l'élimination de la couche de nitrure de silicium restante
44 et ensuite à l'attaque chimique de la couche de sili-
cium 42, attaque chimique qui s'opère aux endroits o la
couche de nitrure de silicium 44 -vient d'être éliminée.
La couche de silicium 42 est éliminée sur toute sa pro-
fondeur, jusqu'à la surface du substrat 40.
La structure est maintenant prête à la forma-
tion de la couche d'oxyde de grille 56, qui peut être
réalisée par croissance thermique sur la surface du sub-
strat 40 qui a été mise à découvert, ce qui est repré-
senté sur la figure 20. Lors de la formation de l'oxyde de grille 56 sur le substrat 40, il se forme également de l'oxyde sur les faces de la couche de silicium 42 qui ont été mises à découvert, faces sur lesquelles l'oxyde se joint à la couche d'oxyde épaisse 52 de façon à former ainsi une couche d'oxyde protectrice continue sur laquelle on peut déposer une électrode de grille 58 constituée par du silicium polycristallin ou un autre
matériau approprié.
Chaque transistor MOS comporte deux zonessemi-
conductrices n+ 48, séparées par un canal situé au-
dessous de l'oxyde de grille 56 et de l'électrode de
grille 58. Lorsque le transistor est inséré dans un cir-
cuit, l'une des zones n+, par exemple la zone 48a sur les agures 20 et 21, peut servir de zone de drain alors
que l'autre zone n+ 48b peut servir de zone de source.
Chaque transistor est séparé d'un transistor voisin par
les zones semiconductrices p+ 54.
Comme variante, deux transistors juxtaposés peuvent avoir en commun une zone de source 48b entre deux zones de drain 42a, conjointement avec l'électrode de source correspondante 42b en silicium entre deux électrodes de drain 42a en silicium, comme représenté par la vue de dessus de la figure 22. Cans ce cas., les zones d'interruption de canal p+ 54 se situent à côté des deux zones de drain extérieures 48a, et chaque zone d'interruption de canal p+ limite une parie de transistors MOS. t5
Claims (12)
1. -Procédé pour la fabrication d'un circuit inté-
gré muni d'un certain nombre de transistors MOS, proc6d6 comportant les étapes suivantes: a. la formation, par dépôt de siliciumdlune première couche de silicium sur un substrat de premier type de conductivité;
b. le dépôt, sur ladite première couche de sili-
cium, d'une couche de masquage servant de masquage contre l'oxydation;. c. le modelage de ladite couche de masquage, tel qu'il soit formé dans cette couche un certain nombre d'ouvertures espacées qui alternent avec les parties de couche de masquage; d. l'introduction, à travers lesdites ouvertures, d'impuretés de second type de conductivité opposé au premier pour l'augmentation de la conductivité de ladite couche de silicium dans les zones situées au-dessus desdites ouvertures, ainsi que pour la formation de zones superficielles espacées de second type de conductivité dans ledit substrat; e.. l'oxydation locale de ladite couche de silicium dans les zones qui ne sont pas recouvertes de ladite couche de masquage; f.- l'élimination, par une attaque chimique sélective, de plusieurs desdites parties de couche de masquage et des parties de couche de silicium se situant au-dessous de celles-ci pour la formation de gorges dans ladite couche de silicium;
g. l'introduction, à travers lesdites gorges, d'im-
puret6s de premier type de conductivité pour l'obtention de zones d'interruption de canal dans la surface dudit substrat;
h. l'oxydation des faces non recouvertes de la-
dite couche de silicium;
i. l'élimination, par une attaque chimique sélec-
tive, des parties restantes de la couche de masquage et des parties de couche de silicium se situant au-dessous
de celles-ci, pour l'obtention d'autres gorges dans la-
dite couche de silicium, la surface dudit substrat étant mise à découvert à coté d'une zone superficielle ou entre une paire de zones superficielles de second type de conductivité; j. la formation d'une couche isolante continue sur la surface de substrat mise à découvert au cours de l'étape (i) ainsi que sur les faces non recouvertes de ladite couche de silicium; k. la formation d'une seconde couche conductrice par exemple une seconde couche de silicium, sur ladite
couche isolante continue.
2. Procédé selon la revendication 1, caractérisé en ce que les ouvertures pratiquées dans ladite couche
-20 de masquage ont à peu près la même largeur.
3. Procédé selon la revendication 1, caractérisé en ce que les ouvertures pratiquées dans ladite couche de masquage ont des dimensions différentes, une ouverture
plus étroite étant alternée avec une ouverture plus large.
4. Procédé selon la revendication 1., caractérisé en ce qu'au cours de l'étape (g), il est formé des zones d'interruption de canal simples qui sont alternées avec
des zones superficielles simples de second type de con-
ductivité.
5. Procédé selon la revendication 1, caractérisé en ce qu'au cours de l'étape (g), il est formé des zones d'interruption de canal simples qui enferment des paires
de zones superficielles de second type de conductivité.
6. Procédé selon la revendication 1, caractérisé en ce que l'étape (a) est précédée dtune étape au cours de laquelle il est formé sur la surface du substrat une mince couche isolante présentant une configuration d'ouvertures.
7. Procédé selon la revendication 1, caract6risé en ce qu'au cours de l'6tape (a), la couche de silicium
est form6e directement sur le substrat.
8. Proc6dé selon la revendication 1, caractérisé en ce que ladite couche de masquage est en nitrure de silicium.
9. Procédé selon la revendication 1, caractérisé en ce que ledit substrat est en silicium et en ce que la couche isolante continue form6e au cours de l'étape de
fabrication (j) est en silice.
10. Procédé pour la fabrication d'un circuit int6-
gré muni de cellules de m6moire form6es par un seul con-
densateur et un seul transistor MOS, procédé comportant les étapes suivantes: a. la formation d'une première couche isolante mince sur un substrat de premier type de conductivité; b. la formation d'ouvertures dans ladite première couche isolante; c. le dépôt d'une première couche de silicium sur ladite couche isolante et dans lesdites ouvertures pratiquées dans cette couche isolante;
d. le dépôt, sur ladite première couche de sili-
cium, d'une couche de masquage constituée par un
matériau différent de celui de ladite première couche iso-
lante et servant de masque contre la formation d'oxyde; e. la formation, dans ladite couche de masquage, d'une première série d'ouvertures dont les dimensions sont inférieure à celles des ouvertures pratiquées dans ladite première couche isolante et qui sont alignées
par rapport à celles-ci ainsi que la formation, dans la-
dite couche de masquage, d'une seconde série d'ouver-
tures qui sont décal6es par rapport aux ouvertures pra-
tiqu6es dans ladite première couche isolante;
f. l'introduction, à travers les ouvertures pra-
tiquées tant dans ladite couche isolante que dans ladite
couche de masquage, d'impuretés de second type de conduc-
tivité opposé au premier pour la formation dans ladite couche de silicium de zones espacées de conductivité supérieure ainsi que pour la formation dans ledit substrat, au-dessous de ladite première série d'ouvertures, un certain nombre de zones de second type de conductivité, chacune de ces dernières zones formant une zone de source ou de drain, et lesdites couches isolantes et
lesdites couches de masquage évitant que lesdites impure-
tés ne soient déposées dans les zones sous-jacentes; lu g. l'oxydation locale de ladite première couche de silicium de façon à former dans des parties de ladite couche de silicium qui ne sont pas recouvertes de ladite couche de masquage, une couche de silice présentant des parties qui sont alignées par rapport auxdites zones de source ou de drain; _ h. l'élimination du matériau de ladite couche de masquage dans des régions qui ne sont limitrophes que d'un seul c8té de chacune desdites parties de couche de silice, telle que seules des parties sélectées de ladite première couche de silicium soient mises à découvert et
que le reste de ladite couche de masquage continue à re-
çouvrir des régions de ladite couche de silicium du côté opposé desdites parties de couche de silice; i. l'attaque chimique de ladite première couche de silicium, telle que seules les parties découvertes soient éliminées et que des gorges soient formées à l'endroit de ces parties; j. l'introduction, à travers lesdites gorges,
d'impuretés de premier type de conductivité-dans la pre-
mière couche de silicium dudit substrat, pour l'obtention de zones d'interruption de canal à côté desdites zones de source ou de drain; k. la formation d'une couche de silice sur les parties de ladite-première couche de silicium qui ont été mises à découvert; 1. l'élimination du reste de ladite couche de masquage pour la mise à découvert de parties de ladite première couche de silicium qui ne sont pas recouvertes de silice; m. l'attaque chimique de ladite première couche de silicium pour l'élimination de parties de celle-ci qui ne sont pas recouvertes de silice, de sorte qu'il est formé une configuration d'éléments dont un premier élément de silicium est en contact avec chaque zone de source ou de drain pour servir de ligne de bits et dont un second élément de silicium est séparé dudit premier élément de silicium et isolé dudit substrat par ladite première couche isolante tout en formant une plaque de condensateur de l'élément de mémoire; n. l'élimination des parties découvertes de la
première couche isolante entre lesdits éléments de sili-
cium; o. la formation d'une seconde couche isolante mince sur les surfaces découvertes desdits éléments de silicium et du substrat; p. la formation d'une configuration de lignes d'un matériau conducteur, par exemple à partir d'une seconde couche de silicium, sur ladite seconde couche isolante mince et ladite couche de silice, configuration croisant
ladite configuration d'éléments de silicium, chacune des-
dites lignes servant d'électrode de grille et de ligne de
mots.
11. Procédé selon la revendication 10, caractérisé
en ce que les ouvertures dans ladite première couche iso-
lante qui sont formées au cours de l'étape (b), ont une
largeur inférieure à la distance entre lesdites ouvertures.
12. Procédé selon la revendication 11, caractérisé en ce que la largeur de la première série d'ouvertures pratiquées dans ladite couche de masquage au cours de l'étape (e) est inférieure à la moitié de la largeur des
ouvertures pratiquées dans ladite première couche iso-
lante.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/160,668 US4317690A (en) | 1980-06-18 | 1980-06-18 | Self-aligned double polysilicon MOS fabrication |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2485261A1 true FR2485261A1 (fr) | 1981-12-24 |
| FR2485261B1 FR2485261B1 (fr) | 1983-12-09 |
Family
ID=22577888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8111828A Granted FR2485261A1 (fr) | 1980-06-18 | 1981-06-16 | Fabrication mos auto-alignee |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4317690A (fr) |
| JP (1) | JPS5834950B2 (fr) |
| AU (1) | AU539214B2 (fr) |
| CA (1) | CA1157964A (fr) |
| DE (1) | DE3123610A1 (fr) |
| FR (1) | FR2485261A1 (fr) |
| GB (1) | GB2078443B (fr) |
| NL (1) | NL8102879A (fr) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4359817A (en) * | 1981-05-28 | 1982-11-23 | General Motors Corporation | Method for making late programmable read-only memory devices |
| US4358889A (en) * | 1981-05-28 | 1982-11-16 | General Motors Corporation | Process for making a late programming enhanced contact ROM |
| US4887135A (en) * | 1982-02-09 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Dual level polysilicon single transistor-capacitor memory array |
| DE3274699D1 (en) * | 1982-09-20 | 1987-01-22 | Itt Ind Gmbh Deutsche | Method of making a monolithic integrated circuit with at least one bipolar planar transistor |
| US5923985A (en) * | 1987-01-05 | 1999-07-13 | Seiko Instruments Inc. | MOS field effect transistor and its manufacturing method |
| US4987099A (en) * | 1989-12-29 | 1991-01-22 | North American Philips Corp. | Method for selectively filling contacts or vias or various depths with CVD tungsten |
| US6675361B1 (en) * | 1993-12-27 | 2004-01-06 | Hyundai Electronics America | Method of constructing an integrated circuit comprising an embedded macro |
| US5671397A (en) | 1993-12-27 | 1997-09-23 | At&T Global Information Solutions Company | Sea-of-cells array of transistors |
| US5604141A (en) * | 1994-03-15 | 1997-02-18 | National Semiconductor Corporation | Method for forming virtual-ground flash EPROM array with reduced cell pitch in the X direction |
| JP4505349B2 (ja) * | 2005-02-28 | 2010-07-21 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| CN112048707B (zh) * | 2020-04-22 | 2022-08-12 | 北京航天控制仪器研究所 | 一种薄膜图形化夹具工装及其应用方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1549386A (fr) * | 1966-10-05 | 1968-12-13 | ||
| FR2334204A1 (fr) * | 1974-12-27 | 1977-07-01 | Tokyo Shibaura Electric Co | Procede de fabrication d'un dispositif semi-conducteur en logique a injection integree |
| FR2351502A1 (fr) * | 1976-05-14 | 1977-12-09 | Ibm | Procede de fabrication de transistors a effet de champ a porte en silicium polycristallin auto-alignee avec les regions source et drain ainsi qu'avec les regions d'isolation de champ encastrees |
| US4102733A (en) * | 1977-04-29 | 1978-07-25 | International Business Machines Corporation | Two and three mask process for IGFET fabrication |
| US4142926A (en) * | 1977-02-24 | 1979-03-06 | Intel Corporation | Self-aligning double polycrystalline silicon etching process |
| US4151021A (en) * | 1977-01-26 | 1979-04-24 | Texas Instruments Incorporated | Method of making a high density floating gate electrically programmable ROM |
| US4151019A (en) * | 1974-12-27 | 1979-04-24 | Tokyo Shibaura Electric Co., Ltd. | Method of manufacturing integrated injection logic semiconductor devices utilizing self-aligned double-diffusion techniques |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3841926A (en) * | 1973-01-02 | 1974-10-15 | Ibm | Integrated circuit fabrication process |
| JPS5193874A (en) * | 1975-02-15 | 1976-08-17 | Handotaisochino seizohoho | |
| US4075045A (en) * | 1976-02-09 | 1978-02-21 | International Business Machines Corporation | Method for fabricating FET one-device memory cells with two layers of polycrystalline silicon and fabrication of integrated circuits containing arrays of the memory cells charge storage capacitors utilizing five basic pattern deliberating steps |
| DE2639039A1 (de) * | 1976-08-30 | 1978-03-02 | Siemens Ag | Verfahren zur herstellung eines integrierten mos-bausteins mit schaltkreisen, insbesondere speicherzellen, in doppel-silizium-gate-technologie |
-
1980
- 1980-06-18 US US06/160,668 patent/US4317690A/en not_active Expired - Lifetime
-
1981
- 1981-06-11 CA CA000379593A patent/CA1157964A/fr not_active Expired
- 1981-06-13 DE DE19813123610 patent/DE3123610A1/de not_active Withdrawn
- 1981-06-15 GB GB8118371A patent/GB2078443B/en not_active Expired
- 1981-06-15 AU AU71832/81A patent/AU539214B2/en not_active Ceased
- 1981-06-15 JP JP56091010A patent/JPS5834950B2/ja not_active Expired
- 1981-06-16 NL NL8102879A patent/NL8102879A/nl not_active Application Discontinuation
- 1981-06-16 FR FR8111828A patent/FR2485261A1/fr active Granted
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1549386A (fr) * | 1966-10-05 | 1968-12-13 | ||
| FR2334204A1 (fr) * | 1974-12-27 | 1977-07-01 | Tokyo Shibaura Electric Co | Procede de fabrication d'un dispositif semi-conducteur en logique a injection integree |
| US4151019A (en) * | 1974-12-27 | 1979-04-24 | Tokyo Shibaura Electric Co., Ltd. | Method of manufacturing integrated injection logic semiconductor devices utilizing self-aligned double-diffusion techniques |
| FR2351502A1 (fr) * | 1976-05-14 | 1977-12-09 | Ibm | Procede de fabrication de transistors a effet de champ a porte en silicium polycristallin auto-alignee avec les regions source et drain ainsi qu'avec les regions d'isolation de champ encastrees |
| US4151021A (en) * | 1977-01-26 | 1979-04-24 | Texas Instruments Incorporated | Method of making a high density floating gate electrically programmable ROM |
| US4142926A (en) * | 1977-02-24 | 1979-03-06 | Intel Corporation | Self-aligning double polycrystalline silicon etching process |
| US4142926B1 (fr) * | 1977-02-24 | 1983-03-08 | ||
| US4102733A (en) * | 1977-04-29 | 1978-07-25 | International Business Machines Corporation | Two and three mask process for IGFET fabrication |
| FR2389233A1 (fr) * | 1977-04-29 | 1978-11-24 | Ibm | Procede de fabrication d'un transistor a effet de champ a porte isolee utilisant deux ou trois masques |
Also Published As
| Publication number | Publication date |
|---|---|
| NL8102879A (nl) | 1982-01-18 |
| AU7183281A (en) | 1981-12-24 |
| GB2078443B (en) | 1984-04-11 |
| US4317690A (en) | 1982-03-02 |
| GB2078443A (en) | 1982-01-06 |
| JPS5727053A (en) | 1982-02-13 |
| JPS5834950B2 (ja) | 1983-07-29 |
| CA1157964A (fr) | 1983-11-29 |
| FR2485261B1 (fr) | 1983-12-09 |
| AU539214B2 (en) | 1984-09-13 |
| DE3123610A1 (de) | 1982-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |