NL8102879A - Zelfuitrichtende mos-fabricage. - Google Patents

Description

• 'a 11 1- PHA 1047 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.

"Zelfuitrichtende MOS-fabricage".

De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een geïntegreerde schakeling met een aantal MOS—transistors, en in het bijzonder doch niet uitsluitend op een werkwijze voor het maken van een geïntegreerde schakeling met geheugencellen die gevormd worden 5 door een enkele condensator en een enkele MOS—transistor.

Bij de conventionele processen voor de fabricage van MOS-geheu-gens met enkelvoudige condensator en enkelvoudige MOS-transistor wordt gebruik gemaakt van verschillende fotolithografische maskeerstappen met kritische uitrichtingstoleranties, waardoor de werkzame zone van de cel 10 sterk wordt verkleind en de realiseerbare celdichtheid wordt beperkt.

Daarom is er een grote behoefte aan een proces dat het aantal maskeerstappen waarvoor uitrichting kritiek is sterk terugbrengt.

In het proces volgens deze uitvinding wordt een geheugencel-structuur van het hierboven beschreven type gerealiseerd zonder dat er 15 enige kritische uitrichtingsstappen nodig zijn. De resulterende geheu-gencelstructuur gebruikt het geheugenceloppervlak doelmatiger, zodat er een geheugen met grotere dichtheid wordt verkregen.

Volgens een eerste aspect van de uitvinding omvat een werkwijze ter vervaardiging van een geïntegreerde schakeling met een aantal MOS-20 transistoren de volgende stappen: a. het door depositie van silicium aanbrengen van een eerste laag silicium op een substraat van een eerste geleidingstype; b. het op genoemde eerste siliciumlaag neerslaan van een maskerende laag die als maskering tegen oxydatie dient; 25 c. het zodanig modelleren van genoemde maskerende laag dat daarin een aantal op afstanden van elkaar gelegen openingen wordt gevormd, die met maskerende laagdelen afwisselen; d. het inbrengen van verontreinigingen van een tweede geleidingstype, dat tegengesteld is aan het eerste geleidingstype, via genoemde openingen, 30 ter vergroting van het geleidingsvermogen van genoemde siliciumlaag in de zones onder genoemde openingen en eveneens voor het maken van op afstanden van elkaar gelegen oppervlaktezones van het tweede geleidingstype in genoemd substraat; 81 02 8 7 9 PHA 1047 2 e. het plaatselijk oxyderen van genoemde.siliciumlaag in de zones die niet zijn afgedekt door genoemde maskerende laag; f. het verwijderen van een aantal van genoemde maskerende laagdelen en onderliggende siliciumlaagdelen door selectief etsen voor het maken 5 van groeven in genoemde siliciumlaag; g. het inbrengen van verontreinigingen van het eerste geleidingstype via genoemde groeven ter verkrijging van kanaalstopperzones in het oppervlak van genoemd substraat; h. het oxyderen van de onbedekte zijden van genoemde siliciumlaag; 10 i. het verwijderen van de resterende delen van de maskerende laag en de daaronder liggende siliciumlaagdelen door selectief etsen, ter verkrijging van verdere groeven in genoemde siliciumlaag, waarbij het oppervlak van genoemd substraat wordt blootgelegd . naast een oppervlaktezone of tussen een paar oppervlaktezones van het tweede ge- 15 leidingstype; j. het vormen van een continue isolerende laag op het in stap (i) blootgelegde substraatoppervlak en eveneens op de onbedekte zijden van genoemde siliciumlaag; k. het vormen van een tweede geleidende laag bijvoorbeeld een tweede si- 20 liciumlaag op genoemde continue isolerende laag.

Volgens een tweede aspect van de uitvinding omvat een werkwijze ter vervaardiging van een geïntegreerde schakeling met geheugencellen gevormd door een enkele condensator met bijbehorende MOS-transistor de volgende stappen: 25 a. het aanbrengen van een dunne eerste isolerende laag op een substraat van het eerste type geleidingsvermogen; b. Het maken van openingen in genoemde eerste isolerende laag; c. het neerslaan van een eerste laag silicium op genoemde isolerende laag en in de genoemde openingen in deze isolerende laag; 30 d. het neerslaan op genoemde eerste siliciumlaag van een maskerende laag omvattende een materiaal dat verschillend is van dat van genoemde eerste isolerende laag en die als maskering tegen oxydevorming dient; e. het maken van een eerste reeks openingen in genoemde maskerende laag, die kleiner van afmetingen zijn dan de openingen in genoemde eerste 35 isolerende laag en die ten opzichte daarvan zijn uitgericht en het maken van een tweede reeks openingen in genoemde maskerende laag die zijn verschoven ten opzichte van de openingen in genoemde eerste isolerende laag; 81 02 8 79 PHA 1047 3

V

f. het inbrengen van verontreinigingen van het tweede geleidingstype, tegengesteld aan het eerste geleidingstype, via de openingen in zowel de genoemde isolerende laag als in genoemde maskerende laag, voor het vormen van op afstanden van elkaar gelegen zones met groter geleidings- 5 vermogen in genoemde siliciumlaag en om in genoemd substraat onder genoemde eerste reeks openingen een aantal zones van het tweede type ge-leidingsvermogen te vormen, waarbij elk van deze laatste zones een aan- of afvoerzone vormt en genoemde isolerende en maskerende lagen verhinderen dat genoemde verontreinigingen worden neergeslagen in de 10 zones daaronder; g. het plaatselijk oxyderen van genoemde eerste siliciumlaag waarbij in delen van genoemde siliciumlaag die niet door genoemde maskerende laag worden afgedekt een laag siliciumoxyde te vormen, die delen bezit die zijn uitgericht t.o.v. genoemde aan- of afvoerzones; 15 h. het verwijderen van materiaal van genoemde maskerende laag in gebieden die slechts aan een kant van elk van genoemde siliciumoxydelaagdelen grenzen, waardoor alleen geselecteerde delen van genoemde eerste siliciumlaag worden blootgelegd en het restant van genoemde maskerende laag nog gebieden van genoemde polysiliciumlaag blijft afdekken aan 20 de tegenoverliggende zijde van genoemde siliciumoxydelaagdelen; i. het etsen van genoemde eerste siliciumlaag, zodanig dat alleen de blootliggende delen worden verwijderd, en ter plaatse groeven worden gevormd; j. het inbrengen van verontreinigingen van het eerste geleidingstype via 25 genoemde groeven in de eerste siliciumlaag in het substraat, ter verkrijging van kanaalstopperzones naast genoemde aan- of afvoerzones; k. het vormen van een laag siliciumoxyde op de blootliggende delen van genoemde eerste siliciumlaag; l. het verwijderen van het restant van genoemde maskerende laag cm delen 30 van genoemde eerste siliciumlaag bloot te leggen die niet door siliciumoxyde zijn afgedékt; m. het etsen van genoemde eerste siliciumlaag ter verwijdering -van delen daarvan die niet door siliciumoxyde zijn afgedekt, waardoor een patroon van elementen wordt gevormd waarbij een eerste siliciumelement in con- 35 tact is met elke aan- of afvoerzone om als bit-lijn te dienen en een tweede siliciumelement door genoemde eerste isolerende laag is gescheiden van genoemd eerste siliciumelement en geïsoleerd van genoemd substraat en een condensatorplaat van het géheugenelement vormt; 81 02 8 7 9

L

PHA 1047 4 n. het verwijderen van de vrijliggende delen van de eerste isolatielaag tussen genoemde polysiliciumelementen; o. het vormen van een tweede dunne isolerende laag op de vrijliggende oppervlakken van genoemde siliciumelementen en het substraat; 5 p. het vormen van een patroon van lijnen van een geleidend materiaal, bijvoorbeeld van een tweede siliciumlaag op genoemde tweede dunne isolerende laag en op genoemde siliciumoxydelaag, welk patroon genoemd patroon van siliciumelementen kruist, waarbij elk van de genoemde lijnen dient als poort-elektrode en woordlijn.

10 De uitvinding zal nader worden toegelicht aan de hand van enke le uitvoeringsvoorbeelden en de bijbehorende schematische tekening, waarin

Figuren 1 t/m 11 doorsneden tonen van een geheugencel met enkelvoudige condensator en enkelvoudige MDS-transistor in diverse stadia van 15 een fabricageproces overeenkomstig de onderhavige uitvinding;

Figuur 12 een bovenaanzicht van de geheugencel geeft;

Figuren 13 t/m 20 doorsneden tonen van een paar MOS-transistors in diverse stadia van een fabricageproces overeenkomstig de onderhavige uitvinding; 20 Figuur 21 een bovenaanzicht van deze inrichting geeft;

Figuur 22 een bovenaanzicht weergeeft van een andere configuratie van twee naast elkaar aangebrachte MOS—transistors.

De fabricage van een geheugencelstructuur volgens de uitvinding begint met het maken van een halfgeleidersubstraat. Als voorbeeld zal er 25 een siliciumsubstraat worden beschreven en hieraan zal een dotering van het eerste geleidingstype worden toegevoegd, bijvoorbeeld van het P-type. Het substraat staat in figuur 1 afgebeeld als een substraat 10 met P-geleidingstype.

De voor de vorming van de actieve gebieden en de veldgebieden 30 vereiste stappen, worden wel beschreven, maar niet in de tekening afgebeeld. De eerste stap omvat het aangroeien van een dunne laag silicium-oxyde op siliciumsubstraat 10 en vervolgens het neerslaan van een laag siliciumnitride op het oxyde, waarbij de twee lagen samen een dikte van circa 0.12^,um hebben. Vervolgens wordt er een eerste masker gebruikt voor 35 het wegetsen van stroken uit de nitridelaag, zodat er strookvormige vensters overblijven met op de bodem onafgedekte oxyde.

Hierna vindt er een ionenimplantati§Y§nrin het siliciumsubstraat-oppervlak ter plaatse van de vensters een doteringsverontreiniging af te 81 0 2 8 7 9 PHA 1047 5 zetten van hetzelfde type als zich reeds in het substraat bevindt, in dit geval een P-type verontreiniging. Deze stap staat bekend als veldimplan-tatie en leidt tot zwaar gedoteerde P-type stroken die de afzonderlijke actieve zones van elkaar isoleren.

5 Na de veldimplantatie, wordt het silicium plaatselijk geoxydeerd in de vensters in de siliciumnitridestroken, zodat er een patroon van gedeeltelijk verzonken siliciumoxyde met aanzienlijke dikte wordt verkregen. Dit patroon strekt zich enerzijds uit in de P+ veldimplantatiezones op enige afstand onder het niveau van het substraatoppervlak en anderzijds 10 eveneens op enige afstand boven het niveau van het substraatoppervlak.

Dit s iliciumoxydepatroon staat bekend als het veld of als veld-oxyde. De gebieden tussen het veldoxyde en de veldimplantatie worden actieve gebieden genoemd en zijn van elkaar gescheiden door de gecombineerde veldimplantatie en veldoxydezones.

15 Het siliciumnitride en het zich daaronder bevindende silicium oxyde kunnen dan worden verwijderd, zodat het silicium in de actieve gebieden vrijkomt. Dit is het in figuur 1 getoonde stadium, welke figuur een dwarsdoorsnede geeft over de lengte van een van de actieve gebieden.

De actieve gebieden van het halfgeleidersubstraat 10 worden nu 20 voorzien van een eerste dunne isolatielaag 12. De isolatielaag 12 kan een dunne oxydelaag omvatten die thermisch op het siliciumoppervlak wordt aangegroeid door het siliciumsubstraat 10 lang genoeg op een hoge temperatuur van circa 1000°C te verwarmen om een laagje siliciumoxyde te produceren met een dikte van enkele honderden Angstrom.

25 Nadat de siliciumdioxydelaag 12 is gevormd, wordt er fotolitho- grafisch een eerste masker (niet afgebeeld) aangebracht en met behulp van dit masker wordt siliciumdioxydelaag 12 selectief geëtst ter verkrijging van openingen 14 van ongeveer gelijke grootte,zoals in figuur 2 wordt getoond.

30 Zoals figuur 3 toont wordt er vervolgens een laag 16 van silici um, neergeslagen. De laag 16, die zich grotendeels over siliciumoxyde van het veldoxyde en de laag 12 uitstrekt, zal althans grotendeels uit poly-kristallijn silicium, vaak polysilicium genoemd, bestaan, en derhalve verder met polysiliciumlaag 16 worden aangeduid. Ter plaatse van de vensters 35 14, waar de laag 16 direct op het monokristallijne substraat 10 wordt aangebracht kan het silicium van de laag 16 een monokristallijne structuur vertonen. De polysiliciumlaag 16 kan worden gevormd door chemische op-damping tot eendikte van 0.1 a 0.5^um. Verder toont figuur 3 een laag 18 8102879 PHA 1047 6 van oxydatiewerend materiaal, zoals siliciumnitride, dat op de polysili-ciumlaag 16 wordt neergeslagen. De siliciumnitridelaag 18 kan een dikte van 0.05 a 0.1 ^um hebben en door chemische opdamping worden gevormd.

Nadat siliciumnitridelaag 18 is neergeslagen, wordt er een foto-5 lithografische masker (niet afgebeeld) op laag 18 aangebracht en wordt laag 18 selectief geëtst ter verkrijging van twee stellen openingen 20 en 22 met verschillende afmetingen, zoals in figuur 4 is getoond. De openingen 20 en 22 bepalen de buitenste limieten van de celcondensator- en transistors tructuur .

10 De openingen 20 zijn kleiner dan openingen 22 en ook kleiner dan openingen 14 in de siliciumdioxydelaag 12. De resterende delen van siliciumnitridelaag 18 zijn in het algemeen over de randen van openingen 14 gecentreerd, maar de uitrichting is hier niet kritisch. Openingen 20 zijn in het algemeen kleiner dan de helft van openingen 14. De grotere opening-15 en 22 in siliciumnitridelaag 18 zijn kleiner dan de breedte van siliciumdioxydelaag 12 tussen de openingen 14 in siliciumdioxydelaag 12.

De volgende stap is nu de implantatie of diffusie van een verontreiniging van het tweede geleidingstype (figuur 5). In dit geval waarin het substraat van het P-type is wordt er een grote concentratie N-type 21 20 verontreininging, zoals 10 atomen/cc fosfor, in het oppervlak van de siliciumnitridelaag 18 aangebracht. De siliciumnitridelaag 18 vormt hierbij een masker tegen de dotering, ter afbakening van de zones waarin de N-type verontreinigingsatomen worden neergeslagen. De verontreinigins-atomen worden via openingen 20 en 22 in de siliciumnitridelaag 18 neer-25 geslagen.

In de gebieden gedefinieerd door de kleinere openingen 20 gaan de N+ verontreinigingen door de polysiliciumlaag 16 en vormen een eerste N+ halfgeleiderzone 24 in het oppervlak van substraat 10, terwijl tegelijkertijd siliciumlaag 16 wordt omgezet in N-gedoteerde siliciumzones 26.

30 In de zones van openingen 22 worden de N+verontreinigingen neergeslagen in de polysiliciumlaag 16, waardoor laag 16 wordt veranderd in N-gedoteer-de polysiliciumzones 28, maar de N+ verontreiningen worden door siliciumdioxydelaag 12 verhinderd binnen te dringen in het siliciumsubstraat 10.

De N+ halfgeleiderzone 24 zal een aan- of afvoerzone van de MOS-transis-35 tor vormen, het siliciumgebied 26 een bitlijn en polysiliciumzone 28 zal een condensatorveldplaat vormen in de voltooide inrichting.

In de volgende stap (figuur 6) wordt de polysiliciumlaag 16 plaatselijk geoxydeerd door verwarming tot 850°C in een oxyderende atmos- 81 02 8 7 9 PHA 1047 7 feer. Tijdens deze bewerking vormt de siliciumnitridelaag 18 een oxydatie-barrière, zodat er alleen in en op het vrijliggende oppervlak van polysiliciumlaag 16 een oxydelaag 30 wordt gevormd. De plaatselijk aangebrachte oxydelaag 30 ligt onder en boven het oppervlakteniveau van de zones 5 van polysiliciumlaag 16 die door siliciumnitridelaag 18 worden afgedekt.

De plaatselijke oxydelaag 30 is automatisch uitgericht ten opzichte van de maskerende laag siliciumnitride 18 en heeft een gedeelte 30a dat is uitgericht ten opzichte van de eerste N+ halfgeleiderzone 24 en een breder gedeelte 30b dat boven de siliciumoxydelaag 12 en de N-gedoteerde po-10 lysiliciumzone 28 ligt. Gedurende de tijd dat het substraat 10 voor vorming van de plaatselijke oxydelaag 30 wordt verwarmd, diffundeert de N+ halfgeleiderzone 24 dieper in het siliciumsubstraat 10.

In de volgende stap (figuur 7) worden delen van siliciumnitridelaag 18 verwijderd, uitsluitend aan een zijde naast het kleinere gedeelte 15 30a van de plaatselijke oxydelaag 13, welk gedeelte boven de N+ halfgeleiderzone 24 ligt. De selectieve verwijdering van de siliciumnitridelaag kan tot stand worden gebracht met behulp van een fotoresist-etsmasker, waarbij het siliciumnitride met behulp van warm fosforzuur via de gaten in het etsmasker wordt geëtst.

20 De volgende stap (figuur 8) omvat het verwijderen van de bloot liggende delen van de siliciumlaag 16, tot aan het oppervlak van substraat 10. Een geschikt etsmiddel hiervoor is bijv. een oplossing van kaliumhydroxyde (KOH).

Nadat het silicium van de laag 16 is verwijderd, kunnen er nog 25 kleine delen van de dunne siliciumoxydelaag 12 in de lege ruimtes in de polysiliciumlaag blijven zitten. Deze dunne siliciumoxydelaagdelen kunnen worden verwijderd met fluorwaterstof, zonder dat er veel van de dikkere plaatselijke oxydelaag 30 wordt verwijderd.

Figuur 9 toont de volgende stap, waarin een tweede verontreini-30 gingsdotering plaatsvindt, ditmaal een P+ depositie om P+ halfgeleider-zones 32 in het oppervlak van substraat 10 te maken. De P+ halfgeleider-zones 32 kunnen worden gevormd door ionenimplantatie of diffusie van een sterke concentratie boriumatomen. De boriumatomen voor de Pf depositie gaan door de lege delen in de siliciumlaag 16, maar worden overal elders 35 tegengehouden door de plaatselijke oxydelaag 30 en de siliciumnitridelaag 18. De P+ boriumatanen van het eerste geleidingstype worden naast de N+ halfgeleiderzone 24 van het tweede geleidingstype aangebracht voor de vorming van de P+ halfgeleiderzones 32.

81 0 2 8 7 9 PHA 1047 8

Na de depositie van de boriumatomen voor zones 32, worden ze door middel van diffusie bij hoge temperatuur dieper in het siliciumsub-straat 12 gebracht. Tijdens de thermische diffusie vindt er oxydevorming plaats op de P+ halfgeleiderzones 32 en op het polysiliciumoppervlak ter 5 plaatse van de groeven, zodat er een voortzetting van de plaatselijke oxydelaag 30 wordt verkregen.

De P+ halfgeleiderzones 32 zullen fungeren als kanaalstopper-zones voor de cellen. De P+ halfgeleiderzones 32 en de N+ halfgeleiderzones 24 overlappen elkaar iets.

10 In de volgende bewerkingsstap (figuur 10) wordt eerst de si- liciumnitridelaag 18 geëtst en vervolgens de siliciumlaag 16, die ha de verwijdering van siliciumnitridelaag 18 onbedekt is. Door dit etsen van de siliciumlaag 16 wordt het silicium tussen de twee N gedoteerde zones 26 en 28 van de siliciumlaag 16 verwijderd. Een dergelijke scheiding van 15 de siliciumlaag 16 in twee zones 26 en 28 leidt tot vorming van silicium-zone 26 als bit-lijn en siliciumzone 28 als condensatorveldplaat en aan-of afvoervormend element van de MOS-transistor. De N+ halfgeleiderzone 24, zal als af- resp. aanvoerzone van de MOS-transistor fungeren.

Nu hoeft alleen nog maar de poortelektrode van de MOS-transis-20 tor te worden gevormd. De stappen die hiervoor nodig zijn staan in figuur 11 afgebeeld en omvatten eerst de verwijdering van de resterende delen van siliciumdioxydelaag 12 bij de onbedekte zijden van de twee polysili-ciumzones 26 en 28 van het oppervlak van substraat 10, zoals in figuur 10 is getoond. Vervolgens wordt een dunne, als poortdielectricum dienende 25 oxydelaag 34 op het vrijgemaakte oppervlak van siliciumsubstraat 10 gevormd, evenals op de onbedekte zijden van de siliciumgebieden 26 en 28.

De als poortdielectricum dienende oxydelaag 34 kan 0.02-0.1^um dik zijn en thermisch worden aangegroeid. Nu heel de structuur met 0x7de is bedekt, kan er een tweede geleidende laag in het bijzonder een tweede polysili-30 ciumlaag worden neergeslagen op de oxydelagen 30 en 34 en in een lijnstructuur worden gemodelleerd, zodat er poortelektroden 36 worden gevormd in de vorm van stroken loodrecht op de bit-lijnen, of N-gedoteerde sili-ciumzones 26, zoals in figuur 12 is getoond. Elke poortelektrode 36 strekt zich uit over de poort-oxydelaag 34 boven de kanaalzone van de MOS-tran-35 sistor tussen de aan- of afvoerzone 24 en de polysiliciumzone 28.

Polysiliciumzone 28 die de condensatorveldplaat vormt is van siliciumsubstraat 10 gescheiden door de dunne siliciumoxydelaag 12. Polysiliciumzone 28 dient tevens ter verkrijging van het andere hoofdelektro- 81 02 8 79 PHA 1047 9 degebiecLvan de MOS-trans is tor. Tijdens bedrijf wordt aan polysilicium-zone 28 een hoge positieve spanning gelegd die tot gevolg heeft dat er een inversielaag in het siliciumoppervlak onder zone 28 wordt geïnduceerd. De inversielaag is van hetzelfde geleidingstype als zone 24 en zal dus 5 als een van de hoofdelektrodegebieden van de MOS-trans is tor fungeren.

Hetzelfde proces kan worden gebruikt voor het maken van een groot aantal MOS-transistors zoals aan de hand van het nu volgende voorbeeld zal worden beschreven.

In figuur 13 wordt getoond hoe een halfgeleidersubstraat 40 van 10 het P-type direct wordt voorzien van een siliciumlaag 42, waarbij men kan zien dat de siliciumdioxydelaag 12 van het eerder beschreven proces in dit geval wordt weggelaten, omdat in dit geval niet noodzakelijk is een condensator te vormen. Voor zover de laag 42 op oxyde wordt neergeslagen (in de figuren niet getekend) zal het silicium een polykristallij-15 ne structuur vertonen, terwijl daar weer de laag 42, direct op het mono-kristallijne substraat 42 wordt aangebracht, de structuur van de laag 42 ook monokristallijn kan zijn. Vervolgens wordt er een siliciumnitridelaag 44 op de siliciumlaag 42 neergeslagen.

In figuur 14 is aangegeven dat de siliciumnitridelaag 44 wordt 20 voorzien van qpeningen 46 waarvan afmetingen en onderlinge afstanden gelijk kunnen zijn. Nu wordt er een verontreiniging van het N-type via ope-ningen 46 gediffundeerd of geïmplanteerd voor het maken van N+ halfgelei-derzones 48 in het substraat 40 en N-gedoteerde siliciumzones 50 in de siliciumlaag 42.

25 Vervolgens wordt er in openingen 46 een oxydelaag 52 gevormd, zoals in figuur 15 is getoond. Daarna worden er afwisselend delen van si-liciuranitridelaag 44 verwijderd, zoals in figuur 16 getoond, zodat de siliciumlaag 42 bloot komt te liggen daar waar het siliciumnitride is verwijderd.

30 Zoals in figuur 17 getoond, wordt de siliciumlaag 42 nu over heel zijn diepte geëtst in de niet door siliciumnitridelaag 44 gemaskeerde gebieden.

Nadat de siliciumlaag 42 is geëtst wordt er een P-type dotering geïmplanteerd of gediffundeerd voor het maken van de P+ zones 54, zoals 35 in figuur 18 getoond. Tijdens de herdiffusie wordt er op de blootliggende zijden van de siliciumlaag 42 en op het oppervlak van de P+ zones 54 oxyde gevormd, zodat er een voortzetting van siliciumoxydelaag 52 tot stand wordt gebracht.

81 02 8 7 9 PHA 1047 10

De volgende twee stappen staan in figuur 19 afgebeeld. Eerst wordt de resterende siliciumnitridelaag 44 verwijderd en vervolgens wordt de siliciumlaag 42 geëtst op de plaatsen waar de siliciumnitridelaag 44 werd verwijderd. De siliciumlaag 42 wordt over heel zijn diepte geëtst 5 tot aan het oppervlak van het substraat 40.

De structuur is hu gereed voor de vorming van de poort-oxydelaag 56, die thermisch op het blootliggende oppervlak van substraat 40 kan worden gegroeid, zoals in figuur 20 is getoond. Tijdens de vorming van het poort-oxyde 56 op substraat 40 wordt tevens oxyde op de blootliggende zij-10 den van de siliciumlaag 42 gevormd, waar het overgaat in de dikke oxyde- laag 52 en zo een continue beschermende oxydelaag vormt, waarop een stuur- 58 elektrode van polysilicium of een ander geschikt materiaal kan worden neergeslagen.

Elke MOS-transistor bevat twee N+ halfgeleiderzones 48, geschei-15 den door een kanaal onder poort-oxyde 56 en poortelektrode 58. Een van de N+zones, bijvoorbeeld 48a in figuren 20 en 21, kan als afvoerzone (drain) dienen en de ander N+ zone 48b kan als toevoerzone (source) dienen wanneer de transistor in een circuit wordt opgenomen. Elke transistor is door de P+ halfgeleiderzones 54 gescheiden van een naburige transistor.

20 Alternatief kunnen twee naast elkaar gelegen transistors een ge meenschappelijke aanvoer-zone 48b tussen twee afvoer-zones 42a delen, met de bijbehorende silicium aanvoer-eléktrode 42b tussen twee silicium af-voer-elektroden 42a, zoals in het bovenaanzicht van figuur 22 wordt getoond. In dit geval liggen de P+kanaalstopperzones 54 naast de twee bui-25 tenste afvoerzones 48a en begrenst elke P+ kanaalstopperzone een paar MOS-transistors.

30 35 81 02 8 7 9

Claims (12)

1. Werkwijze voor het vervaardigen van een geïntegreerde schakeling met een aantal MOS-transistors, wélke werkwijze de volgende stappen omvat: a. het door depositie van silicium aanbrengen van een eerste laag silicium op een substraat van een eerste geleidingstype; 5 b. het op genoemde eerste siliciumlaag neerslaan van een maskerende laag die als maskering tegen oxydatie dient; c. het zodanig modelleren van genoemde maskerènde laag dat daarin een aantal pp afstanden van elkaar gelegen openingen wordt gevormd, die met maskerende laagdelen afwisselen; 10 d. het inbrengen van verontreinigingen van een tweede geleidingstype, dat tegengesteld is aan het eerste geleidingstype, via genoemde openingen, ter vergroting van het geleidingsvermogen van genoemde siliciumlaag in de zones onder genoemde openingen en eveneens voor het maken van op afstanden van elkaar gelegen oppervlaktezones van het tweede geleidings- 15 type in genoemd substraat; e. het plaatselijk oxyderen van genoemde siliciumlaag in de zones die niet zijn afgedékt door genoemde maskerende laag; f. het verwijderen van een aantal van genoemde maskerende laagdelen en onderliggende siliciumlaagdelen door selectief etsen voor het maken 20 van groeven in genoemde siliciumlaag; g. het inbrengen van verontreinigingen van het eerste geleidingstype via genoemde groeven ter verkrijging vah kanaalstopperzones in het oppervlak van genoemd substraat; h. het oxyderen van de onbedekte zijden van genoemde siliciumlaag; 25 i. het verwijderen van de resterende delen van de maskerende laag en de daaronder liggende siliciumlaagdelen door selectief etsen, ter verkrijging van verdere groeven in genoemde siliciumlaag, waarbij het oppervlak van genoemd substraat wordt blootgelegd naast een oppervlak-tezone of tussen een paar oppervlaktezones van het tweede geleidings- 30 type; j. het vormen van een continue isolerende laag op het in stap (i) blootgelegde substraatoppervlak en eveneens op de onbedekte zijden van genoemde siliciumlaag; k. het vormen van een tweede geleidende laag bijv. een tweede silicium- 35 laag op genoemde continue isolerende laag.

2. Werkwijze volgens conclusie 1, met het kenmerk dat de openingen in genoemde maskerende laag ongeveer gelijke breedten hebben.

3. Werkwijze volgens conclusie 1, met het kenmerk, dat de openingen 81 02 8 7 9 FHA 1047 12 in genoemde maskerende laag verschillende afmetingen hebben, waarbij een smallere opening wordt afgewisseld met een bredere opening.

4. Werkwijze volgens conclusie 1, met het kenmerk, dat in de in (g) genoemde stap enkelvoudige kanaalstopperzones worden gevormd die worden 5 afgewisseld met enkelvoudige oppervlaktezones van het tweede type gelei-dingsvermogen.

5. Werkwijze volgens conclusie 1, met het kenmerk, dat in de in stap (g) genoemde stap enkelvoudige kanaalstopperzones worden gevormd, die paren oppervlaktezones van het tweede geleidingstype insluiten.

6. Werkwijze volgens conclusie 1, met het kenmerk, dat stap (a) wordt voorafgegaan door een stap waarin een dunne isolerende laag wordt gevormd, met een patroon van openingen, op het oppervlak van het substraat.

7. Werkwijze volgens conclusie 1, met het kenmerk, dat de silicium- laag in stap (a) direct op het substraat wordt aangebracht.

8. Werkwijze volgens conclusie 1, met het kenmerk, dat genoemde mas kerende laag uit siliciumnitride bestaat.

9. Werkwijze volgens conclusie 1, met het kenmerk, dat genoemd sub straat is gemaakt van silicium en de in stap (j) genaakte continue isolerende laag van siliciumdioxyde is.

10. Werkwijze voor het maken van een geïntegreerde schakeling met geheugencellen die gevormd worden door een enkele condensator en een enkele MOS-transistor, welke werkwijze de volgende stappen omvat: a. het aanbrengen van een dunne eerste isolerende laag op een substraat van het eerste type geleidingsvermogen; 25 b. het maken van openingen in genoemde eerste isolerende laag; c. het neerslaan van een eerste laag silicium op genoemde isolerende laag en in de genoemde openingen in deze isolerende laag; d. het neerslaan op genoemde eerste siliciumlaag van een maskerende laag omvattende een materiaal dat verschillend is van dat van genoemde eers- 30 te isolerende laag en die als maskering tegen oxydevorming dient; e. het maken van een eerste reeks openingen in genoemde maskerende laag, die kleiner van afmetingen zijn dan de openingen in genoemde eerste isolerende laag en die ten opzichte daarvan zijn uitgericht en het maken van een tweede reeks openingen in genoemde maskerende laag die 35 zijn verschoven ten opzichte van de openingen in genoemde eerste isolerende laag; f. het inbrengen van verontreinigingen van het tweede geleidingstype, tegengesteld aan het eerste geleidingstype, via de openingen in zowel de 81 02 8 7 9 PHA 1047 13 genoemde isolerende laag als in genoemde maskerende laag, voor het vormen van op afstanden van elkaar gelegen zones met groter geleidingsver-mogen in genoemde siliciumlaag en om in genoemd substraat onder genoemde eerste reeks openingen een aantal zones van het tweede geleidingsver- 5 mogen te vormen, waarbij elk van deze laatste zones een aan-of afvoer-zone vormt en genoemde isolerende en maskerende lagen verhinderen dat genoemde verontreinigingen worden neergeslagen in de zones daaronder; g. het plaatselijk oxyderen van genoemde eerste siliciumlaag waarbij in delen van genoemde siliciumlaag die niet door genoemde maskerende laag 10 worden afgedekt een laag siliciumoxyde te vormen, die delen bezit die zijn uitgericht t.o.v. genoemde aan- of afvoerzones; h. het verwijderen van materiaal van genoemde maskerende laag in gebieden die slechts aan een kant van elk van genoemde s iliciumoxydelaagdelen grenzen, waardoor alleen geselecteerde delen van genoemde eerste sili- 15 ciumlaag worden blootgelegd en het restant van genoemde maskerende laag nog gebieden van genoemde polysiliciumlaag blijft afdekken aan de tegenoverliggende zijde van genoemde siliciumoxydelaagdelen; i. het etsen van genoemde eerste siliciumlaag, zodanig dat alleen de blootliggende delen worden Verwijderd, en ter plaatse groeven worden gevormd; 20 j. het inbrengen van verontreinigingen van het eerste geleidingstype via genoemde groeven in de eerste siliciumlaag in het substraat, ter verkrijging van kanaalstopperzones naast genoemde aan- of afvoerzones; k. het vormen van een laag siliciumoxyde op de blootliggende delen van genoemde eerste siliciumlaag; 1. het verwijderen van het restant van genoemde maskerende laag om delen van genoemde eerste siliciumlaag bloot te leggen die niet door sili-ciumoxyde zijn afgedekt; m. het etsen van genoemde eerste siliciumlaag ter verwijdering van delen daarvan die niet door siliciumoxyde zijn afgedekt, waardoor een patroon 30 van elementen wordt gevormd waarbij een eerste siliciumelement in contact is met elke aan- of afvoerzone cm als bit-lijn te dienen en een tweede siliciumelement door genoemde eerste isolerende laag is gescheiden van genoemd eerste siliciumelement en geïsoleerd van genoemd substraat en een condensatorplaat van het geheugenelement vormt; 35 n. het verwijderen van de vrijliggende delen van de eerste isolatielaag tussen genoemde polysiliciumelementen; o. het vormen van een tweede dunne isolerende laag op de vrijliggende oppervlakken van genoemde siliciumelementen en het substraat; 8102879 <L μ PHA 1047 14 // p. het vormen van een patroon van lijnen van een geleidend materiaal/ bijv. van een tweede siliciumlaag op genoemde tweede dunne isolerende laag en op genoemde siliciumoxydelaag, welk patroon genoemd patroon van siliciumelementen kruist, waarbij elk van de genoemde 5 lijnen dient als poort-elektrode en woordlijn.

11. Werkwijze volgens conclusie 10, met het kenmerk, dat de opening-en in genoemde eerste isolerende laag die in stap (b) worden gevormd smaller zijn dan de onderlinge afstand tussen genoemde openingen.

12. Werkwijze volgens conclusie 11, met het kenmerk, dat de breedte 10 van de eerste reeks openingen in genoemde maskerende laag die in stap (e) wordt gevormd kleiner is dan de helft van de breedte van de openingen in genoemde eerste isolerende laag. 15 20 25 30 35 81 02 8 7 9