JPH02205073A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＣＭＯ８やＮＭＯＳトランジスタなどの半導体
集積回路装置に関し、特にメモリ装置に利用するのに適
する半導体集積回路装置に関するものである。

（従来の技術） 一般のＭＯ８型半導体集積回路装置は、フィールド酸化
膜によって素子分離を行ない、ソース領域とドレイン領
域はゲート電極をマスクにしてセルファライン法により
不純物が基板側ｑ導入されて形成されている。ソース領
域とドレイン領域のコンタクトはトランジスタ１個につ
いて１個又は２個が必要であるため、コンタクトマージ
ンや配線ピッチによって高集積化が妨げられる欠点があ
る。

そこで、その問題を解決するために、プレーナセル構造
と称される半導体集積回路装置が提案されている（特開
昭６１−２８８４６４号公報、特開昭６３−９６９５３
号公報などを参照）。

プレーナセル構造では、複数のＭＯＳトランジスタのソ
ース領域のための連続した拡散領域と、複数のＭＯＳト
ランジスタのドレイン領域のための連続した拡散領域と
が互いに平行に基板に形成され、基板上には絶縁膜を介
して両拡散領域に交差するゲート電極が形成される。プ
レーナセル構造では、素子分離用にフィールド酸化膜を
設ける必要がなく、また、ソース領域とドレイン領域が
複数個のトランジスタで共有されるので、そのコンタク
トも数個または数十個のトランジスタに１個の割りです
み、高集積化を図る上で好都合である。

（発明が解決しようとする課題） プレーナセル構造では、隣接するトランジスタ間の分離
が十分ではない。

本発明はプレーナセル構造において、高集積化の利点を
活かしながら、素子分離を十分なものにすることを目的
とするものである。

（課題を解決するための手段） 本発明では、複数のＭＯＳトランジスタについて連続し
たソース領域とドレイン領域を互いに平行に形成し、ゲ
ート電極を前記両拡散領域と絶縁して両拡散領域に交差
する方向に形成し、ソース領域、ドレイン領域及びゲー
ト電極領域以外の領域には分離用溝を形成する。

（作用） ソース領域とドレイン領域の間に形成された溝が素子分
離の機能を果たす。

（実施例） 第１図から第３図は一実施例を表わす。

第１図は平面図、第２図は第１図のＡ−Ａ　’線位置で
の断面図、第３回は第１図のＢ−Ｂ’線位置での断面図
である。ただし、第１図では眉間絶縁膜やメタル配線の
図示を省略しである。

第１図、第２図で、左側は周辺トランジスタ領域を表わ
し、右側はメモリトランジスタ領域を表わしている。

２はＰ型シリコン基板であり、周辺トランジスタ領域と
メモリトランジスタ領域の間、及び周辺トランジスタ間
を分離す条ために、フィールド酸化膜４とチャネルスト
ッパ層６が形成されている。

メモリトランジスタ領域について説明すると、ソース領
域とドレイン領域はそれぞれ複数個のメモリトランジス
タについて連続する互いに平行な帯状のＮ”拡散領域８
ｓ、８ｄとして形成されている。

基板２上にはゲート酸化膜１２又は膜厚が１０００〜３
０００人程度の厚い酸化膜１４を介して多結晶シリコン
層にてなるゲート電極（ワードラインー イン）１６が拡散領域８ｓ、８ｄの長手方向と直交して
交差する方向に形成されている。

拡散領域８ｇ、８ｄ及びゲート電極１６の領域を除いて
、基板２にはＦＩＩｔ□１０が形成されており、ゲート
電極１６の領域を除いて各拡散領域８ｓ。

８ｄの間は溝１０によって分離されている。溝１０の深
さは拡散領域８ｇ、８ｄの深さよりも深く、拡散領域８
ｓ、８ｄ間を完全に分離している。溝１０の底部にはチ
ャネルストッパとしてボロンなどのＰ型不純物１１が注
入されている。

拡散領域８ｓ、８ｄは順にソース領域８ｓ、ドレイン領
域８ｄ、ソース領域８ｓ、・・・・・・となる。

周辺トランジスタ領域について説明すると、Ｎ”拡散領
域によるソース領域１８ｓとドレイン領域１８ｄが形成
され１両拡散領域１８ｓ、１８ｄの間のチャネル領域上
にはゲート酸化膜１２を介して多結晶シリコン層のゲー
ト電極２４が形成されている。

基板２及びゲート電極１６．２４上にはＰＳＧ膜などの
眉間絶縁膜２６が形成され、眉間絶縁膜２６上にはメタ
ル配線が形成され、眉間絶縁膜２６のコンタクトホール
を介してメタル配線２８が拡散領域やゲート電極と接続
されてい″る。

メモリトランジスタ領域において、破線で囲まれた領域
３０は１個のメモリトランジスタを表わしている。各メ
モリトランジスタは、Ｒ（５Ｍコードを決めるためにイ
オン注入によってしきい値が設定されている。メモリト
ランジスタ３０のチャネル領域に例えばボロンを注入し
てしきい値を高めるか、注入しないでしきい値を低いま
まとしている。いま、メモリトランジスタ３０のワード
ライン１６が選択されて電圧が印加されたとき、そのメ
モリトランジスタ３ｏのしきい値が低いものであればド
レイン領域（ビットライン）８ｄからソース領域８ｓへ
電流が流れ、もし、しきい値が高いものであれば電流が
流れないので、ビットライン８ｄに接続されたセンス回
路によってＲＯＭの内容が読み出される。

次に、第４図（Ａ）から同図（Ｄ）により一実施例の製
造方法を説明する。

（Ａ）Ｐ型シリコン基板２に通常のプロセスによってチ
ャネルストッパ層６とフィールド酸化膜４を形成し、チ
ャネルドープ層５を形成する。

（Ｂ）メモリトランジスタ領域のソース領域及びドレイ
ン領域に開口をもつレジストパターン４０を写真製版と
エツチングにより形成し、リンまたは砒素などのＮ型不
純物を注入する。このときの注入条件は通常のＭＯＳト
ランジスタのソース領域及びドレイン領域形成用の条件
と同じであり、例えば不純物濃度は１０”−１０”／ｃ
ｍ３程度、注入エネルギーは３０〜２００ＫｅＶである
。これにより、拡散領域８ｓ、８ｄが形成される。

（Ｃ）レジストを除去した後、ゲート酸化を行なう。こ
のとき、拡散領域以外のシリコン基板上にはゲート酸化
膜１２が形成される。ゲート酸化膜１２の膜厚が１００
〜５００人程度のとき、拡散領域８ｓ、８ｄ上は酸化速
度が速められて（増速酸化）、膜厚が１０００〜３ＱＯ
Ｏ人程度の厚い酸化膜１４が形成される。

（Ｄ）次に、通常のプロセスと同様に多結晶シリコン層
を形成し、写真製版とエツチングによりパターン化を施
してゲート電極１６．２４を形成する。拡散領域８ｓ、
８ｄ上には厚い′□酸化膜１４が形成されているので、
ゲート電極１６と拡散領域８ｓ、８ｄの間は完全に絶縁
される。

その後は、第１図に示されるように、周辺トランジスタ
部に、リンまたは砒素などのＮ型不純物を注入して、拡
散領域１８ｓ、１８ｄを形成する。

このときの注入条件も通常のＭＯＳトランジスタのソー
ス領域及びドレイン領域形成用の条件と同じである。そ
して、注入ダメージを回復するために、熱処理と酸化を
行なう。このとき、拡散領域８ｓ、８ｄ、１８ｓ、１８
ｄとゲート電極１６゜２４は不純物が高濃度に導入され
ているため、増速酸化により膜厚が１０００〜３０００
人程度の厚い酸化膜が形成される。一方、メモリトラン
ジスタ領域の記号１０で示される領域（後で溝が形成さ
れる領域）は、その不純物濃度が低濃度であるため、膜
厚が１００〜５００人程度の薄い酸化膜が形成される。

その後、酸化膜エツチングを行なって、領域１０上の酸
化膜を除去した後、シリコンエツチングを行なう。この
とき、領域１ｏ以外の領域は厚い酸化膜で被われている
ため、また、シリコンと酸化膜のエツチングに対する選
択比によってエツチングされない。その結果、領域１０
には溝が形成される。

その後、チャネルストッパ用に溝１０の底部にボロンな
どのＰ型不純物１１を注入する。その後、熱処理を行な
うと、溝１０の底部に酸化膜が形成される。この酸化膜
は、後の工程で形成される不純物を含んだ酸化膜からの
汚染を防止する。

その後、通常のプロセスで眉間絶縁膜２６を形成し、コ
ンタクトホールを形成し、メタル配線２８を形成し、最
後にパッシベーション膜を形成する。

ＲＯＭコードを決めるためのイオン注入は、眉間絶縁膜
２６を形成する前に行なう。

実施例はＮチャネルＭＯＳトランジスタを例にしている
が、導電型を逆にしたＰチャネルＭＯ８トランジスタに
本発明を適用することもできる。

（発明の効果） 本発明では、ゲート電極を両拡散領域に交差する方向に
形成したプレーナセル構造のメモリトランジスタ領域に
おいて、ソース領域、ドレイン領域及びゲート電極領域
以外の領域には分離用溝を形成したので、ソース領域と
ドレイン領域がその溝で分離され、隣接メモリトランジ
スタ間でのリークなどの問題がなくなる。

また、本発明の半導体集積回路装置を製造するプロセス
では、従来のプレーナセル構造の半導体集積回路装置を
製造するプロセスに比べてシリコンエツチングプロセス
が増えるだけである。、

【図面の簡単な説明】

第１図は一実施例の主要部を示す平面図、第２図は同実
施例を第１図のＡ−Ａ’線位置で切断した状態を示す断
面図、第３図は同実施例を第１図のＢ−Ｂ’線位置で切
断した状態を示す断面図である。第４図（Ａ）から同図
（Ｄ）は一実施例を製造する方法を示す断面図である。 ２−−−　・一基板、８　ｓ　、　８　ｄ　、　１８　
ｓ　、　１８　ｄ　−−拡散領域、１０・・・・・・溝
、１２・・・・・・ゲート酸化膜、１４・・・・・・厚
い酸化膜、１６．２４・・・・・・ゲート電極。

Claims (1)

【特許請求の範囲】
1. （１）複数のＭＯＳトランジスタのソース領域のための
   連続した拡散領域と、複数のＭＯＳトランジスタのドレ
   イン領域のための連続した拡散領域とが互いに平行に基
   板に形成され、ゲート電極が前記両拡散領域と絶縁され
   て両拡散領域に交差する方向に形成されており、ソース
   領域、ドレイン領域及びゲート電極領域以外の領域には
   分離用溝が形成されている半導体集積回路装置。