JPS61288464A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はＭＯ８型半導体メモリ装置に関するものである
。

（従来技術） 従来の半導体メモリ装置では、ポリシリコンパターンに
よるゲート電極を形成した後、このゲート電極をマスク
としてセルフアライメント（ｓｅｌｆ−ａｌｉｇｎｍｅ
ｎ七）法によりソース領域とドレイン領域とが形成され
る。

第５図（Ａ）及び同図（Ｂ）は従来の半導体メモリのＲ
ＯＭを表わす。同図（Ａ）は平面図（メタル配線の図示
は省略されている）、同図（Ｂ）は同図（Ａ）のＡ−Ａ
　’線断面図である。パッシベーション膜の図示は省略
されている。

２はＰ型シリコン基板、３はフィールド酸化膜、４はソ
ース領域、６はドレイン領域であり、８はゲート電極を
兼ねるポリシリコンのワードラインである。１０は絶縁
膜としてのＰＳＧ　（リンシリコンガラス）膜、１２は
ＰＳＧ膜１０にあけられたコンタクトホールによりドレ
イン領域６とメタル配線とを接続するコンタクト、１４
はメタル配線である。

同図（Ａ）中で鎖線で囲まれた領域１６が１個のメモリ
トランジスタ領域を表わす。

このメモリ装置では、拡散配線（ソース領域４）とワー
ドライン８は交差しない。そして、同図（Ａ）から明ら
かなように、２個のメモリトランジスタに対し１個の割
合でコンタクト１２が必要になる。

また、メモリトランジスタ相互の分離はフィールド酸化
膜３により行なわれているため、フィールド酸化膜パタ
ーンとゲート電極パターンのマスク合せずれを考慮する
必要があるため、パターンをあまり微細にすることがで
きない。

（目的） 本発明は、半導体メモリ装置のパターン密度を向上させ
ることを目的とするものである。

（構成） 本発明の半導体メモリ装置は、複数のメモリトランジス
タのソース領域のための連続した拡散領域と、複数のメ
モリトランジスタの一ドレイン領域のための連続した拡
散領域とが互いに平行に形成されており・ワードライン
が絶縁膜を介してそれらの両拡散領域に交差して形成さ
れており・がっ・それらの両拡散領域及びワードライン
によりセルフアライメント法によりイオン注入が行なわ
れてメモリトランジスタ間の分離領域が形成されている
ことを特徴とするものである。

以下、実施例について具体的に説明する。

第１図は本発明をＮチャネルＭｏｓトランジスタによる
ＲＯＭに適用した実施例を表わす。

同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ
　’線断面図、同図（Ｃ）は同図（Ａ）のｃ−ｃ’線断
面図、同図（Ｄ）は同図（Ａ）のＤ−Ｄ’線断面図であ
る。なお、層間絶縁膜、メタル配線及びパッシベーショ
ン膜を形成する前の状態で示してあ。

同図（Ａ）の平面図では縦方向に沿って複数のメモリト
ランジスタのソース領域のためのＮ＋拡散領域２４と複
数のメモリトランジスタのドレイン領域のためのＮ＋拡
散領域２６が交互に形成されている。拡散領域２６がビ
ットラインになり、拡散領域２４がグランドラインにな
る。２２はＰ型シリコン基板であり、基板２２上にはゲ
ート酸化膜２８を介してポリシリコンによるゲート電極
を兼ねるワードライン３０が拡散領域２４と拡散領域２
６に交差する方向、すなわち同図（Ａ）では横方向に形
成されている。３１は酸化膜である。

記号３２として示される拡散領域は拡散領域２４．２６
及びワードライン３０によりセルフアライメント法によ
りイオン注入されたＰ“拡散領域であり、例えば同図（
Ａ）で領域ａとして示されるメモリトランジスタと領域
すとして示されるメモリトランジスタの素子間分離領域
として働く。

同図（Ａ）及び同図（Ｂ）に示されるように、ワードラ
イン３０に沿った方向では、領域ａ、ｅのように隣接し
てメモリトランジスタが形成され、ワードライン３０の
下の拡散領域２４と２６の間の領域がチャネル領域とな
る。

次に本実施例のＲＯＭの製造方法について第２図及び第
１図を参照して説明する・ （１）まず、基板２２上にゲート酸化膜２８を形成し・
・しきい値制御のためのイオン注入を行なう。

（２）次に、第２図（Ａ）及び同図（Ｂ）に示されるよ
うに、ゲート酸化膜２８上に写真（リソグラフィー）工
程によりＮ＋拡散領域形成用のレジストパターン４０を
形成する。

（３）レジストパターン４０をマスクとしてＮ＋拡散領
域形成のためのイオン注入を行なう。第３図（Ａ）及び
同図（Ｂ）はイオン注入後、レジストを除去した状態で
あり、４２はイオン注入領域である。このイオン注入は
リン（Ｐ）又は砒素（Ａｓ）　をドーズｆｆ１ｔｘｔＯ
！’　〜５Ｘ１０”　’／　ｃ　ｍ　２程度で行なう。

（４）次に、第４図に示されるように、ゲート酸化膜２
８上にポリシリコン層４４を形成する。写真工程により
レジストパターンを形成し、エツチングを行なってポリ
シリコン層４４をパターン化し、ゲート電極を兼ねるワ
ードライン３０（第１図）を形成する。

（５）素子間分離のためのイオン注入を行なう。

このイオン注入はボロン（Ｂ）をドーズ量１×１０”　
〜５Ｘ１０”　／ｃｍ”程度で行なう。

このときＮ＋拡散領域４２はドーズ量が多いのでＮ＋型
のままであり、Ｎ＋注入の行なわれていない領域で、か
つ、ポリシリコンのワードライン３０のない領域（第１
図の領域３２）のみがＰ＋型となる。

（６）ドライブによりＮ＋領域４２を活性化するととも
に、ワードライン３０のポリシリコンの表面を酸化した
状態が第１図（Ａ）ないし同図（Ｄ）に示される状態で
ある。

（７）ＲＯＭの内容（ＲＯＭコード）を決めるために写
真工程によりレジストパターンを形成し、ボロンを例え
ば１５０ＫｅＶでドーズ量ＩＸ１０１３〜５Ｘ１０１３
／ａｍ”程度注入する。

ボロンが注入されたメモリトランジスタではしきい値ｖ
ｔｈが７〜８ｖと高くなり、注入されなかったメモリト
ランジスタではしきい値が１ｖ前後のままである。この
しきい値の高低によりデータを読み出す。

（８）その後は通常のＭＯＳトランジスタの工程により
、ＰＳＧ膜形成、ＰＳＧフロー、コンタクトホール形成
工程、メタル配線工程及びパッシベーション工程を行な
う。

実施例ではワードラインにポリシリコンを用いているが
、シリサイドなどのセルフアライメント工程を行なうこ
とのできる電極材料を用いてもよい。

また、例としてＮチャネルＭＯＳトランジスタのＲＯＭ
を説明したが、基板及び拡散不純物の導電型を逆にして
ＰチャネルＭＯＳトランジスタを用いたものとすること
もできる。

（効果） 本発明によれば、次のような利点をもつ半導体メモリ装
置を実現することができる。

（１）ワードラインと拡散によるビットラインが交差で
きるため、従来のように各ビット毎にコンタクトを設は
メタル配線を行なう必要がない。このことによりパター
ン密度が向上する。

（２）拡散領域とワードラインのパターンによりチャネ
ル領域□、分離領域が自動的に決まるので、メモリアレ
イの最外周を除いてはマスク合せずれを考慮する必要が
ない。したがって、この点でもパターン密度が向上する
。

（３）フィールド酸化膜がないため、工程が簡単になる
。

【図面の簡単な説明】

第１図は本発明の一実施例を製造途中の状態で示す図で
あり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）の
Ｂ−Ｂ’線断面図、同図（Ｃ）は同図（Ａ）のＣ−Ｃ’
線断面図、同図（Ｄ）は同図（Ａ）のＤ−Ｄ’線断面図
である。第２図（Ａ）は第１図の実施例の製造工程を示
す平面図、同図（Ｂ）は同図（Ａ）のＥ−Ｅ’線断面図
、第３図（Ａ）も第１図の実施例の製造工程を示す平面
図、同図（Ｂ）は同図（Ａ）のＦ−Ｆ’線断面図、第４
図も同製造工程を示す図であり、第３図（Ｂ）と同じ位
置を示す断面図である。第５図（Ａ）及び同図（Ｂ）は
従来の半導体メモリのＲＯＭを製造途中の状態で表わす
図であり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ
）のＡ−Ａ　’線断面図である。 ２２・・・・・・Ｐ型シリコン基板、 ２４．２６・・・・・・Ｎ＋拡散領域、３０・・・・・
・ワードライン。 ３２・・・・・・分離領域。

Claims (1)

【特許請求の範囲】
1. （１）ＭＯＳ型半導体メモリ装置において、複数のメモ
   リトランジスタのソース領域のための連続した拡散領域
   と、複数のメモリトランジスタのドレイン領域のための
   連続した拡散領域とが互いに平行に形成されており、ワ
   ードラインが絶縁膜を介して前記両拡散領域に交差して
   形成されており、かつ、前記両拡散領域及びワードライ
   ンによりセルフアライメント法によりイオン注入が行な
   われてメモリトランジスタ間の分離領域が形成されてい
   ることを特徴とする半導体メモリ装置。