KR950009810B1 - 반도체기억장치의 제조방법 - Google Patents

반도체기억장치의 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체기억장치의 제조방법
제1도는 본 발명의 실시예 1인 세로형 마스크 ROM의 등가회로도.
제2도는 상기 세로형 마스크 ROM의 메모리 셀 어레이를 도시하는 주요부의 평면도.
제3도는 제2도의 Ⅲ-Ⅲ선으로 자른 단면도.
제4도 내지 제7도는 상기 제3도에 도시하는 메모리 셀 어레이의 각 제조공정마다의 주요부의 단면도.
제8도는 본 발명의 실시예 2인 세로형 마스크 ROM에 있어서 소정의 제조공정에서의 메모리 셀 어레이를 도시하는 주요부의 단면도.
제9도는 본 발명의 실시예 3인 세로형 마스크 ROM의 메모리 셀 어레이를 도시하는 주요부의 단면도.
제10도는 본 발명의 실시예 3인 세로형 마스크 ROM에 있어서, 소정의 제조공정에서의 메모리 셀 어레이를 도시하는 주요부의 단면도.
제11도는 제9도의 Ⅳ-Ⅳ선으로 자른 단면도.
제12도는 본 발명의 다른 적용예를 도시하는 회로도.
본 발명은 반도체집적회로장치, 특히 세로형 마스크 ROM(Read Only Memory)를 가지는 반도체기억장치에 적용해서 유효한 기술에 관한 것이다.
마스크 ROM을 가지는 반도체기억장치는, 가격이 싸고, 정보 파괴에 대한 안전성이 우수하다. 마스크 ROM에는, 세로형(직렬형) 마스크 ROM과 가로형(병렬형) 마스크 ROM이 있다. 세로형 마스크 ROM은 가로형 마스크 ROM에 비해서 고집적화하기 쉽고, 정보의 대용량화를 도모할 수 있는 특징이 있다.
앞서 본 출원을 출원인에 의해 출원된 특허공개공보 소화53-41188호에는, 고집적화에 가장 적합한 세로형 마스크 ROM이 기재되어 있다. 이 세로형 마스크 ROM은, 게이트 길이 방향에 소정의 간격으로 제1층째의 게이트 전극을 여러개 배치하여, 이 제1층째의 게이트 전극 사이에 제2층째의 게이트 전극을 형성하고 있다. 제1층째의 게이트 전극은, 제1층째의 다결정 실리콘막으로 구성되어 있어, MIS 용량 또는 MISFET로 되는 메모리 셀을 구성한다. 제2층째의 게이트 전극은, 제2층째의 다결정 실리콘막으로 구성되어, 제1층째의 게이트 전극에 각각의 끝부분을 겹쳐 맞추어서 구성되어 있고, MIS 용량 또는 MISFET로 되는 메모리 셀을 구성한다. 메모리 셀은, 게이트 전극과 기판과의 사이에 형성되는 MIS 용량으로, 또는 이 MIS 용량의 양층의 메모리 셀의 찬넬 영역을 전류의 입력구(소오스) 및 출력구(드레인)로 간주하여 MISFET로 되는 것으로 할 수 있다. 각각의 메모리 셀은 따라서, 직렬로 접속된다. 제1층째의 게이트 전극과 제2층째의 게이트 전극과의 사이(메모리 셀사이)에는, 소오스 영역 또는 드레인 영역에 상당하는 반도체 영역을 마련할 필요가 없다. 따라서, 메모리 셀 면적을 매우 축소할 수 있다.
본 발명자는, 상술한 세로형 마스크 ROM에 있어서, 메모리 셀의 정보의 라이트에 대하여 검토한 결과, 다음의 문제점이 생기는 것을 발견했다.
상기 제2층째의 게이트 전극으로 구성되는 메모리 셀의 정보의 라이트는, 다음과 같이 행하여진다. 우선, 기판상에 제1층째의 게이트 전극을 형성한다. 그후, 젱보가 라이트되는 메모리 셀, 즉 제1층째의 게이트 전극 사이의 기판 주면에, 제1층째의 게이트 전극을 마스크로 해서, 제1의 정보 라이트용 불순물을 도입한다. 상기 제1의 정보 라이트용 불순물은, 제2층째의 게이트 전극이 형성되어야할 영역하의 임계값전압 제어 영역(찬넬 영역)에 있어서, 임계값 전압을 공핍형에서 엔한스먼트형 또는 그 역으로 설정한다. 상기 제1의 정보의 라이트는, 제1층째의 게이트 전극을 불순물 도입의 마스크로 사용하고 있으므로, 제1층째의 게이트 전극에 대하여 자기정합적으로 형성할 수 있다.
한편, 제1층째의 게이트 전극으로 구성되는 메모리 셀의 정보의 라이트는, 다음과 같이 행하여진다. 우선, 제1층째의 게이트 전극이 형성되어야할 영역하의 기판 주면부에, 사전에 제2의 정보 라이트용 불순물을 도입한다. 상기 제2의 정보 라이트용 불순물은, 메모리 셀의 임계값 전압을 공핍형에서 엔한스먼트형 또는 그 역으로 설정한다. 그후, 상기 제2의 정보 라이트용 불순물이 도입된 기판상에, 제1층째의 게이트전극을 형성한다. 이때문에, 상기 제2의 정보 라이트용 불순물이 도입된 영역과, 제1층째의 게이트 전극과의 사이에, 제조공정에 있어서의 마스크 맞춤 여유가 필요로 된다. 이 마스크 맞춤 여유는, 제1층째의 게이트 전극의 게이트 길이 치수를 증가하고, 메모리 셀 면적을 증가시키므로, 세로형 마스크 ROM의 집적도를 저하하는 문제가 생긴다. 또 본 발명자는, 또 상술한 세로형 마스크 ROM의 고집적화에 대해서 검토한 결과, 다음의 문제도 생기는 것을 발견했다. 각각의 제2층째의 게이트 전극은, 제1층째의 전극상에서 격리 치수를 가진다. 이때문에, 상기 격리 치수를 고려하여, 설계상, 제1층째의 게이트 전극의 게이트 길이 치수를 상기 격리 치수분만큼 길게할 필요가 있다.
본 발명의 목적은, 세로형 마스크 ROM을 가지는 반도체기억장치의 집적도를 향상시키는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 메모리 셀의 정보의 라이트를 게이트 전극에 대해서 자기정합적으로 행하여, 상기 제1목적을 달성하는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 제1층째의 게이트 전극으로 구성되는 메모리 셀의 정보의 라이트를, 제1층째의 게이트 전극에 대하여 자기정합적으로 행하는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 메모리 셀의 게이트 전극의 게이트 길이 치수를 축소하여, 상기 제1목적을 달성하는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 제1층째의 게이트 전극의 게이트 길이 치수를 축소하는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 세로형 마스크 ROM을 가지는 반도체기억장치의 동작 속도의 고속화를 도모하는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 세로형 마스크 ROM을 가지는 반도체기억장치에 있어서, 제조공정의 완료까지 필요한 시간의 축소(이하, 공정완료 단축이라고 함)를 도모하는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 상기 및 다른 목적과 새로운 특징은, 본 명세서의 기술 및 첨부 도면에 의해서 명백하게 될 것이다.
본 출원에 있어서 명시되는 발명중, 대표적인 것의 개요를 간단히 설명하면 아래와 같다.
세로형 마스크 ROM을 가지는 반도체기억장치의 제1층째의 게이트 전극을 형성한 후에, 상기 제1층째의 게이트 전극 아래의 기판 주면부에, 이 제1층째의 게이트 전극을 통해서 불순물을 도입하여 정보의 라이트를 행한다.
또, 제2층째, 제3층째의 게이트 전극의 각각을 제1층째의 게이트 전극 사이에 서로 번갈아 형성한다.
상기한 수단에 의하면, 제1층째의 게이트 전극으로 구성되는 메모리 셀의 정보의 라이트(임계값 전압의 제어)를, 제1층째의 게이트 전극에 대하여 자기정합적으로 행할 수 있으므로, 이 메모리 셀 면적을 축소할 수 있다. 즉 세로형 마스크 ROM의 집적도를 향상할 수 있다.
또, 제2층째의 게이트 전극과 제3층째의 게이트 전극을 겹쳐 맞추어, 제1층째의 게이트 전극상에 있어서의 양자의 격리 치수를 없앨 수 있으므로, 제1층째의 게이트 전극의 게이트 길이 치수를 축소하여, 제1층째의 게이트 전극으로 구성되는 메모리 셀 면적을 축소시킬 수 있다. 즉, 세로형 마스크 ROM의 집적도를 향상시킬 수 있다.
이하, 본 발명의 구성에 대하여, 실시예와 함께 설명한다.
그리고, 실시예의 전체 도면에 있어서, 동일 기능을 가지는 것은 동일 부호를 붙여, 그의 반복되는 설명은 생략한다.
[실시예 1]
본 발명의 실시예 1인 세로형 마스크 ROM을 제1도(등가회로도)에서 도시한다.
제1도에 도시하는 바와 같이, 세로형 마스크 ROM의 메모리 셀 어레이에서는, MIS 용량 또는 MISFET(이하 단순히 MISFET라고 함)로 되는 메모리 셀 Q1∼Q8이 배치되어 있다. 메모리 셀 Q1∼Q8은, 직렬로 접속되어 있다. 8개(또는 16개, 32개,…)의 메모리 셀 Q1∼Q8은, 8비트(또는 16비트, 32비트,…)로 되는 단위 메모리 셀행을 구성하고 있다.
상기 메모리 셀 Q는, “0”정보로 되는 공핍형(제1의 임게값 전압) 또는 “1”정보로 되는 엔한스먼트형(제2의 임계값 전압)의 MISFET로 구성되어 있다. 메모리 셀 Q1∼Q8의 게이트 전극의 각각에는, 열방향으로 연장된 워드선 WL이 접속되어 있고, 워드선 WL은, 메모리 셀 Q의 도통, 비도통을 제어하도록 구성되어 있다. 각각의 워드선 WL은, 그 한쪽 끝이 X 디코우더 회로, Xdec에 접속되어 있다.
단위 메모리 셀행의 메모리 셀 Q1, 구체적으로는 메모리 셀 Q1을 구성하는 MISFET의 드레인은, 행방향으로 연장된 데이타선 DL 및 그 게이트 전극에 프리챠지 신호 øpc가 공급되는 프리챠지용 MISFET Qpc를 거쳐서 전원전압 Vcc에 접속되어 있다. 전원전압 Vcc는, 예를 들면, 회로의 동작전압 5[V]이다. 데이타선 DL은, 그 한쪽 끝이, 칼럼 스위치를 구성하는 MISFET Q5를 통하여 공통 데이타선 CD에 접속되어 있다. MISFET Q5의 게이트 전극은, Y 디코우더 회로 Ydec에 접속되어 있다. 단위 메모리 셀행의 메모리 셀 Q8, 구체적으로는 메모리 셀 Q8을 구성하는 MISFET의 소오스는, 기준전압 Vss에 접속되어 있다. 기준전압 Vss는, 예를들면 회로의 접지전위 0[V]이다. 다음에 기술하지만, 전원전압 Vcc, 기준전압 Vss의 각각은, 열방향으로 배치된 여러개의 단위 메모리 셀행에 공통으로 마련되어 있어, 전원전압용 배선, 기준전압용 배선의 각각을 구성하도록 되어 있다.
단위 메모리 셀행은, 상기 프리챠지용 MISFET Qpc를 중심으로 행방향으로 한쌍의 대칭형으로 구성되어 있다. 이 한쌍의 단위 메모리 셀행은, 행방향 및 열방향으로 반복하여 패턴으로 여러개 배치되어, 메모리셀 어레이를 구성하고 있다.
엔한스먼트형의 MISFET로 구성되어 있는 메모리 셀, 예를들면 메모리 셀 Q1∼Q4는 공핍형의 MISFET에 불순물을 도입하여, 그 임계값 전압을 엔한스먼트형에 설정한 것이다. 불순물로서는, 보론(B), 플루오르화 보론(BF2)등의 p형 불순물이 사용되고 있다.
다음에, 실시예 1의 구체적인 구성에 대해서 설명한다.
본 발명의 실시예 1의 세로형 마스크 ROM의 메모리 셀 어레이를 제2도(주요부 평면도)에서 도시하고, 제2도의 Ⅲ-Ⅲ선으로 자른 단면을 제3도에서 도시한다. 그리고, 제2도에 있어서는, 본 실시예의 구성을 알기 쉽게 하기 위해서, 각 도전층 사이에 마련되는 필드 절연막이외의 절연막은 도시하지 않고, 또, 데이타선 및 제2층째의 게이트 전극의 일부를 생략하고 있다.
제2도 및 제3도에 있어서, (1)은 다결정 실리콘으로 되는 p-형 반도체 기판(또는 웰영역)이다. 이 반도체 기판(1)의 주면에는, 필드 절연막(2), p형 찬넬 스톱퍼 영역(3)의 각각이 마련되어 있다. 필드 절연막(2) 및 찬넬 스톱퍼 영역(3)은, 반도체 소자 사이를 전기적으로 분리하도록 구성되어 있다. 필드 절연먹(2)은, 단위 메모리 셀행의 형상(구체적으로는, 단위 메모리 셀행의 MISFET의 게이트폭 또는 찬넬폭 치수)를 규정하도록 구성되어 있다. 단위 메모리 셀행의 메모리 셀 Q1∼Q8은, 각각 반도체 기판(1)의 주면에 형성되어 있다.
메모리 셀 Q1, Q3, Q5, Q7은, 반도체 기판(1), 게이트 절연막(4) 및 제 1층째의 게이트 전극(5)으로 되는 여러개의 MISFET로 구성되어 있다. 메모리 셀 Q2, Q4, Q6, Q8은 반도체 기판(1), 게이트절연막(8) 및 제2층째의 게이트 전극(9)으로 되는 여러개의 MISFET로 구성되어 있다.
게이트 절연먁(4), (8)의 각각은, 예를들면 산화실리콘막으로 형성되어 있다.
제1층째의 게이트 전극(5)는, 제조공정에 있어서의 제1층째의 도전층(게이트재료)으로 구성되어 있고, 예를들면 다결정 실리콘막으로 형성되어 있다. 제2층째의 게이트 전극(9)은, 제조공정에 있어서의 제2층째의 도전층(게이트재료)으로 구성되어 있고, 예를들면 다결정 실리콘막으로 형성되어 있다. 메모리 셀 Q1, Q3, Q5, Q7의 각각은 제1층째의 게이트 전극(5)은, 게이트 길이(찬넬 길이) 방향에 소정의 간격으로 배치되어 있다. 메모리 셀 Q2, Q4, Q6, Q8의 각각의 제2층째의 게이트 전극(9)은, 제1층째의 게이트 전극(5)사이에, 각각의 끝부분을 제1층째의 게이트 전극(5) 상부에 겹쳐 맞추도록 배치되어 있다.
메모리 셀 Q1, Q3, Q5, Q7의 각각의 제1층째의 게이트 전극(5)에는, 그와 일체로 형성된 워드선(WL) 5A가 구성되어 있다. 메모리 셀 Q2, Q4, Q6, Q8의 각각의 제2층째의 게이트 전극(9)에는, 그와 일체로 형성된 워드선(WL) 9A가 구성되어 있다.
또, 게이트 전극(5), (9)의 각각은, 고융점 금속(Mo, Ti, Ta, W)막 또는 고융점 금속 실리사이드(MoSi2, TiSi2, WSi2)막의 단층으로 구성해도 좋다. 또, 게이트 전극 (5), (9)의 각각의 다결정 실리콘막상에 고융점 금속막 또는 고융점 금속 실리사이드막을 겹쳐 맞추어서 복합막으로 구성해도 좋다.
메모리 셀 Q1∼Q8의 각각은, 정보가 라이트되어 있지 않는 경우, 공핍형의 MISFET로 되어, 낮은 임계값 전압을 가지도록 구성되어 있다. 즉, 도시하지 않았지만, p형 반도체 기판(1)의 메모리 셀 형성 영역의 주면은 n형 불순물(예를들면 인)의 도입에 의해 n형화된다. 정보가 라이트된 메모리 셀 Q1및 Q3의 임계값전압 제어 영역(찬넬 영역)에는, p형 반도체 영역(7A)이 마련되어 있다. 마찬가지로, 정보가 라이트된 메모리 셀 Q2및 Q4의 임계값 전압 제어 영역에는, p형 반도체 영역(6)이 마련되어 있다. 반도체 영역(7A),(6)의 각각은, 공핍형 즉 낮은 임계값 전압을 가지는 여러개의 MISFET를 엔한스먼트형 즉 높은 임계값전압을 가지는 MISFET로 변경하도록 되어 있다.
후에 상세히 기술하지만, 반도체 영역(7A)은, 제1층째의 게이트 전극(5)에 대해서 자기정합적으로 형성되고, 반도체 영역(6)은, 제1층째의 게이트 전극(5)에 대해서 자기정합적으로 형성된다. 반도체 영역(6)하의 반도체 기판(1)내의 깊은 영역에는, p형 반도체 영역(7B)이 형성된다. 상기 기피은 영역이라함은, 메모리 셀 Q2, Q4의 각각의 임계값 전압 제어 영역이외의 영역이다. 반도체 영역(7B)은, 반도체 영역(7A)과 동일공정으로 형성되는 것이지만, 메모리 셀 Q2, Q4의 각각의 임계값 전압을 변동시키지 않는 영역에 형성된다.
이와 같이 구성되는 단위 메모리 셀행의 한쪽 끝측(메모리 셀 Q1측)에는, 프리챠지용 MISFET Qpc가 접속되어 있다. MISFET Qpc는, 반도체 기판(1)의 주면에 형성되고, 게이트 절연막(4), 게이트 전극(5), 소오스 영역 또는 드레인 영역 인 한쌍의 n+형 반도체 영역(10)으로 구성되어 있다. MISFET Qpc와 단위 메모리 셀행과의 접속은, MISFET Qpc의 소오스 영역인 반도체 영역(10)이 메모리 셀 Q1의 드레인 영역에서 공용하는 것으로 행하여 진다.
MISFET Ppc의 드레인 영역인 반도체 영역(10)에는, 전원전압 Vcc가 인가되는 배선(전원전압용 배선)(13)이 접속되어 있다. 배선(13)은, 예를들면 인 실리케이트 글라스(PSG)막으로 되는 층 사이의 절연막(11)상에, 그것에 형성된 접속구멍(12)을 통해서 반도체 영역(10)과 전기적으로 접속하여 연장되어 있다. 배선(13)은, 제조공정에 있어서의 제1층째의 배선, 예를들면 알루미늄막이나 소정의 첨가물(Cu,Si)을 함유시킨 알루미늄막으로 형성한다.
메모리 셀 Q1의 드레인 영역 및 MISFET Qpc의 소오스 영역인 반도체 영역(10)에는, 데이타선(DL)(16)이 접속되어 있다. 데이타선(16)은 예를들면 PSG막으로 되는 층 사이의 절연막(14)상에, 그것에 형성된 접속구멍(15)을 통해서 반도체 영역(10)과 전기적으로 접속하여, 연장되어 있다. 데이타선(16)은, 제조공정에 있어서의 제2층째의 배선, 예를들면 배선(13)과 마찬가지의 알루미늄막으로 형성한다.
단위 메모리 셀행의 다른쪽끝(메모리 셀 Q8)측에는, 메모리 셀 Q8의 소오스 영역으로서의 n+형 반도체영역(10)을 거쳐서, 기준전압 Vss가 인가되는 배선(기준전압용 배선)(13)이 접속되어 있다.
다음에, 이와 같이 구성되는 세로형 마스크 ROM의 제조방법 및 정보 라이트 방법에 대해서, 제4도 내지 제7도(각 제조공정마다 메모리 셀 어레이의 주요부분 단면도)를 사용하여 간단히 설명한다.
우선, 제4도에 도시하는 바와 같이 p-형 반도체 기판(1)의 주면에, 필드 절연막(2), p형 찬넬 스톱퍼영역(3)의 각각을 형성한다.
다음에, 반도체 소자 형성 영역의 반더체 기판(1)의 주면상에, 게이트 절연막(4)을 형성한다. 게이트 절연막(4)은 예를들면, 반도체 기판(1)의 표면을 산화해서 형성한 산화실리콘막을 사용하여, 100∼300[Å]정도의 막두께로 형성한다. 도시하지 않지만, 그후, 게이트 절연막(4)을 통하여 반도체 기판(1)의 주면부로서, 메모리 셀이 형성되는 영역 중 메모리 셀의 MISFET의 임계값 전압 제어 영역(찬넬 영역)에, 임계값 전압을 조정하는 불순물을 도입한다. 임계값 전압을 조정하는 불순물은, 메모리 셀 Q를 공핍형 MISFET 즉 낮은 임계값 전압을 가지는 MISFET로 하기 위하여 도입된다. 불순물은, n형 불순물(As,P)을 사용하여, 이온 주입으로 도입한다.
다음에, 예를들면, CVD(Chemical Vapor Deposition)법에 의해 다결정 설리콘막을 반도체 기판의 주면에 형성하여, 그후 다결정 실리콘막을 패터닝해서, 게이트 절연막(4)의 소정의 상부에, 제1층째의 게이트전극(5)을 형성한다. 제1층째의 게이트 전극(5)은, 예를들면, 상기 게이트 전극(5)의 저항값을 저감하는 목적으로 불순물(As, P)가 도입된 다결정 실리콘막을 사용하여도 좋다. 상기 다결정 실리콘막은 3000∼10000[Å]정도의 막두께로 형성한다. 이 제1층째의 게이트 전극(5)을 형성하는 공정에서 MISFET로 되는 메모리 셀 Q1,Q3,Q5,…Q7이 형성된다.
다음에, 제5도에 도시하는 바와 같이, 메모리 셀 Q2및 Q4형성 영역(제1층째의 게이트 전극(5) 사이의 제2층째의 게이트 전극(9)이 형성되어야 하는 영역)이 구멍을 갖는 불순물 도입용 마스크(17)을 형성한다. 마스크(17)는, 제조공정에 있어서의 마스크 맞춤 어긋남을 고려해서, 그 구멍의 끝부분이 제1층째의 게이트 전극(5)상에 위치하도록 형성되어 있다. 마스크(17)는, 예를들면, 포토레지스트막으로 형성한다.
다음에, 메모리 셀 Q2및 Q4형성 영역의 반도체 기판(1)의 표면에 제1의 정보를 라이트하기 위한 불순물(6a)을 도입하여, 제1회째의 정보의 라이트를 행한다. 정보 라이트용 불순물(6a)의 도입은, 마스크(17)및 이것에서 노출하는 제1층째의 게이트 전극(5)을 마스크로서 사용한다. 불순물(6a)은 메모리 셀 Q2, Q4의 각각의 임계값 전압 제어 영역으로 도입되어, 이들의 MISFET를 낮은 임계값 전압을 가지는 공핍형 MISFET에서 높은 임계값 전압을 가지는 엔하스먼트형 MISFET에 설정한다. 불순물(6a)은, 1×1013∼3×1013[atoms/㎠]정도의 불순물 농도의 플로오르화 보론(BF2)을 사용한다. 불순물(6a)은 제1층의 게이트 전극(5)을 통과하지 않는 저 에너지 예를들면 60[KeV]정도의 저에너지의 이온주입으로 도입한다. 이조건으로 도입되는 불순물(6a)의 불순물 농도는 반도체 기판(1)의 표면에서 0∼300[Å]정도의 깊이에 피크를 가진다.
이와 같이, 반도체 기판(1)상에 제1층째의 게이트 전극(5)을 형성한 후에, 제1층째의 게이트 전극(5)사이(제2층째의 게이트전극(9)이 형성되어야 하는 영역)의 반도체 기판(1)의 주면부에, 불순물(6a)을 도입하여, 제1회째의 정보의 라이트를 행하는 것에 의해, 제1층째의 게이트 전극(5)을 마스크로서 정보 라이트용 불순물(6a)을 도입하므로, 제1층째의 게이트 전극(5)에 대하여 정보 라이트용 불순물(6a)을 자기정합적으로 도입할 수 있다. 즉, 메모리 셀 Q2, Q4의 각각의 정보의 라이트를, 제1층째의 게이트 전극(5)에 대하여 자기정합적으로 행할 수 있으므로, 제조공정에 있어서의 마스크 맞춤 여유 치수를 저감하여, 메모리 셀 Q1∼Q8의 면적을 축소할 수 있다.
다음에, 마스크(17)를 제거하여, 제6도에 도시하는 바와 같이, 메모리 셀 Q1및 Q3영역(제1층째의 게이트 전극(5)영역)이 구멍 뚫어진 불순물 도입용 마스크(18)을 형성한다. 마스크(18)는 제조공정에 있어서의 마스크 맞춤 어긋남을 고려해서, 그 구멍 뚫린 끝부분이 불순물(6a)이 도입된 제2층째의 게이트 전극(9)형성 영역상에 위치하도록 형성되어 있다. 마스크(18)는, 예를들면, 포토레지스트막으로 형성한다.
다음에, 메모리 셀 Q1및 Q3 영역(제1층째의 게이트 전극(5) 아래)의반도체 기판(1)의 표면에, 제1층째의 게이트 전극(5)을 통해서 제2의 정보를 라이트하기 위해 불순물(7a)을 도입하여, 제2회째의 정보의 라이트를 행한다. 불순물(7a)의 도입은, 마스크(18) 및 이것에서 노출하는 제1층째의 게이트 전극(5)을 마스크로서 사용한더. 불순물(7a)은, 메모리 셀 Q1, Q3의 각각의 임게값 전압 제어 영역으로 도입되어, 이들의 MISFET를 낮은 임계값 전압을 가지는 공핍형 MISFET에서 높은 임계값 전압을 가지는 엔한스먼트형 MISFET로 한다. 불순물(7a)은, 1×1013∼3×1013[atoms/㎠]정도의 불순물 농도의 보론(B)를 사용한다. 불순물(7a)은, 제1층째의 게이트 전극(5)을 통과하는 고에너지 예를들면 300[KeV]정도의 고에너지의 이온주입으로 도입한다. 또한, 마스크(18)는 이 이온주입에 의해서도 불순물이 투과하지 않도록, 충분히 두껍게 형성된다. 마스크(18)의 구멍 뚫린안에 노출하는 메모리 셀 Q2, Q4형성 영역에 있어서는, 제1층째의 게이트 전극(5)을 통하게 하지 않으므로, 불순물(7a)은, 임계값 전압 제어 영역이외의 반도체 기판(1)내의 깊은 영역으로 도입된다. 즉, 메모리 셀 Q2, Q4형성 영역에 있어서, 정보 라이트용 불순물(7a)은, 임계값 전압에 영향받지 않는 영역으로 도입된다. 이 조건에서 도입되는 불순물(7a)의 불순물 농도는, 메모리 셀 Q1, Q3영역에 있어서, 반도체 기판(1)의 표면에서 0∼300[Å]정도의 깊이에 피크를 가진다. 또, 메모리 셀 Q2, Q4형성 영역에 있어서, 불순물(7a)의 불순물 농도는, 반도체 기판(1)의 표면에서 3000∼10000[Å]정도의 깊이에 피크를 가진다.
이와 같이, 반도체 기판(1)상에 제1층째의 게이트 전극(5)을 형성한 후에, 제1층째의 게이트 전극(5)하의 반도체 기판(1) 주면부에, 제1층째의 게이트 전극(5)을 통해서 제2의 정보 라이트용 불순물(7a)을 도입하여, 제2회째의 정보의 라이트를 행하는 것에 의해, 제1층째의 게이트 전극(5)으로 구성되는 메모리셀 Q1, Q3의 정보의 라이트(임계값 전압의 제어)를, 제1층째의 게이트 전극(5)에 대하여, 자기정합적으로 행할 수 있다. 즉, 제1층째의 게이트 전극(5)과 불순물(7a)이 도입되는 영역과의 제조공정에 있어서의 마스크 맞춤 여유 치수가 필요없게 된다. 따라서, 제1층째의 게이트 전극(5), 제2층째의 게이트 전극(9)의 각각의 게치트 길이 치수를 축소하고, 메모리 셀 Q1∼Q8면적을 축소할 수 있으므로, 세로형 마스크 ROM의 집적도를 현저하게 향상할 수 있다.
또, 메모리 셀 Q1∼Q8의 각각의 게이트 길이 치수를 축소하여, 단위 메모리 셀행의 직렬 저항값을 저감할 수 있으므로, 정보 리드동작에 있어서의 프리챠지 전위의 제어속도를 빨리하여, 세로형 마스크 ROM의 동작속도의 고속화를 도모할 수 있다.
또, 제2회째의 정보의 라이트는, 제1층째의 게이트 전극(5)을 형성한후에, 이 제1층째의 게이트 전극(5)을 통하여 정보 라이트용 불순물(7a)을 도입해서 행하므로, 제1층째의 게이트 전극(5)을 형성하기 전에 제2의 정보를 라이트하는 경우에 비하여 공정 완료의 단축을 도모할 수 있다.
상기 제6도에 도시하는 제2회째의 정보의 라이트후에, 상기 마스크(18)를 제거하여, 상기 정보 라이트용 불순물(7a)의 주입에 의해, 오염된 제1층째의 게이트 전극(5) 사이의 게이트 절연막(4)을 라이트 에칭하여 제거한다. 그후, 제7도에 도시하는 바와 같이, 새로이 메모리 셀 Q2, Q4, Q6및 Q8이 형성되어야 하는영역(제1층째의 게이트 전극(5) 사이)에 있어서, 게이트 절연막(8)을 형성한다. 이때, 상기 제1층째의 게이트 전극(5)의 표면도 절연먁(8a)이 형성된다. 상기 절연막(8a)은, 후의 공정으로 형성되는 제2층째의 게이트 전극(9)과, 상기 제1층째의 게이트 전극(9)과의 절연분리를 행하기 위한 것이다. 게이트 절연막(8)은, 반도체 기판(1)의 표면 및 상기 제1층째의 게이트 전극(5)을 산화하여 형성한 산회실리콘막을 사용한다.
다음에, 게이트 절연막(8)상에 제2층째의 게이트 전극(9)를 형성한다. 제2층째의 게이트 전극(9)은, 예를들면 제1층째의 게이트 전극(5)과 마찬가지로, CVD법에 의해 다결정 실리콘막을 반도체 기판(1)의 주면상에 형성하여, 그후 에칭에 의해 패터닝하여 형성한다. 상기 에칭에 의해 패터닝된 제2층째의 게이트 전극(9) 상호는, 제1층째의 게이트 전극(5)상에서 격리 치수를 가지도록 형성된다. 이 제2층째의 게이트 전극(9)을 형성하는 공정에 의해, 메모리 셀 Q2, Q4, Q6및 Q8이 형성된다. 여기에서, 상기 제2층째의 게이트 전극(9)의 표면을 열산화하는 것에 의해, 절연막(8b)을 형성한다. 상기 절연막(8b)은, 상기 제2층째의 게이트 전극(9)을 절연 분리하기 위한 것이다.
다음에 프리챠지용 MISFET Qpc의 게이트 전극(5)의 양쪽 부분 및 메모리 셀 Q8의 한쪽 부분에 n+형 반도체 영역(10)을 형성한다. 반도체 영역(10)은, 게이트 전극(5) 및 (9)를 마스크로써 사용하고, 이온주입으로 n형 불순물(예를 들면 As)을 도입하여, 다시 어닐하는 것에 의해 형성할 수 있다. 또한 상기 도입된 정보 라이트용 불순물(6a),(7a)의 각각은, 반도체 영역(10)을 형성하는 어닐 공정등에 의해, p형 반도체 영역(6),(7A),(7B)의 각각에 형성된다.
다음에, 층사이 절연막(11), 접속구멍(12), 배선(13), 층사이 절연막(14), 접속구멍(15), 데이타선(16)의 각각을 차레로 형성하는 것에 의해, 상기 제2도 및 제3도에 도시하는 세로형 마스크 ROM은 완성한다.
또한, 본 발명은, 상기 제1회째의 정보의 라이트와 제2회째의 정보의 라이트를 바꾸어 놓아도 좋다. 즉 본 발명은, 제1층째의 게이트 전극(5)을 형성하는 공정후에, 제1층째의 게이트 전극(5)을 통해서 불순물(7a)을 도입하여, 그후, 제1층째의 게이트 전극(5) 사이에 불순물(6a)을 도입해도 좋다.
또, 본 발명은, 메모리 셀 Q1∼Q8을 사전에 엔한스먼트형 MISFET에 설정해 놓고 불순물을 도입하는 것에 의해, 소정의 메모리 셀 Q를 공핍형 MISFET로 되는 것과 낮은 임계값 전압에 설정하여도 좋다. 이경우, 불순물로써, As 또는 P의 n형 불순물을 사용한다.
[실시예 2]
본 실시예 2는, 제1층째의 게이트 전극을 통해서 정보 라이트용 불순물을 도입하는 정보의 라이트에 있어서, 제1층째의 게이트 전극 아래, 제2층째의 게이트 전극 아래의 각각으로 도입되는 정보 라이트용 불순물의 깊이 방향의 위치를 제어할 수 있는 본 발명의 다른 실시예이다.
본 발명의 실시예 2인 세로형 마스크 ROM을 제8도(소정의 제조공정에 있어서의 주요부 단면도)에 도시한다.
본 실시예 2에 있어서는, 제1층째의 게이트 전극(5) 아래에의 정보의 라이트에 앞서서, 제1층째의 게이트 전극(5)의 상부에 마스크(19)를 형성한 후에, 불순물(7a)을 이온주입에 의해 도입한다. 마스크(19)는, 예를들면 제1층째의 게이트 전극(5)의 가공공정(에칭공정)으로 동시에 형성된다(겹쳐 잘리어진다). 즉 기판상 전체면에 퇴적된 게이트 전극(5) 형성을 위한 다결정 실리콘층상에, 또 예를들면 CVD 등으로 형성되는 산화실리콘막이나 질화실리콘막이 형성된다. 이후, 도시하지 않는 포토레지스트막을 사용한 RIE(Reactive Ion Etching) 등의 이방성 에칭에 의해 이들의 절연막 및 다결정 실리콘을 차례로 에칭하여 제1층째의 게이트 전극(5) 및 마스크(19)를 형성한다. 또, 마스크(19)는 제1층째의 게이트 전극(5)을 가동하기 위해서 사용한 에칭 마스크 즉 포토레지스트막으로 형성하여도 좋다. 이 경우, 마스크(18)과 (19)를 함께 포지티브형으로 할것 없이, 어느것인가 한쪽 또는 양쪽을 네가티브형으로 한다.
이와 같이, 제1층째의 게이트 전극(5)의 상부에 이것에 자기정합적으로 마스크(19)를 형성하여, 양자를 통해서 불순물(7a)을 도입해서 제1층째의 게이트 전극(5) 아래에의 정보의 라이트를 행한다. 이것에 의해, 마스크(19)에서 불순물(7a)의 주입 에너지를 크게할 수 있으므로, 제1층째의 게이트 전극(5) 아래에, 제2층째의 게이트 전극(9) 아래의 각각으로 도입되는 불순물(7a)의 위치의 차를 충분히 확보할(위치의 차를 크게 한다)수 있다. 즉 메모리 셀 Q1, Q2의 기판표면에 불순물(7a)을 도입하는 것과 같은 에너지를 선택했을때, 메모리 셀 Q2, Q4가 형성되어야할 영역아래에 도입되는 불순물(7a)이, 메모리 셀 Q2, Q4의 임계값전압에, 보다 영향을 주지 않도록 깊은 위치에 형성할 수 있다. 이것에 의해, 세로형 마스크 ROM의 정보 라이트의 신뢰성을 향상할 수 있다.
이 실시예 2에 있어서, 불순물(6a)의 이온주입 및 다른 공정은, 실시예 1과 마찬가지로 행하여진다.
[실시예 3]
본 실시예 3은, 단위 메모리 셀행의 제2층째의 게이트 전극 사이의 격리 치수를 저감하고, 세로형 마스크 ROM의 집적도를 다시 향상한, 본 발명의 다른 실시예이다.
본 발명의 실시예 3인 세로형 마스크 ROM의 메모리 셀 어레이를 제9도(주요부 평면도), 제10도(주요부 단면도) 및 제11도(단면도)로 도시한다.
본 실시예 3은 실시예 2에 있어서의 제2층째의 게이트 전극(9)에 대치하여 제2층째의 게이트 전극(9A)과 제3층째의 게이트 전극(제조공정에 있어서의 제3층째의 도전층)(9B)을 서로 번갈아 형성하고 있다. 또 상기 제2층째의 게이트 전극(9A) 및 제3층째의 게이트 전극(9B)의 표면에는, 양자를 절연 분리하기 위해서, 절연막(8b), (8c)가 형성되어 있다. 제2층째의 게이트 전극(9A)은, 제1층째의 게이트 전극(5) 사리에 한개 걸러서 배치된다. 제3층째의 게이트 전극(9B)은, 제2층째의 게이트 전극(9A)을 형성한 후에, 제2층째의 게이트 전극(9A) 사이의 제1층째의 게이트 전극(5) 사이에 배치된다. 즉 제2층째의 게이트 전극(9A), 제3층째의 게이트 전극(9B)의각각은, 게이트 길이 방향으로, 제1층째의 게이트 전극(5) 사이에 서로 번갈아 형성되어 있다. 즉, 제2층째의 게이트 전극(9A)의 끝부분과 제3층째의 게이트 전극(9B)의 끝부분은, 제1층째의 게이트 전극상에서 겹쳐 맞추도록 형성된다.
이와 같이 구성되는 세로형 마스크 ROM은, 제2층째의 게이트 전극(9A)과 제3층째의 게이트 전극(9B)를 겹쳐 맞추어, 제1층째의 게이트 전극(5) 상에 있어서의 양자(9A와 9B)의 격리 치수를 없게 할 수 있다. 즉 실시예 1에 있어서의 게이트 전극(9) 상호의 간격(통상, 최소 가공 치수로 된다)이 필요없게 된다. 이때문에, 상기 격리치수를 고려하여, 설계상 제1층째의 게이트 전극(5)의 게이트 길이 치수를 길게할 필요가 없으므로, 제1층째의 게이트 전극(5)의 게이트 길이 치수를 축소하여, 제1층째의 게이트 전극(5)으로 구성되는 메모리 셀 Q1, Q3, Q5및 Q7의 면적을 축소할 수 있다. 즉 세로형 마스크 ROM의 집적도를 보다 향상할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을, 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에 있어서 여러가지로 변경할 수 있는 것은 물론이다.
예를들면, 본 발명의 세로형 마스크 ROM은, 이것이 PLA(Programmable Logic Array) 등의 논리 회로로서 사용되었을 경우도 포함된다. 예를들면, 제10도에 도시하는 바와 같이, 본 발명의 세로형 마스크 ROM과 동일한 구성에 의해서, Y 디코우더 회로의 일부 Ydec1을 구성할 수 있다. 제12도에 있어서, Ydec1은, 단위메모리 셀행과 프리챠지용 MISFET Qpc와의 사이에 접속되어, 단위 메모리 셀행을 데이타선 DL에 선택적으로 접속한다. Y 디코우더 Ydec1의 단위 선택 회로는, MISFET Qd1∼qdn으로 된다. MISFET Qd1∼qdn은, 본 발명에 따라서 공핍형 또는 엔한스먼트형으로 된다. 1개의 단위 선택 회로가 1개의 메모리 셀행에 상당한다. Y 디코우더 Ydec1에는, 도시하지 않는 어드레스 버퍼 회로에 있어서 발생된 상보 어드레스 신호중의 소정의 일부의 신호가 공급되어, MISFET Qd1∼qdn등의 각 게이트 전극에 공급된다. 제10도에 도시하는 세로형 마스크 ROM은, 전원전압선을 중심으로 MISFET Qpc, Y 디코우더 Ydecl, 메모리 셀 어레이를 대칭으로 배치하여, 이것을 반복하는 것에 의해서 구성된다. 그리고, 동일의 데이타선에 대응하는 여러개의 단위 메모리 셀행중, Y 디코우더 Ydecl에 의해서 선택된 1개가, 데이타선에 접속된다. 이 경우, Y 디코우더 Ydecl은, 메모리 회로는 아니고, 1개의 메모리 셀행을 외부에서의 신호에 따라서 선택하는 논리회로로 볼 수 있다.
또, 특히 세로형 마스크 ROM에 있어서, 제12도와 같이, Y 디코우더의 일부를 메모리 셀 어레이와 동일구성으로 하는 것에 의해서, 더욱 그의 집적도를 향상할 수 있다.
또, 상기 실시예 1∼3을 조합해서 실시하는 것이 가능하다.
메모리 셀의 주변 회로를 구성하는 MISFET Qpc등은, 공지의 LDD(Lightly Doped Drain)구조, DDD(Double Diffused Drain)구조 등의 여러가지의 구조로서도 좋다.
메모리 셀 어레이는, n형 반도체 기판내에 형성된 p-형 웰 영역내에 형성하여도 좋다.
세로형 마스트 ROM이, 다른 논리회로와 함께 동일 반도체 기판상에 형성된 것과 같은, 예를들면 1칩 마이크로 컴퓨터와 같은 반도체 집적회로 장치에도 본 발명은 유효하다.
게이트 전극(워드선)은 4층 이상의 도체층의 반복에 의해서 형성되어도 좋다.
본 출원에 있어서 명시되는 발명중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.
세로형 마스크 ROM의 제1층째의 게이트 전극을 형성한후에, 상기 제1층째의 게이트 전극 아래의 기판주면부에, 이 제1층째의 게이트 전극을 통해서 정보 라이트용 불순물을 도입하여, 정보의 라이트를 행하는것에 의해, 제1층째의 게이트 전극으로 구성되는 메모리 셀의 정보의 라이크를, 제1층째의 게이트 전극에 대하여 자기정합적으로 행할 수 있으므로, 이 메모리 셀 면적을 축소하여, 세로형 마스크 ROM의 집적도를 향상시킬 수 있다.
또, 제2층째, 제3층째의 게이트 전극의 각각을 제1층째의 게이트 전극 사이에 서로 번갈아 형성한 것에 의해, 제2층째의 게이트 전극과 제3층째의 게이트 전극을 겹쳐 맞추어, 제1층째의 게이트 전극 상에 있어서의 양자의 격리 치수를 없게할 수 있으므로, 제1층째의 게이트 전극의 게이트 길이 치수를 축소하고, 제1층째의 게이트 전극으로 구성되는 메모리 셀 면적을 축소하여, 세로형 마스크 ROM의 집적도를 보다 향상시킬 수 있다.

Claims (29)

  1. 제1도의 도전층으로 형성되어 제1층째의 게이트 전극의 게이트 길이의 방향으로 소정의 간격으로 배치된 제1층째의 게이트 전극과 상기 제1층째의 게이트 전극의 인접하는 전극 사이에서 제2의 도전층으로 형성되는 제2층째의 게이트 전극을 구비한 세로형 마스크 ROM을 갖는 반도체기억장치의 제조방법에 있어서, 상기 제1층째의 게이트 전극을 반도체 기판의 주면상에 형성하는 스텝, 제1의 정보를 라이트하도록, 상기 제1층째의 게이트 전극을 마스크로써 사용하여 상기 제1층째의 게이트 전극 사이의 상기 반도체 기판의주면에 정보 라이트용 불순물을 주입하는 스텝, 제2의 정보를 라이트하도록, 상기 제1층째의 게이트 전극을 형성하는 스텝후에 상기 제1층째의 게이트 전극을 통해서 상기 제1층째의 게이트 전극 아래의 기판의 주면에 정보 라이트용 불순물을 또 주입하는 스텝과, 상기 제1 및 제2의 정보가 라이트된 기판의 주면상에 제2층째의 게이트 전극을 형성하는 스텝을 포함하는 반도체기억장치의 제조방법.
  2. 특허청구의 범위 제1항에 있어서, 상기 정보 라이트용 불순물을 또 주입하는 스텝은 상기 정보 라이트용 불순물을 주입하는 스텝후 및 상기 제2층째의 게이트 전극을 형성하는 스텝전에 실행되는 반도체기억장치의 제조방법.
  3. 특허청구의범위 제1항에 있어서, 상기 정보 라이트용 불순물을 또 주입하는 스텝은 상기 제1층째의 게이트 전극을 형성하는 스텝후 및 상기 정보 라이트용 불순물을 주입하는 스텝전에 실행되는 반도체기억장치의 제조방법.
  4. 특허청구의 범위 제1항에 있어서, 상기 불순물을 주입하는 스텝은 상기 제1층째의 게이트 전극 사이의 기판의 주면으로 연장하는 불순물 영역을 형성하도록, 상기 기판의 주면 근방에 불순물을 도입하기 위한 에너지레벨로 실행되고, 상기 불순물을 또 주입하는 스텝은 상기 제1층째의 게이트 전극 사이의 주면과 간격을 두고 불순물 영역을 형성하도록, 상기 제1층째의 게이트 전극 아래의 기판의 주면과 간격을 두고 불순물을 주입하고, 상기 제1층째의 게이트 전극 아래의 기판의 주면으로 연장하는 불순물 영역을 형성하도록, 상기 제1층째의 게이트 전극 아래의 기판의 주면 부근에 불순물 도입하기 위한 에너지레벨로 실행되는 반도체기억장치의 제조방법.
  5. 특허청구의 범위 제1항에 있어서, 또 상기 불순물을 주입하는 스텝 및 상기 불순물을 또 주입하는 스텝후에 상기 제1층째의 게이트 전극 아래와 상기 제1층째의 게이트 전극 사이의 기판의 주면으로 연장하는 각각의 불순물 영역을 상기 반도체 기판에 형성하도록 어닐하는 스텝을 포함하는 반도체기억장치의 제조방법.
  6. 특허청구의 밤위 제1항에 있어서, 상기 정보 라이트용 불순물을 또 주입하는 스텝은 상기 제1층째의 게이트 전극을 거쳐서 상기 제1층째의 게이트 전극 아래와 상기 제1층째의 게이트 전극 사이의 반도체기판으로 불수물을 도입하도록 실행되는 반도체기억장치의 제조방법.
  7. 특허청구의 범위 제1항에 있어서, 상기 제1층째의 게이트 전극과 상기 제2층째의 게이트 전극은 각각 MISFET를 포함하는 메모리 셀을 형성하는 반도체기억장치의 제조방법.
  8. 특허청구의 범위 제7항에 있어서, 상기 정보 라이트용 불순물을 주입하는 스텝은 주입된 이온이 상기 제1층째의 게이트 전극을 통과할 수 없는 저에너지를 갖는 이온주입을 통해서 불순물을 주입하고, 상기 정보 라이트용 불순물을 또 주입하는 스텝은 주입된 이온이 상기 제1층째의 게이트 전극을 통과할 수 있는 고에너지를 갖는 이온주입을 통해서 불순물을 주입하는 반도체기억장치의 제조방법.
  9. 특허청구의 범위 제1항에 있어서, 상기 정보 라이트용 불순물을 주입하는 스텝은 주입된 이온이 상기 제1층째의 게이트 전극을 통과할 수 없는 저에너지를 갖는 이온주입을 통해서 불순물을 주입하고, 상기 정보 라이트용 불순물을 또 주입하는 스텝은 주입된 이온이 상기 제1층째의 게이트 전극을 통과할 수 있는 고에너지를 갖는 이온주입을 통해서 불순물을 주입하는 반도체기억장치의 제조방법.
  10. 특허청구의 범위 제9항에 있어서, 상기 정보 라이트용 불순물을 또 주입하는 스텝은 상기 제1층째의 게이트 전극 아래의 임계값 전압 제어 영역 및 상기 제2층째의 게이트 전극 아래의 임계값 전압 제어영역 이외의 영역에 불순물을 주입하는 반도체기억장치의 제조방법.
  11. 특허청구의 범위 제10항에 있어서, 또 상기 제1층째의 게이트 전극에 대해서 상기 불순물을 또 주입하는 스텝전에 상기 제1층째의 게이트 전극상에 자기정합적으로 마스크를 형성하는 스텝을 포함하는 반도체기억장치의 제조방법.
  12. 특허청구의 범위 제11항에 있어서, 상기 마스크는 상기 불순물을 또 주입하는 스텝에서 불순물이 상기 제2층째의 게이트 전극 및 제1층째의 게이트 전극 아래로 주입되는 위치를 제어하도록 구성되는 반도체기억장치의 제조방법.
  13. 특허청구의 범위 제11항에 있어서, 상기 마스크는 절연재료로 이루어지는 반도체기억장치의 제조방법.
  14. 특허청구의 범위 제13항에 있어서, 상기 마스크를 형성하는 스텝은 상기 제1층째의 게이트 전극을 형성하는 층상에 절연재료층을 형성하는 스텝, 상기 제1층째의 게이트 전극 및 상기 마스크를 형성하도록 상기 제1층째 게이트 전극을 형성하는 층과 절연재료층을 이방성 에칭에 의해 선택적으로 에칭하는 스텝을 포함하는 반도체기억장치의 제조방법.
  15. 특허청구의 범위 제11항에 있어서, 상기 마스크는 포토레지스트재료로 이루어지는 반도체기억장치의 제조방법.
  16. 특허청구의 범위 제15항에 있어서, 상기 제1층째의 게이트 전극을 형성하는 스텝은 상기 제1층째의 게이트 전극용 재료층을 형성하는 스텝과 상기 재료층상의 포토레지스트 마스크를 사용해서 상기 재료층을 선택적으로 에칭하는 스텝을 포함하고, 상기 포토레지스트 마스크는 상기 제1층째의 게이트 전극에 대해서 자기정합적으로 형성된 상기 마스크를 형성하도록 상기 제1층째의 게이트 전극상에 유지되어 있는 반도체기억장치의 제조방법.
  17. 특허청구의 범위 제10항에 있어서, 상기 제1의 정보를 라이트하는 불순물을 도입하는 스텝과 상기 제2의 정보를 라이트하는 불순믈을 또 주입하는 스텝은 상기 제2층째의 게이트 전극 아래 및 상기 제1층째의 게이트 전극 아래의 임계값 전압을 공핍형에서 엔한스먼트형으로 각각 설정하거나 그반대로 설정하는 주입 스텝인 반도체기억장치의 제조방법.
  18. 특허청구의 범위 제1항에 있어서, 또 상기 불순물을 또 주입하는 스텝전에 상기 제1층째의 게이트 전극상에 마스크를 각각 형성하는 스텝을 포함하고, 상기 마스크는 상기 또 주입하는 스텝동안에 상기 제1층째의 게이트 전극상에 유지되는 반도체기억장치의 제조방법.
  19. 특허청구의 범위 제18항에 있어서, 또 상기 제1층째의 게이트 전극상에 형성된 마스크는 각각의 제1층째의 게이트 전극과 동일한 구조를 갖고, 또한 각각의 제1층째의 게이트 전극상을 덮는 반도체기억장치의 제조방법.
  20. 특허청구의 범위 제1항에 있어서, 상기 기억장치는 제3층째의 게이트 전극을 포함하고, 상기 제3층째의 게이트 전극은 상기 제1층째의 게이트 전극 사이의 소정의 간격 부분에 마련되고, 상기 제2층째의 게이트 전극은 상기 소정의 간격의 다른 부분에 마련되며, 상기 반도체기억장치의 제조방법은 또 상기 소정의 간격 부분에 상기 제3층째의 게이츠 전극을 형성하는 스텝을 포함하고, 상기 제2층째의 게이트 전극은 상기 소정의 간격의 다른 부분 또는 상기 소정의 간격 부분에 형성되는 반도체기억장치의 제조방법.
  21. 특허청구의 범위 제20항에 있어서, 상기 제3층째의 게이트 전극은 상기 제1층째의 게이트 전극상에서 상기 제2층째의 게이트 전극과 중첩하도록 형성되는 반도체기억장치의 제조방법.
  22. 특허청구의 범위 제20항에 있어서, 상기 제2층째의 게이트 전극은 상기 제1층째의 게이트 전극과 중첩하도록 형성되어 있는 반도체기억장치의 제조방법.
  23. 특허청구의 범위 제1항에 있어서, 상기 제1의 정보를 라이트하는 불순물을 주입하는 스텝과 상기 제2의 정보를 라이트하는 불순물을 또 주입하는 스텝은 상기 제2층째의 게이트 전극 아래 및 상기 제1층째의 게이트 전극 아래의 임계값 전압을 공핍형에서 엔한스먼트형으로 각각 설정하던가 그 역으로 설정하는 주입 스텝인 반도체기억장치의 제조방법.
  24. 제1의 도전층으로 형성되어 제1층째의 게이트 전극의 게이트 길이의 방향으로 소정의 간격으로 배치된 제1층째의 게이트 전극과 상기 제1층째의 게이트 전극의 인접하는 전극 사이에서 제2의 도전층으로 형성되는 제2층째의 게이트 전극을 구비한 세로형 마스크 ROM을 갖는 반도체기억장치의 제조방법에 있어서, 반도체 기판의 주면에 제1도전형의 불순물을 도입하는 스텝, 상기 제1층째의 게이트 전극을 소정의 간격으로 상기 반도체 기판의 주면상에 형성하는 스텝, 상기 소정의 간격에 대응하는 위치에 구멍을 갖고, 그의 끝부가 상기 제1층째의 게이트 전극상에 배치되어 있는 제1의 마스크층을 상기 제1층째의 게이트 전극의 전극 사이에 형성하는 스텝, 제1의 정보를 라이트하도록, 상기 제1의 마스크층의 상기 구멍내에 배치된 상기 제1층째의 게이트 전극을 마스크로써 사용해서 제2도전형인 정보 라이트용 불순물을 상기 제1층째의 게이트 전극 사이의 상기 반도체 기판의 주면에 주입하는 스텝, 상기 제1의 마스크층을 제거하는 스텝, 상기 제1층째의 게이트 전극의 각각의 전극에 대응하는 위치에 구멍을 갖고, 그의 끝부가 상기 제1층째의 게이트 전극의 상기 전극 사이에 배치되는 제2의 마스크층을 형성하는 스텝, 제2의 정보를 라이트하도록, 상기 제2의 마스크층의 상기 구멍내에 배치된 상기 제1층째의 게이트 전극을 통해서 상기 제1층째의 게이트 전극 아래의 기판의 주면에 제2도전형인 정보 라이트용 불순물을 또 주입하는 스텝과, 상기 제1 및 제2의 정보가 라이트된 기판의 주면상에 제2층째의 게이트 전극을 형성하는 스텝을 포함하는 반도체기억장치의 제조방법.
  25. 특허청구의 범위 제24항에 있어서, 상기 제1 및 제2의 마스크층은 포토레지스트막으로 이루어진 반도체기억장치의 제조방법.
  26. 특허청구의 범위 제24항에 있어서, 상기 제1도전형은 n형이고, 상기 제2도전형은 p형인 반도체기억장치의 제조방법.
  27. 특허청구의 범위 제24항에 있어서, 상기 제1도전형의 불순물은 As나 P인 반도체기억장치의 제조방법.
  28. 특허청구의 범위 제24항에 있어서, 상기 제1층째의 게이트 전극과 상기 제2층째의 게이트 전극은 다결정 실리콘으로 이루어진 반도체기억장치의 제조방법.
  29. 특허청구의 범위 제24항에 있어서, 상기 제1층째의 게이트 전극과 제2층째의 게이트 전극은 고융점금속막 또는 고융점 금속 실리사이드막이 다결정 실리콘층상에 적층되는 복합물로 이루어지는 반도체기억장치의 제조방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2172427A (en) * 1985-03-13 1986-09-17 Philips Electronic Associated Semiconductor device manufacture using a deflected ion beam
JP2555103B2 (ja) * 1987-11-13 1996-11-20 株式会社日立製作所 半導体集積回路装置の製造方法
JPH01161752A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体装置製造方法
US5084404A (en) * 1988-03-31 1992-01-28 Advanced Micro Devices Gate array structure and process to allow optioning at second metal mask only
JP2654449B2 (ja) * 1988-06-09 1997-09-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
US5149667A (en) * 1989-05-31 1992-09-22 Samsung Electronics Co., Ltd. Mask ROM device having double polycrystalline silicone and process for producing the same
KR900019018A (ko) * 1989-05-31 1990-12-22 김광호 이중 다결정실리콘을 갖는 마스크롬장치 및 그 제조방법
JP2509706B2 (ja) * 1989-08-18 1996-06-26 株式会社東芝 マスクｒｏｍの製造方法
JP2509707B2 (ja) * 1989-09-04 1996-06-26 株式会社東芝 半導体装置の製造方法
JP2577093B2 (ja) * 1989-09-14 1997-01-29 三星電子株式会社 マルチゲート型ｍｏｓ トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法
US5091328A (en) * 1989-11-21 1992-02-25 National Semiconductor Corporation Method of late programming MOS devices
JPH0487370A (ja) * 1990-07-30 1992-03-19 Sharp Corp 半導体装置の製造方法
JP2604071B2 (ja) * 1991-05-14 1997-04-23 株式会社東芝 半導体装置の製造方法
KR940006702B1 (ko) * 1991-06-14 1994-07-25 금성일렉트론 주식회사 모스패트의 제조방법
US5306657A (en) * 1993-03-22 1994-04-26 United Microelectronics Corporation Process for forming an FET read only memory device
US5330924A (en) * 1993-11-19 1994-07-19 United Microelectronics Corporation Method of making 0.6 micrometer word line pitch ROM cell by 0.6 micrometer technology
US5380676A (en) * 1994-05-23 1995-01-10 United Microelectronics Corporation Method of manufacturing a high density ROM
US5512507A (en) * 1994-09-14 1996-04-30 United Microelectronics Corporation Process for post metal coding of a ROM, by gate etch
US5466624A (en) * 1994-09-30 1995-11-14 Intel Corporation Isolation between diffusion lines in a memory array
US5918127A (en) * 1996-05-20 1999-06-29 United Microelectronics Corp. Method of enhancing electrostatic discharge (ESD) protection capability in integrated circuits
US6417550B1 (en) * 1996-08-30 2002-07-09 Altera Corporation High voltage MOS devices with high gated-diode breakdown voltage and punch-through voltage
US6545310B2 (en) * 2001-04-30 2003-04-08 Motorola, Inc. Non-volatile memory with a serial transistor structure with isolated well and method of operation

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US29660A (en) * 1860-08-21 Propeller for canal-boats
GB1261723A (en) * 1968-03-11 1972-01-26 Associated Semiconductor Mft Improvements in and relating to semiconductor devices
US3876472A (en) * 1974-04-15 1975-04-08 Rca Corp Method of achieving semiconductor substrates having similar surface resistivity
US4035906A (en) * 1975-07-23 1977-07-19 Texas Instruments Incorporated Silicon gate CCD structure
JPS5341118A (en) * 1976-09-28 1978-04-14 Nippon Telegr & Teleph Corp <Ntt> Solid state scanning system
US4193183A (en) * 1978-06-26 1980-03-18 National Semiconductor Corporation Infrared photolithographic process for constructing self-aligned electrodes
US4342100A (en) * 1979-01-08 1982-07-27 Texas Instruments Incorporated Implant programmable metal gate MOS read only memory
US4328563A (en) * 1979-01-12 1982-05-04 Mostek Corporation High density read only memory
US4364167A (en) * 1979-11-28 1982-12-21 General Motors Corporation Programming an IGFET read-only-memory
US4295209A (en) * 1979-11-28 1981-10-13 General Motors Corporation Programming an IGFET read-only-memory
JPS56150858A (en) * 1980-04-25 1981-11-21 Hitachi Ltd Semiconductor device and manufacture thereof
US4356042A (en) * 1980-11-07 1982-10-26 Mostek Corporation Method for fabricating a semiconductor read only memory
JPS57109190A (en) * 1980-12-26 1982-07-07 Fujitsu Ltd Semiconductor storage device and its manufacture
US4358889A (en) * 1981-05-28 1982-11-16 General Motors Corporation Process for making a late programming enhanced contact ROM
JPS5933873A (ja) * 1982-08-20 1984-02-23 Hitachi Ltd 半導体素子の製造方法

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Publication number Publication date
US4818716A (en) 1989-04-04
JPS63104469A (ja) 1988-05-09
US4904615A (en) 1990-02-27
JPH0797606B2 (ja) 1995-10-18
KR880005686A (ko) 1988-06-30

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