JPS63104469A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置、特に、縦型マスクＲＯ
Ｍ　（Ｒｅａｄ　Ｏｎｌ、ｙ　Ｍｅｍｏｌ−ｙ）を有す
る半導体集積回路装置に適用して有効な技術に関するも
のである。

〔従来の技術〕

マスクＲＯＭを有する半導体集積回路装置は、低価格、
情報破壊に対する安全性に優れている。

マスクＲ，ＯＭには、縦型（直列型）マスクＲ，ＯＭと
横型（並列型）マスクＲＯＭとがある。縦型マスクＲＯ
Ｍは、横型マスクＲＯＭに比べて高集積化し易く、情報
の人容欧化を図ることができる特徴がある。

先に本願出願人により出願された特開昭５３−４１１８
８号公報には、高年種化に最適な縦型マスクＲＯＭが記
載されている。この縦ヤ！マスクＲＯＭは、ゲート長方
向に所定の間隔で第１層目１ゲート電極を複数配置し、
この第１層口ゲート電極間に第２層目ゲート電極を形成
している。第１層目ゲート電極は、第１層目の多結晶シ
リコン膜で構成されており、ＭＴＳ容量又はＭ　Ｉ　Ｓ
　ＦＥＴからなるメモリセルを構成する。第２層ロゲー
ト電極は、第２層目の多結晶シリコン膜で構成され、第
１層目ゲート電極に夫々の端部を重ね合わせて構成して
おり、ＭＴＳ容量又はＭＩＳＦＥＴからなるメモリセル
を構成する。メモリセルは、ゲート電極と基板との間に
形成されるＭＴＳ容量から。

又は、このＭＴＳ容量の両側のメモリセルのチャネル領
域を電流の供給口（ソース）及び取出［」（ドレイン）
と見なしてＭＴＳＦＥＴからなると言うことができる。

メモリセルは、したがって、直列に接続される。第１層
目ゲート電極と第２層目ゲート電極との間（メモリセル
間）には、ソース領域又はトレイン領域に相当する半導
体領域を設ける必要がない。したがって、メモリセル面
積を極めて縮小することができる。

〔発明が解決しようとする問題点〕

本発明者は、前述の縦型マスクＲＯＭにおいて、メモリ
セルの情報の書込みについて検討した結果、次の問題点
が生じることを見出した。

前記第２層目ゲート電極で構成されるメモリセルの情報
の書込みは、次のように行われる。まず、基板上に第１
層目ゲート電極を形成する。この後、情報が書込まれる
メモリセル、つまり、第１層目ゲート電極間の基板主面
に、第１層目ゲート電極をマスクにして、情報書込用不
純物を導入する。

情報書込用不純物は、第１層目ゲート電極下のしきい値
電圧制御領域（チャネル領域）において、しきい値電圧
をデプレッション型が１”＋エンハンスメント型又はそ
の逆に設定する。この情報の書込みは、第１層目ゲート
電極をマスクに使用しているので、第１層目ゲート電極
に対して自己整合的に形成することができる。

一方、第１層目ゲート電極で構成されるメモリセルの情
報の書込みは１次のように行われる。まず、第１層目ゲ
ート電極形成領域の基板主面部に、予じめ情報書込用不
純物を導入する。情報書込用不純物は、メモリセルのし
きい値電圧をデプレッション型からエンハンスメン１−
型又はその）ψに設定する。この後、情報書込用不純物
が導入された基板上に、第１層目ゲート電極を形成する
。このため、情報書込用不純物が導入された領域と、第
１層目ゲート電極との間に、製造工程におけるマスク合
せ余裕が必要となる。このマスク合せ余裕は、第１層目
ゲート電極のゲート長寸法を増加し、メモリセル面積を
増加させるので、縦型マスクＲＯＭの集積度を低下する
という問題を生じる。

本発明の目的は、縦型マスクＲＯＭを有する半導体集積
回路装置の集積度を向上することが可能な技術を提供す
ることにある。

本発明の他の目的は、メモリセルの情報の書込をゲート
電極に対して自己整合的に行い、前記第１目的を達成す
ることが可能な技術を提供することにある。

本発明の他の目的は、第１層目ゲート電極で構成される
メモリセルの情報の書込みを、第１層目ゲート電極に対
して自己整合的に行うことが可能な技術を提供すること
にある。

本発明の他の目的は、メモリセルのゲート電極のゲート
長寸法を縮小し、前記第１目的を達成することが可能な
技術を提供することにある。

本発明の他の目的は、１層目ゲート電極のゲート長寸法
を縮小することが可能な技術を提供することにある。

本発明の他の目的は、縦型マスクＲＯＭを有する半導体
集積回路装置の動作速度の高速化を図ることが可能な技
術を提供することにある。

本発明の他の目的は、縦型マスクＲＯＭを有する半導体
集積回路装置において、製造工程の完了までに要する時
間の縮小（以下、１宛短縮という）を図ることが可能な
技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡財に説明すれば、下記のとおりである。

縦型マスクＲＯＭを有する半導体集積回路装置の第１層
目ゲート電極を形成した後に、ｌ′ｊＪ記第１層目ゲー
ト電極下の基板主面部に、この第１層目ゲート電極を通
して不純物を導入し、情報の書込みを行う。

また、第２層目、第：４層目］ゲート電極の夫々を第１
層目ゲート電極間に交ＩＴ、に形成する３、〔作　用〕 上述した手段によれば、第１層目ゲート電極で構成され
るメモリセルの情報の書込み（しきい値電圧の制御）を
、第１層目ゲート電極に対して自己整合的に行うことが
できるので、このメモリセル面積を縮小することができ
る。つまり、縦型マスクＲＯＭの集積度を向上すること
ができる。

また、第２層目ゲート電極と第３層目ゲート電極とを重
ね合せ、第１層目ゲート電極上における両者の離隔寸法
をなくすことができるので、第１層目ゲート電極のゲー
ト長寸法を縮小し、第１層目ゲート電極で構成されるメ
モリセル面積を縮小することができる。つまり、縦型マ
スクＲＯＭの集積度を向上するこができる。

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。

〔実施例Ｉ〕

本発明の実施例■である縦型マスクＲＯＭを第１図（等
価回路図）で示す。

第１図に示すように、縦型マスクＲＣ）　Ｍのメモリセ
ルアレイには、ＭＴＳ？￥敏又はＭＴＳＦＥＴ（以下単
にＭＩＳＦＥＴ）からなるメモリセルＱ。

〜Ｑ８が配置されている。メモリセルＱＩ−Ｑ１１は、
直列に接続さ九でいる。８個（又は１６個、３２個。

・・・）のメモリセルＱ、−Ｑ８は、８ビツト（又は１
６ビツト、３２ビツト・・・）からなる単位メモリセル
行を構成している。

前記メモリセルＱは、ｒｒ　０１１情報となるデプレッ
ション型（第１のしきい値電圧）又は”　１　”情報と
なるエンハンスメント型（第２のしきい値電圧）のＭＩ
ＳＦＥＴで構成されている。メモリセルＱ１〜Ｑ８のゲ
ート電極の夫々には、列方向に延在するワード線ＷＬが
接続されており、ワード線ＷＬは、メモリセルＱの導通
、非導通を制御するように構成されている。夫々のワー
ド線ＷＬは、その一端がＸデコーダ回路Ｘ　ｄｅｃに接
続されている。

単位メモリセル行のメモリセルＱ１．具体的にはメモリ
セルＱＩを構成するＭｉＳＦＥＴのドレインは、行方向
に延在するデータ線Ｄ　Ｌ及びそのゲート電極にプリチ
ャージ信号ΦｐＣが供給されるプリチャージ用ＭＩＳＦ
ＥＴＱｐを介して電源電圧Ｖｃｃに接続されている。電
源電圧Ｖｃｃは、例えば回路の動作電圧５　［Ｖ］であ
る。データ線Ｄｒ−は、その一端が、カラムスイッチを
構成するＭＴＳＦＥＴＱｓを通してコモンデータ線ＣＤ
に接続されている。Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓの
ゲート電極は、■デコーダ回路Ｙ　ｄｅｃに接続されて
いる。単位メモリセル行のメモリセルＱ８、具体的には
メモリセルＱ８を構成するＭ　Ｔ　Ｓ　ＦＥＴのソース
は、基準電圧Ｖｓｓに接続されている。基準電圧ＶｓＳ
は１例えば回路の接地電位０　［Ｖ］である。後述する
が、電源電圧Ｖｃｃ、基準電圧Ｖ　ｓ　ｓの夫夫は、列
方向に配置された複数の単位メモリセル行に共通で設け
られており、電源電圧用配線、基準電圧用配線の夫々を
構成するようになっている。

単位メモリセル行は、前記プリチャージ用Ｍ■５ＦＥＴ
ＱＰを中心に行方向に一対の対称形で構成されている。

この−・対の＋Ｂ位ヅメモリセル行、行方向及び列方向
に繰り返しパターンで複数配置され、メモリセルアレイ
を構成している。

エンハンスメント型のＭ　Ｔ　Ｓ　ＦＥＴで構成されて
いるメモリセル、例えばメモリセルＱ、〜Ｑ４は、デプ
レッション型のＭＴＳＦＥＴに不純物を導入し、そのし
きい値電圧をエンハンスメン１〜型に設定したものであ
る。不純物としては、ボロン（Ｂ）、フッ化ボロン（Ｂ
Ｆ２）等のｐ型不純物が使用されている。

次に、実施例■の具体的な構成について、説明する。

本発明の実施例■である縦型マスクＲＯＭのメモリセル
アレイを第２図（要部平面図）で示し、第２図のｍ−ｍ
線で切った断面を第３図で示す。なお、第２図において
は、本実施例の構成をわかり易くするために、各導電層
間に設けられるフィールド絶縁膜以外の絶縁膜は図示し
ておらず、また、データ線及び第２層口のグー１−電ｔ
４濃の一部を省略している。

第２図及び第３図において、■は単結晶シリコンからな
るｐ−型半導体基板（又はウェル領域）である。この半
導体基板１の主面には、フィールド絶縁膜２、Ｐ型チャ
ネルストッパ領域３の夫々が設けられている。フィール
ド絶縁膜２及びチャネルストッパ領域３は、半導体素子
間を電気的に分離するように構成されている。フィール
ド絶縁膜２は、単位メモリセル行の形状（具体的には、
単位メモリセル行のＭＴＳＦＥＴのゲート幅又はチャネ
ル幅寸法）を規定するように構成されている。

単位メモリセル行のメモリセルＱ、−Ｑ、は、夫々、半
導体基板１の主面に形成されている。

メモリセルＱ、、Ｑ３．Ｑ５．Ｑ７は、半導体基板１、
ゲート絶縁膜４及び第１層目ゲート電極５からなるＭＩ
ＳＦＥＴで構成されている。メモリセルＱ２．Ｑ４．Ｑ
６．Ｑ、は、半導体基板１、グー１〜絶縁膜８及び第２
層目ゲート電極９からなるＭＩＳＦＥＴで構成されてい
る。

グー１〜絶縁膜４．８の夫々は、例えば、酸化シリコン
膜で形成されている。

第１層目ゲート電極５は、製造工程における第１層目の
導電層（ゲート材料）で構成されており、例えば、多結
晶シリコン膜で形成されている。第２層目ゲート電極９
は、製造工程における第２層目の導電層（ゲート材料）
で構成されており、例えば、多結晶シリコン膜で形成さ
れている。、メモリセルＱＩ、Ｑ３．Ｑ１１．Ｑ７の夫
々の第１層［ｌゲート電極５は、グー１〜長（チャネル
長）方向に所定の間隔で配置されている。メモリセルＱ
　２．　Ｑａ　。

Ｑ６．Ｑａの夫々の第１層目ゲート電極５は、第１層目
ゲル１へ電極５間に、夫々の端部を第１層目−１ゲート
電極５−ヒ部に重ね合わせるように配置されている。

メモリセルＱ　１．Ｑ３．Ｑｒｌ、Ｑ、の夫々の第１層
目ゲート電極５には、それと一体に形成されたワード線
（ＷＬ）５Ａが構成されている。メモリセルＱ　２　！
　Ｑ　４　＋　Ｑ　ｅ　ｙ　Ｑ　ｏの夫々の２層目１ゲ
ート電ｐＩＡ９には、それと一体に形成されたワード線
（ＷＬ）９Ａが構成されている。

また、ゲート電極５．９の夫々は、高融点金属（Ｍ　ｏ
　ｒ　Ｔ　ｉ＋　Ｔ　ａ　＋　Ｗ　）膜若しくは高融点
金属シリサイド（ＭｏＳｉｓ＋　、ＴｉＳｉ２．Ｔａ５
ｊ２．ＷＳｉ２）膜の単層で構成してもよい。また、ゲ
ート電極５．９の夫々は、多結晶シリコン膜上に高融点
金属膜若しくは高融点金属シリサイド膜を重ね合わせた
複合膜で構成してもよい。

メモリセルＱ、−Ｑａの夫々は、情報が書込まれていな
い場合、デプレッション型のＭＩＳＦＥＴとされ、低い
しきい値電圧を有するように構成されている。すなわち
、図示は省略するが、ｐ型半導体基板１のメモリセル形
成領域の主面はｎ型不純物（例えばリン）の導入により
ｎ型化される。

情報が書込まれたメモリセルＱ１及びＱ３のしきい値電
圧制御領域（チャネル領域）には、ｐ型半導体領域７Ａ
が設けられている。同様に、情報が書込まれたメモリセ
ルＱ２及びＱ４のしきい値電圧制御領域には、ｐ型半導
体領域６が設けられている。半導体領域７Ａ、６の夫々
は、デプレッション型つまり低いしきい値電圧を持つＭ
　Ｉ　Ｓ　ＦＥＴをエンハンスメント型つまり高いしき
い値電圧を持つＭＩＳＦＥＴに変更するようになってい
る。

後に詳述するが、半導体領域７Ａは、第１層目ゲート電
極５に対して自己整合的に形成され、半導体領域６は、
第１層目」ゲート電極５に対して自己整合的に形成され
る。半導体領域６下の半導体基板１内の深い位置、つま
り、メモリセルＱ２、Ｑ４の夫々のしきい値電圧制御領
域以外の領域には、ｐ型半導体領域７Ｂが形成される。

半導体領域７Ｂは、半導体領域７Ａと同一工程で形成さ
れるものであるが、メモリセルＱ２．Ｑ４の夫々のしき
い値電圧を変動させない位置に形成される。

このように構成される単位メモリセル行の一端側（メモ
リセルＱ１側）には、プリチャージ用ＭＩＳＦＥＴＱＰ
Ｃが接続されている。Ｍ　Ｉ　Ｓ　ＦＥＴＱｐｃは、半
導体基板１の主面に形成され、ゲート絶縁膜４、ゲート
電極５、ソース領域若しくはドレイン領域である一対の
ぎ型半導体領域ｌＯで構成されている。ＭＩＳＦＥＴＱ
ｐＣと単位メモリセル行との接続は、ＭＴＳＦＥＴＱＰ
Ｃのソース領域である半導体領域１０がメモリセルＱＩ
のトレイン領域として用いられることで行われる。

ＭＩＳＦＥＴＱｐｃのドレイン領域である半導体領域１
０には、電源電圧ｖＣＣが印加される配ＩＸ（電源電圧
用配線）１３が接続されている。配線１３は、例えばフ
ォスフオシリケードガラス（ＰＳＧ）膜からなる層間絶
縁膜ｌｌ上に、それに形成された接続孔１２を通して半
導体領域１０と電気的に接続し、延在している。配線１
３は、製造工程における第１層目の配線、例えば、アル
ミニウム膜や所定の添加物（Ｃｕ、　Ｓｉ）が含有させ
たアルミニウム膜で形成する。

メモリセルＱ１のドレイン領域及びＭＩＳＦＥＴ　Ｑ　
ｐ　ｃのソース領域である半導体領域１０には、データ
線（ＤＬ）１６が接続されている。データ線１６は、例
えばＰＳＧ膜からなる層間絶縁膜１４上に、それに形成
された接続孔１５を通して半導体領域１０と電気的に接
続し、延在している。データ線１６は、製造工程におけ
る第２層目の配線、例えば、配線１３と同様のアルミニ
ウム膜で形成する。

単位メモリセル行の他端（メモリセルアレイ）には、メ
モリセルＱ８のソース領域としてのｎ４型半導体領域１
０を介して、基準電圧Ｖ　ｓ　ｓが印加される配線（基
準電圧用配ＡＩ）１３が接続されている。

次に、このように構成される縦型マスクＲＯＭの製造方
法及び情報書込方法について、第４図乃至第７図（各製
造工程毎に示すメモリセルアレイの要部断面図）を用い
て簡単に説明する。

まず、Ｐ−型半導体基板ｌの主面に、フィールド絶縁膜
２、Ｐ型チャネルストッパ領域３の夫々を形成する。

次に、半導体素子形成領域の半導体基板ｌの主面上に、
ゲート絶縁膜４を形成する。ゲート絶縁膜４は９例えば
、半導体基板１の表面を酸化して形成した酸化シリコン
膜を用い、１００〜３００［入］程度の膜厚で形成する
。図示しないが、この後、ゲート絶縁膜４を通して半導
体基板ｌの主面部であって、メモリセルの形成される領
域つまりメモリセルのＭＩＳＦＥＴのしきい値電圧制御
領域（チャネル領域）に、しきい値電圧を調整する不純
物を導入する。しきい値電圧を調整する不純物は、メモ
リセルＱをデプレッション型ＭＩＳＦＥＴつまり低いし
きい値電圧を有するＭＩＳＦＥＴとするために導入され
る。不純物は、ｎ型不純物（Ａｓ、Ｐ）を用い、イオン
打込みで導入する。

次に、第４図に示すように、ゲート絶縁膜４の所定上部
に、第１層目ゲート電極５を形成する。

第１層目ゲート電極５は、例えば、抵抗値を低減する不
純物（Ａｓ、Ｐ）が導入された多結晶シリコン膜を用い
、３０００〜１００００　［入］程度の膜厚で形成する
。この第１層目ゲート電極５を形成する工程でＭ　Ｉ　
Ｓ　ＦＥＴからなるメモリセルＱ　Ｉ、　Ｑ３　。

Ｑ５及びＱ７が形成される。

次に、メモリセルＱ２及びＱ４形成領域（第１層目ゲー
ト電極５間の第２層目ゲート電極９形成領域）が開口さ
れた不純物導入用マスク１７を形成する。マスク１７は
、製造工程におけるマスク合せずれを考慮して、その開
口端部が第１層目ゲート電極５上に位置するように形成
されている。

マスク１７は、例えば、フォトレジスト膜で形成する。

次に、第５図に示すように、メモリセルＱ２及びＱ４形
成領域の半導体基板１の表面に情報を書込むための不純
物６ａを導入し、第１回目の情報の書込みを行う。情報
書込用不純物６ａの導入は。

マスク１７及びこれから露出する第１層目ゲート電極５
をマスクとして用いる。不純物６ａは、メモリセルＱ２
．Ｑ４の夫々のしきい値電圧制御領域に導入され、これ
らのＭＩＳＦＥＴを低いしきい値電圧を持つデプレッシ
ョン型Ｍ　Ｉ　Ｓ　ＦＥＴかう高いしきい値電圧を持つ
エンハンスメント型ＭＩＳＦＥＴに設定する。不純物６
ａは、ｌＸｌ０１３〜３×１０１３［ａＬＯＩＩｌｓ／
ｃＩ１２コ程度の不純物濃度のフッ化ボロン（ＢＦ２）
を用いる。不純物６ａは、第１層目ゲート電極５を通過
しない低エネルギ例えば６０［ＫｅＶ］程度の低エネル
ギのイオン打込みで導入する。この条件で導入される不
純物６ａの不純物濃度は、半導体基板ｌの表面から０〜
３００［入］程度の深さにピークを有する。

このように、半導体基板ｌ」二に第１層目ゲート電極５
を形成した後に、第１層目ゲート電極５間（第２層目ゲ
ート電極９形成領域）の半導体基板１の主面部に、不純
物６ａを導入し、第１回目の情報の書込みを行うことに
より、第１層目ゲート電極５をマスクとして情報書込用
不純物６ａを導入するので、第１層目ゲート電極５に対
して情報書込用不純物６ａを自己整合的に導入すること
ができる。つまり、メモリセルＱ、、Ｑ、の夫々の情報
の書込みを、第１層目ゲート電極５に対して自己整合的
に行うことができるので、製造工程におけるマスク合せ
余裕寸法を低減し、メモリセルＱ１〜Ｑ８の面積を縮小
することができる。

次に、マスク１７を除去し、メモリセルＱ１及びＱ３領
域（第１層目ゲート電極５領域）が開口された不純物導
入用マスク１８を形成する。マスク１８は、製造工程に
おけるマスク合せずれを考慮して、その開口端部が不純
物６ａが導入された第２層目ゲート電極９形成領域上に
位置するように形成されている。マスク１８は、例えば
、フォトレジスト膜で形成する。

次に、第６図に示すように、メモリセルＱ、及びＱ３領
域（第１層目ゲート電極５下）の半導体基板１の表面に
、第１層目ゲート電極５を通して情報を書込むため不純
物７ａを導入し、第２回目の情報の書込みを行う。不純
物７ａの導入は、マスク１８及びこれから露出する第１
層目ゲート電極５をマスクとして用いる。不純物７ａは
、メモリセルＱ、、Ｑ３の夫々のしきい値電圧制御領域
に導入され、これらのＭＴＳＦＥＴを低いしきい値電圧
を持つデプレッシゴン型Ｍ　Ｔ　Ｓ　ＦＥＴから高いし
きい値電圧を持つエンハンスメント型ＭＩＳＦＥＴにす
る。不純物７ａは、Ｉ　ＸＩＯ”　’　−３Ｘ１０１３
［ａｔ、ｏｍｓ／ｃｍ２］程度の不純物濃度のボロン（
Ｂ）を用いる。不純物７ａは、第１層目ゲート電極５を
通過する高エネルギ例えば３００［ＫｅＶ］程度の高エ
ネルギのイオン打込みで導入する。なお、マスク１８は
、このイオン打込みによっても不純物が透過しないよう
に、十分に厚く形成される。

マスク１８の開口内に露出するメモリセルＱ２゜Ｑ４形
成領域おいては、第１層目ゲート電極５を通さないので
、不純物７ａは、しきい値電圧制御領域以外の深い位置
に導入される。つまり、メモリセルＱ、、Ｑ４形成領域
において、情報書込用不純物７ａは、しきい値電圧に影
響しない領域に導入される。この条件で導入される不純
物７ａの不純物濃度は、メモリセルＱ＋、Ｑｓ領域にお
いて、半導体基板１の表面からθ〜３００［λ］程度の
深さにピークを有する。また、メモリセルＱ２゜Ｑ４形
成領域において、不純物７ａの不純物濃度は、半導体基
板ｌの表面から３０００〜１００００　［λ］程度の深
さにピークを有する。

このように、半導体基板１上に第１層目ゲート電極５を
形成した後に、第１層目ゲート電極５下の半導体基板１
主面部に、第１層目ゲート電極５を通して情報書込用不
純物７ａを導入し、第２回目の情報の書込みを行うこと
により、第１層目ゲート電極５で構成されるメモリセル
Ｑ、、Ｑ３の情報の書込み（しきい値電圧の制御）を、
第１層目ゲート電極５に対して自己整合的に行うことが
できる。つまり、第１層目ゲート電極５と不純物７ａが
導入される領域との製造工程におけるマスク合せ余裕寸
法がいらなくなる。したがって、第１層目ゲート電極５
、第２層目ゲート電極９の夫々のゲート長寸法を縮小し
、メモリセルＱ　Ｉ−Ｑ　ａ面積を縮小することができ
るので、縦型マスクＲＯＭの集積度を著しく向上するこ
とができる。

また、メモリセルＱ　Ｉ−Ｑ　ａの夫々のゲート長寸法
を縮小し、単位メモリセル行の直列抵抗値を低減するこ
とができるので、情報読出動作におけるプリチャージ電
位の引き抜き速度を速くし、縦型マスクＲＯＭの動作速
度の高速化を図ることができる。

また、第２回目の情報の書込みは、第１層目ゲート電極
５を形成した後に、この第１層目ゲート電極５を通して
情報書込用不純物７ａを導入して行うので、１完短縮を
図ることができる。

前記第６図に示す第２回目の情報の書込みの後に、メモ
リセルＱ２．Ｑ４．Ｑ、及びＱ８形成領域（第１層目ゲ
ート電極５間）において、ゲート絶縁膜８を形成する。

ゲート絶縁膜８は、半導体基板１の表面を酸化して形成
した酸化シリコン膜を用いる。

次に、ゲート絶縁膜８上に第２層目ゲート電極９を形成
する。第２層目ゲート電極９は、例えば、第１層目ゲー
ト電極５と同様に、多結晶シリコン膜で形成する。この
第２層目ゲート電極９を形成する工程により、メモリセ
ルＱ２．Ｑ４．Ｑ、及びＱ８が形成される。

次に、第７図に示すように、プリチャージ用ＭＩＳＦＥ
ＴＱＰのゲート電極５の両側部及びメモリセルＱ８の一
側部に、ｎ１型半導体領域ｌＯを形成する。半導体領域
１０は、ゲート電極５及び９をマスクとして用い、イオ
ン打込みでｎ型不純物（例えばＡ　ｓ　）を導入するこ
とにより形成することができる。なお、前記導入された
情報書込用不純物６ａ、７ａの夫々は、半導体領域１０
を形成するアニール工程等により、ｐ型半導体領域６．
７Ａ、７Ｂの夫々に形成される。

次に、層間絶縁膜１１、接続孔１２、配線１３、層間絶
縁膜１４、接続孔１５、データ線１６の夫夫を順次形成
することにより、前記第２図及び第３図に示す縦型マス
クＲＯＭは完成する。

なお、本発明は、前記第１回目の情報の書込みと第２回
目の情報の書込みとを入れ替えてもよい。

つまり、本発明は、第１層目ゲート電極５を形成する工
程の後に、第１層目ゲート電極５を通して不純物７ａを
導入し、この後、第１層目ゲート電極５間に、不純物６
ａを導入してもよい。

また１本発明は、メモリセルＱ１〜Ｑ８を予じめエンハ
ンスメント型ＭＩＳＦＥＴに設定しておき、不純物を導
入することにより、所定のメモリセルＱをデプレッショ
ン型ＭＩＳＦＥＴとなるような低いしきい値電圧に設定
してもよいにの場合、不純物として、Ａｓ又はＰのＴ）
型不純物を使用する。

〔実施例■〕

本実施例■は、第１層口ゲート電極を通して情報書込用
不純物を導入する情報の書込みにおいて。

第１層目ゲート電極下、第１層目ゲート電極５の夫々に
導入される情報書込用不純物の深さ方向の位置を制御す
ることができる、本発明の他の実施例である。

本発明の実施例■である縦型マスクＲＯＭを第８図（所
定の製造工程における要部断面図）に示す。

本実施例Ｈにおいては、第１層目ゲート電極５下への情
報の書込みに先立って、第１層目ゲート電極５の」二部
にマスク１９を形成したうえで不純物７ａを導入する。

マスク１９は、例えば第１層目ゲート電極５の加工々程
（エツチング工程）で同時に形成される（重ね切りされ
る）。すなわち、基板上全面に堆積されたゲート電極５
形成のための多結晶シリコン層上に、さらに、例えばＣ
ｖＤ等で形成される酸化シリコン膜や窒化シリコン膜が
形成される。この後、図示しないフォトレジスト膜を用
いたＲ、　１．　Ｅ　（リアクティブイオンエツチング
）等の異方性エツチングによりこれらの絶縁膜及び多結
晶シリコンを順次エツチングして第１層目ゲート電極５
及びマスク１９を形成する。また、マスク１９は、第１
層目ゲート電極５を加工するために用いたエツチングマ
スクつまりフォトレジスト膜で形成してもよい。この場
合、マスク１８と１９とを共にポジ型とすることなく、
いずれか一方又は両方をネガ型とする。

このように、第１層目ゲート電極５の上部にこれに自己
整合的にマスク１９を形成し、両者を通して不純物７ａ
を導入して第１層ゲート電極５下への情報の書込みを行
うことにより、マスク１９で不純物７ａの打込みエネル
ギを大きくできるので、第１層目ゲート電極Ｓ下、第２
層目ゲート電極９下の夫々に導入される不純物７ａの位
置の差を充分に確保する（位置の差を大きくする）こと
ができる。つまり、メモリセルＱ１．Ｑ２の基板表面に
不純物７ａを導入するようなエネルギを選択したとき、
メモリセルＱ２．Ｑ４形成領域に導入される不純物７ａ
が、メモリセルＱ２．Ｑ４のしきい値電圧に、より影響
を与えないように、深い位置に形成することができる。

この実施例■において、不純物６ａのイオン打込み及び
その他の工程は、実施例Ｉと同様に行なわれる。

〔実施例■〕

本実施例■は、単位メモリセル行の第２層目ゲート電極
間の離隔寸法を低減し、縦型マスクＲＯＭの集積度をさ
らに向上した、本発明の他の実施例である。

本発明の実施例■である縦型マスクＲＯＭのメモリセル
アレイを第９図（所定の製造工程における要部断面図）
で示す。

本実施例■は実施例■における第２層目ゲート電極９に
代えて第２層目ゲート電極９Ａと第３層目ゲート電極（
製造工程における第３層目の導電層）９Ｂとを交互に形
成している。第２層目ゲート電極９Ａは、第１層目ゲー
ト電極５間に１つ置きに配置される。第３層目ゲート電
極９Ｂは、第２層目ゲート電極９１９Ａを形成した後に
、第２層目ゲート電極９Ａ間の第１層目ゲート電極５間
に配置される。つまり、第２層目ゲート電極９Ａ、第３
層目ゲート電極９Ｂの夫々は、ゲート長方向に、第１層
目ゲート電極５間に交互に形成されている。

このように構成される縦型マスクＲＯＭは、第２層目ゲ
ート電極９Ａと第３層目ゲート電極９Ｂとを重ね合せ、
第１層目ゲート電極５上における両者（９Ａと９Ｂ）の
離隔寸法をなくすことができる。すなわち、実施例Ｉに
おけるゲート電極９の間隔（通常、最小加工寸法とされ
る）が不要とされる。このため、第１層目ゲート電極５
のゲート長寸法を縮小し、第１層目ゲート電極５で構成
されるメモリセルＱ、、Ｑ３．Ｑ５及びＱ７の面積を縮
小することができる。つまり、縦型マスクＲＯＭの集積
度をより向上することができる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

例えば、本発明の縦型マスクＲＯＭは、これがＰ　Ｌ　
Ａ　（Ｐｒｏｇｒａｍ＋＋ｍａｂｌｅ　Ｌｏｇｉｃ　Ａ
ｒｒａｙ）等の論理回路として用いられた場合をも含む
。例えば、第１０図に示すように、本発明の縦型マスク
ＲＯＭと同一の構成によって、Ｙデコーダ回路の一部Ｙ
ｄｅｃ　１を構成することができる。第１０図において
、Ｙｄｅｃｌは、単位メモリセル行とプリチャージ用Ｍ
ＩＳＦＥＴＱＰｃとの間に接続され、単位メモリセル行
をデータ線ＤＬに選択的に接続する。

ＹデコーダＹｄｅｃｌの単位選択回路は、ＭＩＳＦＥＴ
Ｑｄ＋　〜Ｑｄ　ｎからなる。ＭＩＳＦＥＴＱｄ１〜Ｑ
ｄｎは、本発明に従ってディブレジョン型又はエンハン
スメント型とされる。１つの単位選択回路が１つのメモ
リセル行に相当する。Ｙデコー　タＹ　ｄｅｃ　１には
、図示しないアドレスバッファ回路において発生された
相補アドレス信号のうちの所定の一部の信号が供給され
、ＭＩＳＦＥＴＱｄ　Ｉ−Ｑ　ｄ　ｎ等の各ゲート電極
に供給される。第１０図に示す縦型マスクＲＯＭは、電
源電圧線を中心としてＭＩ　５ＦＥＴＱｐ　ｃ、Ｙデコ
ーダＹｄｅｃ１、メモリセルアレイを対称に配置し、こ
れをくり返すことによって、構成される。そして、同一
のデータ線に対応する複数の単位メモリセル行のうち、
ＹデコーダＹｄｅｃｌによって選択された１つが、デー
タ線に接続される。この場合、ＹデコーグＹｄｅｃｌは
、メモリ回路ではなく、１つのメモリセル行を外部から
の信号に応じて選択する論理回路と見ることができる。

なお、特に、縦型マスクＲＯＭにおいて、第１０図のよ
うに、Ｙデコーダの一部をメモリセルアレイと同一構成
とすることによって、さらにその集積度を向上すること
ができる。

また、上記実施例■〜■を組合せて実施することが可能
である。

メモリセルの周辺回路を構成するＭＩＳＦＥＴＱ　ｐ　
ｃ等は、公知のＬＤＤ（Ｔ、ｊ、ｇｈｔ、ｌｙ　Ｄｏｐ
ｅｄ　Ｄｒａｉｎ）構造、Ｄ　Ｄ　Ｄ　（Ｄｏｕｂｌ、
ｅ　Ｄｉｆｆｕｓｅｄ　Ｄｒａｉｎ）構造等の種々の構
造であってもよい。

メモリセルアレイは、ｎ型半導体基板内に形成されたｐ
−型ウェル領域内に形成してもよい。

縦型マスクＲＯＭが、他の論理回路と共に同一半導体基
板上に形成されたような１例えば１チツプマイクロコン
ピユータのような半導体集積回路装置にも本発明は有効
である。

ゲート電極（ワード線）は、４層以上の導体層のくり返
しによって形成されてもよい。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

縦型マスクＲＯＭの第１層目ゲート電極を形成した後に
、前記第１層目ゲート電極下の基板主面部に、この第１
層目ゲート電極を通して情報書込用不純物を導入し、情
報の書込みを行うことにより、第１層目ゲート電極で構
成されるメモリセルの情報の書込みを、第１層目ゲート
電極に対して自己整合的に行うことができるので、この
メモリセル面積を縮小し、縦型マスクＲＯＭの集積度を
向上することができる。

また、第２層目、第３層目ゲート電極の夫々を第１層目
ゲート電極間に交互に形成したことにより、第２層目ゲ
ート電極と第３層目ゲート電極とを重ね合せ、第１層目
ゲート電極上における両者の離隔寸法をなくすことがで
きるので、第１層目ゲート電極のゲート長寸法を縮小し
、第１層目ゲ−ト電極で構成されるメモリセル面積を縮
小し、縦型マスクＲＯＭの集積度をより向上するこがで
きる。

【図面の簡単な説明】

第１図は、本発明の実施例■である縦型マスクＲＯＭの
等価回路図。 第２図は、前記縦型マスクＲＯＭのメモリセルアレイを
示す要部平面図、 第３図は、第２図のｍ−ｍ線で切った断面図、第４図乃
至第７図は、前記第３図に示すメモリセルアレイの各製
造工程毎の要部断面図。 第８図は１本発明の実施例■である縦型マスクＲＯＭに
おいて、所定の製造工程でのメモリセルアレイを示す要
部断面図。 第９図は、本発明の実施例■である縦型マスクＲＯＭに
おいて、所定の製造工程でのメモリセルアレイを示す要
部断面図、 第１０図は、本発明の他の適用例を示す回路図である。 図中、１・・・半導体基板、４，８・・・ゲート絶縁膜
、５．９．９Ａ、９Ｂ・・・ゲート電極、５Ａ、９Ａ。 Ｗ　Ｌ、　・−ワード線、６．７Ａ、７Ｂ、１０−・・
半導体領域、５ａ、７ａ・・・情報書込用不純物、１３
・・・配線、１６．Ｄｌ、・・・データ線、１７．１８
．１９・・・マスク、Ｑ１〜Ｑ８・・メモリセル、ＱＰ
・・・ＭＩＳＦＥＴである。 第　　１　　図 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、ゲート長方向に所定の間隔で複数配置される第１層
   目ゲート電極間に、第２層目ゲート電極を形成する縦型
   マスクＲＯＭを有する半導体集積回路装置の製造方法で
   あって、基板上に第１層目ゲート電極を形成する工程と
   、該第１層目ゲート電極をマスクとして、該第１層目ゲ
   ート電極間の基板主面部に、情報書込用不純物を導入し
   、第１の情報を書込む工程と、該第１の情報が書込まれ
   た基板主面上に、第２層目ゲート電極を形成する工程と
   を備え、前記第１層目ゲート電極を形成する工程の後又
   は前記第１の情報を書込む工程の後に、前記第１層目ゲ
   ート電極下の基板主面部に、該第１層目ゲート電極を通
   して情報書込用不純物を導入し、第２の情報を書込む工
   程を備えたことを特徴とする半導体集積回路装置の製造
   方法。 ２、前記第１層目ゲート電極、前記第２層目ゲート電極
   の夫々は、ＭＩＳダイオードからなるメモリセルを構成
   することを特徴とする特許請求の範囲第１項に記載の半
   導体集積回路装置の製造方法。 ３、前記第１の情報を書込む工程は、第１層目ゲート電
   極を通過しない程度の低エネルギのイオン打込みで情報
   書込用不純物を導入し、前記第２の情報を書込む工程は
   、第１層目ゲート電極を通過する程度の高エネルギのイ
   オン打込みで情報書込用不純物を導入することを特徴と
   する特許請求の範囲第１項又は第２項に記載の半導体集
   積回路装置の製造方法。 ４、前記第２の情報を書込む工程は、第１層目ゲート電
   極下のしきい値電圧制御領域に情報書込用不純物を導入
   し、第２層目ゲート電極下には、しきい値電圧制御領域
   以外に情報書込用不純物を導入することを特徴とする特
   許請求の範囲第１項乃至第３項に記載の夫々の半導体集
   積回路装置の製造方法。 ５、前記第１層目ゲート電極上には、該第１層目ゲート
   電極に対して自己整合的に、絶縁膜、フォトレジスト膜
   等のマスクが形成されることを特徴とする特許請求の範
   囲第１項乃至第４項に記載の夫々の半導体集積回路装置
   の製造方法。 ６、前記マスクは、前記第２の情報を書込む工程におい
   て、第１層目ゲート電極下、第２層目ゲート電極下の夫
   々に導入される情報書込用不純物の位置を制御するよう
   に形成されていることを特徴とする特許請求の範囲第５
   項に記載の半導体集積回路装置の製造方法。 ７、前記第１及び第２の情報を書込む工程は、第２層目
   及び第１層目ゲート電極下のしきい値電圧を、デプレッ
   ション型からエンハンスメント型に若しくはその逆に設
   定する工程であることを特徴とする特許請求の範囲第１
   項乃至第６項に記載の夫々の半導体集積回路装置の製造
   方法。 ８、ゲート長方向に所定の間隔で複数配置される第１層
   目ゲート電極間に、これより上層のゲート電極を形成す
   る縦型マスクＲＯＭを有する半導体集積回路装置の製造
   方法であって、基板上に第１層目ゲート電極を形成する
   工程と、該第１層目ゲート電極をマスクとして、該第１
   層目ゲート電極間の基板主面部に、情報書込用不純物を
   導入し、第１の情報を書込む工程と、該第１の情報が書
   込まれた基板主面上に、ゲート長方向に、第２層目、第
   ３層目又はその上層のゲート電極を形成する工程とを備
   え、前記第１層目ゲート電極を形成する工程の後又は前
   記第１の情報を書込む工程の後に、前記第１層目ゲート
   電極下の基板主面部に、該第１層目ゲート電極を通して
   情報書込用不純物を導入し、第２の情報を書込む工程を
   備えたことを特徴とする半導体集積回路装置の製造方法
   。