JPH0750749B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0750749B2
JPH0750749B2 JP60206493A JP20649385A JPH0750749B2 JP H0750749 B2 JPH0750749 B2 JP H0750749B2 JP 60206493 A JP60206493 A JP 60206493A JP 20649385 A JP20649385 A JP 20649385A JP H0750749 B2 JPH0750749 B2 JP H0750749B2
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JP
Japan
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bit line
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memory cell
diffusion layer
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菊雄 酒井
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Hitachi Ltd
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B20/00Read-only memory [ROM] devices

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  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 [技術分野] 本発明は、半導体記憶装置に関するものであり、特に、
不揮発性情報を記憶する半導体記憶装置に適用して有効
な技術に関するものである。
[背景技術] マスクROMの高集積化を図るために、記憶する情報を多
値とする技術が、雑誌エレクトロニクス1984年3月24日
発行、121〜123ページ(Electronics March 24、1984 p
p121〜123)に記載されている。この技術は、メモリセ
ル、すなわちMISFETのゲート長及びゲート幅をメモリセ
ルごとに変えるか、あるいはMISFETのしきい値をメモリ
セルごとに変えるものである。
本発明者は、前記多値記憶技術を検討した結果、情報の
書込みから製造工程終了までに長時間が必要となること
を見出した。ゲート長及びゲート幅を変えることによっ
て多値情報を記憶する技術は、フィールド絶縁膜を形成
する工程で情報の書込みを行っている。ところがフィー
ルド絶縁膜の形成は、製造工程の初期段階であるため、
情報の書込みから製品完成までに長時間を要する。一
方、しきい値を変えることによって多値情報を記憶させ
るためには、そのしきい値を変える不純物を複数回に分
てMISFETのチャンネル領域に導入しなければならない。
すなわち、不純物導入工程が複数回となり、情報の書込
みから製品完成までに長時間を要する。
[発明の目的] 本発明の目的は、多値情報を記憶する半導体記憶装置の
情報の書込みから製品完成までに要する時間を短縮する
技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
[発明の概要] 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、メモリセルを相互コンダクタンスの異る複数
のMISFETによって構成し、かつそれらのMISFETを並列接
続したものである。
以下、本発明の構成について、実施例とともに説明す
る。
[実施例] 第1図は本実施例のマスクROMのメモリセルアレイの等
価回路図である。
第1図において、WLはワード線である。ワード線WLと交
差して、ビット線BL及び接地線GLが交互に配置してあ
る。ワード線WLとビット線BL及び接地線GLによって囲ま
れた部分にメモリセルMが設けてある。メモリセルM
は、相互コンダクタンスが異る2つのnチャンネルMISF
ETQ1、Q2によって構成してある。それら2つのMISFET
Q1、Q2のゲート電極はともにワード線WLに接続してあ
る。一方、2つのMISFETQ1、Q2のドレイン領域はビット
線BLに接続し、ソース領域は接地線GLに接続している。
すなわち、MISFETQ1とQ2は並列に接続されている。本実
施例では、MISFETQ2の相互コンダクタンスgmをMISFETQ1
の1/2にしてある。これは、本実施例のマスクROMが多値
記憶であるため、各メモリセルMから読み出される電位
レベルが複数種となるが、それら電位レベル間を均一に
するためである。
情報の書込みは、後に述べるように、MISFETQのチャン
ネル領域にp型不純物、例えばボロン(B)を導入して
しきい値を高めることによってなされる。なお、第1図
では前記チャンネル領域のp型不純物を点線で示してい
る。メモリセルM1ではMISFETQ1、Q2ともにチャネル領域
領域にp型不純物が導入され、しきい値が高くなってい
る。すなわち、MISFETQ1、Q2は情報の読み出し時(ワー
ド線WLのハイレベル時)にともに非導通状態を維持す
る。メモリセルM2では、MISFETQ2のみにp型不純物が導
入されてしきい値が高められている。すなわち、読み出
し時に、非導通状態を維持するのはMISFETQ2のみであ
り、MISFETQ1は導通する。メモリセルM3は、読み出し時
にMISFETQ1のみが非導通状態を維持するようになってい
る。メモリセルM4は、読み出し時にMISFETQ1、Q2ともに
導通状態となる。その他のメモリセルMは、前記メモリ
セルM1〜M4のいずれかと同様である。
前記接地線GLには、MISFETからなるグランドスイッチQg
が接続している。このグランドスイッチQgによって、接
地線GLは読み出し時に回路の接地電位、例えば0[V]
にされる。すなわち、グランドスイッチQgの一端は、回
路の接地電位Vssの電源端子に接続される。ビット線BL
にはビット線スイッチQbが接続している。このビット線
スイッチQbを選択することによってビット線BLとセンス
アンプSAとを接続して情報の読み出しがなされる。すな
わち、選択されたビット線BLにのみ電源電位Vcc、例え
ば5[V]が印加される。
次に、本実施例のマスクROMの製造方法を説明する。
第2図乃至第16図はマスクROMの製造工程におけるメモ
リセルの平面図または断面図である。なお、全平面図に
おいて、フィールド絶縁膜以外の絶縁膜を図示しない。
まず、第2図及びそのA−A切断線における断面図であ
る第3図に示すように、p-型単結晶シリコンからなる半
導体基板1の表面を選択的に酸化してフィールド絶縁膜
2を形成する。すなわち、フィールド絶縁膜2は酸化シ
リコン膜からなる。またフィールド絶縁膜2の下の表面
にp型チャンネルストッパ領域3を形成する。第2図に
おいて、2つのMISFETからなる1つのメモリセルMが設
けられる領域を2点鎖線によって囲んで示している。後
述するように、ワード線WLはA−A切断線と同一方向に
延在して設けられる。また、ビット線BL及び接地線GL
は、A−A切断線と交差する方向に延在して設けられ
る。フィールド絶縁膜2において、フィールド絶縁膜2A
はメモリセルM間を区画するものであり、またフィール
ド絶縁膜2BはメモリセルMを構成する2つのMISFETQ1
Q2を区画するものである。第2図から理解できるよう
に、例えばフィールド絶縁膜2A1とフィールド絶縁膜2B1
の距離と、フィールド絶縁膜2B1とフィールド絶縁膜2A2
の距離とは異っている。これは、フィールド絶縁膜2Bが
MISFETQ1及びQ2のゲート幅(チャネル幅)を規定するも
のだからである。
次に、半導体基板1の全表面を酸化してフィールド絶縁
膜2の間の表面にメモリセルMのゲート絶縁膜4を形成
する。すなわち、ゲート絶縁膜4は酸化シリコン膜から
なる。
次に、第4図及びそのA−A切断線における断面図であ
る第5図に示すように、例えばCVDによって半導体基板
1上の全面に多結晶シリコン膜5を形成する。なお、第
4図はチャネルストッパ領域3を図示していない。以下
の説明に用いる平面図も同様である。前記多結晶シリコ
ン膜5にはその低抵抗化のため、例えばイオン打込みに
よってn型不純物、例えばリン(P)を導入する。次
に、多結晶シリコン膜5をパターニングするためのマス
クとなるレジスト膜6を形成する。このレジスト膜6
は、ワード線WLのパターンに形成する。
次に、第6図及びそのA−A切断線における断面図であ
る第7図に示すように、レジスト膜6から露出している
多結晶シリコン膜5を、例えばドライエッチングによっ
てパターニングする。このエッチングの後、レジスト膜
6を除去する。多結晶シリコン膜5はフィールド絶縁膜
2の上ではワード線WLとなり、ゲート絶縁膜4の上では
メモリセルMのゲート電極Gとなる。すなわち、ワード
線WLとゲート電極Gは一体に形成されている。なお、ゲ
ート電極Gにおいて、ゲート電極G1は、等価回路第1図
に示した相互コンダクタンスの大きい方のMISFETQ1のゲ
ート電極であり、ゲート電極G2は相互コンダクタンスの
小さい方のMISFETQ2のゲート電極である。また、ゲート
電極G1のゲート長く(チャネル長)とゲート電極G2のゲ
ート長とは同じであるが、ゲート電極G1のゲート幅をゲ
ート電極G2のゲート幅の2倍にしてある。MISFETQ1の相
互コンダクタンスをMISFETQ2の相互コンダクタンスの2
倍とするためである。なお、ワード線WL及びゲート電極
Gは、多結晶シリコン膜5に限定されない。例えば高融
程金属(Mo、W、Ta、Ti)膜またはその高融点金属のシ
リサイド膜で形成してもよい。さらに、多結晶シリコン
層の上に前記高融点金属あるいはそのシリサイド膜を設
けた積層膜で構成してもよい。
次に、第8図及びそのA−A切断線における断面図であ
る第9図に示すように、n型不純物、例えばヒ素(As)
をイオン打込みによって半導体基板1の表面に導入して
メモリセルMのソース、ドレイン領域となるn+型半導体
領域7を形成する。ゲート電極Gがイオン打込みのマス
クとなる。すなわち、n+型半導体領域7はゲート電極7
に対してセルフアラインで形成される。
なお、メモリセルM、すなわちMISFETQ1、Q2は実質的に
ここまでの工程で完成する。すなわち、MISFETQは、ゲ
ート絶縁膜4、多結晶シリコン層5からなるゲート電極
G及びn+型半導体領域7とで構成されている。
また、半導体領域7のうち、添字Aを付した半導体領域
7AがMISFETQ1、Q2のドレイン領域となるものであるが、
そのMSFETQ1、Q2のドレイン領域は一体になっており、
後述するように、半導体領域7Aはビット線BLに接続され
る。同様に添字Bを付した半導体領域7BはMISFETQ1、Q2
のソース領域となり、かつ一体に形成してある。半導体
領域7Bは後に接地線GLに接続される。すなわち、メモリ
セルMを構成するMISFETQ1とQ2はビット線BLと接地線GL
に並列に接続される。また、ドレイン領域である半導体
領域7Aと、ソース領域である半導体領域7Bとはビット線
BL及び接地線GLが延在する方向において、交互に配置さ
れている。
次に、第10図乃至第14図に示すように、情報書込み用の
レジストマスク8を半導体基板1上の全面に形成する。
なお、第11図は第10図のA−A切断線における断面図、
第12図はB−B切断線における断面図、第13図はC−C
切断線における断面図、第14図はD−D切断線における
断面図である。レジストマスク8には、不純物導入用の
開口9が設けられる。開口9において、開口9Aはゲート
電極G1及びG2が露出するように大きく形成してある。開
口9Bは、ゲート幅の小さい方のゲート電極G2が露出する
ように形成してある。開口9Cはゲート幅の大きい方のゲ
ート電極G1が露出するように形成してある。
レジストマスク9形成後に、p型不純物、例えばボロン
(B)をイオン打込みによって、前記開口9A、9B、9Cを
通してMISFETQのチャネル領域に導入する。なお、第10
図乃至第14図では、p型不純物が導入されたチャネル領
域をp型半導体領域10として図示している。p型不純物
が導入されていないチャネル領域は半導体基板1と同様
にp-型である。前記p型不純物はゲート電極G及びゲー
ト絶縁膜4を貫通させて導入される。チャネル領域がp
型半導体領域10となったMISFETQではしきい値が高くな
り、ゲート電極Gがハイレベルつまり電源電位Vccとな
っても非導通状態を維持するようになる。したがって、
第11図に示しているメモリセルMでは、2つのMISFETQ1
(符号は付していない、以下も同様)及びMISFETQ2がと
もに非導通状態を維持するようになる。第12図に示した
メモリセルMでは、相互コンダクタンスの小さい方のMI
SFETQ2のみが非導通状態を維持するようになる。第13図
に示したメモリセルMでは相互コンダクタンスの大きい
方のMSIFETQ1のみが非導通状態を維持するようになる。
ところが、第14図に示したメモリセルMでは、その全領
域をレジストマスク8によって覆ってあるので、読み出
し時にはMISFETQ1、Q2がともに導通状態になる。このよ
うに、本実施例では、一回の情報書込みで4種の情報を
記憶させることができる。また、情報の書込みを行うた
めのイオン打込みが、MISFETQ1、Q2を非導通状態にすれ
ばよいものであるため、例えばMISFETQ1を非導通状態に
する場合にそのイオン打込みの影響、例えばマスク合せ
ずれの影響を受てMISFETQ2の相互コンダクタンスが変化
するようなことがない。すなわち、書込みの信頼性を高
めることができる。
前記情報書込み、すなわちイオン打込みの後に、レジス
トマスク8を除去する。
以下の工程をメモリセルアレイの完成した平面を示した
第15図とそのA−A切断線における断面図である第16図
を用いて説明する。
前記情報の書込みの後、例えばCVDによって半導体基板
1上に酸化シリコン膜とリンシリケートガラス膜とを順
次積層して絶縁膜11を形成する。なお、第15図には絶縁
膜11を図示している。次に、絶縁膜11を選択的に除去し
て接続孔12を形成する。次に、例えばスパッタによって
アルミニウム層を半導体基板1上の全面に形成し、この
アルミニウム層を選択的に除去してビット線BL及び接地
線GLを形成する。このように、本実施例では、ビット線
BL及び接地線GLが抵抗値の小さいアルミニウム層からな
る。第15図に示したように、ビット線BLと接地線GLと
は、ワード線WLと交差する方向に延在する。さらに、ビ
ット線BLと接地線GLとが、交互に配置される。ビット線
BLと接地線GL及びワード線WLとで囲まれた領域にメモリ
セルMが構成されている。なお、前記接続孔12形成後
に、その接続孔12を通してn型不純物、例えばリンを再
度導入している。
前記ビット線BL及び接地線GL形成後、図示していない
が、例えばCVDによって酸化シリコン膜、PSG膜、窒化シ
リコン膜を順次積層して最終保護膜を形成する。
[効果] 本願によって開示された新規な技術によれば、次の効果
を得ることができる。
(1).各メモリセルを相互コンダクタンスの異る2つ
のMISFETによって構成したことにより、イオン打込み1
回で多値情報を得ることができるので、情報の書込みか
ら製品完成までに要する時間を短縮することができる。
(2)・ビット線及び接地線を抵抗値の小さいアルミニ
ウム層にしたので、読み出し速度の高速化を図ることが
できる。
(3).情報の書き込みを行うためのイオン打込みがMI
SFETを非導通状態にすればよいものであるため、そのイ
オン打込みによって他のMISFETの相互コンダクタンスが
変化することがなく、したがって情報の書込みの信頼性
の向上を図ることができる。
以上、本発明を実施例にもとずき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。
【図面の簡単な説明】
第1図は本発明の一実施例のマスクROMのメモリセルア
レイの等価回路図である。 第2図乃至第16図は前記マスクROMの製造工程を説明す
るための平面図または断面図である。 1…半導体基板、2、2A、2B…フィールド絶縁膜、3…
チャネルストッパ領域、4…ゲート絶縁膜、5…多結晶
シリコン膜、6、8…レジストマスク、7、7A、7B、10
…半導体領域、9、9A、9B、9C…開口、11…絶縁膜、12
…接続孔、WL…ワード線、BL…ビット線、GL…接地線、
M…メモリセル、Q1、Q2…MISFET、Qg、Qb…スイッチ、
SA…センスアンプ、G…ゲート電極。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】実質的に互いに平行に配置されてなる複数
    のワード線と、 上記複数のワード線と実質的に直交するよう配置され、
    アルミニュウム層からなる複数のビット線と、 上記ワード線とビット線の交点にそれぞれ配置され、ワ
    ード線の延長方向にフィールド絶縁膜を挟んで設けられ
    るとともに、ワード線と一体的に形成されたゲート電極
    のゲート幅がそれぞれ異なるようにされた2つのMISFET
    により構成された複数のメモリセルと、 上記ワード線の延長方向において隣接する2つのメモリ
    セルと上記ビット線の延長方向において隣接する2つの
    メモリセルとによる合計4個のメモリセルに対して共通
    化されてなるドレイン拡散層と、 上記ドレイン拡散層とそれに対応するビット線とを接続
    するための1つからなるコンタクト穴と、 上記共通化されたドレイン領域に対してワード線の延長
    方向において1個のメモリセル分だけずれて隣接する2
    つのメモリセルと上記ビット線の延長方向に隣接する2
    つのメモリセルとによる合計4個のメモリセルに対して
    共通化されてなるソース拡散層と、 上記ソース拡散層に対して1つのコンタクト穴を通して
    接続され、上記ビット線に対して平行にかつ交互に配置
    されてなるアルミニュウム層からなるソース線と、 上記各ソース線と回路の接地電位との間に設けられた選
    択スイッチ素子と、 上記各ビット線と読み出しセンスアンプとの間に設けら
    れたビット線選択スイッチ素子とを備えてなり、 上記メモリセルを構成する2つのMISFETのチャンネル部
    分は、記憶すべき情報に応じてビット線が形成される前
    の段階でワード線の選択レベルに対してしきい値電圧が
    高くなるような不純物の導入がされたものであることを
    特徴とする半導体記憶装置。
  2. 【請求項2】上記ソース線及びビット線は、上記共通化
    されたドレイン拡散層上及びソース拡散層上にそれぞれ
    形成されたコンタクト穴を利用して導入され、かかるド
    レイン領域及びソース領域と同一導電型で、かつ高不純
    物濃度とされた半導体領域と上記コンタクト穴を介して
    接続されたものであることを特徴とする特許請求の範囲
    第1項記載の半導体記憶装置。
JP60206493A 1985-09-20 1985-09-20 半導体記憶装置 Expired - Lifetime JPH0750749B2 (ja)

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