JPH0265170A - 読み出し専用半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は読み出し専用半導体記憶装置に関し、特に、マ
スクＲＯＭ　（ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）に
適用して好適なものである。

〔発明の概要〕

本発明は、直列に接続されるＭＩＳＦＥＴによってメモ
リセルアレイが構成される読み出し専用半導体記憶装置
において、そのＭＩＳＦＥＴの半導体６Ｂ域を直列に接
続する半導体膜を形成し、ビット線をその半導体膜と重
ならないように形成することにより、不純物の打ち込み
による情報の書き込みをビット線の形成後に行って、Ｔ
ＡＴ（Ｌｕｒｎ　ａｒｏｕｎｄ　ｔｉｍｅ　）の短縮を
図るものである。

また、本発明は、上記半導体膜をメモリセルアレイのＭ
ＩＳＦＥＴと同チャンネル型の周辺回路のＭｒＳＦＥＴ
まで延在することにより、その製造工程の簡略化を行っ
て、ＴＡＴの短縮を図るものである。

〔従来の技術〕

マスクＲＯＭはその製造工程において情報を書き込むＲ
ＯＭであり、そのメモリセルは通常ＭＩＳＦＥＴにより
構成される。このマスクＲＯＭの一種としてＮＡＮＤ型
マスクＲＯＭが知られている。このＮＡＮＤ型マスクＲ
ＯＭは、直列接続された複数のＭＩＳＦＥＴ列により構
成され、情報の書き込みは、通常、イオン注入で上記Ｍ
ＩＳＦＥＴの闇値電圧を制御することにより行われる。

（発明が解決しようとする課題〕 しかしながら、上述の従来のＮＡＮＤ型マスクＲＯＭは
、ＭＩＳＦＥＴのゲート絶縁膜の形成前後の工程で情報
を口き込むため、情報を古き込んでから、マスクＲＯＭ
の完成に要する時間、ずなわちＴＡＴ　（ｔｕｒｎ　ａ
ｒｏｕｎｄ　ｔｉｍｅ）が長いという問題があった。− 特開昭６０−９１５７号公報においては、ＴＡＴの短縮
を図るために、各ＭＩＳＦＥＴのソース領域とドレイン
領域を短絡する金属配線を設けるか否かによって、情報
を書き込むＮＡＮＤ型のマスクＲＯＭが提案されている
。しかし、このタイプのマスクＲＯＭでは、ソース領域
、ドレイン領域に金属配線をコンタクトさせる必要があ
り、このためコンタクトの面積が増大して高密度化に不
利となり、２Ｎの金属配線が必要等の実用上程々の問題
がある。

このような問題を解決する読み出し専用半導体記憶装置
として、本件出願人は、先に特願昭６３−１１０９６６
号明細書及び図面に記載したように、直列接続されたＭ
ＩＳＦＥＴ列のソース領域、ドレイン領域を接続する半
導体膜を形成し、その半導体膜に選択的に不純物を導入
して情報を古き込む技術について提案している。

そこで、本発明は、そのＴＡＴをさらに短縮するような
読み出し専用半導体記憶装置の提供を目的とする。

〔課題を解決するための手段〕

上述の目的を達成するために、本願の第１の発明の読み
出し専用半導体記憶装置は、半導体基体上に絶縁膜を介
して互いに平行に延在された複数のワード線と、上記ワ
ード線と略直交する方向に互いに隣接する上記ワード線
間の上記半導体基体へ形成されたソース領域及びドレイ
ン領域を構成する半導体領域とにより構成された直列接
続ＭＩＳＦＥＴ列を存するものであって、各ワード線上
に絶縁膜を介して上記半導体領域間を直列に接続する半
導体膜が形成され、その半導体膜を被覆する絶縁膜上に
該半導体膜上の少な（とも一部が除去されて該半導体膜
と平行に延在されるビット線が形成され、上記半導体膜
を被覆する絶縁膜を介して該半導体膜に選択的に不純物
を導入したことを特徴とする。

また、本願の第２の発明の読み出し専用半導体記憶装置
は、メモリセルアレイを構成する直列接続ＭＩＳＦＥＴ
列を有すると共に、周辺回路を構成するＭｒＳＦＥＴを
有し、上記直列接続ＭＩＳＦＥＴ列は半導体基体上に絶
縁膜を介して互いに平行に延在された複数のワード線と
、上記ワード線と略直交する方向に互いに隣接する上記
ワード線間の上記半導体基体へ形成されたソース領域及
びドレイン領域を構成する半導体領域とにより構成され
るものであって、各ワード線上に絶縁膜を介して形成さ
れ上記半導体領域間を選択的に直列に接続する半導体膜
をメモリセルアレイのＭＸＳＦＥＴ及びそのメモリセル
アレイのＭＩＳＦ［ＥＴと同チャンネル型の周辺回路の
ＭＩＳＦＩＥＴに形成することを特徴とする。

この第２の発明では、上記半導体膜を選択的に直列に接
続する手段としては、不純物の導入により電気的に接続
するか否かとするようにしても良く、電気的に絶縁され
るように半導体膜を除去するか否かのようにしても良い
。

〔作用〕

第１の発明では、各ワード線上に絶縁膜を介して上記半
導体領域間を直列に接続する半導体膜に選択的に不純物
を導入することで、その情報の書き込みが行われること
になるが、その不純物の導入を絶縁膜を介して行い且つ
ビット線の形成後さに行うことで、大幅なＴＡＴの短縮
が行われる。

従って、ビット線は、上記半導体膜と重ならないような
パターンで設けることが必要となり、半導体股上の少な
くとも一部が除去されたパターンとするによって、その
除去されたところを介してイオン注入等の手段から不純
物のｉ！沢的な打ち込みが可能となる。

また、第２の発明においては、メモリセルアレイのＭＩ
ＳＦＥＴに形成する半導体膜は、半導体領域間を選択的
に直列に接続して情報の古き込みに用いられる。この半
導体膜を周辺回路の同チャンネル型のＭＩＳＦＥＴに形
成することにより、そのＭＩＳＦＥＴに電極を形成する
際のイオン注入（いわゆる補償インプラ）が不要となる
。このため、ＴＡＴの短縮が行われる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例はＮＡＮＤ型マスクＲＯＭの例であり、アルミ
配線層からなるビット線の形成の後に選択的なイオン注
入から情報を書き込む例である。その構造について、第
１図〜第３図を参照しながら説明すると、ｐ型のシリコ
ン基板１の表面にフィールド酸化膜２が形成され、この
フィールド酸化膜２に囲まれた活性９■域の表面にはゲ
ート酸化膜３が形成されている。このゲート酸化膜３上
には、所定間隔で互いに平行に延在された複数のワード
線Ｗ　Ｌ　＋〜ＷＬ、が設けられ、これらワード綿ＷＬ
、〜ＷＬ、と平行に選択線ＳＬ、〜ＳＬｚも設けられて
いる。これらワード線Ｗ　Ｌ　＋〜ＷＬ、及び選択線Ｓ
Ｌ＋　〜ＳＬｔは、例えば不純物をドープしたポリシリ
コン層やこのポリシリコン層に高融点全屈シリサイド層
を形成したポリサイド構造により形成される。また、こ
れらワード線ＷＬ。

〜Ｗ　Ｌ　ａ及び選択線ＳＬ、〜ＳＬｇは、その上部が
酸化膜４に被覆され、その側部がＣＶＤシリコン酸化膜
をエッチバックして形成したサイドウオール部５により
被覆される。

これらワード線ＷＬ、〜ＷＬ、及び選ＩＲ線ＳＬ。

〜ＳＬよの間のシリコン基板ｌには、それぞれソース領
域、ドレイン領域となる半導体領域６３〜６ｇが形成さ
れる。これら各半導体領域６ａ〜６ｇは、ｎ型の導電型
とされ、各ワード線ＷＬ、〜Ｗ　Ｌ　ａ及び選択線ＳＬ
、〜ＳＬ、と自己整合的に形成される。各半導体領域６
ａ〜６ｇは、それぞれチャンネルに近い側がｎ−型の低
濃度不純物領域とされ、遠い側がｎ゛型の高濃度不純物
領域とされる。従って、これら半導体領域６ａ〜６ｇを
ソース・ドレイン領域とし、且つ各ワード線２選択線を
ゲート電極とする各ｎＭＯ３）ランジスタＱ１〜Ｑ＝、
Ｔ＋〜Ｔ４は、いわゆるＬＤＤ格造になる。上記半導体
領域６ａ〜６ｇは、上記ワード線の延在される方向と直
交する方向に並べられている。その結果、ｎＭＯ３トラ
ンジスタＱ、〜Ｑ４及びＴ、、Ｔ、で１つの直列接続Ｍ
ＯＳＦＥＴ列が形成され、ｎＭＯｓトランジスタＱｓ　
−Ｑｌ及び７３　、Ｔ、で他の１つの直列接続ＭＯＳＦ
ＥＴ列が形成される。上記半導体領域６ａは接地電圧Ｖ
ＳＳに設定され、半導体領域６ｇには、後述するような
ポリシリコン層７を介してビット線であるＡｌ配線層９
が接続する。

各ｎＭＯ３）ランジスタＱ＋　−ｑｓ、’ｒ、　−”ｒ
４のソース・ドレイン領域である半導体領域６ａ〜６ｇ
には、半導体膜である２Ｎ目の薄いポリシリコンＮ７が
接続する。このポリシリコンＮ７は、それぞれワード線
Ｗ　Ｌ　＋　”’　Ｗ　Ｌ　ａ及び選択線ＳＬ、〜ＳＬ
、を被覆する酸化膜４．サイドウオール部５の表面に沿
って延在され、半導体領域６ａ〜６ｇの上部ではその半
導体領域６ａ〜６ｇとそれぞれ接続する。このポリシリ
コン層７はｐ型若しくはノンドープのポリシリコン層に
選択的にｎ型の不純物が導入された構造を有している。

ここで、不純物は例えばリン等のｎ型の不純物である。

ｎ型の不純物の導入されない領域は絶縁領域として機能
する。一方、ｎ型の不純物の導入された領域は、低抵抗
化し、各ｎＭＯｓトランジスタのソース領域とドレイン
領域を短絡する機能を有している。すなわち、ｎ型の不
純物の導入によってソース領域とドレイン２１域の間が
短絡されたｎＭＯｓトランジスタＱ＋、　（１１，ＱＳ
、　Ｑａ、　Ｔ１．　Ｔ４は、デイブリーシリン型（ノ
ーマリ−オン型）となり、ソース領域とドレイン領域の
間がｐ型若しくはノンドープのポリシリコン層のままと
されるｎＭＯ３トランジスタＱ、、Ｑ、、Ｑ？、Ｑ、、
’ｒ、、　Ｔ、は、エンハンスメント型（ノーマリ−オ
フ型）となる、特に、本実施例では、そのポリシリコン
層７へのｎ型の不純物の導入がアルミ配線層９の形成後
に行われる。従って、ＴＡＴを大幅に短縮できる。この
ポリシリコン層７のパターンは、直列接続ＭＩＳＦＥＴ
列の活性領域を覆うパターンとされており、その平面上
、図示の部分では、ビット線のコンタクト部１０と接地
線の間で２本の直線状のパターンとされ、２つの直列接
続ＭＩＳＦＥＴ列の間の領域では開口されてポリシリコ
ンＴ！Ｉ７は設けられていない。

このようなポリシリコン層７の上部には、層間絶縁膜８
が形成される。そして、その眉間絶縁膜８上には、ビッ
ト線となるアルミ配線層９が形成される。アルミ配線層
９のパターンは、上記ポリシリコン層７上の少なくとも
一部が除去されてなるパターンとされ、ポリシリコン層
７はその大部分の？ｉｌ域でアルミ配線ＪＩ９とは重な
らない、上記ポリシリコン層７のパターンが２つの直列
接続ＭＩＳＦＥＴ列の間の領域では開口されているから
である。アルミ配線Ｎ９は、ポリシリコンＮ７のパター
ンと平行に、ワード線ＷＬ、−ＷＬ、及び選択線ＳＬ、
〜ＳＬアの延長方向とは略直交する方向を延長方向とし
て形成されている。このアルミ配線Ｎ９は、上記コンタ
クト部１０でポリシリコン層７を介して半導体領域６ｇ
に接続する。

次に、本実施例のマスクＲＯＭの情報を読みだす方法に
ついて説明すると、その等価回路は第４図に示すものと
なり、−例としてｎＭＯＳトランジスタＱ、のデータを
読み出す場合を考える。この場合には、選択線ＳＬ！が
”　Ｈ”レベル（ハイレベル）とされ、ＭＯＳ）ランジ
スタＱ、〜Ｔ！の列を選択する。これと同時にワード線
Ｗ　Ｌ　ｔはＬ”レベル（ローレベル）とされ、その他
のワード線ＷＬ、、ＷＬ、、ＷＬ、は°’１１”　レヘ
／Ｌｋ：される。その時にビット線から流れる電流から
ＭＯＳトランジスタＱ□の情報を読み出す。

次に、上述のように構成された本実施例によるＮＡＮＤ
型マスクＲＯＭの製造方法の一例について第５図ａ〜第
５図Ｃ及び第６図ａ〜第６図すを参照しながら説明する
。

まず、第５図ａに示すように、シリコン基板１１の表面
をｉ！沢酸酸化て、フィールド酸化膜１２を形成する。

さらにそのフィールド酸化膜１２と選択的に熱酸化によ
りゲート酸化膜１３を形成する０次に、ゲート電極材料
層１４及び酸化膜１５を積層し、これらをパクーニング
して所定形状のワード線及び選択線を得る。

次に、全面に例えばリン等のｎ型の不純物を低濃度にイ
オン注入して低４度不純物領域１６を形成する。この低
濃度不純物領域１６はワード線及び選択線に対してセル
ファラインで形成され、ドレインの電界集中を緩和させ
る０次に、全面にＣＶＤシリコン酸化膜を形成し、これ
をｔＥによリエッチバックしてサイドウオール部１７を
形成する。このときサイドウオール部１７の間で整合的
にシリコン基板１１の表面が露出する。

続いて、第５図すに示すように、全面にポリシリコンＦ
１１Ｂを形成する。このポリシリコン層１日は、各サイ
ドウオール部１７０間で露出した上記シリコン基板１１
の表面にそれぞれ接続する。

このポリシリコン層１８にはｎ型の不純物（例えばボロ
ン）が導入される０次に、このポリシリコン層１８をパ
ターニングして、ワード線等と略直交する方向に延在さ
れ活性領域と重なるようなパターンにする（第１図参照
）、このパターニングされたポリシリコン層１８上に、
半導体領域に対応する部分が開口されたパターンのレジ
ストｌ１ｆｆｌ１９を形成する。そして、このレジスト
Ｍ１９をマスクとして、ｎ型の不純物をポリシリコン層
１８に導入し、そのポリシリコンＮ１８からの拡散によ
り高濃度不純物領域を形成して、それぞれ低濃度不純物
領域をチャンネル側に存した半導体領域２０ａ〜２０ｇ
を得る。

次に、第５図Ｃに示すように、全面に層間絶縁膜２１を
形成する。この時未だポリシリコン層１８には情報は占
き込まれていない、全面に眉間絶縁膜２１を形成した後
、全面にアルミ配線層２２を形成する。そして、これを
パターニングしてアルミ配線層２２を形成する。ここで
、このアルミ配線層２２とポリシリコン層１８の位置関
係は、第６図ａに示すように、２つの直線状のポリシリ
コンＪ５１１１１．　１Ｂの間の上の領域で、アルミ配
線層２２がそれらポリシリコン！１Ｂと平行して延在さ
れており、そのポリシリコン５１Ｂの大部分はアルミ配
線層２２とは重ならない。

次に、第６図すを参照しながら、情報の書き込みを行う
工程について説明する。この工程より後の工程がＴＡ、
、Ｔに関係する。第６図すに示すように、アルミ配線層
２２が層間絶縁膜２１上に形成されたところで、マスク
２３を用いて選択的にイオン注入を行う。このイオン注
入は、ｎ型の不純物を選択的に導入するものであり、ｎ
型の不純物が導入されてソース領域とドレイン領域が短
絡されたｎＭＯｓトランジスタがデプリーシッン型とな
り、それ以外のマスク２３によりカバーされた領域のｎ
ＭＯ３）ランジスタはエンハンスメント型となる。例え
ば、第４図に示したマスクＲＯＭを得る場合には、ｎＭ
ＯＳトランジスタＱ、、Ｑ３゜Ｔ＋、Ｑｓ、Ｑｂ、Ｔ４
にかかる領域に窓部を有するマスク２３を用いながら、
ｎ型の不純物を導入すれば良い。

このように本実施例のマスクｒ？ＯＭは、情報の書き込
みが行われるポリシリコン１７（１Ｂ）に対してアルミ
配線Ｊｉｉ８　（２２）が重ならない位置に形成されて
いるために、アルミ配線Ｎ８（２２）の形成後に眉間絶
縁膜７（１Ｂ）を介したポリシリコン！７（１８）への
イオン注入から情報を古き込んで、短時間にマスクＲＯ
Ｍを完成させることができる。このためそのＴＡＴは大
幅に短くなる。

なお、本実施例は、その他種々の変更が可能であり、ポ
リシリコン層、アルミ配線層は他の材料であっても良い
。

第２の実施例 本実施例は、メモリセルアレイのＭＩＳＦＥＴのみなら
ず周辺回路のＭＩＳＦＥＴにも半導体膜を形成するマス
クＲＯＭの例である。その構造は、゛第７図Ｃに示すよ
うに構成されるが、その構造を明らかにするために、初
めに、その製造工程について説明する。

第７図ａに示すように、シリコン基板３１にｎ型のウェ
ル９■域３２とｎ型のウェル領域３３が設けられ、シリ
コン基板３１の表面にはフィールド酸化膜３４が選択的
に形成される。そして、そのフィールド酸化膜３４に囲
まれた領域にゲート酸化膜３５が形成され、さらに所要
のパターンでゲート電極３６が形成され、ソース領域、
ドレイン領域となる半導体領域３７ｎ、３７ｐもそのゲ
ート電極３６とセルファラインで形成される。ここで、
半導体領域３７ｎはｎ型の導電型であり、半導体領域３
７ｐはｎ型の導電型である。これら半導体領域３７ｎ、
３７ｐはゲート電極３６の側部のサイドウオール部を利
用して、低濃度不純物領域と高濃度不純物領域からなる
構造いわゆるＬＤＤ構造となるようにされる。ゲート電
極３６は、それぞれ層間絶縁膜３８に被覆される。第７
図ａでは、２つの並んだｎＭＯ３）ランジスクＱ、。

Ｑ　＋　ｔがメモリセルアレイを構成するＭＩＳＦＥＴ
列となり、ｎ型のウェル領域に形成されたｎＭ。

ＳトランジスタＱ　＋　３とｎ型のウェル領域に形成さ
れたｐＭＯＳトランジスタＱ　Ｉ　４とが周辺回路（周
辺ＣＭＯ３回路）を構成する。上記ｎＭＯ３）ランジス
タＱ　ＩＩ＋　　Ｑ＋＊からなるＭＩＳＦＥＴ列は、第
１の実施例の直列接続ＭＩＳＦＥＴ列に該当する。従っ
て、そのＭＩＳＦＥＴ列は半導体基体上に絶縁膜を介し
て互いに平行に延在された複数のワード線と、上記ワー
ド線と略直交する方向に互いに隣接する上記ワード線間
の上記半導体基体へ形成されたソース領域及びドレイン
領域を構成する半導体９Ｉ域とにより構成される。

ＬＤＤ構造にするためのアニールを行った後、薄い眉間
絶縁膜を形成すると共に、レジストのパターニング及び
シリコン酸化膜のＲＩＥからｎ型の不純物拡散領域であ
る半導体領域３７ｎのみ露出させる０次に、ポリシリコ
ン層３９をＣＶＤ法により形成し、ブリデポジシラン法
やイオン注入法によって不純物を導入し、導電性を与え
る。

そして、情報の書き込みを行うために、そのポリシリコ
ン層３９をパターニングする。第７図すに示すように、
このパターニングは、メモリセルアレイのＭＯＳ）ラン
ジスタＱ　＋　＋　＊　　Ｑ　ｌ　！において、デイプ
リージョン型にしたいトランジスタについては、短絡さ
せるパターンでポリシリコン層３９を残し、エンハンス
メント型にしたいトランジスタについては、途中をカッ
トするパターンでポリシリコン層３９の一部を除去する
。これらメモリセルアレイのＭＯＳ）ランジスタＱ　ｌ
＋　＋　　Ｑ　ｒ　ｚついては、その半導体領域３７ｎ
の上部が該ポリシリコンｌ！５３９によって被覆された
ままにされる。また、周辺回路のｎＭＯ３トランジスタ
Ｑ　＋　ｓについては、短絡しないパターンで、その半
導体領域３７ｎの上部が該ポリシリコンＮ３９によって
被覆されたままにされる。また、周辺回路のｐＭＯｓト
ランジスタＱ　＋　ａについては、ポリシリコン層３９
は除去される。

次に、第７図Ｃに示すように、全面に眉間絶縁膜４０を
形成し、各コンタクトホール４１ｎ、４ｔｐを形成する
。ここで、コンタクトホール４１ｎは、ｎ型の半導体領
域３７ｎのコンタクトを行うためのコンタクトホールで
あるが、上述のように情報の書き込みのために用いたポ
リシリコン層３９をそのままｎ型の半導体領域３７ｎ上
に形成しているために、その開口時にフィールド酸化膜
３４をエツチングすることがない、従って、エツチング
の後にｎ型の不純物のいわゆる補償インプラを行う必要
がなく、その工程が短縮される。−方、コンタクトホー
ル４１ｐは、ｎ型の半導体領域３７Ｐのコンタクトを行
うためのコンタクトホールであり、ｎ型の半導体領域３
７ｎのようにポリシリコン層３９は設けられないが、一
般に周辺のＰＭＯＳトランジスタＱ　＋　ａの占有面積
は小さく、フィールド酸化膜３４との距離を十分に採っ
てもチップサイズへの悪影響がないため、コンタクトホ
ール４１Ｐとフィールド酸化膜３４との距Ｍｌを大きく
採ることで解決できる。

以下、アルミ配線［４２を形成し、これをパターニング
してＣＭＯ３型の周辺回路を有したマスクｒ？ＯＭを完
成する。なお、このアルミ配線［４２の一部はビット線
として機能する。

上述のように、本実施例のマスクＩ’？ＯＭでは、ポリ
シリコン層３９がメモリセルアレイのｎＭ。

ＳトランジスタＱ　＋　＋　＋　　Ｑ　＋　ｔのみなら
ず、同じｎチャンネル型の周辺回路のＭＯＳトランジス
タＱ１３にも形成される。このため、そのポリシリコン
層３９で、コンタクトホールの形成時のエツチングから
フィールド酸化膜３４を除去させずに済むことになり、
いわゆる補償インプラの工程を省略することができる。

従って、ＴＡＴを短縮することが容易に行われる。

なお、上述の実施例においては、ポリシリコンｒｒ！Ｊ
３９を接続させるか否かで、デイプリージョンかエンハ
ンスメントかを決定しているが、イオン注入等による不
純物の導入でこれらを決定するものであっても良い、す
なわち、各トランジスタの形成後、ポリシリコン層等の
材料層をメモリセルアレイのみならず周辺回路にも形成
しておけば良い、そのイオン注入は、眉間絶縁膜の形成
後やアルミ配線層の形成後に行うこともできる。

〔発明の効果〕

本発明の読み出し専用半導体記憶装置では、ビット線が
不純物の導入が行われる半導体膜上の少なくとも一部が
除去されて該半導体膜と平行に延在され、半導体膜のパ
ターンとずれることになり、従って、ビット線を形成し
た後からでも情報の書き込みが可能である。このため大
幅なＴＡＴの短縮が可能となる。また、他の本発明の読
み出し専用半導体記憶装置では、半導体膜が周辺回路の
ＭＩＳＦＥＴにも形成される。従って、配線層のコンタ
クトホールの形成時にフィールド酸化膜が除去されてい
わゆる補償インプラが必要になることもなく、それだけ
ＴＡＴの短縮が可能となる。

【図面の簡単な説明】

第１図は本発明の読み出し専用半導体記憶装置装置の一
例の構造を示す平面図、第２図は第１図の■−■線に沿
った断面図、第３図は第１図の■−■線に沿った断面図
、第４図はその等価回路図である。第５図ａ〜第５図Ｃ
及び第６図ａ〜第６図すは上記読み出し専用半導体記憶
装置の一例の製造工程を説明するためのそれぞれ工程断
面図である。 また、第７図ａ〜第７図Ｃは本発明の読み出し専用半導
体記憶装置の他の一例の製造工程を説明するそれぞれ工
程断面図である。 １．１１．３１・・・シリコン基板 ２．１２，３．４・・・フィールド酸化膜３．１３．３
５・・・ゲート酸化膜 ６ａ〜６ｇ、２０ａ〜２０　ｇ、　　３７　ｎ、　　３
７　ｐ・・・半導体領域 ９．２２．４２・・・アルミ配線層 ＷＬ、　　〜ＷＬ、　　・・・ワード線ＳＬ、、ＳＬ、
・・・選択線 Ｑ１〜Ｑ、、Ｑ、、〜Ｑ　＋　ａ・・・ＭＯＳｌ−ラン
ジスタＴ１〜Ｔ４・・・ＭＯＳｌ−ランジスク特許出願
人　　　ソニー株式会社 代理人弁理士　小池　晃（他２名） ＩＩＩ−ｆｆｌ！象吋面 第３図 ａＤＫ 第４図 第５図ａ 第５図ｂ 第６ 図ａ 〃 第６図ｂ

Claims (2)

【特許請求の範囲】
1. （１）半導体基体上に絶縁膜を介して互いに平行に延在
   された複数のワード線と、上記ワード線と略直交する方
   向に互いに隣接する上記ワード線間の上記半導体基体へ
   形成されたソース領域及びドレイン領域を構成する半導
   体領域とにより構成された直列接続ＭＩＳＦＥＴ列を有
   する読み出し専用半導体記憶装置において、 各ワード線上に絶縁膜を介して上記半導体領域間を直列
   に接続する半導体膜が形成され、その半導体膜を被覆す
   る絶縁膜上に該半導体膜上の少なくとも一部が除去され
   て該半導体膜と平行に延在されるビット線が形成され、
   上記半導体膜を被覆する絶縁膜を介して該半導体膜に選
   択的に不純物を導入したことを特徴とする読み出し専用
   半導体記憶装置。
2. （２）メモリセルアレイを構成する直列接続ＭＩＳＦＥ
   Ｔ列を有すると共に、周辺回路を構成するＭＩＳＦＥＴ
   を有し、上記直列接続ＭＩＳＦＥＴ列は半導体基体上に
   絶縁膜を介して互いに平行に延在された複数のワード線
   と、上記ワード線と略直交する方向に互いに隣接する上
   記ワード線間の上記半導体基体へ形成されたソース領域
   及びドレイン領域を構成する半導体領域とにより構成さ
   れる読み出し専用半導体記憶装置において、 各ワード線上に絶縁膜を介して形成され上記半導体領域
   間を選択的に直列に接続する半導体膜をメモリセルアレ
   イのＭＩＳＦＥＴ及びそのメモリセルアレイのＭＩＳＦ
   ＥＴと同チャンネル型の周辺回路のＭＩＳＦＥＴに形成
   することを特徴とする読み出し専用半導体記憶装置。