JPH02113575A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、マスクＲ
ＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。

〔従来の技術〕

本発明者が開発中の縦型マスクＲＯＭは１　［ｂｉｔ］
の情報を形成するメモリセルを１つのＭＩＳＦＥＴで構
成している。このメモリセルを形成するＭＩＳＦＥＴは
ｎチャネル型で構成されている。

前記メモリセルは出力ビツト数に対応させて８個、１６
個又は３２個直列に接続され、メモリセル段を構成して
いる。メモリセル段のうち、一端側のメモリセルのドレ
イン領域にはカラムセレクト用ＭＩＳＦＥＴを介在させ
てデータ線が接続されている。他端側のメモリセルのソ
ース領域にはソース線（接地電位）が接続されている。

縦型マスクＲＯＭは例えば特願昭６１−１４６８８８号
に記載されるように以下の方法により情報の書込みが行
われている。

まず、ｐ型半導体基板（又はｐ型ウェル領域）のメモリ
セル形成領域の全べての主面部（主としてチャネル形成
領域）にｎ型不純物例えば１価のヒ素（Ａｓ”）を導入
する。ｎ型不純物は、ＭＩＳＦＥＴのチャネル形成領域
である半導体基板の主面部をｎ型化し、ディプレッショ
ン型のしきい値電圧を設定することができる。しきい値
電圧は例えば約−２，０［Ｖ］に設定される。つまり、
前記ｎ型不純物はメモリセルに“０″（又はｉｌ　１１
′）情報を書込むようになっている。

次に、前記ｐ型半導体基板のメモリセル形成領域の全べ
ての主面上にゲート電極を形成する。そして、前記ゲー
ト電極の側部であって、半導体基板のメモリセル形成領
域の主面部にゴ型半導体領域を形成する。ｎ°型半導体
領域はソース領域、ドレイン領域の夫々として使用され
る。このｎ°型半導体領域を形成する工程により、ｎチ
ャネルＭｒＳＦＥＴつまり“Ｏ”情報を有するメモリセ
ルが完成する。

次に、前記″０”情報を有するメモリセルのうち、所定
のメモリセルに“１″情報を書込む。情報の書込みは、
メモリセルであるＭＩ　５ＦＥＴのゲート電極及びゲー
ト絶縁膜を通してチャネル形成領域にｐ型不純物を導入
し、このｐ型不純物を活性化することにより行われてい
る。ｐ型不純物としては２価のボロン（Ｂ−）が使用さ
れ、このｐ型不純物はイオン打込法により導入されてい
る。ｐ型不純物が導入されたメモリセルはエンハンスメ
ント型のしきい値電圧例えば約０．９［Ｖ］に設定され
る。つまり、このしきい値電圧の設定によりＩｔ　１　
＃ｊ情報を有するメモリセルが完成する。

このように情報の書込みがなされる縦型マスクＲＯＭは
以下の特徴がある。゛１″情報を有するメモリセルを形
成するため、ＭＩＳＦＥＴのゲート電極を通過させるの
に必要なエネルギは、ｐ型不純物として２価のボロンを
使用することにより生産レベルで使用されるイオン打込
装置で得ることができる。１価のヒ素（リンも同様）は
前記イオン打込装置でゲート電極を通過させることが鷺
しく、又このことはゲート電極を複合膜（例えばＭｏＳ
ｉ２／ｐｏｌｙ　Ｓ　ｉ）化することにより一層難しく
なる。前述のゲート電極を通過させてｐ型不純物を導入
できることは、ゲート電極の形成後（ＭＩＳＦＥＴの形
成後）にメモリセルに１１１”情報を書込むことができ
る。つまり、ＭＩＳＦＥＴの完成時点は縦型マスクＲＯ
Ｍの製造プロセスにおいて最終段に近いので、メモリセ
ルに“１”情報を書込む工程は前記製造プロセスの最終
段に行うことができる。

このため、縦型マスクＲＯＭは製品の完成までに要する
時間を短縮（工完短縮）することができる。

また、前記＃　Ｉ　ＩＩ情報が書込まれたメモリセルは
、エンハンスメント型のしきい値電圧に設定できるよう
に、チャネル形成領域にｐ型不純物を比較的高濃度に導
入している。高濃度のチャネル形成領域はソース領域、
ドレイン領域の夫々からチャネル形成領域側に形成され
る空乏領域の伸びを低減できる。したがって、メモリセ
ルの短チヤネル効果を抑制することができ、縦型マスク
ＲＯＭは集積度を向上することができる。

〔発明が解決しようとする課題〕

本発明者は、前述の縦型マスクＲＯＭの特性を評価した
結果、次のような問題点が生じることを見出した。

縦型マスクＲＯＭは、メモリセルに１１１”情報を書込
む際にチャネル形成領域に高濃度のｐ型不純物を導入し
ている。高濃度のチャネル形成領域は、メモリセルであ
るＭＩＳＦＥＴのソース領域、ドレイン領域の夫々との
ｐｎ接合容量を増加させる。

このため、ｐｎ接合容量の増加に伴い、データ線に付加
される寄生容量が増加するので、情報読出動作速度が低
下する（アクセスタイムが低下する）という問題点が生
じた。

また、前記情報読出動作速度を向上するため、“ＯＩＩ
情報が書込まれたメモリセルつまりディプレッション型
のしきい値電圧を有するＭＩＳＦＥＴのＯＮ抵抗をさら
に低下させることが考えられる。

しかしながら、１″Ｏｕ情報を有するメモリセルのうち
、所定のメモリセルに“１″情報を書込む際に、しきい
値電圧を反転させるためのｐ型不純物の導入量が増大す
る。つまり、ディプレッション型からエンハンスメント
型のしきい値電圧まで、しきい値電圧のシフト量が増大
する。このため、Ｉｔ　Ｉ　１１情報を有するメモリセ
ルのｐｎ接合容量がさらに増加し、より情報読出動作速
度が低下するという問題点が生じた。

また、本発明者は前述の問題点を解決するためにデータ
線を複数に分割して分割された１つのデータ線の負荷容
量を低減することを考えたが、デコーダ数が増加するの
で、縦型マスクＲＯＭの集積度を低下させてしまう問題
点が残ってしまった。

本発明の目的は、マスクＲＯＭを有する半導体集積回路
装置において、情報読出動作速度の高速化を図ることが
可能な技術を提供することにある。

本発明の他の目的は、マスクＲＯＭを有する半導体集積
回路装置において、情報読出動作速度の高速化を図ると
共に、電気的信頼性を向上することが可能な技術を提供
することにある。

本発明の他の目的は、マスクＲＯＭを有する半導体集積
回路装置において、耐記情報読出動作速度の高速化を図
ると共に、集積度を向上することが可能な技術を提供す
ることにある。

本発明の他の目的は、マスクＲＯＭを有する半導体集積
回路装置において、工完短縮を図ると共に、製造工程数
を低減することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）縦型マスクＲＯＭを有する半導体集積回路装置に
おいて、メモリセルの情報を異なるディプレッション型
のしきい値電圧で構成する。

（２）前記縦型マスクＲＯＭの複数個直列にメモリセル
を接続したメモリセル段のうち一端に配置されたメモリ
セルのドレイン領域にはエンハンスメント型のしきい値
電圧を有するカラムセレクト用ＭＩＳＦＥＴを介在させ
てデータ線を接続する。

（３）前記縦型マスクＲＯＭを有する半導体集積回路装
置において、基板のメモリセル形成領域及びカラムセレ
クト用ＭＩＳＦＥＴ形成領域の全べての主面部にディプ
レッション型の第１しきい値電圧を設定する不純物を導
入する工程と、前記基板のメモリセル形成領域及びカラ
ムセレクト用ＭＩＳＦＥＴ形成領域の全べての主面上に
ゲート電極を形成する工程と、前記基板のメモリセル形
成領域のうち一部のメモリセル形成領域の主面部に、デ
ィプレッション型の第２しきい値電圧を設定する不純物
を前記ゲート電極を通して導入する工程とを備え、この
ディプレッション型の第２しきい値電圧を設定する不純
物を導入する工程の前又は後に、前記基板のカラムセレ
クト用ＭＩＳＦＥＴ形成領域のうち一部のカラムセレク
ト用ＭＩＳＦＥＴ形成領域の主面部にエンハンスメント
型のしきい値電圧を設定する不純物を前記ゲート電極を
通して導入する工程を備える。

（４）前記マスクＲＯＭを有する半導体集積回路装置に
おいて、基板のメモリセル形成領域及び−部の領域を除
くカラムセレクト用ＭＩＳＦＥＴ形成領域の主面部にデ
ィプレッション型の第１しきい値電圧を設定する不純物
を導入する工程と、前記基板のメモリセル形成領域及び
カラムセレクト用Ｍ　Ｉ　Ｓ　ＦＥＴ形成領域の全べて
の主面上にゲート電極を形成する工程と、前記基板のメ
モリセル形成領域のうち一部のメモリセル形成領域の主
面部をディプレッション型の第２しきい値電圧に設定し
、かつ前記基板のカラムセレクト用ＭＩＳＦＥＴ形成領
域のうち一部のカラムセレクト用ＭＩＳＦＥＴ形成領域
の主面部をエンハンスメント型のしきい値電圧に設定す
る不純物を前記ゲート電極を通して夫々の主面部に導入
する工程とを備える。

〔作　　用〕

上述した手段（］）によれば、前記メモリセルであるＭ
ＩＳＦＥＴのソース領域及びドレイン領域と基板とのｐ
ｎ接合容量を低減することができるので、情報読出動作
速度（アクセスタイム）の高速化を図ることができる。

上述した手段（２）によれば、同一のデータ線に接続さ
れる複数のメモリセル段が前記カラムセレクト用ＭＩＳ
ＦＥＴで夫々電気的に分離されているので、情報読出動
作中における情報のリークを低減し、誤動作を防止して
、電気的信頼性を向上することができる。

上述した手段（３）によれば、前記ゲート電極を形成し
た後に、第１情報を有するメモリセルのうち所定のメモ
リセルを第２情報を有するメモリセルに形成することが
できるので、１完短縮を図ることができると共に、前記
第１情報を有するメモリセルの第１しきい値電圧を設定
する工程でカラムセレクト用ＭＩＳＦＥＴのディプレッ
ション型のしきい値電圧を設定することができるので、
この方ラムセレクト用ＭＩＳＦＥＴのしきい値電圧を設
定する工程に相当する分、製造工程数を低滅することが
できる。

上述した手段（４）によれば、前記ゲート電極を形成し
た後に、第１情報を有するメモリセルのうち所定のメモ
リセルを第２情報を有するメモリセルに形成することが
できると共に、ゲート電極の形成後に１枚のマスクで第
２情報を有するメモリセル及びエンハンスメント型のし
きい値電圧を有するカラムセレクト用ＭＩＳＦＥＴを形
成することができるので、より１完短縮を図ることがで
き、しかも、前記第１情報を有するメモリセルの第１し
きい値電圧を設定する工程でカラムセレクト用ＭＩＳＦ
ＥＴのディプレッション型のしきい値電圧を設定するこ
とができるので、このカラムセレクト用ＭＩＳＦＥＴの
しきい値電圧を設定する工程に相当する分、製造工程数
を低減することができる。

以下、本発明の構成について、縦型マスクＲＯＭに本発
明を適用した一実施例とともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例■） 本発明の実施例Ｉである縦型マスクＲＯＭの構成を第３
図（等価回路図）で示す。

縦型マスクＲＯＭの１　　［ｂｉｔ］の情報を形成する
メモリセルＭは第３図に示すようにｎチャネルＭＩＳＦ
ＥＴで構成されている。メモリセルＭは出力ビツト数に
応じて８個（又は１６個又は３２個）直列に行方向に接
続されメモリセル段を構成している。メモリセル段は、
行列状に複数配置され。

メモリセルアレイ（メモリセルマット）を構成している
。

メモリセルＭのうちメモリセルＭ。０は、ディプレッシ
ョン型のしきい値電圧例えば約−２，０［Ｖ］に設定さ
れ、“Ｏ１１情報が書込まれている。メモリセルＭのう
ちメモリセルＭ。は、ディプレッション型のしきい値電
圧例えば約−０、５［Ｖ］に設定され、１１１　ｇ）情
報が書込まれている。つまり、メモリセルＭは２種類の
異なるディプレッション型のしきい値電圧で１１０　Ｉ
＋情報又は１１１１１情報を構成している。

前記メモリセル段のうち一端側のメモリセルＭのドレイ
ン領域にはカラムセレクト用ＭＩＳＦＥＴＣ，を介在さ
せてデータ線ＤＬが接続されている。カラムセレクト用
ＭＩＳＦＥＴＣ，はエンハンスメント型のしきい値電圧
を有するカラムセレクト用ＭＩＳＦＥＴＣ，、：、及び
ディプレッション型のしきい値電圧を有するカラムセレ
クト用ＭＩＳＦ　Ｅ　Ｔ　Ｃ，Ｄで構成されている。夫
々のカラムセレクト用Ｍ　Ｉ　Ｓ　ＦＥＴＣ，、、Ｃ，
、の夫々はｎチャネル型で構成されている。列方向に隣
接する２個のメモリセル段は夫々カラムセレクト用ＭＩ
ＳＦＥＴＣ，を介在させて１本のデータ線ＤＬに接続さ
れている。つまり、２個のメモリセル段は並列にデータ
線ＤＬに接続されている。

前記データ線ＤＬは個々にカラムスイッチＣを介在させ
てコモンデータ線ＣＤＬに接続されている。カラムスイ
ッチＣは、ｎチャネル型で構成され、図示しないカラム
デコーダ回路からのＹスイッチ信号ＹＳで制御されてい
る。

前記メモリセル段のうち他端側のメモリセルＭのソース
領域はソース線つまり基＄電圧（例えば回路の接地電位
０［Ｖ］）Ｖｓｓに接続されている。

前記コモンデータ線ＣＤＬはカレントセンスアンプ回路
（電流センス回路）を介在させてセンスアンプ回路（電
圧センス回路）ＳＡに接続されている。

カレントセンスアンプ回路はエンハンスメント型のｎチ
ャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ□、Ｑ２及びディプ
レッション型のｎチャネルＭＩＳＦＥＴＱ、で構成され
ている。ＭＩＳＦＥＴＱ工、Ｑ、の夫々の一端側には電
源電圧Ｖｃｃ例えば回路の動作電圧５［■］が印加され
ている。カレントセンスアンプ回路は、コモンデータ線
ＣＤＬにデータ線電位を印加し又このコモンデータ線Ｃ
ＤＬのデータ線電位を読出してこの情報をセンスアンプ
回路ＳＡに出方できるように構成されている。センスア
ンプ回路ＳＡは、カレントセンスアンプ回路の出力信号
及び基準電圧Ｖｒｅｆで１１０１１又は４１１１１情報
を判定し、この判定された情報を差動アンプで増幅し、
図示しない出力バッファ回路に出力するように構成され
ている。

前記メモリセル段の個々のメモリセルＭであるＭＩＳＦ
ＥＴのゲート電極はワード線ＷＬで制御されている。ワ
ード線ＷＬは図示しないロウデコーダ回路で制御される
ワードドライバ回路に接続されている。

次に、前記縦型マスクＲＯＭの具体的な構造について、
第１図（要部断面図）及び第２図（要部平面図）を用い
て簡単に説明する。なお、第１図は、メモリセルアレイ
、その周辺回路である相補型ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ（Ｃ
ＭＯＳ）の夫々を示している。

第１図に示すように、縦型マスクＲＯＭは単結晶珪素か
らなるｐ−型半導体基板１で構成されている。この半導
体基板１のｎチャネルＭＩＳＦＥＴ形成領域にはｐ−型
ウェル領域３が、ｐチャネルＭＩＳＦＥＴ形成領域には
に型ウェル領域２が夫々形成されている。

第１図及び第２図に示すように、メモリセルアレイＭＡ
に配列された個々のメモリセルＭは、素子分離用絶縁膜
５及びｐ型チャネルストッパ領域４で周囲を規定された
領域内において、ｐ−型ウェル領域３の主面に構成され
ている。つまり、メモリセルＭ（ＭＩＳＦＥＴ）は、主
に、ｐ−型ウェル領域３、ゲート絶縁膜７、ゲート電極
８．ソース領域及びドレイン領域である一対のｎ型半導
体領域９及び一対のゴ型半導体領域１２で構成されてい
る。

ｎ型半導体領域９はゲート電極８に対して自己整合で形
成され、ゴ型半導体領域１２はゲート電極８の側壁に形
成されたサイドウオールスペーサ１１に対して自己整合
で形成されている。このメモリセルＭはこの構造に限定
されないがＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ
　Ｄｒａｉｎ）構造で構成されている。

前記ゲート電極８は、第２図に示すようにワード線（Ｗ
Ｌ）と一体に構成されている。ゲート電極８は例えば多
結晶珪素膜上に高融点金属シリサイド（ＭｏＳｉｘ、Ｔ
ａＳｉｘ、ＴｉＳｉｘ、ＷＳｉｘ）膜を積層した複合膜
で構成されている。

メモリセルＭのうちｏ”情報を有するメモリセルＭ。、
はチャネル形成領域がｎ型半導体領域１４で構成されて
いる。ｎ型半導体領域１４はディプレッション型のしき
い値電圧を設定できるように構成されている。メモリセ
ルＭのうち“１″情報を有するメモリセルＭ０はチャネ
ル形成領域が前記ｎ型半導体領域１４に比べてｎ型不純
物の濃度が低いｎ型半導体領域１５で構成されている。

ｎ型半導体領域１５はディプレッション型で前記ｎ型半
導体領域１４に比べて高いしきい値電圧（絶対値として
は小さいしきい値電圧）で構成されている。

各メモリセル段に接続されるカラムセレクト用ＭＩＳＦ
ＥＴＣ，はメモリセルＭと実質的に同一構造で構成され
ている。つまり、カラムセレクト用ＭＩＳＦＥＴＣ，は
、素子分離用絶縁膜５及びＰ型チャネルストッパ領域４
で周囲を規定された領域内において、ｐ−型ウェル領域
３の主面に構成されている。つまり、カラムセレクト用
ＭＩＳＦＥＴＣ，は、Ｐ−型ウェル領域３、ゲート絶縁
膜フ、ゲート電極８．ソース領域及びドレイン領域であ
る一対のｎ型半導体領域９及び一対のゴ型半導体領域１
２で構成されている。カラムセレクト用Ｍ工５ＦＥＴＣ
，はＬＤＤ構造で構成されている。

カラムセレクト用ＭＩＳＦＥＴＣ，のうちカラムセレク
ト用ＭＩＳＦＥＴＣ□はエンハンスメント型のしきい値
電圧例えば約０．９〜２．ＯｒＶ］に設定されている。

カラムセレクト用ＭＩＳＦＥＴＣ８のうちカラムセレク
ト用ＭＩＳＦＥＴＣ，。はディプレッション型のしきい
値電圧例えば約−２゜０［ｖ］に設定されている。カラ
ムセレクト用ＭＩＳＦＥＴＣ，。のチャネル形成領域に
はしきい値電圧を設定するｎ型半導体領域１４が設けら
れている。

このｎ型半導体領域１４は、後述するがメモリセルＭ０
゜のしきい値電圧を設定するｎ型半導体領域１４と同一
製造工程で形成されている。

前記直列に接続された複数のメモリセルＭつまリメモリ
セル段のうちの一端側のメモリセルＭのｎ゛型半導体領
域（ドレイン領域）１２は前記カラムセレクト用ＭＩＳ
ＦＥＴＣｌ　を介在させてデータ線（ＤＬ）２０に接続
されている。データ配、１２０は、層間絶縁膜１６上を
延在し、この層間絶縁膜１６に形成された接続孔１７を
通してゴ型半導体領域１２に接続されている、データ線
２０とｎ゛型半導体領域１２との接続は、接続孔１７で
規定された領域内においてｎ型不純物を導入することに
より形成された短絡防止用ｎ°型半導体領域１８を介し
て行われている。データ線２０は例えばアルミニウム合
金膜で形成されている。アルミニウム合金膜はマイグレ
ーションを低減するＣｕ又は及びアロイスパイクを低減
するＳｉが添加されている。また、メモリセル段の他端
側のメモリセルＭのｎ°型半導体領域（ソース領域）１
２はソース線として使用されるｎ°型半導体領域に一体
に構成されている。このｎ°型半導体領域１２は所定の
間隔毎に基準電位Ｖｓｓが印加されたソースＩＩＡ（例
えばアルミニウム合金膜）と短絡されている。

縦型マスクＲＯＭの周辺回路ＡＣは第１図の左側に示す
ように構成されている。周辺回路ＡＣは。

ロウデコーダ回路、カレントセンスアンプ回路。

センスアンプ回路ＳＡ等、メモリセルアレイＭＡの周辺
部に配置された回路である。周辺回路ＡＣのｎチャネル
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、素子分離用絶縁膜
５．ｐ型チャネルストッパ領域４で周囲を規定された領
域内において、ｐ−型ウェル領域３の主面に構成されて
いる。ｎチャネルＭＩＳＦＥＴＱｎは、主に、Ｐ−型ウ
ェル領域３、ゲート絶縁膜フ、ゲート電極８、ソース領
域及びドレイン領域である一対のｎ型半導体領域９及び
一対のゴ型半導体領域１２で構成されている。ｎチャネ
ルＭＩＳＦＥＴＱｎはＬＤＤ構造で構成されているａｒ
１″型半導体領域１２には短絡防止用ゴ型半導体領域１
８を介在させて配線２０に接続されている。配線２０は
前記データ線２０と同一製造工程で形成されている。

周辺回路ＡＣのｐチャネルＭＩＳＦＥＴＱｐは、素子分
離用絶縁膜５で周囲を規定された領域内において、に型
ウェル領域２の主面に構成されている。つまり、Ｐチャ
ネルＭＩＳＦＥＴＱｐは、主に、ゲート絶縁膜フ、ゲー
ト電極８、ソース領域及びドレイン領域である一対のＰ
型半導体領域１０及び一対のＰ°型半導体領域１３で構
成されている。

ｐチャネルＭＩＳＦＥＴＱｐはＬＤＤ構造で構成されて
いる。ｐ″型半導体領域１３には短絡防止用Ｐ。

型半導体領域１９を介在させて配線２０が接続されてい
る。

前記メモリセルアレイＭＡ、周辺回路ＡＣの夫々の領域
に形成されたデータ線２０及び配置！２０の上部にはパ
ッシベーション膜２１．２２の夫々が順次積層されてい
る。パッシベーション膜２１は例えば耐湿性の高いプラ
ズマＣＶＤ法で堆積した窒化珪素膜で形成されている。

パッシベーション膜２２は例えば外部応力の吸収性が高
いポリイミド樹脂膜で形成されている。

次に、前述の縦型マスクＲＯＭの製造方法について、第
４図（プロセスフロー図）及び第５Ａ図乃至第５Ｂ図（
各製造工程毎に示す概略断面図）を用いて簡単に説明す
る。第５Ａ図乃至第５Ｂ図は、メモリセルアレイＭＡの
夫々の素子つまりメモリセルＭ、カラムセレクト用ＭＩ
ＳＦＥＴＣ，の夫々を示している。

まず、単結晶珪素からなる〆型半導体基板１を用意する
（４０）、この半導体基板１は例えば８〜１２［Ω０１
］程度の抵抗値を有している。

次に、１型ウエル領域２を形成しく４１）、このπ型ウ
ェル領域２に対して自己整合でｐ−型ウェル領域３を形
成する（４２）、前記ｐ−型ウエル領域３は。

例えば１０”［ａｔｏ−ｓ／ａＪ］程度の不純物濃度の
フッ化ボロン（ＢＦ２）を半導体基板１の主面部に導入
し、約１１００〜１２００［”Ｃ］程度の温度で拡散さ
せることにより形成することができる。

次に、前記に型ウェル領域２．ｐ−型ウエル領域３の夫
々の半導体素子形成領域間の主面上に素子分離用絶縁膜
５を形成する（４３）、この素子分離用絶縁膜５を形成
する工程と路間−工程により、ｐ型ウェル領域３の主面
部においてｐ型チャネルストッパ領域４が形成される。

次に、素子分離用絶縁膜５及びチャネルストッパ領域４
で周囲を規定された領域内であって、ｐ型ウェル領域３
の主面上にゲート絶縁膜フを形成する。ゲート絶縁膜７
はメモリセルＭの形成領域、カラムセレクト用ＭＩＳＦ
ＥＴＣ，の形成領域の夫々に同一製造工程で形成されて
いる。ゲート絶縁膜７は、例えば４　［Ｍｂｉｔ］の大
容量を有する縦型マスクＲＯＭにおいて、熱酸化処理で
形成された酸化珪素膜を使用し、２００〜３００［人ゴ
程度の膜厚で形成する。

次に、メモリセルアレイＭＡ　（周辺回路ＡＣを含む）
の全べての領域において、ｐ−型ウェル領域３の主面部
にしきい値電圧調整用ｐ型不純物を導入する。ｐ型不純
物はゲート絶縁膜７を通過させて夫々のチャネル形成領
域に導入される。ｐ型不純物は１例えば１０”〜１０”
［ａｔｏｍｓ／ａＪ］程度のフッ化ボロン（ｓＦｚ）を
用い、５０〜７０　［ＫｅＶ］程度のエネルギのイオン
打込法で導入される。ｐ型不純物の導入により、夫々の
チャネル形成領域は約０　、５　［Ｖ］のしきい値電圧
に設定される。

次に、第５Ａ図に示すように、メモリセルアレイＭＡの
全べての領域において、ｐ−型ウェル領域３の主面部に
ディプレッション型のしきい値電圧を設定するｎ型不純
物１４Ｎを導入する（全面ＤＭＯ８化）　（４４）、−
）まり、ｎ型不純物１４Ｎは、Ｉｔ　Ｏｙｌ情報を有す
るメモリセルＭ０゜、ｉｔ　１１ｊ情報を有するメモリ
セルＭ０、カラムセレクト用ＭＩＳＦＥＴＣ０，カラム
セレクト用ＭＩＳＦＥＴＣ，。の夫々の形成領域に導入
される。ｎ型不純物１４Ｎは、ゲート絶縁膜７を通過し
、夫々のチャネル形成領域に導入される。ｎ型不純物１
４Ｎは、例えば１０１２〜Ｌ　Ｏ”　［ａｔｏｍｓ／　
ａ＃１程度の１価のヒ素（Ａｓ中）を用い、１００［Ｋ
ｅＶ］程度のエネルギのイオン打込法で導入される。こ
のｎ型不純物１４Ｎは後の熱処理工程で活性化され、夫
々のチャネル形成領域は約−２，０［Ｖ］のディプレッ
ション型のしきい値電圧に設定される。

次に、第５Ｂ図に示すように、メモリセルアレイＭＡ（
周辺回路ＡＣも含む）の夫々の素子形成領域において、
ゲート絶縁膜フ上にゲート電極８を形成する＜４５〉。

ゲート電極８は、例えばＣＶＤ法で堆積した多結晶珪素
膜及びその表面上にスパッタ法で堆積したＭｏＳｉｘ膜
の複合膜を使用する。

多結晶珪素膜は例えば１０００〜２０００［人コ程度の
膜厚で形成され、ＭｏＳｉｘは１０００〜２０００［人
］程度の膜厚で形成される。

次に、ゲート電極８を不純物導入用マスクとして用い、
メモリセルアレイＭＡ、周辺回路ＡＣの夫々の領域にお
いて、ｐ−型ウェル領域３のｎチャネルＭＩＳＦＥＴ形
成領域の主面部に低不純物濃度のｎ型半導体領域９を形
成する（４６＞、そして、周辺回路ＡＣの領域において
、ｎ型ウェル領域２のｐチャネルＭＩＳＦＥＴ形成領域
の主面部にｐ型半導体領域１０を形成する＜４７）。

次に、前記ゲート電極８の側壁にサイドウオールスペー
サ１１を形成しく４８）　、このサイドウオールスペー
サ１１をマスクとして、高不純物濃度のゴ型半導体領域
１２、ｐ゛型半導体領域１３の夫々を順次形成する＜４
９）　（５０）。このゴ型半導体領域１２を形成する工
程により、メモリセルＭ、カラムセレクト用ＭＩＳＦＥ
ＴＣ，，ｎチャネルＭＩＳＦＥＴＱｎ等が略完成する。

全べてのメモリセルＭは、デイプレッジ目ン型の低いし
きい値電圧を有しており、“ＯＩＩ情報を有するメモリ
セルＭ０゜とじて形成される。全べてのカラムセレクト
用ＭＩＳＦＥＴＣ。

は、メモリセルＭ０゜と同様のディプレッション型のし
きい値電圧を有しており、カラムセレクト用ＭＩＳＦＥ
ＴＣ，。とじて形成される。また、前記ｐ°型半導体領
域１３を形成する工程により、ｐチャネルＭＩＳＦＥＴ
ＱＰが形成される。

次に、第５Ｃ図に示すように、前記メモリセルＭ０゜の
うち、所定のメモリセルＭ０゜に情報の書込みを行う＜
５１〉。情報の書込みは、所定のメモリセルＭ。。であ
るＭＩＳＦＥＴのゲート電極８及びゲート絶縁膜７を通
してチャネル形成領域にｐ型不純物１５Ｐを導入するこ
とにより行う。ｐ型不純物１５Ｐは、例えばＩ　Ｏ”〜
ｌ　Ｏ１３［ａｔｏｍｓ／ａＪ］程度の２価のボＯン（
Ｂ”）を用い、７０〜９０　［ＫｅＶ］程度のエネルギ
のイオン打込法で導入される。ｐ型不純物１５Ｐは後の
熱処理工程で前記ｎ型不純物１４Ｎと共に活性化され、
チャネル形成領域は約−０、５［Ｖ］のディプレッショ
ン型のしきい値電圧に設定される。つまり、情報の書込
みは、ｔｔ　Ｏ１１情報を有するメモリセルＭ。Ｄのう
ち所定のメモリセルＭ０゜を、それよりも高いディプレ
ッション型のしきい値電圧（絶対値としては小さいしき
い値電圧）を有するメモリセルＭ０に変えることである
。

すなわち、メモリセルＭ。は“１″情報に書き変えられ
る。前記ｐ型不純物１５Ｐの導入は例えばフォトレジス
ト膜で形成した不純物導入マスクを用いて行う。

次に、第５Ｄ図に示すように、前記カラムセレクト用Ｍ
ＩＳＦＥＴＣ，、のうち、所定のカラムセレクト用ＭＩ
ＳＦＥＴＣ，。のしきい値電圧をディプレッション型か
らエンハンスメント型に変える〈５２〉。このしきい値
電圧の制御は、前述の情報の書込みと同様に、所定のカ
ラムセレクト用ＭＩＳＦ　Ｅ　Ｔ　Ｃ，。であるＭＩＳ
ＦＥＴのゲート電極８及びゲート絶縁膜７を通してチャ
ネル形成領域にｐ型不純物３Ｐを導入することにより行
う。ｐ型不純物３Ｐは１例えば１０”［ａｔｏｍｓ／ａ
Ｊ］程度の２価のボロン（Ｂ◆◆）を用い、７０〜９０
　［ＫｅＶ］程度のエネルギのイオン打込法で導入され
る。このＰ型不純物３Ｐは後の熱処理工程で前記ｎ型不
純物１４Ｎと共に活性化され、チャネル形成領域は約０
゜９［ｖ］のエンハンスメント型のしきい値電圧に設定
される。

次に、層間絶縁膜１６、接続孔１７、短絡防止用ｎ゛型
半導体領域１８、短絡防止用ｐ゛型半導体領域１９、デ
ータ線２０及び配線２０の夫々を順次形成する〈５３〉
（５４＞　＜５５＞　＜５６）　、そして、パッシベー
ション膜２１、バッジベージ３ン膜２２の夫々を順次形
成するり５７〉り５８〉ことによって、本実施例の縦型
マスクＲＯＭは完成する。

このように、縦型マスクＲＯＭにおいて、１０″情報を
有するメモリセルＭ０゜をディプレッション型のしきい
値電圧で構成し、１１″情報を有するメモリセルＭ０を
前記メモリセルＭ０゜と異なるディプレッション型のし
きい値電圧で構成する。換言すれば、前記“０”情報を
有するメモリセルＭ。Ｉ、はチャネル形成領域の深さを
深く構成し又はチャネル形成領域の抵抗値を小さく構成
し、パ１”情報を有するメモリセルＭ０はチャネル形成
領域の深さを浅く構成し又はチャネル形成領域の抵抗値
を大きく構成する。この構成により、前記メモリセルＭ
特に“１”情報を有するメモリセルＭ０は情報書込みの
ためのｐ型不純物１５Ｐの導入量を低減し、ＭＩＳＦＥ
Ｔのソース領域及びドレイン領域（ｎ７型半導体領域１
２）とｐ−型ウェル領域（基板）３とのｐｎ接合容量を
低減することができるので、情報読出動作速度（アクセ
スタイム）の高速化を図ることができる。第６図（不純
物導入量のアクセスタイム依存性を示す図）に示すよう
に、情報書込みのためのｐ型不純物１５Ｐの導入量の低
減はアクセスタイムの高速化を図ることができる。

また、前記縦型マスクＲＯＭにおいて、複数個直列にメ
モリセルＭを接続したメモリセル段のうち一端に配置さ
れたメモリセルＭであるＭＩＳＦＥＴのドレイン領域（
ｎ″型半導体領域１２）にはエンハンスメント型のしき
い値電圧を有するカラムセレクト用ＭＩＳＦＥＴＣ□を
介在させてデータ線２０を接続する。この構成により、
同一のデータ線２０に接続される複数のメモリセル段例
えば第２図に示すように１本のデータ線２０に並列に接
続される隣接する２個のメモリセル段の夫々が、前記カ
ラムセレクト用ＭＩＳＦＥＴＣ，、で夫々電気的に分離
されているので、情報読出動作中における情報のリーク
を低減し、誤動作を防止して、電気的信頼性を向上する
ことができる。つまり、本実施例の縦型マスクＲＯＭは
、メモリセルＭを全べてディプレッション型のしきい値
電圧に設定するが、メモリセルＭの製造工程の多生を共
通に使用して形成されるカラムセレクト用ＭＩＳＦＥＴ
Ｃ，は全べてディプレッション型のしきい値電圧に設定
せずにエンハンスメント型のしきい値電圧を有するカラ
ムセレクト用ＭＩＳＦＥＴＣ□を設け、同一データ線２
０に接続されるメモリセル段間のリーク電流を低減でき
るように構成されている。

また、前記縦型マスクＲＯＭの製造方法において、ｐ゛
型ウェル領域３のメモリセルＭ形成領域及びカラムセレ
クト用ＭＩＳＦＥＴＣ，形成領域の全べての主面部にデ
ィプレッション型のしきい値電圧を設定するｎ型不純物
１４Ｎを導入する工程と、前記ｐ゛型ウェル領域３のメ
モリセルＭ形成領域及びカラムセレクト用ＭＩＳＦＥＴ
Ｃ，形成領域の全べての主面上にゲート電極８を形成す
る工程と。

前記ｐ−型ウエル領域３のメモリセルＭ形成領域のうち
一部のメモリセル形成領域の主面部に、デイプレッジ１
ン型のしきい値電圧を設定するｐ型不純物１５Ｐを前記
ゲート電極８を通して導入する工程と、前記Ｐ−型ウエ
ル領域３のカラムセレクト用ＭＩＳＦＥＴＣ，形成領域
のうち一部のカラムセレクト用Ｍ　Ｉ　Ｓ　ＦＥ　Ｔ　
Ｃｍ形成領域の主面部にエンハンスメント型のしきい値
電圧を設定するｐ型不純物３Ｐを前記ゲート電極８を通
して導入する工程とを備える。この構成により、前記ゲ
ート電極８を形成した後に“Ｏ″′′情報するメモリセ
ルＭ、。のうち所定のメモリセルＭ　１）（、を“１”
情報を有するメモリセルＭＤに形成することができるの
で、１完短縮を図ることができると共に、前記１１０　
＃ｌ情報を有するメモリセルＭ０゜のディプレッション
型のしきい値電圧を設定する工程でカラムセレクト用Ｍ
ＩＳＦＥＴＣ，。のディプレッション型のしきい値電圧
を設定することができるので、このカラムセレクト用Ｍ
ＩＳＦＥＴＣ，。のしきい値電圧を設定する工程に相当
する分、縦型マスクＲＯＭの製造工程数を低減すること
ができる。

また、１完短縮をより図る場合には、前記縦型マスクＲ
ＯＭの製造方法において、ディプレッション型のしきい
値電圧を設定するｐ型不純物１５Ｐを前記ゲート電極８
を通して導入する工程の前に、カラムセレクト用ＭＩＳ
ＦＥＴＣｌ形成領域の一部の主面部にエンハンスメント
型のしきい値電圧を設定するｐ型不純物３Ｐを前記ゲー
ト電極８を通して導入し、カラムセレクト用ＭＩＳＦＥ
ＴＣ■を形成してもよい。

また、さらに、１完短縮を図る場合には、第４図に示す
メモリセルに“１″情報を書込む工程（５１〉及びカラ
ムセレクトＥＭＯ３化工程〈５２〉を短絡防止層形成工
程（５５〉の完了後に高エネルギでイオン打込みするこ
とにより実現が可能である。

また、本実施例の縦型マスクＲＯＭは、前述のようにデ
ータ線（ＤＬ）２０に付加される寄生容量を低減し、デ
ータ線２０を分割する必要がなく、デコーダ回路数が増
加しないので、集積度を向上することができる。

（実施例■） 本実施例■は、前述の縦型マスクＲＯＭの１完短縮をよ
り一層行った、本発明の第２実施例である。

本発明の実施例■である縦型マスクＲＯＭの製造方法に
ついて、第７図（プロセスフロー図）及び第８Ａ図乃至
第８Ｃ図（各製造工程毎に示す概略断面図）を用いて簡
単に説明する。

まず、前記実施例■と同様に、ｐ−型半導体基板１を用
意しく６０〉、Ｋ型ウェル領域２、ｐ−型ウェル領域３
の夫々を順次形成する＜６１＞　＜６２＞、そして。

素子分離用絶縁膜５を形成すると共に、ｐ型チャネルス
トッパ領域４を形成する（６３）。

次に、ゲート絶縁膜７を形成し、メモリセルアレイＭＡ
（周辺回路ＡＣを含む）の全べての領域においてしきい
値電圧調整用ｐ型不純物を導入する。

ｐ型不純物の導入により、夫々のチャネル形成領域は約
０．５［Ｖ］のしきい値電圧に設定される。

次に、第８Ａ図に示すように、カラムセレクト用ＭＩＳ
ＦＥＴＣ□の形成領域を除く、メモリセルアレイＭＡの
全べての領域において、ｐ−型ウェル領域３の主面部に
ディプレッション型のしきい値電圧を設定するｎ型不純
物１４Ｎを導入する（メモリセル全面及びカラムＤＭＯ
８の０ＭＯ８化）（６４）、　ｎ型不純物１４Ｎは、前
記実施例■の製造方法と同様の条件で導入され、夫々の
チャネル形成領域を約−２，０［Ｖ］のデイプレッジ１
ン型のしきい値電圧に設定することができる。カラムセ
レクト用ＭＩＳＦＥＴＣ□の形成領域においてはｎ型不
純物１４Ｎが導入されないので、チャネル形成領域は約
０．５［Ｖ］のしきい値電圧のままである。

次に、第８Ｂ図に示すように、ゲート電極８を形成する
（６５）、そして、前記実施例Ｉの製造方法と同様に、
ｎ型半導体領域９．Ｐ型半導体領域１０、サイドウオー
ルスペーサ１１、ゴ型半導体領域１２、ｐ°型半導体領
域１３の夫々を順次形成する＜６６＞　（６７）（６８
＞　＜６９＞　＜７０）、この工程を施すことによって
、メモリセルＭ、カラムセレクト用ＭＩＳＦＥＴＣ，。

ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴ
Ｑｐ等が形成される。

次に、第８Ｃ図に示すように、前記メモリセルＭｏ。の
うち、所定のメモリセルＭ。０に情報の書込みを行うと
共に、カラムセレクト用ＭＩＳＦＥＴＣ０のしきい値電
圧をエンハンスメント型に設定する〈７１〉。情報の書
込みは、前記実施例Ｉの製造方法と同様に所定のメモリ
セルＭ０゜であるＭＩＳＦＥＴのゲート電極８及びゲー
ト絶縁膜７を通してチャネル形成領域にｐ型不純物１５
Ｐを導入することにより行う。この情報の書込みにより
、４１″情報を有するメモリセルＭＤを形成することが
できる。前記ｐ型不純物１５Ｐはこの情報の書込みと同
時に前記カラムセレクト用ＭＩＳＦＥＴＣ□のチャネル
形成領域にも導入され、カラムセレクト用ＭＩ　５ＦＥ
ＴＣ，、は約２．０［Ｖコノエンハンスメント型のしき
い値電圧に設定することができる。

この後、前記実施例Ｉの製造方法と同様に１層間絶縁膜
１６、接続孔１７、短絡防止用ゴ型半導体領域１８、短
絡防止用ｐ゛型半導体領域１９、データ線２０及び配線
２０、パッシベーション膜２１．２２の夫々を順次形成
する（７２）　＜７３＞　＜７４＞　＜７５＞　＜７６
＞　＜７７）、これら一連の工程を施すことによって、
本実施例の縦型マスクＲＯＭは完成する。

このように、縦型マスクＲＯＭの製造方法において５ｐ
−型ウェル領域３（基板）のメモリセルＭ形成領域及び
一部の領域（Ｃ−領域）を除くカラムセレクト用ＭＩＳ
ＦＥＴＣ，形成領域の主面部にディプレッション型のし
きい値電圧を設定するｎ型不純物１４Ｎを導入する工程
と、前記ｐ−型ウエル領域３のメモリセルＭ形成領域及
びカラムセレクト用ＭＩＳＦＥＴＣ，形成領域の全べて
の主面上にゲート電極８を形成する工程と、前記ｐ−型
ウエル領域３のメモリセルＭ形成領域のうち一部のメモ
リセルＭ形成領域の主面部をディプレッション型のしき
い値電圧に設定し、かつ前記ｐ−型ウエル領域３のカラ
ムセレクト用ＭＩＳＦＥＴＣ，形成領域のうち一部のカ
ラムセレクト用Ｍ　Ｉ　Ｓ　ＦＥＴＣ８形成領域の主面
部をエンハンスメント型のしきい値電圧に設定するｎ型
不純物１５Ｎを前記ゲート電極８を通して夫々の主面部
に導入する工程とを備える。この構成により、前記ゲー
ト電極８を形成した後に　Ｉｔ　Ｑ　ｊｌ情報を有する
メモリセルＭＤ０のうち所定のメモリセルＭ。。をｉｔ
　Ｉ　１１情報を有するメモリセルＭ０に形成すること
ができると共に、ゲート電極８の形成後に１枚のマスク
で４１１　ＩＩ情報を有するメモリセルＭ０及びエンハ
ンスメント型のしきい値電圧を有するカラムセレクト用
ＭＩＳＦＥＴＣ１１＋を形成することができるので、よ
り１完短縮を図ることができ、しかも、前記＃　ＯＨｇ
情報を有するメモリセルＭ、。のしきい値電圧を設定す
る工程でカラムセレクト用ＭＩＳＦＥＴＣ，。のディプ
レッション型のしきい値電圧を設定することができるの
で、このカラムセレクト用ＭＩＳＦＥＴＣ１゜のしきい
値電圧を設定する工程に相当する分、製造工程数を低減
することができる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、前記実施例■の第３図に示す情報読
出動作のための周辺回路を備えた横型マスクＲＯＭに適
用することができる。この横型マスクＲＯＭは１個のｎ
チャネルＭＩＳＦＥＴで１［ｂＬｔｌの情報を有するメ
モリセルを構成している。

つまり、本発明は、′″０”情報を有するメモリセルを
ゲート電極に選択信号が印加された時に導通するエンハ
ンスメント型の第１しきい値電圧で構成し、ＩＩ　Ｉ　
１１情報を有するメモリセルをゲート電極に選択信号が
印加された時に同様に導通しかつ前記第１しきい値電圧
と異なるエンハンスメント型の第２しきい値電圧で構成
する。

また、本発明は、マスクＲＯＭだけを搭載する半導体集
積回路装置に限定されず、マイクロコンピュータと共に
マスクＲＯＭを搭載する半導体集積回路装置に適用する
ことができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

（１）マスクＲＯＭを有する半導体集積回路装置の情報
読出動作速度の高速化を図ることができる。

（２）前記（１）の効果の他に、電気的信頼性を向上す
ることができる。

（３）前記（１）の効果の他に、集積度を向上すること
ができる。

（４）マスクＲＯＭを有する半導体集積回路装置におい
て、１完短縮を図ると共に製造工程数を低減することが
できる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉである縦型マスクＲＯＭの
構成を示す要部断面図、 第２図は、前記縦型マスクＲＯＭの要部平面図、第３図
は、前記縦型マスクＲＯＭの等価回路図、第４図は、前
記縦型マスクＲＯＭのプロセスフロー図、 第５Ａ図乃至第５Ｂ図は、前記縦型マスクＲＯＭを各製
造工程毎に示す概略断面図、 第６図は、不純物導入量のアクセスタイム依存性を示す
図、 第７図は、本発明の実施例■である縦型マスクＲＯＭの
プロセスフロー図、 第８Ａ図乃至第８Ｃ図は、前記縦型マスクＲＯＭを各製
造工程毎に示す概略断面図である。 図中、２，３・・・ウェル領域、５・・・素子分離用絶
縁膜、フ・・・ゲート絶縁膜、８・・・ゲート電極、９
゜１０、１２．１３．１４．１５・・・半導体領域、３
Ｐ、１４Ｎ。 １゛５Ｐ・・・不純物、２０．ＤＬ・・・データ線（配
線）−Ｍｏ。 ・・・０”情報のメモリセル、ＭＯ・・・“１”情報の
メモリセル、Ｑ・・・ＭＩＳＦＥＴ、Ｃ，、、Ｃ，。・
・・カラムセレクト用ＭＩＳＦＥＴ、ＣＤＬ・・・コモ
ンデータ線、ＷＬ・・・ワード線である。

Claims (1)

1. 【特許請求の範囲】 １、メモリセルを形成するＭＩＳＦＥＴを複数個直列に
   接続した縦型マスクＲＯＭを有する半導体集積回路装置
   において、前記メモリセルのうち、第１情報が書込まれ
   たメモリセルをディプレッション型の第１しきい値電圧
   で構成し、第２情報が書込まれたメモリセルを前記第１
   しきい値電圧と異なるディプレッション型の第２しきい
   値電圧で構成したことを特徴とする半導体集積回路装置
   。 ２、前記第１情報が書込まれたメモリセルのチャネル形
   成領域の抵抗値は第２情報が書込まれたメモリセルのチ
   ャネル形成領域の抵抗値と異なることを特徴とする請求
   項１に記載の半導体集積回路装置。 ３、前記第１情報が書込まれたメモリセルのチャネル形
   成領域の深さは第２情報が書込まれたメモリセルのチャ
   ネル形成領域の深さと異なることを特徴とする請求項１
   又は請求項２に記載の半導体集積回路装置。 ４、前記複数個直列に接続されたメモリセルのうち、一
   端に配置されたメモリセルのドレイン領域には、エンハ
   ンスメント型のしきい値電圧を有するカラムセレクト用
   ＭＩＳＦＥＴを介在させてデータ線が接続されているこ
   とを特徴とする請求項１に記載の半導体集積回路装置。 ５、前記複数の複数個直列に接続されたメモリセルは、
   夫々、エンハンスメント型のしきい値電圧を有するカラ
   ムセレクト用ＭＩＳＦＥＴ及びディプレッション型のし
   きい値電圧を有するカラムセレクト用ＭＩＳＦＥＴを介
   在させて一本のデータ線に並列に接続されていることを
   特徴とする請求項４に記載の半導体集積回路装置。 ６、メモリセルを形成するＭＩＳＦＥＴを複数個直列に
   接続し、この複数個直列に接続されたうちの一端のメモ
   リセルのドレイン領域にカラムセレクト用ＭＩＳＦＥＴ
   を介在させてデータ線を接続する縦型マスクＲＯＭを有
   する半導体集積回路装置の製造方法において、基板のメ
   モリセル形成領域及びカラムセレクト用ＭＩＳＦＥＴ形
   成領域の全べての主面部に、ディプレッション型の第１
   しきい値電圧を設定する不純物を導入する工程と、前記
   基板のメモリセル形成領域及びカラムセレクト用ＭＩＳ
   ＦＥＴ形成領域の全べての主面上にゲート電極を形成す
   る工程と、前記基板のメモリセル形成領域のうち一部の
   メモリセル形成領域の主面部に、ディプレッション型の
   第２しきい値電圧を設定する不純物を前記ゲート電極を
   通して導入する工程とを備え、該ディプレッション型の
   第２しきい値電圧を設定する不純物を前記ゲート電極を
   通して導入する工程の前又は後に、前記基板のカラムセ
   レクト用ＭＩＳＦＥＴ形成領域のうち一部のカラムセレ
   クト用ＭＩＳＦＥＴ形成領域の主面部に、エンハンスメ
   ント型のしきい値電圧を設定する不純物を前記ゲート電
   極を通して導入する工程を備えたことを特徴とする半導
   体集積回路装置の製造方法。 ７、メモリセルを形成するＭＩＳＦＥＴを複数個直列に
   接続し、この複数個直列に接続されたうちの一端のメモ
   リセルのドレイン領域にカラムセレクト用ＭＩＳＦＥＴ
   を介在させてデータ線を接続する縦型マスクＲＯＭを有
   する半導体集積回路装置の製造方法において、基板のメ
   モリセル形成領域及び一部の領域を除くカラムセレクト
   用ＭＩＳＦＥＴ形成領域の主面部に、ディプレッション
   型の第１しきい値電圧を設定する不純物を導入する工程
   と、前記基板のメモリセル形成領域及びカラムセレクト
   用ＭＩＳＦＥＴ形成領域の全べての主面上にゲート電極
   を形成する工程と、前記基板のメモリセル形成領域のう
   ち一部のメモリセル形成領域の主面部をディプレッショ
   ン型の第２しきい値電圧に設定し、かつ前記基板のカラ
   ムセレクト用ＭＩＳＦＥＴ形成領域のうち一部のカラム
   セレクト用ＭＩＳＦＥＴ形成領域の主面部をエンハンス
   メント型のしきい値電圧に設定する不純物を前記ゲート
   電極を通して夫々の主面部に導入する工程とを備えたこ
   とを特徴とする半導体集積回路装置の製造方法。