KR0182779B1 - 반도체집적회로장치 및 그 제조방법 - Google Patents
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Abstract
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Description
제1도는 본 발며의 제1의 실시예인 혼재형 반도체 집적회로 장치의 주요부 단면도.
제2도는 상기 혼재형 반도체 집적회로 장치를 봉하여 막는 수지 봉지형 반도체 장치의 부분 단면 평면도.
제3도는 상기 혼재형 반도체 집적회로 장치의 칩레이아우트도.
제4도는 제3도의 주요부 확대 배치도.
제5도~제9도는 상기 혼재형 반도체 집적회로 장치의 주요부 등가회로도.
제10도는 상기 혼재형 반도체 집적회로 장치에 탑재된 DRAM의 주요부 평면도.
제11도 및 제12도는 상기 DRAM의 소정의 제조 공정에 있어서의 주요부 평면도.
제13도는 상기 혼재형 반도체 집적회로 장치의 입력부의 주요부 평면도.
제14도는 상기 제13도의 XIV-XIV선의 단면도.
제15도~제31도는 상기 혼재형 반도체 집적회로 장치를 제조공정마다 도시한 주요부 단면도.
제32도는 상기 혼재형 반도체 집적회로 장치의 소자 분리 영역의 불순물 농도 분포도.
제33도는 상기 혼재형 반도체 집적회로 장치의 주요부 등가 회로도.
제34도~제36도는 본 발명의 제2의 실시예인 혼재형 반도체 집적회로 장치의 주요부 단면도.
제37도는 본 발명의 제3의 실시예인 혼재형 반도체 집접회로 장치의 주요부 단면도.
제38도 및 제39도는 상기 혼재형 반도체 집적회로 장치를 제조 공정마다 도시한 주요부 단면도.
제40도는 본 발명의 제4의 실시예인 혼재형 반도체 집적회로 장치의 주요부 단면도.
제41도는 상기 혼재형 반도체 집적회로 장치의 소정의 제조 공정에 있어서의 주요부 단면도.
제42도는 본 발명의 제5의 실시예인 혼재형 반도체 집적회로 장치의 주요부 단면도.
제43도~제45도는 상기 혼재형 반도체 집적회로로 장치를 제조 공정마다 도시한 주요부 단면도.
제46도는 본 발명의 제6의 실시예인 혼재형 반도체 집적회로 장치의 주요부 단면도.
제47도는 상기 혼재형 반도체 집적회로 장치에서 사용되는 배선의 평면도.
제48도는 상기 제47도의 III-III선의 모식 단면도.
제49도는 본 발명의 제7의 실시예인 혼재형 반도체 집적회로 장치의 주요부 단면도.
제50도는 상기 혼재형 반도체 집적회로 장치에 탑재된 DRAM의 주요부 평면도.
제51도~제56도는 상기 혼재형 반도체 집적회로 장치를 제조 공정마다 도시한 주요부 단면도.
본 발명은 혼재형 반도체 집적회로 장치에 관한 것으로써, 특히 바이폴라 트랜지스터 및 상보형 MISFET(COMS)를 동일 반도체 기판상에 집적화한 혼재형 반도체 집적회로 장치(이하, Bi-CMOS이라고도 한다)에 적용해서 유효한 기술에 관한 것이다.
바이폴라 트랜지스터 및 상보형 MISFET를 동일 반도체 기판상에 집적하는 혼재형 반도체 집적회로 장치의 개발이 진행되고 있다. 이러한 종류의 혼재형 반도체 집적회로 장치는 외부 단자(본딩 패드)와 입력단회로사이에 정전기 파괴 방지회로를 삽입하고 있다.
정전기 파괴 방지회로는 통상, 저항소자와 클램프용 MISFET로 구성되어 있다. 저항소자는 p형 반도체 기판(실제로는 웰영역)의 주면부에 형성된 n형 반도체 영역(확산층 저항)으로 구성되어 있다. 저항소자는 한쪽끝이 외부 단자에 직접 접속되고, 다른쪽끝이 클램프용 MISFET의 드레인 영역을 개재시켜서 입력단 회로에 접속되어 있다. 저항소자는 외부 단자에 입력되는 정전기 파괴를 일으키는 과대전류(과도전류)를 저감하거나 또는 브레이크다운(가역성파괴)에 의해 반도체 기판측으로 흡수하도록 구성되어 있다. 후자의 브레이크다운은 상기 저항소자인 n형 반도체영역과 p형 반도체 기판의 pn접합부로 형성되는 다이오드소자에 의해 실행된다. 클램프용 MISFET는 n채널로 구성되고, 그 드레인 영역은 상기 저항소자의 다른쪽 끝에 일체로 구성되어 있다. 클램프용 MISFET의 소오스영역, 게이트전극의 각각은 기준전위, 예를 들면 0V에 접속되어 있다. 클램프용 MISFET는 표면 브레이크다운 또는 제너브레이크다운에의해서 상기 저항소자를 통과한 과대전류를 반도체 기판측으로 흡수하도록 구성되어 있다. 클램프용 MISFET의 상술한 각각의 브레이크다운 전압(전합내압)은 입력단 회로의 상보형 MISFET의 게이트 절연막의 절연내압에 비해서 낮게 구성되어 있다.
이와 같이 구성되는 정전기파괴 방지회로는 외부 단자에 입력되는 과대전류를 상기 저항소자로 저감시키거나 또한 클램프용 MISFET로 클램프하고, 입력단 회로의 게이트 절연막의 파괴(정전기파괴)를 방지할 수 있도록 구성되어 있다. 또, 상기 정전기파괴 방지회로는 저항소자, 클램프용 MISFET의 각각을 내부회로등의 MISFET와 동일한 제조 공정으로 형성할 수가 있으므로, 혼재형 반도체 집적회로 장치의 제조공정수를 저감할 수 있는 특징이 있다.
공지기술은 아니지만, 본 발명자가 개발중인혼재형 반도체 집적회로 장치는 비례축소법칙에 따라 고집적화가 이루어지고, 0.8㎛제조 프로세스를 채용하고 있다. 0.8㎛제조 프로세스는 최소가공치수, 예를 들면 MISFET의 게이트전극의 게이트 길이 치수나 배선의 폭치수를 0.8㎛롤 형성할 수 있는 제조 프로세스이다. 이와 같은 제조 프로세스를 채용하면, 내부회로나 입력단회로의 MISFET의 게이트 절연막은 상술한 비례축소법칙에 따라 약 20nm정도의 박막으로 형성된다. 이 박막화된 게이트 절연막의 절연내압은 약 19V정도이다. 한편, 정전기파괴 방지회로의 저항소자나 클램프용 MISFET의 드레인 영역등을 형성하는 n형 반도체 영역이나 p형 반도체 기판의 불순물 농도는 기생용량의 증가를 저감하거나 제조 공정수를 증가하는 등을 위하여 비례 축소법칙에 반해서 높게 하고 있지 않다. 이것은 저항소자나 클램프용 MISFET의 드레인 영역(고불순물농도)과 반도체 기판(저불순물농도)의 pn접합내압(브레이크다운전압)의 고집적화에 따라서 실질적으로 변화하고 있지 않은 것을 의미한다. 이 pn접합내압은 약 20V정도이다. 즉, 입력단회로의 상보형 MISFET의 게이트 절연막의 절연내압이 정전기파괴 방지회로의 저항소자나 클램프용 MISFET의 접합내압에 비해서 작게 된다. 이 때문에 외부 단자에 과대전류가 입력된 경우, 정전기파괴 방지회로에서 과대전류를 흡수하기 전에 입력단회로가 정전기파괴를 일으킨다는 사실이 빈발하였다.
따라서, 본 발명자는 앞서 출원한 일본국 특허출원 소화 63-136100호에 기재되는 기술을 채용하여 혼재형 반도체 집적회로 장치의 정전기 파괴 내압을 향상하고 있다. 이 기술은 정전기파괴 방지회로의 저항소자, 클램프용 MISFET의 드레인영역의 각각을 고불순물농도의 n형 반도체 영역으로 구성하고, 이 n형 반도체 영역의 바닥면을 고불순물농도의 매립형의 p형 반도체 영역에 접촉시키는 기술이다. 상기 고불순물 농도의 n형 반도체 영역은 종형구조의 npn형 바이폴라 트랜지스터의 매립형 컬렉터 영역에서 반도체 기판의 표면으로 컬렉터 전위를 끌어올리는 컬렉터전위 인상용 반도체 영역과 동일 제조 공정으로 형성되어 있다. 또, 상기 고불순물농도의 매립형의 p형 반도체 영역은 상기 바이폴라 트랜지스터의 주위를 규정하는 소자분리 영역의 매립형의 p형 반도체 영역과 동일한 제조공정으로 형성되어 있다. 즉, 이 정전기파괴 방지회로는 상기 고불순물 농도의 n형 반도체 영역 및 고불순물 농도의 p형 반도체 영역으로 다이오드소자를 구성하고, pn접합내압(브레이크다운 전압)을 낮게 하고 있다. 이 pn접합내압은 약10~16V정도이다. 따라서, 본 발명자가 개발중인 혼재형 반도체 집적회로 장치에 탑재된 정전기파괴 방지회로는 입력단회로의 정전기파괴가 발생하기 전에 과대전류를 반도체 기판측으로 흡수할 수가 있으므로 정전기파괴 내압을 향상할 수가 있다. 또, Bi-CMOS디바이스에 대해서는 미국출원일 1987년 3월 24일 유타카 고바야시 등의 미국출원 번호 07/029,681등에 상세하게 기재되어 있다.
본 발명자는 상술한 개발중인 혼재형 반도체 집적회로 장치의 정전기 파괴 시험결과, 다음과 같은 새로운 문제점이 발생하는 것을 발견하였다.
상기 정전기파괴 방지회로는 정전기파괴를 일으키는 과대전류를 상기 다이오드소자로 흡수할 수 있어 입력단회로의 정전기파괴를 방지할 수가 있었다. 그러나, 상기 과대전류가 상기다이오드소자에 집중하므로, 이 다이오드소자, 즉 pn접합부가 열파괴(영구파괴)를 일으킨다. 이 때문에 정전기파괴 방지 회로의 정전기 파괴 내압에 의해 혼재형 반도체 집적회로 장치의 정전기파괴 내압이 규정되어 이 정전기파괴 내압이 저하한다는 문제점이 있었다.
본 발명의 제1의 목적은 정전기파괴 방지회로를 갖는 혼재형 반도체 집적회로 장치의 정전기파괴 내압을 향상할 수 있는 기술을 제공하는 것이다.
본 발명의 제2의 목적은 상기 제1의 목적을 달성함과 동시에 상기 혼재형 반도체 집적회로 장치의 제조 공정수를 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 제3의 목적은 상기 혼재형 반도체 집적회로 장치의 전기적 신뢰성을 향상할 수있는 기술을 제공하는 것이다.
본 발명의 제4의 목적은 상기 혼재형 반도체 집적회로 장치의 동작속도의 고속화를 도모할 수 있는 기술을 제공하는 것이다.
본 발명의 제5의 목적은 상기 혼재형 반도체 집적회로 장치의 집적도를 향상할 수 있는 기술을 제공하는 것이다.
본 발명의 제6의 목적은 상기 혼재형 반도에 집적회로 장치의 바이폴라 트랜지스터의 고내압화를 도모할 수 있는 기술을 제공하는 것이다.
본 발명의 제7의 목적은 상기 혼재형 반도체 집적회로 장치의 저소비전력화를 도모할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
(1) 주면을 갖는 반도체기판, 상기 반도체기판의 주면에 형성된 메모리셀로써, 제1의 MISFET와 상기 제1의 MISFET에 연결된 용량소자를 포함하는 메모리셀, 상기 반도체기판의 주면에 형성된 주변회로로써, 제2의 MISFET를 포함하는 주변회로 및 상기 제1의 MISFET 및 제2의 MISFET를 덮도록 형성된 제1의 절연막을 갖는 반도체집적회로장치에 있어서, 상기 제1의 MISFET는 제1의 게이트전극과 상기 제1의 게이트전극의 양끝부의 상기 반도체기판의 주면에 형성된 소오스영역 및 드레인 영역을 갖고, 상기 제1의 MISFET의 소오스영역 및 드레인영역은 상기 제1의 게이트전극에 대해서 자기정합적으로 형성된 제1의 반도체영역과 상기 제1의 반도체영역에 접속된 제2의 반도체영역을 갖고, 상기 제1의 절연막은 상기 제1의 반도체영역의 일부를 노출하는 제1의 접속구멍을 갖고, 상기 용량소자는 상기 소오스영역 및 드레인영역의 다른쪽에 연결되고, 상기 제2의 MISFET는 제2의 게이트전극과 상기 제2의 게이트전극의 양끝부의 상기 반도체기판의 주면에 형성된 소오스영역 및 드레인영역을 갖고, 상기 제2의 반도체영역은 상기 제1의 접속구멍에 대해서 자기정합적으로 형성되고, 상기 반도체기판의 두께방향에 있어서의 상기 제2의 MISFET의 소오스영역 및 드레인영역보다 깊다.
(2) 주면을 갖는 반도체기판, 상기 반도체기판의 주면에 형성된 메모리셀로써, 제1의 MISFET와 상기 제1의 MISFET에 연결된 용량소자를 포함하는 메모리셀, 상기 반도체기판의 주면에 형성된 주변회로로써, 제2의 MISFET를 포함하는 주변회로를 갖는 반도체집적회로장치의제조방법에 있어서, 상기 반도체기판의 주면상에 상기 제1의 MISFET의 제1의 게이트전극과 상기 제2의 MISFET의 제2의 게이트전극을 형성하는 공정, 상기 제1의 MISFET의 소오스영역 및 드레인영역의 일부로써 사용되는 1쌍의 제1의 반도체영역 및 상기 제2의 MISFET의 소오스영역과 드레인영역을 일부로써 사용되는 1쌍의 제2의 반도체영역을 형성하기 위해 상기 제1의 게이트전극의 양끝부 및 상기 제2의 게이트전극의 양끝부의 상기 반도체기판의 주면에 상기 제1 및 제2의 게이트전극에 대해서 자기정합적으로 제1의 도전형의 제1의 불순물을 도입하는 공정, 상기 제1의 게이트전극의 측부 및 상기 제2의 게이트전극의 측부의 각각에 사이드월스페이서를 형성하는 공정, 상기 제2의 MISFET의 소오스영역 및 드레인영역의 일부로써 사용되는 1쌍의 제3의 반도체영역을 형성하기 위해 상기 제2의 게이트전극의 양끝부의 상기 반도체기판의 주면에 상기 제2의 게이트전극의 측부에 형성된 사이드월스페이서에 대해서 자기정합적으로 제1의 도전형의 제2의 불순물을 도입하는 공정, 상기 제1의 MISFET 및 상기 제2의 MISFET를 갖는 제1의 절연막을 형성하는 공정, 상기 제1의 절연막내에 상기 1쌍의 제1의 반도체영역의 한쪽의 일부를 노출하는 제1의 접속구멍을 형성하는 공정 및 상기 제1의 MISFET의 소오스영역 및 드레인영역의 일부로써 사용되는 제4의 반도체영역을 형성하기 위해 상기 제1의 접속구멍에 의해서 노출된 상기 반도체기판의 주면에 상기 제1의 접속구멍에 대해서 자기정합적으로 제1의 도전형의 제3의 불순물을 도입하는 공정을 포함하고, 상기 반도체기판의 두께방향에 있어서의 상기 제4의 반도체영역의 깊이는 상기 반도체기판의 두께방향에 있어서의 상기 제2의 MISFET의 소오스영역 및 드레인영역보다 깊게 형성되고, 상기 제3의 불순물은 상기 제1의 접속구멍에 의해서 노출된 상기 반도체기판의 주면에만 선택적으로 도입된다.
상기에 의하면, 상기 에미터영역의 가로방향의 확산량이 비소에 비해서 크고, 상기 배선의 형성전에 실행되는 전의 세정에 의해 에미터 열린구멍의 사이즈가 증가하더라도 상기 베이스영역과 상기 배선의 단락을 방지할 수 있으므로, 반도체 집적회로 장치의 전기적 신뢰성을 향상할 수 있음과 동시에 상기 에미터영역의 가로방향, 세로방향의 각각의 확산량이 인(P)에 비해서 작고, 상기 에미터영역, 베이스영역, 컬렉터영역의 각각의 접합 깊이를 얕게 할 수 있으므로, 상기 에미터영역, 컬렉터영역의 각각의 사이의 전류의 주행거리를 짧게 하여 반도체 집적회로 장치의 동작속도의 고속화를 도모할 수가 있다. 또, 상기 에미터영역과 베이스영역사이,베이스영역과 컬렉터영역사이의 각각의 pn접합 면적을 저감하여 기생용량을 저감할 수 있으므로, 반도체 집적회로 장치의 동작속도의 고속화를 한층 도모할 수가 있다. 또 상기 에미터영역, 베이스영역, 컬렉터영역의 각각의 접합 깊이를 얕게 하고, 바이폴라 트랜지스터의 점유면적을 축소할 수가 있으므로 반도체 집적회로 장치의 집적도를 향상할 수가 있다.
상기에 의하면, 상기 바이폴라 트랜지스터의 에미터영역, 베리어금속층, 배선의 각각을 형성하는 공정을 MISFET의 소오스영역 및 드레인영역, 베리어금속층, 배선의 각각을 형성하는 공정으로 겸용할 수가 있으므로, 반도체 집적회로 장치의 제조공정수를 저감할 수 있음과 동시에 상기 에미터영역을 이온주입법에 의한 불순물의 도입으로 형성하고, 열확산법에 의한 불순물의 도입(폴리실리콘 에미터법)에 비해서 불순물농도의 제어성을 향상할 수 있으므로, 상기 바이폴라 트랜지스터의 에미터 접지전류 증폭율 (hFE)의 변동을 저감하여 반도체 집적회로 장치의 전기적 신뢰성을 향상할 수 있음과 동시에 상기 에미터영역, 소오스영역 및 드레인영역의 각각과 배선의 합금화 반응을 방지하고, 얼로이스파이크현상을 방지할 수 있으므로 반도체 집적회로 장치의 전기적 신뢰성을 한층 향상할 수가 있다.
상기에 의하면 상기 외부단자에 입력되는 과대전류를 상기 제1, 제2의 다이오드소자의 각각으로 단계적으로 저감하고, 또 상기 제2의 다이오드소자의 pn접합 내압을 입력단회로의 소자의 정전기파괴내압에 비해서 낮게 할 수가 있으므로, 입력단회로의 정전기파괴를 방지하여 반도체 집적회로 장치의 정전기파괴 내압을 향상할 수가 있다. 또, 상기 정전기 파괴 방지회로의 제1, 제2의 다이오드소자의 각각의 형성공정을 바이폴라 트랜지스터, 상보성 MISFET의 각각을 형성하는 공정으로 겸용할 수가 있으므로, 이 정전기파괴 방지회로를 형성하는 공정에 상당하는 분만큼 반도체 집적회로 장치의 제조공정수를 저감할 수가 있다.
상기에 의하면, 상기 외부단자에 입력되는 과대전류를 상기 제3, 제2의 다이오드소자의 각각으로 단계적으로 저감하고, 또 상기 제2의 다이오드소자의 pn접합 내압을 입력단회로의 소자의 정전기파괴 내압에 비해서 낮게 할 수가 있으므로 입력단회로의 정전기파괴를 방지하여 반도체 집적회로 장치의 정전기파괴 내압을 향상할 수가 있다. 또, 상기 정전기 파괴 방지회로의 제3, 제2의 다이오드소자의 각각의 형성공정을 바이폴라 트랜지스터, 상보성 MISFET의 각각을 형성하는 공정으로 겸용할 수가 있으므로, 이 정전기파괴 방지회로를 형성하는 공정에 상당하는 분만큼 반도체 집적회로 장치의 제조공정수를 저감할 수가 있다.
상기에 의하면, 상기 외부단자에 입력되는 과대전류를 제3, 제1, 제2의 다이오드소자의 각각의 3단계로 저감할 수 있으므로 상기 정전기 파괴 방지회로의 정전기파괴 내압을 한층 향상할 수가 있다.
상기에 의하면, 상기 클램프용 MISFET의 드레인영역, 소오스영역의 각각을 제4의 반도체영역으로 형성하는 경우, 상기 드레인영역, 소오스영역의 각각의 사이의 채널길이 치수의 편차를 저감할 수 있으므로, 반도체 집적회로 장치의 집적도를 향상할 수가 있다. 또, 클램프용 MISFET의 소오스영역을 제2의 반도체영역으로 형성하는 경우, 채널형성 영역측으로의 돌아들어감을 적게할 수 있으므로, 반도체 집적회로 장치의 집적도를 향상할 수가 있다.
상기에 의하면, 상기 클램프용 MISFET의 드레인 영역과 게이트 전극 사이에 발생하는 미러용량을 저감할 수 있으므로 신호 전달속도를 빠르게 하여 반도체 집적회로 장치의 동작속도의 고속화를 도모할 수가 있다.
상기에 의하면, 상기 MISFET를 형성하는 영역의 웰영역의 을 얕게 하여 상기 웰영역에 비해서 고불순물농도의 매립형 반도체 영역의 기판 표면으로부터의 깊이를 얕게 할 수 있으므로, 상기 MISFET의 펀치스루(punch though)를 저감하여(단채널 효과를 저감하여), MISFET의 고집적화를 도모할 수 있음과 동시에 상기 바이폴라 트랜지스터의 진성컬렉터영역을 깊게 하고, 이 진성 컬렉터영역의 주면부에 형성되는 베이스영역과 매립형 컬렉터영역을 격리할 수 있으므로, 베이스영역과 컬렉터영역의 접합내압을 향상하여 바이폴라 트랜지스터의 고내압화를 도모할 수가 있다. 또, 상기 MISFET는 펀치스루를 저감하기 위하여 채널형성영역에 고농도로 불순물을 도입(카운터 도프)하는 일이 없으므로, 불순물 산란효과를 저감하여 소오스-드레인간 전류량을 증가할 수 있으므로, 동작속도의 고속화를 도모할 수가 있다.
상기에 의하면, 상기 제2의 불순물의 확산속도가 상기 제1의 불순물의 그것에 비해서 크고, 상기 MISFET의 형성영역의 매립형 반도체영역의 기판의 깊이 방향의 치수를 상기 바이폴라 트랜지스터의 매립형 반도체영역의 그것과 비해서 크게 할 수 있으므로, MISFET의 형성영역의 웰영역을 얕게 하여 바이폴라 트랜지스터의 진성컬렉터영역의 깊이를 깊게 할 수 있다.
상기에 의하면, 상기 소자간 분리용 절연막내에 불순물이 도입되는 양을 저감하고, 상기 소자간 분리용 절연막 아래의 채널스토퍼영역의 불순물 농도를 높게 할 수 있으므로, 기생 MOS의 임계값 전압을 높게 해서 소자간 분리능력을 향상하여 집적도를 향상할 수 있음과 동시에 상기 소자간 분리용 절연막내에 불순물이 도입되는 양을 저감하여 상기 채널스토퍼영역의 불순물농도를 과도하게 높게 할 필요가 없으므로, 채널스토퍼영역을 형성하는 불순물의 활성영역측으로의 돌아들어감량을 저감해서 상기 MISFET의 단채널 효과를 저감하여 집적도를 향상할 수가 있다.
상기에 의하면, 상기 제1의 MISFET의 제1의 반도체 영역과 상기 웰영역의 하부의 매립형 반도체영역을 격리하고, 이 제1의 MISFET의 제1의 반도체영역에 부가되는 기생용량을 저감할 수 있으므로, 반도체 집적회로 장치의 동작속도의 고속화를 도모할 수 있음과 동시에 상기제1의 반도체영역과 배선의 제조공정에 있어서의마스크 맞춤 어긋남이 발생하더라도 상기 제2의 반도체영역을 개재시켜서 상기 제2의 MISFET의 제1의 반도체영역과 배선을 확실하게 접속할 수 있으므로, 배선과 웰영역의 단락을 방지하여 반도체 집적회로 장치의 전기적 신뢰성을 향상할 수가 있다.
상기에 의하면, 상기 DRAM의 메모리셀의 정보축적용 용량소자의 가는홈으로 기판의 깊이 방향으로 전하축적량을 증가할 수 있으므로, 메모리셀 면적을 축소하여 반도체 집적회로 장치의 집적도를 향상할 수가 있고, 상기 바이폴라 트랜지스터의 분리영역의 가는홈으로 기판의 깊이 방향으로 격리치수를 확보할 수 있으므로, 분리 면적을 축소하여 반도체 집적회로 장치의 집적도를 향상할 수가 있고, 또 상기 DRAM의 메모리셀의 정보축적용 용량소자의 가는 홈과 상기 바이폴라 트랜지스터의 분리영역의 가는 홈을 동일한 제조 공정으로 형성할 수 있으므로, 반도체 집적회로 장치의 제조공정수를 저감할 수 있다.
상기에 의하면, 상기 웰영역에 발생하는 노이즈를 웰영역에 비해서 저항값이 낮은 매립형 반도체영역을 개재시켜서 흡수할 수 있으므로, DRAM의 정보 라이트동작, 정보리드동작의 각각의 오동작을 방지할 수가 있고, 또 상기 웰영역의 메모리셀 어레이내에서의 웰전위의 분포를 균일화할 수 있으므로, 메모리셀의 메모리셀 선택용 MISFET의 임계값 전압의 변동을 저감할 수 있어 반도체 집적회로 장치의 전기적 신뢰성을 향상할 수가 있다.
상기에 의하면, 상기 에미터 열린구멍내의 실질적으로 모든 영역을 상기 천이금속막 또는 천이금속 실리사이드막으로 매립하고, 상기 에미터 열린구멍의 단차 부분에서 배선의 단면적을 증가할 수 있으므로, 에미터 열린구멍을 축소해서 이것에 따라서 에미터영역의 면적을 축소하고, 바이폴라 트랜지스터의 점유 면적을 축소해서 반도체 집적회로 장치의 집적도를 향상할 수가 있다. 또, 상기 천이금속막 또는 천이금속 실리사이드막은 상기 알루미늄 배선 또는 알루미늄 합금 배선에 비해서 전자마이그레이션 내압이 높으므로, 에미터 열린구멍의 면적을 더욱 축소하여 반도체 집적회로 장치의 집적도를 한층 향상할 수가 있다. 또, 상기 천이금속막 또는 천이금속 실리사이드막은 에미터영역과 알루미늄 배선 또는 알루미늄 합금 배선의 합금과 반응을 방지할 수 있으므로 얼로이스파이크 현상을 방지할 수가 있다.
상기에 의하면, 상기 바이폴라 트랜지스터는 진성 컬렉터영역의 기판 표면으로부터의 깊이를 얕게 하여 전류의 주행 거리를 짧게 할 수 있으므로, 베이스 차단주파수를 높여 바이폴라 트랜지스터의 동작속도의 고속화를 도모할 수 있음과 동시에 상기 MISFET는 웰영역의 기판 표면으로부터의 깊이를 깊게 하여 상기 MISFET의 소오스영역, 드레인 영역의 각각과 상기 매립형 반도체영역을 격리시킬 수 있으므로, 상기 소오스영역, 드레인영역의 각각에 부가되는 기생용량을 저감하여 MISFET의 동작속도의고속화를 도모할 수 있다.
상기에 의하면, 상기 상보성 데이타선에 부가되는 기생용량을 저감하여 상기 상보성 데이타선의 충방전 전류량을 저감할 수 있으므로 DRAM의 소비전력을 저감하여 결과적으로 반도체 집적회로 장치의 소비전력을 저감할 수 있다. 또, 소비전력을 저감할 수 있으므로 상기 반도체 집적회로 장치의 집적도를 향상할 수 있다.
상기에 의하면, 상기 주변회로로 연장하는 신호 배선(예를 들면, 클럭계 신호배선)은 단면적을 증가해서 저항값을 저감할 수 있으므로, 신호전달속도를 빠르게 하여 반도체 집적회로 장치의 동작속도의 고속화를 도모할 수가 있다.
상기에 의하면, 상기 전원 배선은 단면적을 증가해서 저항값을 저감할 수 있으므로, 노이즈를 저감하여 오동작을 방지해서 반도체 집적회로 장치의 전기적 신뢰성을 향상할 수 있고, 또 충분한 배선폭의 치수를 확보할 수 있으므로 마이그레이션 내압을 확보하여 단선 불량을 방지해서 반도체 집적회로 장치의 전기적 신뢰성을 향상할 수가 있다.
상기에 의하면, 상기 컬렉터영역의 에미터영역의 바로 아래부분의 실질적으로 전류가 흐르는 영역의 저항값을 저감하여 전류가 흐르는 시간을 단축할 수 있으므로, 베이스 차단 주파수를 높여 바이폴라 트랜지스터의 동작속도의 고속화를 도모할 수 있음과 동시에 상기 컬렉터영역의 에미터영역의 바로 아래 부분 이외의 영역은 저불순물 농도로 구성되고, 컬렉터영역과 베이스영역의 pn접합부에 형성되는 기생용량을 저감할 수 있으므로, 베이스 차단주파수를 더욱 저감하여 바이폴라 트랜지스터의 동작속도의고속화를 도모할 수가 있다.
상기에 의하면, 상기 컬렉터영역의 에미터영역의 바로 아래부분의 고불순물농도의 영역을 형성하는 불순물 도입 마스크를 형성하는 공정을 에미터 열린구멍을 형성하는 공정으로 겸용할 수 있으므로, 이 마스크를 형성하는 공정에 상당하는 분만큼 반도체 집적회로 장치의 제조 공정을 저감할 수가 있다.
이하, 본 발명의 구성에 대해서 4M비트의 대용량을 갖는 DRAM을 탑재하는 혼재형 반도체 집적회로 장치에 본 발명을 적용한 실시예와 함께 설명한다.
또한, 실시예를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.
[실시예 1]
본 발명의 제1의 실시예인 혼재형 반도체 집적회로 장치(Bi-CMOS)(1)을 봉하여 막는 수지봉지형 반도체 장치를 제2도(부분단면 평면도)에 도시한다.
제2도에 도시한 바와 같이 혼재형 반도체 집적회로 장치(반도체 펠릿)(1)은 SOJ(small out-line j-bend)형의 수지봉지형 반도체장치(2)로 봉해져 있다. 혼재형 반도체 집적회로 장치(1)은 수지봉지형 반도체장치(2)의 탭(3A)의 표면상에 접착제를 개재시켜서 탑재되어 있다.
상기 혼재형 반도체 집적회로 장치(1)은, 예를 들면 15.22mm×5.91mm의 평면 장방형상으로 구성되어 있다. 이 혼재형 반도체 집적회로 장치(1)은 350mil의 수지봉지형 반도체 장치(2)로 봉해져 있다. 혼재형 반도체 집적회로 장치(1)에 탑재되는 DRAM의 주면에는 1비트의 정보를 기억하는 메모리셀(기억소자)를 행열형상으로 여러개 배치한 메모리셀 어레이가 배치되어 있다. 이 DRAM은 4M비트의 대용량으로 구성되어 있다. 상기 메모리셀 어레이 이외에 있어서 상기 DRAM의 주면에는 직접 주변회로 및 간접주변회로가 배치되어 있다.
직접 주변회로는 메모리셀의 정보 라이트 동작이나 정보 리드 동작을 직접 제어하는 회로로써, 로우어드레스 디코더회로, 컬럼 어드레스 디코더 회로, 센스앰프회로등이 포함된다. 간접 주변회로는 상기 직접주변회로의 동작을 간접적으로 제어하는 회로로써 클럭신호 발생회로, 버퍼회로 등이 포함된다.
상기 혼재형 반도체 집적회로의 장치(1)의 가장 주변부에 있어서 평면 장방형상의 짧은 변측, 긴변측의 중앙부분의 각각에는 외부 단자(본딩패드)BP가 배열되어 있다.
이 외부단자BP는 본딩와이어(4)를 개재시켜서 내부 리이드(3B)에 접속되어 있다. 본딩와이어(4)는 알루미늄(A1)와이어를 사용한다. 또, 본딩와이어(4)로써는 금(Au)와이어, 동(Cu)와이어, 금속와이어의 표면에 절연성수지를 피복한 피복와이어등을 사용하여도 좋다. 본딩와이어(4)는 이 방법에 한정되지 않지만, 열압착에 초음파진동을 병용한 본딩 방법에 의해 본딩되어 있다.
상기 내부리이드(3B)는 외부리이드(3C)와 일체로 구성되어 있다. 이 내부리이드(3B), 외부리이드(3C), 상기 탭(3A)의 각각은 리이드 프레임에서 절단되고, 또한 성형되어 구성되어 있다. 리이드 프레임은, 예를 들면 Cu, Fe-Ni(예를 들면, Ni함유율 42 또는 50%)합금등으로 형성되어 있다. 상기 탭(3A)의 서로 대향하는 짧은 변의 각각에는 탭서스펜션 리이드(3D)가 연결되어 있다.
상기 외부리이드(3C)는 표준규격에 따라 각 단자에 번호가 붙여져서 각각에 인가되는 신호를 규정하고 있다. 제2도중, 왼쪽 위끝은 1번 단자, 왼쪽 아래끝은 15번 단자, 오른쪽 아래끝은 16번 단자, 오른쪽 위끝은 30번 단자이다. 즉, 본 제1의 실시예의 수지봉지형 반도체장치(2)는 1번 단자에서 30번 단자까지 순차적으로 배열된 합계 30단자(30핀)으로 구성되어 있다.
상기 1번 단자에는 어드레스 신호 A13, 2번 단자에는 어드레스 신호 A12, 3번 단자에는 어드레스 신호 A11, 4번 단자에는 어드레스 신호 A10, 5번 단자에는 어드레스 신호 A9의 각각이 인가된다. 6번 단자에는 어드레스 신호 A3, 7번 단자에는 어드레스 신호 A2, 8번 단자에는 어드레스 신호 A20, 9번 단자에는 어드레스 신호 A1, 10번 단자에는 어드레스 신호 AO의 각각이 인가된다. 11번 단자에는 로우 어드레스 스트로브 신호, 12번 단자에는 컬럼 어드레스 스트로브 신호, 13번 단자에는 출력인에이블 신호, 14번 단자에는 라이트 인에이블 신호의 각각이 인가된다. 15번 단자에는 기준전압 Vss, 예를 들면 회로의 접지 전위 0V가 인가된다.
16번 단자에는 데이타 출력신호 Dout, 17번 단자에는 데이타 입력신호 Din의 각각이 인가된다. 18번 단자에는 어드레스 신호 A19, 19번 단자에는 어드레스 신호 A18, 20번 단자에는 어드레스 신호 A17의 각각이 인가된다. 21번 단자에는 어드레스 신호 A4, 22번 단자에는 어드레스 신호 A5, 23번 단자에는 어드레스 신호 A21, 24번 단자에는 어드레스 신호 A6, 25번 단자에는 어드레스 신호 A7의 각각이 인가되어 있다.
26번 단자에는 어드레스 신호 A8, 27번 단자에는 어드레스 신호 A16, 28번 단자에는 어드레스 신호 A15, 29번 단자에는 어드레스 신호 A14의 각각이 인가되어 있다. 30번 단자에는 전원전압 Vcc, 예를 들면 회로의 동작 전압 5V가 인가되어 있다.
상기 혼재형 반도체 집적회로 장치(I), 탭(3A), 본딩와이어(4), 내부리이드(3B) 및 탭서스펜션 리이드(3D)는 수지봉지부(5)로 봉해진다. 수지봉지부(5)는, 예를 들면 저응력화를 도모하기 위하여 페놀계 경화제, 실리콘고무 및 필러가 첨가된 에폭시계수지를 사용한다. 실리콘고무는 에폭시계수지의 열팽창율을 저하시키는 작용을 한다. 필러는 구형의 산화규소입자로 형성되어 마찬가지로 열팽창율을 저하시키는 작용을 한다.
상기 혼재형 반도체 집적회로 장치(1)은 제2도에 도시한 바와 같이 오른쪽 아래부분에 펠릿네임부(1A)가 마련되어 있다. 펠릿네임부(1A)는, 예를 들면 제품명, 기종, 제조번호 등을 기재하고 있다. 이 펠릿네임부(1A)는 후술하는 도전막 또는 절연막으로 형성되어 있다.
다음에 상기 수지봉지형 반도체장치(2)로 봉해진 혼재형 반도체 집적회로 장치(1)의 개략적인 구성을 제3도(칩레이아우트도)에 도시한다.
제3도에 도시한 바와 같이 혼재형 반도체 집적회로 장치(1)의 중앙부의 표면상에는 DRAM의 메모리셀 어레이(MA)(11)이 배치되어 있다. 이 메모리셀 어레이(11)은 혼재형 반도체 집적회로 장치(1)의 상부에 4분할된 메모리셀 어레이(11A)~(11D), 하부에 4분할된 메모리셀 어레이(11E)~(11H)로 합계 8분할되어 있다. 즉, DRAM은 8매트 구성을 채용하고 있다. 상기 8분할된 메모리셀 어레이(11A)~(11H)의 각각은 다시 2분할되어 메모리셀 어레이(11)은 합계 16개의 메모리셀 어레이MA로 세분화되어 있다. 이 16개로 세분화된 것 중, 1개의 메모리셀 어레이MA는 256K비트의 용량으로 구성되어 있다.
상기 16개로 세분화된 것 중의 2개의 메모리셀 어레이MA의 사이에는 각각 컬럼 어드레스 디코더회로(YDEC)(12) 및 센서 앰프 회로(SA)(13)의 일부가 배치되어 있다. 센스 앰프 회로(13)은 상보성 MISFET(CMOS)로 구성되고, 센스앰프회로(13)의 일부는 n채널 MISFET로 구성되어 있다. 센스앰프회로(13)의 다른 부분인 p채널 MISFET는 상기 일부와 대향한 위치에서 메모리셀 어레이MA의 끝부에 배치되어 있다. 센스앰프회로(13)의 한쪽끝에서는 상보성 데이타선(2개의 데이타선)이 메모리셀 어레이MA상으로 연장하고 있으며, 본 실시예의 DRAM은 폴디트 비트선방식(2교점 방식)으로 구성되어 있다.
상기 16개로 세분화된 메모리셀 어레이MA의 각각의 중앙측의 한쪽끝에는 로우 어드레스 디코더회로(XDEC)(14) 및 워드구동회로(도시하지 않음)가 배치되어 있다. 상기 로우 어드레스 디코더회로(14)의 근방에는 데이타선 프리차지회로(15), 공통소오스 전환 스위치회로(16), 워드선 프리차지회로(17)의 각각이 배치되어 있다.
상기 16개로 세분화된 메모리셀 어레이MA의 각각의 주변측의 다른쪽 끝에는 공통 소오스 전환 스위치회로(18)이 배치되어 있다.
이들 16개로 세분화된 메모리셀 어레이MA의 주변에 배치된 회로(12) 내지 (18)은 DRAM의 직접 주변회로로써 구성되어 있다.
상기 DRAM의 상변에는 상변주변회로(19), 하변에는 하변 주변회로(21)이 배치되어 있다. DRAM의 위쪽에 배치된 8분할된 것 중, 4개의 메모리셀 어레이(11A)~(11D)와 아래쪽에 배치된 4개의 메모리셀 어레이(11E)~(11H)사이에는 중간변 주변회로(20)이 배치되어 있다. 이들의 주변회로(19)~(21)은 DRAM의 간접주변회로로써 구성되어 있다.
다음에 상술한 혼재형 반도체 집적회로 장치(1)의 DRAM의 간접주변회로의구체적인 회로 배치에 대해서 제4도(주요부 확대 레이아우트도)를 사용해서 간단히 설명한다. 또, 제4도에는 외부단자BP에 인가되는 신호명을 함께 도시한다.
제4도에 도시한 바와 같이 상기 간접주변회로의 상변 주변회로(19)의 각각의 회로는 기본적으로는 각 신호가 인가되는 외부단자BP의 근방에 배치되어 있다. (1901)은 Y개 용장회로, (1902)는 VG발생회로, (1903)은 센스앰프 제어 회로, (1904)는 Y어드레스 버퍼회로, (1905)는 Y프리디코더회로이다. (1906)는 공통 소오스 구동회로, (1907)은 VBB발생회로이다, VBB발생회로(1907)은, 예를 들면-2.5~3.5V의 전위를 생성하는 회로이다. (1908)은 컬럼 어드레스 스트로브계 클럭발생회로, (1909)는 기판전위 검출회로, (1910)은 HVC발생회로, (1911)은 테스트모드 제어회로이다.
상기 간접주변회로의 중간변 주변회로(20)의 각각의 회로는 마찬가지로 기본적으로는 각 신호가 인가되는 외부단자BP의 근방에 배치되어 있다. (2001)은 공통소오스 쇼트회로, (2002)는 X어드레스 버퍼회로, (2003)은버퍼회로, (2004)는 출력제어회로, (2005)는 4비트 테스트회로이다. (2006)은 센스앰프 제어회로, (2007)은 X계 용장회로, (2008)은 X계 프리디코더회로, (2009)는 Y계 제어신호 발생회로, (2010)은 컬럼 어드레스 스트로브계 클럭발생회로이다. (2011)은 재생신호 버퍼회로, (2012)는 용장프리차지회로, (2013)은 VCH발생회로, (2014)는 메모리셀어레이 선택신호 발생회로이다.
상기 간접주변회로의 하변주변회로(21)의 각각의 회로는 마찬가지로 기본적으로는 각 신호가 인가되는 외부단자BP의 근방에 배치되어 있다. (2101)은 라이트용 메인앰프회로, (2102)는 리드용 메인앰프회로, (2103)은 공통소오스 구동회로, (2104)는 Z계 어드레스 버퍼회로, (2105)는 기판전위 검출회로이다. (2106)은 컬럼 어드레스 스트로브계 버퍼회로, (2107)은 컬럼 어드레스 스트로브계 클럭발생회로, (2108)은 테스트모드 제어회로, (2109)는 출력인에이블계회로, (2110)은 다비트 테스트회로이다. (2111)은 Z계 프리디코더회로, (2112), (2115)의 각각은 메인앰프 제어회로, (2113)은 출력선택회로, (2114)는 출력제어회로이다. (2116)은 센스앰프 제어회로, (2117)은 AL마스터 제어회로, (2118)은 데이타 입출력 버퍼회로, (2119)는 VREF발생회로이다.
다음에 상기 DRAM의 세분화된 메모리셀 어레이MA의 주요부 및 그 주변회로의 주요부에 대해서 제5도(주요부 등가회로도)를 사용해서 설명한다.
제5도에 도시한 바와 같이 폴디드 비트선 방식을 채용하는 DRAM은 메모리셀 어레이MA에서 상보성 데이타선DL,를 열방향으로 연장시키고 있다. 이 상보성 데이타선 DL은 행방향으로 여러조 배치되어 있다. 상보성 데이타선 DL은 센스앰프회로(SA)(13)에 접속되어 있다.
상기 메모리셀 어레이 MA에서 워드선WL은 상보성 데이타선DL과 교차하는 행방향으로 연장시키고 있다. 워드선 WL은 열방향으로 여러개 배치되어 있다. 도시하지 않았지만, 각가의 워드선WL은 로우 어드레스 디코더회로(XDEC)(14)에 접속되어 선택되도록 구성되어 있다.
상보성 데이타선DL의 각각과 워드선WL의 교차부에는 1비트의 정보를 기억하는 메모리셀(기억소자)M이 배치되어 있다. 메모리셀(M)은 메모리셀 선택용 n채널 MISFETQs와 정보축적용 용량소자 C의 직렬회로로 구성되어 있다.
메모리셀M의 메모리셀 선택용 MISFETQs는 한쪽의반도체영역을 상보성 데이타선 DL에 접속하고 있다. 다른쪽의 반도체영역은 정보축적용 용량소자C의 한쪽의 전극에 접속되어 있다. 게이트전극은 워드선WL에 접속되어 있다. 정보축적용 용량소자C의 다른쪽의 전극은 전원제압1/2Vcc에 접속되어 있다. 전원전압1/2Vcc는 상기 기준 전압 Vss와 전원전압 Vcc의 중간전위 약 2.5V이다. 전원전압 1/2Vcc는 정보 축적용 용량소자C의 전극사이에 가해지는 전계강도를 저감하여 유전체막의 절연 내압의 저하를 저감할 수 있다.
상기 센스앰프회로(13)은 상기 상보성 데이타선 DL로 전달되는 메모리셀 M의 정보를 증폭하도록 구성되어 있다. 센스앰프회로(13)에 의해 증폭된 정보는 컬럼스위치용 n채널 MISFETQy를 통해서 공통 데이타선 I/O,의 각각으로 출력된다.
컬럼스위치용 MISFETQy는 컬럼 어드레스 디코더회로(YDEC)(12)에 의해 제어된다.
상기 공통데이타선 I/O는 라이트용 메인앰프회로(2101), 리드용 메인 앰프회로(2102)의 각각에 접속되어 있다. 이 메인앰프회로(2101), (2102)의 각각은 스위치용 MISFET(부호는 붙이지 않음), 입출력신호선 DOL,, 데이타 입출력버퍼회로(DiN, DoB)(2118)의 각각을 통해서 입력신호용 외부단자(DiN)BP, 출력신호용 외부단자(Dout)BP의 각각에 접속되어 있다.
다음에, 상기 제4도에 도시한 DRAM의 간접주변회로중, 하변 주변회로(21)의 리드용 메인앰프회로(2102)의 주요부를 제6도(등가회로도), 컬럼어드레스 스트로브계버퍼회로(2106)의 주요부를 제7도(등가회로도)의 각각에 도시한다.
상기 혼재형 반도체집적회로장치(1)은 동작속도의 고속화 및 고구동능력화를 도모하고, 또한 고집적화 및 저소비전력화를 도모하기 위하여 주변회로의 일부를 바이폴라트랜지스터 및 상보성 MISFET로 구성하고 있다. 제6도에 도시한 바와 같이 리드용 메인앰프회로(2102)는 바이폴라트랜지스터 및 MISFET를 주체로 하는 ECL게이트회로로 구성되어 있다. 이 리드용 메인앰프회로(2102)에는 저항소자 및 용량소자를 갖는다. 제6도 중, Sin은 입력신호, Sout는 출력신호, SC1, SC2의 각각은 제어신호이다.
또, 제7도에 도시한 바와 같이 컬럼어드레스 스트로브계 버퍼회로(2106)은 입력측을 상보성 MISFET, 출력측을 바이폴라트랜지스터로 구성한 Bi-CMOS게이트 회로로 구성되어 있다. 제7도중, SC3은 입력클럭신호, SC4는 출력클럭신호이다.
상기 혼재형 반도체집적회로장치(1)의 입력부를 제8도(등가회로도), 출력부를 제9도(등가회로도)에 각각 도시한다.
제8도에 도시한 바와 같이 혼재형 반도체 집적회로장치(1)의 입력부, 예를 들면 데이타입출력 버퍼회로(2118)은 입력단회로 Cin을 입력신호용 외부단자 BP에 접속하고 있다. 입력단회로 Cin은 도시하지 않았지만, 예를 들면, CMOS인버터회로로 구성되어 있다. 입력신호용 외부단자 BP와 입력단회로 Cin사이에는 정전기파괴 방지회로 I가 마련되어 있다.
상기 정전기파괴 방지회로 I는 주로 보호저항소자 R, 클램프용 MISFETQc 및 다이오드 소자 D1~D4로 구성되어 있다. 보호저항 소자 R은 외부단자 BP와 입력단회로 Cin사이에 직렬로 배치되어 있다. 이 보호저항소자 R은 정전기파괴를 일으키는 과대전류를 저감하는 작용을 한다. 클램프용 MISFETQc는 n채널로 구성되어 있다. 이 클램프용 MISFETQc는 드레인영역을 입력단회로 Cin, 보호저항소자 R을 개재시켜서 외부단자 BP의 각각에 접속하고 있다. 또, 클램프용 MISFETQc는 소오스영역, 게이트 전극의 각각을 기준전위 Vss에 접속하고 있다. 이 클램프용 MISFETQc는 상기 과대전류를 반도체기판측으로 흡수하도록 구성되어 있다. 다이오드소자 D1~D3의 각각은 외부단자 BP와 입력단회로 Cin사이에 캐소드영역이 접속되어 병렬로 배치되어 있다. 다이오드소자 D1~D3의 각각은 애노드영역은 반도체기판에 접속되어 기판전위 VBB에 접속되어 있다. 다이오드소자 D1~D3의 각각은 상기 과대전류를 반도체기판측으로 흡수하도록 구성되어 있다. 한편, 다이오드소자 D4는 캐소드영역을 전원전압 Vcc에 접속하고, 애노드영역을 다이오드소자 D1~D3의 각각과 병렬로 접속하고 있다. 이 다이오드소자 D4는 상기 과대전류를 전원전압 Vcc로 흡수할 수 있도록 구성되어 있다.
이 정전기파괴 방지회로 I는 입력신호용 외부단자 BP에 입력된 과대전류를 저감하고, 또한 흡수하여 입력단회로 Cin의 게이트절연막의 파괴, 즉 정전기파괴를 방지하도록 구성되어 있다.
제9도에 도시한 바와 같이 혼재형 반도체집적회로장치(1)의 출력부, 예를 들면 데이타입출력버퍼회로(2118)은 출력단회로Cout를 출력신호용 외부단자 BP에 접속하고 있다. 출력단회로 Cout는 그 출력단이 n채널 MISFET를 직렬로 접속한 푸시풀회로(구동회로)로 구성되어 있다. 이 푸시풀회로의 한쪽의 n채널 MISFET의 소오스영역, 다른쪽의 n채널 MISFET의 드레인영역의 각각이 상기 외부단자 BP에 접속되어 있다. 출력단회로 Cout에는 출력신호 Sout가 입력된다. 이 출력신호 Sout는 CMOS인버터회로(도면중, p채널 MISFET는 화살표를 부가하고 있다. 이후의 회로도에 있어서 동일)를 개재시켜서 푸시풀회로의 한쪽의 n채널 MISFET의 게이트전극에 반전출력신호로써 입력된다. 또, 출력신호 Sout는 푸시풀회로의 다른쪽의 n채널 MISFET의 게이트전극에 직접 입력된다.
출력신호용 외부단자 BP와 출력단회로 Cout사이에는 정전기파괴 방지회로 II가 배치되어 있다. 이 정전기파괴 방지회로 II는 다이오드 소자 D5로 구성되어 있다. 이 다이오드 소자 D5는 캐소드영역을 외부단자 BP, 출력단회로 Cout의 각각에 병렬로 접속하고, 애노드영역을 기판전위 VBB에 접속하고 있다. 다이오드소자 D5는 상기 입력부의 정전기파괴 방지회로 I의 다이오드소자 D2와 동일한 구조로 구성된다. 이 정전기파괴 방지회로 II는 출력신호용 외부단자 BP에 입력되는 과대전류를 반도체기판측으로 흡수하도록 구성되어 있다.
다음에, 상술한 혼재형 반도체집적회로장치(1)의 구체적인 구조에 대해서 제1도(주요부 단면도)를 사용해서 간단히 설명한다. 제1도중에는 좌측에서 우측을 향해서 혼재형 반도체집적회로장치(1)의 입력부 IN, CMOS영역 CMOS, 바이폴라트랜지스터영역 Bi, DRAM의 메모리셀 어레이영역 MA의 각각을 도시하고 있다.
제1도에 도시한 바와 같이 혼재형 반도체집적회로장치(1)은 단결정규소로 이루어지는 p-형 반도체기판(30) 및 그 주면상에 성장시킨 n-형 에피택셜층(33)으로 형성된 기판으로 구성되어 있다.
혼재형 반도체집적회로장치(1)의 바이폴라트랜지스터 형성영역 Bi에는 바이폴라트랜지스터 T1, T2의 각각이 배치되어 있다. 바이폴라트랜지스터 T1, T2의 각각은 소자분리영역으로 둘러싸인 영역내에서 p-형 반도체기판(30)의 주면에 마련되어 있다. 소자분리영역은 p-형 반도체기판(30), 매립형의 P+형 반도체영역(32), p-형 웰영역(35), p형 채널스토퍼영역(37) 및 소자간 분리용 절연막(36)으로 구성된다. 이 소자 분리영역을 구성하는 매립형의 P+형 반도체영역(32)는 p-형 반도체기판(30) 과 n-형 에피택셜층(33) 사이에 마련되어 있다. p-형 웰영역(35)는 n-형 에피택셜층(33)의 주면부에 그 바닥면이 매립형의 p+형 반도체영역(32)에 접촉(접속)하도록 구성되어 있다. p형 채널스토퍼영역(37)은 상기 p-형 웰영역(35)의 주면부에 마련되어 있다. 소자간 분리용 절연막(36)은 상기 p-형 웰영역(35)의 주면상에 마련되어 있다. 이 소자간 분리용 절연막(36)은 p-형 웰영역(35)의 주면을 선택적으로 산화하는 것에 의해 형성한 산화규소막으로 형성되어 있다.
상기 바이폴라트랜지스터 T1, T2의 각각은 n형 컬렉터영역, p형 베이스영역 및 n형 에미터영역으로 이루어지는 종형구조의 npn형으로 구성되어 있다. 바이폴라트랜지스터 T1은 고주파특성으로 구성되고, 바이폴라트랜지스터 T2는 고내압으로 구성되어 있다.
n형 컬렉터영역은 매립형의 n+형 반도체영역(31B), n-형 웰영역(34B)는 n형 웰영역(34B) 및 컬렉터 전위인상용 n+형 반도체영역(40)으로 구성되어 있다. 매립형의 n+형 반도체영역(31B)는 p-형 반도체기판(30)과 n-형 에피택셜층(33) 사이에 마련되어 있다. 이 매립형의 n+형 반도체영역(31B)는 상기 매립형의 p+형 반도체영역(32)에 대해서 자기정합적으로 형성되어 있다. 상기 n-형 웰영역(34B), n형 웰영역(34B)의 각각은 진성 컬렉터영역으로써 사용되고, n-형 에피택셜층(33)의 주면부에 마련되어 있다. 이 n-형 웰영역(34B), n형 웰영역(34B)의 각각은 상기 p-형 웰영역(35)에 대해서 자기정합적으로 형성되어 있다. 컬렉터 전위인상용 n+형 반도체영역(40)은 그 바닥면을 상기 매립형의 n+형 반도체영역(31B)에 접촉하고, 매립형의 n+형 반도체영역(31B)의 컬렉터전위를 기판표면으로 인출시키도록 구성되어 있다.
바이폴라트랜지스터 T1의 진성컬렉터영역인 n형 웰영역(34B)는 바이폴라 트랜지스터 T2의 그것에 비해서 고불순물 농도로 형성되어 있다. 즉, 바이폴라 트랜지스터 T1은 진성컬렉터영역의 저항값을 작게 할 수 있으므로, 고주파 특성을 높일 수가 있다. 이것에 대해서 바이폴라 트랜지스터 T2의 진성컬렉터영역인 n-형 웰영역(34B)는 바이폴라 트랜지스터 T1의 그것에 비해서 저불순물농도로 형성되어 있다.
즉, 바이폴라트랜지스터 T2는 진성컬렉터영역과 p형 베이스영역의 pn접합내압을 높일 수 있으므로 고내압화를 도모할 수가 있다.
p형 베이스영역은 진성베이스영역으로써 사용되는 p형 반도체영역(42) 및 그래프트 베이스영역으로서 사용되는 p+형 반도체영역(49)로 구성되어 있다. p형 반도체영역(42), p+형 반도체영역(49)의 각각은 일체로 구성되어 각각 n-형 웰영역(34B)또는 n형 웰영역(34B)의 주면부에 마련되어 있다.
n형 에미터영역은 n+형 반도체영역(56)으로 구성되어 있다. n+형 반도체영역(56)은 상기 p형 베이스영역의 진성베이스영역인 p형 반도체영역(42)의 주면부에 마련되어 있다. 이 n+형 반도체영역(56)은 후술하는 층간절연막(54)에 형성된 접속구멍(에미터열린구멍)(55)에 평면형상으로 규정되어 형성되어 있다.
상기 n형 컬렉터영역의 컬렉터전위인상용 n+형 반도체영역(40)에는 층간절연막(54)에 형성된 접속구멍(55)를 통해서 배선(57)이 접속되어 있다. 마찬가지로, p형 베이스영역의 그래프트 베이스영역인 p+형 반도체영역(49), n형 에미터영역인 n+형 반도체영역(56)의 각각은 층간 절연막(54)에 형성된 접속구멍(55)를 통해서 배선(57)이 접속되어 있다.
상기 층간절연막(54)는, 예를 들면 산화규소막(54A), BPSG(Boron Phospho Silicate Glass)막 (54B)의 각각을 순차적으로 적층한 2층 구조로 구성되어 있다. 하층의 산화규소막(45A)는 상층의 BPSG막(54B)의 붕소나 인이 하층의 소자로 누설되는 것을 방지하기 위하여 마련되어 있다. 산화규소막(54A)는, 예를 들면 유기실란가스를 소오스가스로 하는, 또는 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법으로 퇴적한다. 상층의 BPSG막은 하층의 소자와 상층의 도전층의 절연분리를 실행하고, 또한 표면을 평탄화할 수 있도록 구성되어 있다. 이 BPSG막은 CVD법으로 퇴적하여 치밀화 및 리플로가 실시된다.
상기 배선(57)은 제조공정에 있어서의 제1층째의 배선형성공정으로 형성된다. 이 배선(57)은 천이금속실리사이드막(57A), 알루미늄 합금막(57B), 천이금속실리사이드막(57C)의 각각을 순차적으로 적층한 3층구조로 구성되어 있다. 상기 천이금속실리사이드막(57A),(57C)의 각각으로써는, 예를 들면 MoSi2막을 사용한다. 또, 천이금속 실리사이드막 (57A),(57C)의 각각으로써는 TaSi2막, TiSi2막 또는 WSi2막을 사용하여도 좋다. 또, 하층의 천이금속 실리사이드막(57A)대신에 천이금속질화막, 예를 들면 TiN막을 사용하여도 좋다.
상기 배선(57)의 하층의 천이금속 실리사이드막(57A)는 기판(규소)과 배선(57)의 접속부분에서 규소의 에피택셜층이 성장되는 것을 방지하여 접속부의 저항값을 저감할 수 있도록 구성되어 있다. 중간층의 알루미늄합금막(57B)는 배선(57)의 주체로써 구성되고, 알루미늄에 동(Cu) 및 규소(Si)를 첨가하고 있다. 상기 Cu는 마이그레이션 현상을 저감할 수 있는 작용을 한다. 상기 Si는 얼로이 스파이크현상을 저감할 수 있는 작용을 한다. 상층의 천이금속실리사이드막(57C)는 그 하층의 알루미늄 합금막((57B)의 표면에 비해서 광반사율을 저하시킬 수 있다. 즉, 상층의 천이금속 실리사이드막(57C)는 포토리드그래피 기술로 에칭마스크(포토레지스트막)의 노출시의 회절현상을 저감하여 에칭마스크의 사이즈의변동을 저감할 수 있으므로, 배선(57)의 가공정밀도를 향상할 수 있도록 구성되어 있다. 또, 상층의 천이금속 실리사이드막(57C)는 중간층의 알루미늄합금막(57B)의 표면에 발생하는 알루미늄힐럭을 저감할 수 있도록 구성되어 있다.
상기 배선(57)의 상층에는 층간절연막(58)을 개재시켜서 배선(60)이 마련되어 있다. 배선(60)은 이 영역에서는 도시하지 않았지만, 층간절연막(58)에 형성된 접속구멍(59)을 통해서 하층의 배선(57)에 접속되어 있다. 층간절연막(58)은 제1도에는 상세하게 도시하지 않았지만, 예를 들면 플라즈마 CVD법으로 퇴적한 산화규소막, SOG(Spin On Glass)법으로 도포 및 베이크처리를 실시한 산화규소막, 플라즈마 CVD법으로 퇴적한 산화규소막의 각각을 순차적으로 적층한 3층 구조로 구성되어 있다. 이 층간절연막(58)은 주로 중간층의 산화규소막으로 표면의 평탄화를 도모하도록 구성되어 있다.
상기 배선(60)은 제조공정에 있어서의 제2층째의 배선형성공정에 의해 형성되어 있다. 이 배선(60)은 상기 배선(57)과 실질적으로 마찬가지로 천이금속 실리사이드막(60A), 알루미늄 합금막(60B), 천이금속 실리사이드막(60C)의 각각을 순차적으로 적층한 3층 구조로 구성되어 있다.
상기 혼재형 반도체집적회로장치(1)의 CMOS영역 CMOS에는 n채널 MISFETQn, p채널 MISFETQp의 각각이 배치되어 있다.
n채널 MISFETQn은 소자간 분리용 절연막(36) 및 p형 채널 스토퍼영역(37)로 주위를 둘러싼 영역내에서 p-형 웰영역(35)의 주면에 구성되어 있다. 소자간 분리용 절연막36)은 p-형 웰영역(35)의 주면을 산화한 규소막으로 형성되어 있다.
p형 채널스토퍼영역(37)은 소자간 분리용 절연막(36)아래에서 p-형 웰영역(35)의 주면부에 마련되어 있다. 상기 p-형 웰영역(35)의 바닥부에는 그것에 접촉(접속)된 매립형의 p+형 반도체영역(32)가 마련되어 있다. 이 매립형의 p+형 반도체영역(32)는 p-형 웰영역(35)의 일부로써 사용되고, p-형 웰영역(35)의 불순물농도에 비해서 고불순물 농도로 설정되어 있다. 즉, 매립형의 p+형 반도체영역(32)는 p-형 웰영역(35)의 바닥부부의 비저항값을 저감할 수 있으므로, CMOS 특유의 기생사이리스터동작을 방지할 수 있도록 구성되어 있다. p-형 웰영역(35), 매립형의 p+형 반도체영역(32), p형 채널스토퍼영역(37)의 각각은 바이폴라 트랜지스터영역 Bi의 소자분리여역의 p-형 웰영역(35), 매립형의 p+형 반도체영역(32), p형 채널스토퍼영역(37)의 각각과 동일한 층으로 형성되어 있다.
상기 n채널 MISFETQn은 주로 p-형 웰영역(35), 게이트절연막(43), 게이트전극(44), 소오스 영역 및 드레인영역 1쌍의 n형 반도체영역(45) 및 1쌍의 n+형 반도체 영역(48)로 구성되어 있다.
상기 p-형 웰영역(35)는 채널형성영역으로써 사용된다. 게이트절연막(43)은 p-형 웰영역(35)의 주면을 산화해서 형성한 산화규소막으로 형성되어 있다. 게이트전극(44)는 다결정규소막 및 그 상층에 천이금속실리사이드막(고융점 금속 실리사이드막)을 적층한 복합막으로 구성되어 있다. 이 게이트전극(44)는 상기 복합막에 한정되지 않고 다결정규소막, 천이금속 실리사이드막 또는 천이금속막(고융점금속막: Mo, Ti, Ta, W)또는 다결정 규소막의 상층에 천이금속 실리사이드막 또는 천이금속막을 적층한 복합막으로 구성하여도 좋다. 게이트전극(44)는 제조공정에 있어서의 제1층째의 게이트 배선 형성공정에 의해 형성되어 있다.
저불순물농도의 n형 반도체영역(45)는 고불순물농도의 n+형 반도체영역(48)과 채널형성영역사이에 마련되어 있다. 이 n형 반도체영역(45)는 n채널 MISFETQn을 소위 LDD(Lightly Doped Drain)구조로 구성한다. n형 반도체영역(45)는 게이트전극(44)에 대해서 자기정합적으로 형성되어 있다. 고불순물농도의 n+형 반도체영역(48)은 상기 게이트전극(44)의 측벽에 그것에 대해서 자기정합적으로 형성된 사이드월스페이서(47)에 대해서 자기정합적으로 형성되어 있다. 사이드월스페이서(47)은, 예를 들면 산화규소막으로 형성되어 있다.
n채널 MISFETQn의 소오스영역, 드레인영역의 각각인 n+형 반도체영역(48)에는 층간절연막(54)에 형성된 접속구멍(55)를 통해서 배선(57)이 접속되어 있다. 배선(57)은 상기 바이폴라트랜지스터영역 Bi에 형성되는 배선(57)과 동일한 층으로 형성되어 있다.
상기 p채널 MISFETQp는 소자간 분리용 절연막(36)으로 주위를 둘러싼 영역내에서 n-형 웰영역(34A)의 주면에 구성되어 있다. n-형 웰영역(34A)의 바닥부에는 그것에 접촉(접속)된 매립형의 n+형 반도체영역(31A)가 마련되어 있다. 이 매립형의 n+형 반도체영역(31A)는 n-형 웰영역(34A)의 일부로써 사용되고 n-형 웰영역(34A)의 불순물농도에 비해서 고불순물농도로 설정되어 있다. 매립형의 p+형 반도체영역(32)와 마찬가지로 매립형의 n+ 반도체영역(31A)는 n형 웰영역(34A)의 바닥부분의 비저항값을 저감하여 기생 사이리스터 동작을 방지할 수 있도록 구성되어 있다. n-형 웰영역(34A), 매립형의 n+형 웰영역(진성컬렉터영역)(34B), 매립형의 n+형 반도체영역(매립형 컬렉터영역)(31B)의 각각과 실질적으로 동일한 층으로 형성되어 있다. 상기 매립형의 n+형 반도체영역(31A)는 바이폴라 트랜지스터영역 Bi의 매립형의 n+형 반도체영역(31A)에 비해서 기판의 깊이 방향의 사이즈가 크게 구성되어 있다. 즉, 매립형의 n+형 반도체영역(31A)는 그것을 형성하는 n형 불순물(본 실시예의 경우 p)을 n-형 웰영역(34A)측으로 적극적으로 확산하게 하고 있다. 이 결과, p채널 MISFETQp가 형성되는 n-형 웰영역(34A)의 표면으로부터의 깊이(매립형의 n+형 반도체영역(31A)까지의 깊이)은 상기 바이폴라 트랜지스터영역 Bi의 n-형 웰영역(34B)의 깊이에 비해서 얕게 구성된다.
p채널 MISFETQp는 주로 n-형 웰영역(채널형성영역)(34A), 게이트절연막(43), 게이트전극(44), 소오스영역 및 드레인영역인 1쌍의 p형 반도체영역(46) 및 1쌍의 p+형 반도체영역(49)로 구성되어 있다. p채널 MISFETQp는 상기 n채널 MISFETQn과 마찬가지로 LDD구조로 구성되어 있다.
상기 p채널 MISFETQp가 형성되는 상기 n-형 웰영역(34A)는 상술한 바와 같이 얕은 깊이로 구성되고, 이 n-형 웰영역(34A)는 그 표면에서 p채널 MISFETQp의 p+형 반도체영역(49)의 접합깊이 (xj)의 2배까지의 깊이의 영역이 상기 바이폴라 트랜지스터영역 Bi의 n-형 웰영역(34B)에 비해서 고분순물농도로 구성된다. 이 n-형 웰영역(34A)의 불순물농도는 하층의 매립형의 n+형 반도체영역(31A)의 n형 불순물의 확산에 의해 높아져 있다. n-형 웰영역(34A)의 상기 표면에서 접합깊이의 2배의 깊이까지의 영역은 p채널 MISFETQp의 p+형 반도체영역(49)와 n-형 웰영역(34A)의 pn접합부에서 n-형 웰영역(34A)측에 형성되는 공핍영역이 신장하는 영역이며, 펀치 스루가 발생하는 영역이다. 본 실시예의 혼재형 반도체집적회로장치(1)은 표면의 약 0.2㎛의 영역부터 약 0.8㎛의 깊은 영역의 범위에 있어서 펀치 스루가 발생하는 영역이므로, n-형 웰영역(34A)는 상기 범위에서 n-형 웰영역(34B)의 동일영역의 불순물농도에 비해서 높은 불순물농도로 구성되어 있다. 또한, 상기 p채널 MISFETQp의 p+형 반도체영역(49)의 접합 깊이는 본 실시예의 경우, 약 0.5㎛로 구성되어 있다.
상기 p채널 MISFETQp의 소오스영역, 드레인영역의 각각인 p+형 반도체영역(49)에는 층간절연막(54)에 형성된 접속구멍(55)를 통해서 배선(57)이 접속되어 있다.
이와 같이 n-형 웰영역(진성컬렉터영역)(34B), 매립형의 n+형 반도체영역(매립형 컬렉터영역)(31B)의 각각을 기판의 깊이 방향으로 순차적으로 배치한 바이폴라트랜지스터 T(T1,T2), 상기 n-형 웰영역(34B)의 각각과 동일한 층이고, 또한 동일 도전형으로 형성되는 n-형 웰영역(34A), 매립형의 n+형 반도체영역(31A)의 각각을 기판의 깊이 방향으로 순차적으로 배치한 영역에 형성되는 p채널 MISFETQp를 갖는 혼재형 반도체집적회로장치(1)에 있어서, 상기 p채널 MISFETQp를 형성하는 n-형 웰영역(34A)의 기판 표면으로 부터의 깊이를 상기 바이폴라 트랜지스터 T의 n-형 웰영역(진성컬렉터영역)(34B)의 기판표면으로부터의 깊이에 비해서 얕게 구성한다. 이 구성에의해 상기 p채널 MISFETQp를 형성하는 영역의 n-형 월영역(34A)를 얕게 하고, 이 n-형 웰영역(34A)에 비해서 고불순물농도의 매립형의 n+형 반도체영역(31A)의 기판 표면으로 부터의 깊이를 얕게 할 수 있으므로, n-형 웰영역(34A)의 표면측의 불순물농도를 높여서 상기 p채널 MISFETQp의 펀치 스루를 저감하여(또는 단채널효과를 저감하여) p채널 MISFETQp의 고집적화를 도모할 수 있음과 동시에 상기 바이폴라 트랜지스터 T의 진성컬렉터영역인 n-형 웰영역(34B)를 깊게 하고, 이 n-형 웰영역(34B)의 주면부에 형성되는 p형 베이스영역(p형 반도체영역(42), p+형 반도체영역(49))와 매립형의 n+형 반도체영역(31B)를 격리할 수 있으므로, p형 베이스영역과 n형 컬렉터영역의 pn접합내압을 향상하여 바이폴라 트랜지스터 T의 고내압화를 도모할 수가 있다.
또, 상기 p채널 MISFETQp는 펀치스루를 저감하기 위하여 n-형 웰영역(채널형성영역)(34A)의 주면부에 고농도로 n형 불순물을 도입(카운터 도프)하는 일이 없으므로, 불순물 산란효과를 저감하여 소오스-드레인간 전류량 1ds를 증가할 수 있으므로 동작속도의 고속화를 도모할 수가 있다.
상기 혼재형 반도체집적회로장치(1)의 DRAM의 메모리셀 어레이 MA에는 제1도 및 제10도(주요부 평면도)에 도시한 바와 같이 메모리셀 M이 행열형상으로 여러개 배치되어 있다.
메모리셀 M의 메모리셀 선택용 MISFETQs는 제1도, 제10도 및 제11도(소정의 제조공정에 있어서의 주요부 평면도)에 도시한 바와 같이 소자간 분리용 절연막(36) 및 p형 채널 스토퍼 영역(37)로 주위를 둘러산 영역내에 있어서 p-형 웰영역(35)의 주면부에 구성되어 있다.
p-형 웰영역(35)의 바닥부에는 상기 n채널 MISFETQn이 형성된 p-형 웰영역(35)와 마찬가지로 매립형의 p+형 반도체영역(32)가 마련되어 있다.
상기 메모리셀 선택용 MISFETQs는 주로 p-형 웰영역(채널형성영역)(35), 게이드절연막(43), 게이트 전극(44) 소오스영역 및 드레인영역인 1쌍의 n형 반도체영역(45)로 구성되어 있다. 이 메모리셀 선택용 MISFETQs은 소오스영역 및 드레인영역 부분을 제외하고, 상기 n채널 MISFETQn과 실질적으로 동일한 구조로 구성되어 있다. 메모리셀 선택용 MISFETQs의 소오스영역 및 드레인영역인 n형 반도체영역(45)는 1014atoms/cm2이하의 n형 불순물(예를 들면, As)을 이온주입법으로 도입하는 것에 의해 형성되어 있다. 즉, n형 반도체영역(45)는 n형 불순물의 도입에 의한 결정 결함수를 저감하고, 또한 도입후의 열처리에 의해 상기 결정결함을 충분히 회복하여 pn접합부에서의 누설전류량, 즉 정보축적용 용량소자 C의 정보로 되는 전하의 누설량을 저갑하도록 구성되어 있다. 이 n형 반도체영역(45)는 저불순물농도로 형성되어 있으므로, 메모리셀 선택용 MISFETQs는 n채널 MISFETQn과 마찬가지로 LDD구조로 구성된다.
상기 게이트전극(44)는 제10도 및 제11도에 도시한 바와 같이 행방향으로 연장하는 워드선(WL)(44)와 일체로 구성되어 있다. 즉, 상기 게이트 전극(44), 워드선(44)의 각각은 동일 도전층으로 형성되어 있다.
워드선(44)는 행방향으로 배치된 여러개의 메모리셀 M의 메모리셀 선택용 MISFETQs의 각각의 게이트전극(44)를 접속하도록 구성되어 있다.
상기 메모리셀 선택용 MISFETQs의 게이트전극(44)의 게이트길이 치수는 워드선(44)의 폭치수에 비해서 두껍게 구성되어 있다. 예를 들면, 게이트전극(44)의 게이트길이 치수는 1.0㎛인 것에 대해서 워드선(44)의 폭치수는 0.6㎛로 구성되어 있다. 본 실시예의 혼재형 반도체집적회로장치(1)은 최소가공치수를 0.6㎛로 하고 있다.
상기 메모리셀 선택용 MISFETQs의 한쪽(상보성 데이타선의 접속측)의 n형 반도체영역(45)에는 층간절연막(54)에 형성된 접속구멍(55)을 통해서 상보성 데이타선(DL)(57)이 접속되어 있다. 이 한쪽의 n형 반도체영역(45)과 상보성 데이타선(57)은 n+형 반도체영역(56)을 개재시켜서 접속되어 있다. 이 n+형 반도체영역(56), 한쪽의 n형 반도체영역(45)의 각각은 일체로 구성되어 있다. n+형 반도체영역(56)은 접속구멍(55)로 규정된 영역내에 있어서 p-형 웰영역(35)의 주면부에 n형 불순물을 도입하는 것에 의해 형성되어 있다. 이 n+형 반도체영역(56)은 상기 접속구멍(55), 소자간 분리용 절연막(36)의 각각이 제조공정에 있어서의 마스크맞춤 어긋남을 일으키더라도 상보성 데이타선(57)과 p-형 웰영역(35)가 단락하지 않도록 구성되어 있다. 또, n+형 반도체영역(56)은 상보성 데이타선(57), 한쪽의 n형 반도체영역(45)의 각각의 접속 저항값을 저감할 수 있다.
또, 상기 메모리셀 선택용 MISFETQs의 다른쪽(정보축적용 용량소자 C의 접속측)의 n형 반도체영역(45)는 후술하는 정보축적용 용량소자 C의 하층전극층(51)과 접속되고, 양자의 접속에는 n+형 반도체영역(51A)를 개재시키고 있다. 이 n+형 반도체영역(51A)는 다른쪽의 n형 반도체영역(45)와 일체로 구성되어 있다. n+형 반도체영역(51A)는 상기 하층전극층(51)을 접속하는 접속구멍(50)으로 규정된 영역내에 있어서 상기 하층전극층(501)에 도입된 n형 불순물을 p-형 웰영역(35)의 주면부로 확산하는 것에 의해 형성되어 있다. 이 n+형 반도체영역(51A)는 다른쪽의 n형 반도체영역(45)와 하층전극층(51)의 접속저항값을 저감할 수 있도록 구성되어 있다, 또, n+형 반도체영역(51A)는 다른쪽의 n형 반도체영역(45)와 p-형 웰영역(35)의 pn접합부에 부가되는 기생용량을 증가하여 정보축적용 용량소자 C의 전하축적량을 증가할 수 있도록 구성되어 있다.
상기 메모리셀 선택용 MISFETQs의 게이트전극(44)의 상층에는 부호를 붙이지 않은 절연막(산화규소막)이 마련되고, 이 절연막, 게이트전극(44)의 각각의 측벽에는 사이드월스페이스(47)이 마련되어 있다.
상기 메모리셀 M의 정보축적용 용량소자 C는 제1도, 제10도 및 제12도(소정의 제조공정에 있어서의 주요부 평면도)에 도시한 바와 같이 주로 하층전극층(51), 유전체막(52), 상층전극층(53)의 각각을 순차적으로 적층해서 구성되어 있다. 즉, 정보축적용 용량소자 C는 소위 전층구조(적층형 : STC)로 구성되어 있다.
이 적층구조의 정보축적용 용량소자 C의 하층전극층(51)의 일부(중앙부분)는 메모리셀 선택용 MISFETQs의 다른쪽의 n형 반도체영역(45)에 접속되어 있다. 이 접속은 도시하지 않은 층간절연막에 형성된 접속구멍 및 사이드월스페이스(47)로 규정된 접속구멍(50)을 통해서 실행되고 있다. 접속구멍(50)의 열방향의 열린구멍 사이즈는 메모리셀 선택용 MISFETQs의 게이트전극(44), 그것에 인접하는 워드선(44)의 각각의 격리 치수로 규정되어 있다.
상기 적층구조의 정보축적용 용량소자 C의 하층전극층(51)은, 예를 들면 CVD법으로 퇴적한 다결정 규소막으로 형성하고, 이 다결정 규소막에는 저항값을 저감하는 n형 불순물(AS 또는 p)이 고농도로 도입되어 있다. 하층전극층(51)은 바닥의 단차형상을 이용하고, 또한 측벽을 이용해서 적층구조의 정보축적용 용량소자 C의 전하축적량을 증가하기위하여, 예를 들면 200~400nm정도의 비교적 두꺼운 막두께로 형성되어 있다. 이 하층전극층(51)은 제조공정에 있어서의 제2층째의 게이트 배선 형성공정에 의해 형성된다. 상기 하층전극층(51)의 평면 형상은 제10도 및 제12도에 도시한 바와 같이, 상보성 데이타선(57)이 연장하는 열방향으로 긴장방형상으로 구성되어 있다.
상기 하층전극층(51)에는 제12도에 도시한 바와 같이 상기 n형 반도체영역(45)와 상보성 데이타선(57)의 접속측에 평면이 사각형상으로 형성된 영역에서 평면 방향으로 돌출하는 보정패턴(51A)가 마련되어 있다. 하층전극층(51)은 가공하는 에칭마스크(포토레지스트막)는 상기 접속영역에 있어서 하층전극층(51)의 간격이 넓은 영역에서 발생하는 회절현상에 의해 사이즈가 축소되어 버린다. 이 때문에 하층전극층(51)의 사이즈가 소정의 설정값보다 작게되므로 적층구조의 정보축적용 용량소자 C의 전하축적량이 저하한다. 그래서, 보정패턴(51A)는 사전에 사이즈의 축소분을 예상해서 하층전극층(51)의 사이즈를 크게 하도록 구성되어 있다. 보정패턴(51A)는 레이아우트적으로 하층전극층(51)사이에 여유가 있는 상기 접속측에 배치되어 있지만, 이것에 한정되지 않고 상술한 위치와 반대측에 배치하여도 좋다. 또, 실제의 하층전극층(51)의 평면형상은 사각형상의 각 부분이 상당히 깎여지므로 전체적으로 둥근형상을 갖도록 형성된다.
유전체막(52)는 기본적으로 하층전극층(다결정규소막)(51)의 상층(표면상)에 CVD법으로 퇴적시킨 질화규소막, 이 질화규소막을 고압으로 산화한 산화규소막을 적층한 2층구조로 구성되어 있다. 실제로 유전체막(52)는 하층전극층(51)의 다결정 규소막의 표면에 자연산화규소막(5nm미만의 매우 얇은 막두께이므로 도시하지 않음)이 형성되므로, 자연산화규소막, 질화규소막, 산화규소막의 각각을 순차적으로 적층한 3층 구조로 구성되어 있다. 상기 유전체막(34)의 하층의 질화규소막은 CVD법으로 퇴적되므로, 바닥의 하층전극층(51)의 결정상태나 단차형상에 영향 받지 않고, 바닥에 대해서 독립적인 프로세스 조건으로 형성할 수 있다. 즉, 질화규소막은 하층전극층(51)의 표면을 질화해서 형성한 질화규소막에 비해서 절연내압이 높고, 단위면적당의 결함수가 적으므로 누설전류가 매우 적다. 또, 질화규소막은 산화규소막에 비해서 유전율이 높은 특징이 있다. 상층의 산화규소막은 매우 양질인 막으로 형성할 수 있으므로, 상기 질화규소막의 상기 특성을 더욱 향상시킬 수 있다. 또, 다음에 상세하게 기술하지만, 산화규소막은 고압산화(1.5~10torr)로 형성되므로, 상압산화에 비해서 짧은 산화시간, 즉 열처리 시간으로 형성할 수 있다.
유전체막(52)는 하층전극층(51)의 상면 및 측벽에 따라서 마련되어 있으며, 하층전극층(51)의 측벽부분을 이용해서 높이 방향으로 면적을 확보하고 있다. 유전체막(52)의 면적의 증가는 적층구조의 정보축적용 용량소자 C의 전하축적량을 향상할 수 있다. 이 유전체막(52)의 평면형상은 상층전극층(53)의 평면형상으로 규정되어 실질적으로 상층전극층(53)과 동일 형상으로 구성되어 있다.
상기 상층전극층(53)은 유전체막(52)를 개재시켜서 하층전극층(51)을 덮도록 그 상부에 마련되어 있다. 상층전극층(53)은 인접하는 다른 메모리셀 M의 적층구조의 정보축적용 용량소자 C의 상층전극층(53)과 일체로 구성되어 있다. 상층전극층(53)에는 전원전압 1/2Vcc가 인가되어 있다. 상층전극층(53)은, 예를 들면 CVD법으로 퇴적한 다결정규소막으로 형성되고, 이 다결정규소막에는 저항값을 저감하는 n형 불순물이 도입되어 있다. 이 상층전극층(53)은 제조공정에 있어서의 제3층째의 게이트배선 형성공정에 의해 형성된다. 상층전극층(53)은, 예를 들면 상기 하층전극층(51)과 거의 같은 막두께로 형성되어 있다.
상기 메모리셀 M은 제10도, 제11도 및 제12도에 도시한 바와 같이, 열방향으로 인접하는 다른 1개의 메모리셀 M과 접속되어 있다. 즉, 열방향으로 인접하는 2개의 메모리셀 M은 각각의 메모리셀 선택용 MISFETQs의 한쪽의 n형 반도체영역(45)를 일체로 구성하고, 그 부분을 중심으로 반전패턴으로 구성되어 있다. 이 2개의 메모리셀 M은 행방향으로 배치되고, 이 2개의 메모리셀 M과 행방향으로 인접하는 다른 2개의 메모리셀 M은 열방향으로 1/2피치 어긋나서 배치되어 있다.
상기 상보성 데이타선(57)은 상기 적층구조의 정보축적용 용량소자 C의 상층전극층(53)상에 층간절연막(54)을 개재시켜서 배치되어 있다. 상보성 데이타선(57)은 상기 배선(57)과 동일층으로 형성되어 있다. 이 상보성 데이타선(57)상에는 층간절연막(58)을 개재시켜서 션트용 워드선(WL)(60)을 배치하고 있다. 션트용 워드선(60)은 도시하지 않았지만, 수십 내지 수백개의 메모리셀 M마다 해당하는 소정 영역에 있어서 워드선(WL)(44)에 접속되어 있다. 워드선(44)는 메모리셀 어레이 MA에 있어서 연장방향으로 여러개로 분할되어 있으며, 션트용 워드선(60)은 상기 분할된 여러개의 각각의 워드선(44)에 접속되어 있다. 션트용 워드선(60)은 워드선(44)의 저항값을 저감하여 정보라이트동작, 정보리드동작의 각각에 있어서 메모리셀 M의 선택속도를 빠르게 할 수 있도록 구성되어 있다. 이 션트용 워드선(60)은 상기 배선(60)과 동일 도전층으로 형성된다.
상기 혼재형 반도체집적회로장치(1)의 입력부 IN에는 제1도에 도시한 바와 같이 상술한 제8도에 도시한 정전기파괴 방지회로 I가 배치되어 있다. 이 정전기파괴 방지회로 I의 클램프용 MISFETQc는 제1도, 제13도(입력부의 구체적인 주요부 평면도) 및 제14도(제13도의 XIV-XIV의 단면도)에 도시한 바와 같이 소자간 분리용 절연막(36) 및 p형 채널스토퍼영역(37)로 주위가 규정된 영역내에서 p-형 웰영역(35)의 주면에 마련되어 있다. 이 p-형 웰영역(35)의 하부에는 매립형의 p+형 반도체영역(32)가 마련되어 있다. 클램프용 MISFETQc는 주로 p-형 웰영역(35)(채널형성영역), 게이트절연막(43), 게이트전극(44), 소오스영역 및 드레인영역인 n+형 반도체영역(40)으로 구성되어 있다.
이 클램프용 MISFETQc는 기본적으로 상술한 n채널 MISFETQn과 대략 동일 구조로 구성되어 있다. 즉, 클램프용 MISFETQc는 p-형 웰영역(35), 게이트절연막(43), 게이트전극(44)의 각각을 n채널 MISFETQn의 그것과 동일층(동일제조공정)으로 구성하고 있다. 또, 클램프용 MISFETQc의 드레인영역, 소오스영역의 각각인 n+형 반도체영역(40)은 상술한 바이폴라 트랜지스터 T1, T2의 각각의 n형 컬렉터영역인 컬렉터 전위 인상용 n+형 반도체영역(40)과 동일층(동일제조공정)으로 구성되어 있다. 이 클램프용 MISFETQc의 n+형 반도체영역(40)의 바닥부는 바이폴라 트랜지스터 T의 컬렉터 전위인상용 n+형 반도체영역(40)의 바닥부와 마찬가지로 매립형의 p+형 반도체영역(32)에 접촉시키고 있다. 이 입력부 IN에 마련된 매립형의 p+형 반도체영역(32)는 바이폴라 트랜지스터 T의 주위를 둘러싸는 소자분리영역의 매립형의 p+형 반도체영역(32)와 동일층(동일제조공정)으로 구성되어 있다. 상기 바이폴라 트랜지스터 T의 컬렉터 전위인상용 n+형 반도체영역(40)은 매립형의 n+형 반도체영역(매립컬렉터영역)(31B)에서 컬렉터 전류를 끌어올릴 목적으로 그것과 접촉하는 깊은 접합깊이로 형성되고, 이 매립형의 n+형 반도체영역(31B)와 실질적으로 동일한 깊이로 매립형의 p+형 반도체영역(32)가 형성되므로 상기 클램프용 MISFETQc의 n+형 반도체영역(40)의 바닥부는 매립형의 p+형 반도체영역(32)에 간단하게 접촉시킬 수 있다.
클램프용 MISFETQc의 드레인영역인 n+형 반도체영역(40)은 n+형 반도체영역(48), 배선(57)의 각각을 개재시켜서 입력신호용 외부단자 BP로써 사용되는 배선(60)에 접속되어 있다. 한편, 클램프용 MISFETQc의 소오스영역인 n+형 반도체영역(40), 게이트전극(44)의 각각의 배선(57)(게이트전극(44)측은 도시하지 않음)을 개재시켜서 기준전위 Vss에 접속되어 있다.
클램프용 MISFETQc의 게이트절연막(43)의 게이트길이 방향의 끝부에는 제1도에 도시한 바와 같이 상기 게이트절연막(43)에 비해서 두꺼운 막두께의 절연막(41)이 마련되어 있다. 절연막(41)은 소오스영역, 드레인영역의 각각인 n+형 반도체영역(40)의 주면을 산화한 산화규소막으로 형성되어 있다. 이 절연막(41)은 게이트전극(44)와 드레인영역 n+형 반도체영역(40)사이에 발생하는 미러용량을 저감할 수 있다. 또, 클램프용 MISFETQc는 소오스영역, 드레인영역의 각각인 n+형 반도체영역(40)에 대해서 절연막(41)이 자기정합적으로 형성되고, 이 절연막(41)과 게이트전극(44)이 중첩해도 절연막(41)으로 게이트길이치수가 규정된 영역내에서 게이트전극(44)이 중첩해도 절연막(41)으로 게이트길이치수가 규정된 영역내에서 게이트전극(44)은 기능하므로, 이 게이트전극(44)에 대해서 n+형 반도체영역(40)을 자기정합적으로 형성하고 있다.
정전기파괴 방지회로 I의 보호저항소자 R은 주로 상기 n+형 반도체영역(48)로 구성되어 있다. 이 보호저항소자 R인 n+형 반도체영역(48)은 접속구멍(55)로 통해서 한쪽끝을 상기 입력신호용 외부단자 BP에 접속되는 배선(57)에 접속하고 있다. 또, 이 n+형 반도체영역(48)의 다른쪽 끝은 클램프용 MISFETQc의 드레인영역인 n+형 반도체영역(40)에 접속(일체화)되어 있다. 이 보호저항소자 R인 n+형 반도체영역(48)은 상기 n채널 MISFETQn의 소오스영역 및 드레인영역인 n+형 반도체영역(48)과 동일층(동일제조공정)으로 구성되어 있다. 보호저항소자 R인 n+형 반도체영역(48)은 상기 클램프용 MISFETQc의 n+형 반도체영역(40)에 비해서 얕은 접합 깊이로 형성된다. 보호저항소자 R n+형 반도체영역(48)의 한쪽끝, 즉 배선(57)과의 접속부분은 n-형 웰영역(34B)의 주면부에 마련되어 있다. 즉, 이 n+형 반도체영역(48)의 한쪽끝은 동일 도전형이고, 또한 그것에 비해서 저불순물농도의 n-형 웰영역(34B)를 개재시켜서 그 하부에 배치된 매립형의 p+형 반도체영역(32)와 접촉하고 있다. 보호저항소자 R인 n+형 반도체영역(48)의 다른쪽끝, 즉 클램프용 MISFETQc의 드레인영역인 n+형 반도체영역(40)과의 접속부분은 p-형 웰영역(35)의 주면부에 마련되어 있다.
정전기파괴 방지회로 I의 다이오드소자 D1은 상기 보호저항소자 R인 n+형 반도체영역(48)과 p-형 웰영역(35)의 pn접합부에 기생적으로 형성된다. 이 다이오드소자 D1은 고불순물농도의 n+형 반도체영역(48)과 저불순물농도의 p-형 웰영역(35)의 pn접합으로 형성되므로, 높은 접합내압(브레이크다운 전압)으로 구성된다. 본 실시예의 다이오드소자 D1은 약 20V정도의 접합내압을 갖는다.
다이오드소자 D2는 상기 클램프용 MISFETQc의 드레인영역인 n+형 반도체영역(40)과 매립형의 p+형 반도체영역(32)의 pn접합부에 기생적으로 형성된다, 이 다이오드소자 D2는 고불순물농도의 n+형 반도체영역(40)과 고불순물농도의 매립형의 p+형 반도체영역(32)의 pn접합으로 형성되므로 낮은 접합내압으로 구성된다. 다이오드소자 D2는 약 15V정도의 접합내압을 갖는다.
다이오드소자 D3은 보호저항소자 R인 n+형 반도체영역(48)에 접속된 n-형 웰영역(34B)와 매립형의 p+형 반도체영역(32)의 pn접합부에 기생적으로 형성된다. 이 다이오드소자 D3은 저불순물농도의 n-형 웰영역(34B)와 고불순물농도의 매립형의 p+형 반도체영역(32)의 pn접합으로 형성되므로 상기 다이오드소자 D1에 비해서 더욱 높은 접합내압으로 구성된다. 다이오드소자 D3은 약 25V정도의 접합내압을 갖는다.
이 정전기파괴 방지회로 I는 입력신호용 외부단자측에서 입력단회로 Cin을 향해서 다이오드소자 D3, D1, D2의 각각을 순차적으로 배치하고, 단계적으로 접합내압을 작게 하고 있다. 클램프용 MISFETQc의 게이트절연막(44)는 본 실시예에서 18~22nm정도의 막두께의 산호규소막으로 형성되어 게이트절연막(44)의 절연내압이 약 19V정도이므로, 이 절연내압에 비해서 상기 다이오드소자 D2의 접합내압은 작게 설정되어 있다.
또, 상기 입력신호용 외부단자 BP에 접속되는 배선(57)과 보호저항소자 R인 n+형 반도체영역(48)의 접속부분의 근방에는 정전기파괴 방지회로 I의 다이오드소자 D4가 배치되어 있다. 이 다이오드소자 D4는 주로 n+형 반도체영역(40)과 그의 바닥부에 접촉된 매립형의 p+형 반도체영역(32)의 pn접합부에 기생적으로 형성된다. 이 다이오드소자 D4의 캐소드영역인 n+형 반도체영역(40)은 배선(57)을 통해서 전원전압 Vcc에 접속되어 있다.
이와 같이 입력신호용 외부단자 BP와 그것에 직접 접속되는 입력단회로 Cin사이에 정전기파괴 방지회로 I를 갖는 혼재형 반도체집적회로장치(1)에 있어서, 상기 정전기파괴 방지회로 I를 기판내에 매립된 상기 바이폴라 트랜지스터 T의 소자분리영역과 동일층으로 형성된 매립형의 고불순물농도의 p+형 반도체영역(32) 및 상기 기판의 주면부에 상기 매립형의 p+형 반도체영역(32)에 바닥면을 접촉시켜서 마련된 p채널 MISFETQp의 n-형 웰영역(34B)과 동일층으로 형성된 저불순물농도의 n-형 웰영역(34B)로 형성된 다이오드소자 D3, 기판의 주면부에 n채널 MISFETQn의 p-형 웰영역(35)와 동일층으로 형성된 저불순물농도의 p-형 웰영역(35), 이 p-형 웰영역(35)의 주면부에 상기 n채널 MISFETQn의 소오스영역 및 드레인영역인 n+형 반도체영역(48)과 동일한 층으로 형성된 고불순물농도의 n+형 반도체영역(48)로 구성된 다이오드소자 D1, 상기 기판내에 매립된 매립형의 고불순물농도의 p+형 반도체영역(32), 상기 기판본체의 주면부에 상기 매립형의 p+형 반도체영역(32)에 바닥면을 접촉시켜서 마련된 상기 바이폴라 트랜지스터 T의 컬렉터 전위인상용 n+형 반도체영역(40)과 동일한 층으로 형성된 고불순물농도의 n+형 반도체영역(40)으로 형성된 다이오드소자 D2를 상기 입력신호용 외부단자 BP에서 입력단회로 Cin을 향해서 순차적으로 별렬로 배열해서 구성한다. 이 구성에 의해 상기 입력신호용 외부단자 BP에 입력되는 과대전류를 상기 다이오드소자 D3, D1, D2의 각각으로 단계적으로 저감하고, 또 상기 다이오드소자 D2의 pn접합내압을 입력단회로 Cin의 게이트절연막(43)의 정전기파괴 내압에 비해서 낮게 할 수 있으므로 입력단회로 Cin의 정전기파괴를 방지하여 혼재형 반도체집적회로장치(1)의 정전기 파괴 내압을향상할 수 있다. 또, 상기 정전기파괴 방지회로 I의 다이오드소자 D1~D3의 각각의 형성공정을 바이폴라 트랜지스터 T, n채널 MISFETQn, p채널 MISFETQp의 각각을 형성하는 공정으로 겸용할 수 있으므로, 이 정전기파괴 방지회로 I를 형성하는 공정에 해당하는 분만큼 혼재형 반도체집적회로장치(1)의 제조공정수를 저감할 수 있다.
또, 상기 정전기파괴 방지회로 I의 클램프용 MISFETQc의 소오스영역, 드레인영역의 각각을 상기 다이오드소자 D2의 캐소드영역측과 동일한 층의 n+형 반도체영역(40)으로 구성한다. 이 구성에 의해 상기 소오스영역, 드레인영역의 각각인 n+형 반도체영역(40)사이의 격리치수를 불순물 도입마스크로 규정할 수 있으므로 클램프용 MISFETQc의 채널길이 치수의 편차를 저감할 수 있다.
또, 상기 클램프용 MISFETQc의 게이트전극(44)의 게이트길이 방향의 끝부에 게이트절연막(43)과 비해서 두꺼운 막두께의 절연막(41)을 마련한다. 이 구성에 의해 클램프용 MISFETQc의 게이트전극(44)와 드레인영역인 n+형 반도체영역(40)사이에 발생하는 미러용량을 저감할 수 있으므로, 입력신호의 전달속도를 빠르게 하여 혼재형 반도체집적회로장치(1)의 동작속도의 고속화를 도모할 수가 있다.
또, 도시하지 않았지만, 제9도에 도시한 출력부의 정전기파괴 방지회로 II의 다이오드소자 D5는 상기 입력부 IN의 정전기파괴 방지회로 I의 다이오드소자 D2와 실질적으로 동일한 구조로 구성된다. 즉, 다이오드소자 D5는 n+형 반도체영역(40)과 매립형의 p+형 반도체영역(32)의 pn접합부에 기생적으로 구성된다. 이 다이오드소자 D5의 캐소드영역인 n+형 반도체영역(40)은 출력단회로 Cout의 푸시풀회로의 n채널 MISFET의 출력신호용 외부단자 BP에 접속되는 측의 소오스영역, 드레인영역의 각각이다.
다음에 상술한 혼재형 반도체집적회로장치(1)의 구체적인 제조방법에 대해서 제15도 내지 제31도(각 제조공정마다 도시한 주요부 단면도)를 사용해서 간단하게 설명한다.
(기판형성공정)
먼저, 단결정규소로 이루어지는 p-형 반도체기판(30)을 준비한다. 이 p-형 반도체기판(30)은, 예를 들면 8~12Ω-cm정도의 저항값으로 형성되어 있다.
다음에 상기 p-형 반도체기판(30)의 전체주면상에 산화규소막(70), 질화규소막(71)의 각각을 순차적으로 적층한다. 하층의 산화규소막(70)은 하층의 p-형 반도체기판(30)과 상층의 질화규소막(71)사이의 응력을 완화하고, 또 후공정의 불순물 도입시의 손상을 완화할 수 있도록 구성되어 있다. 산화규소막(70)은 p-형 반도체기판(30)의 주면을, 예를 들면 스팀산화법에 의해 산화하여 40~50nm정도의 막두께로 형성한다. 상층의 질화규소막(71)은 주로 내산화마스크로써 사용된다. 질화규소막(71)은, 예를 들면 CVD법으로 퇴적하여 45~55nm정도의 막두께로 형성한다.
다음에, 포토리도그래피기술 및 에칭기술을 사용하여 바이폴라 트랜지스터 T1, T2, p채널 MISFETQp의 각각의 형성영역에서 상기 상층의 질화규소막(71)을 부분적으로 제거하고 마스크(71)을 형성한다.
다음에 상기 마스크(71) 및 그것을 가공한 에칭마스크(포토레지스트막)를 불순물도입 마스크로써 사용하여 하층의 산화규소막소막(71)을 통과한 p-형 반도체기판(30)의 주면부에 n형 불순물(31n1)을 도입한다. n형 불순물(31n1)은, 예를 들면 1015atoms/cm2정도의 불순물농도의 Sb를 사용하여 90~110KeV정도의 에너지의 이온주입법으로 도입한다.
다음에 상기 마스크(71)상의 불순물 도입 마스크를 제거하고, 상기 마스크(71)상에 p채널 MISFETQp의 형성영역이 뚫린 마스크(72)를 형성한다. 마스크(72)는 주로 불순물주입 마스크로써 사용되고, 예를 들면 포토그래피기술로 형성된 포토레지스트막으로 형성한다.
다음에 상기 마스크(72)를 사용하여 제15도에 도시한 바와 같이 p채널 MISFETQp의 형성영역에서 산화규소막(70)을 통해서 p-형 반도체기판(30)의 주면부에 n형 불순물(31n2)를 도입한다. p채널 MISFETQp의 형성영역에는 이 n형 불순물(31n2), 상기 n형 불순물(31n1)의 각각이 도입된다. 이 n형 불순물(31n2)는 상기 n형 불순물(31n1)에 비해서 확산속도가 빠르고, 예를 들면 1014atoms/cm2정도의 불순물농도의 P를 사용하여 120~130KeV정도의 에너지의 이온주입법으로 도입한다. 이 n형 불순물(31n2)를 도입한 후 상기 마스크(72)를 제거한다.
다음에 고온도의 열확산처리를 실시하여 앞서 도입된 n형 불순물(31n1), (31n2)의 각각으로 신장확산을 실시하여 p-형 반도체기판(30)의 주면부에 n+형 반도체영역(31a), (31b)의 각각을 형성한다. 상기 열확산 처리는, 예를 들면 1100~1300℃정도의 고온도에서 약 30분 정도 실행한다. n+형 반도체영역(31A)는 p채널 MISFETQp의 형성영역에 형성된다. 이 n+형 반도체영역(31a)는 확산속도가 빠른 n형 불순물(31n2)가 도입되어 있으므로, n+형 반도체영역(31b)에 비해서 깊은 접합 깊이로 형성된다. n+형 반도체영역(31b)에 비해서 깊은 접합 깊이로 형성된다. n+형 반도체영역(31b)는 바이폴라 트랜지스터 T1, T2의 각각의 형성영역에 형성된다. 이 n+형 반도체영역(31b)는 반대로 n+형 반도체영역(31a)에 비해서 얕은 접합 깊이로 형성된다.
다음에 상기 마스크(71)을 내산화마스크로써 사용하여 n+형 반도체영역(31a), (31b)의 각각의 주면상의 산화규소막(70)을 성장시키고, 산화규소막(70)에 비해서 두꺼운 막두께의 산화규소막(70A)을 형성한다. 이 산화규소막(70A)는 약 1000℃정도의 스팀산화법에 의해 형성하여 약 300~400nm정도의 막두께로 형성한다. 산화규소막(70A)는 후공정, 예를 들면 n-형 웰영역(34A), (34B)의 각각의 얼라인먼트 타겟으로써의 단차형상을 p-형 반도체기판(30)의 주면에 구성하기 위하여 형성된다. 또, 산화규소막(70A)는 후공정으로 형성되는 p+형 반도체영역(32a)를 형성하기 위한 불순물 도입 마스크로써도 사용된다.
다음에, 상기 마스크(71)을 제거한다. 이 마스크(71)은 질화규소막이므로, 예를 들면 열인산으로 제거한다.
다음에, 산화규소막(70A)를 불순물도입 마스크로써 사용하여 n채널 MISFETQn, 메모리셀 어레이 MA, 입력부 IN의 각각의 형성영역에 있어서 산화규소막(70)을 통해서 p-형 반도체기판(30)의 주면부에 p형 불순물을 도입한다. p형 불순물은, 예를 들면 1013atoms/cm2정도의 불순물 농도의 B를 사용하여 20∼40KeV 정도의 에너지의 이온주입법으로 도입한다.
다음에 고온도의 열확산처리를 실시하여 상기 p형 불순물에 신장 확산을 실시하는 것에 의해 제16도에 도시한 바와 같이 p+형 반도체영역(32a)를 형성한다. 이 p+형 반도체영역(32a)는 상기 n+형 반도체영역(31a), (31b)의 각각에 대해서 자기정합적으로 형성된다. 또, 상기 열확산처리는 약 1000℃정도의 고온도에서 약 10~20분정도 실행한다.
다음에, 상기 p-형 반도체기판(30)의 주면상의 산화규소막(70), (70A)의 각각을 제거하고, 이 제거된 p-형 반도체기판(30)의 주면상에 n-형 에피택셜층(33)을 성장한다. n-형 에피택셜층(33)은 단결정규소로 형성되어, 예를 들면 2~4Ω-cm정도의 저항값으로 형성된다. 이 n-형 에피택셜층(33)은, 예를 들면 1.4~1.6㎛정도의 막두께로 형성된다. n-형 에피택셜층(33)의 성장에 의해 p-형 반도체기판(30)의 주면부에 형성된 n+형 반도체영역(31a), (31b)의 각각에서 n형 불순물이 n-형 에피택셜층(33)으로 확산되어 매립형의 n+형 반도체영역(31A), (31B)의 각각이 형성된다. 또, 마찬가지로 p-형 반도체기판(30)의 주면부에 형성된 p+형 반도체영역(32a)에서 p형 불순물이 n-형 에피택셜층(33)으로 확산되어 매립형의 p+형 반도체영역(32)가 형성된다. 이 매립형의 n+형 반도체영역(31A), (31B)의 각각은 매립형으,ㅣ p+형 반도체영역(32)에 대해서 자기정합적으로 형성된다.
또, 매립형의 n+형 반도체영역(31A)는 확산속도가 빠른 n형 불순물(31n2)가 도입되어 있으므로, 매립형의 n+형 반도체영역(31B)에 비해서 n-형 에피택셜층(33)측으로의 확산량이 크다.
(웰형성공정)
다음에 상기 n-형 에피택셜층(33)의 표면상에 형성되는 산화규소막을 제거한 후, 이 노출된 n-형 에피택셜층(33)의 주면상에 산화규소막(73), 질화규소막(74)의 각각을 순차적으로 적층한다. 산화규소막(73)은 약 900~1000℃정도의 고온도의 스팀산화법에 의해 형성하여, 예를 들면 40~50nm정도의 막두께로 형성한다. 이 산화규소막(73)은 버퍼층으로써 사용된다. 상기 질화규소막(74)은 불순물 도입마스크, 내산화마스크의 각각으로 사용한다. 질화규소막(74)은, 예를 들면 CVD법으로 퇴적하여 40~60nm정도의 막두께로 형성한다.
다음에, 바이폴라 트랜지스터 T1, T2, p채널 MISFETQp, 입력부 IN의 각각의 형성영역에 있어서 상기 상층의 질화규소막(74)을 제거하고 마스크(71)을 형성한다. 이 마스크(74)는 포토그래피기술 및 에칭기술로 가공한다.
다음에 상기 마스크(74) 및 그것을 가공한 에칭마스크(포토레지스트막)를 불순물도입 마스크로써 사용하여 산화규소막(73)을 통해서 n-형 에피택셜층(33)의 주면부에 n형 불순물(34n1)을 도입한다. n형 불순물(34n1)은, 예를 들면 1012atoms/cm2정도의 불순물농도의 P를 사용하여 120~130KeV정도의 에너지의 이온주입법으로 도입한다.
다음에 마스크(74)상의 불순물 도입 마스크를 제거하고, 상기 마스크(74)상에 바이폴라 트랜지스터 T1의 형성영역이 뚫린 마스크(75)를 형성한다. 이 바이폴라 트랜지스터 T1은, 예를 들면 입출력단 ECL게이트 회로등으로 사용되어 고속성능이 요구되는 트랜지스터로써 구성된다. 상기 마스크(75)는 주로 불순물도입마스크로써 사용되며, 예를 들면 포토리도그래피기술로 형성된 포토레지스트막으로 형성한다.
다음에 상기 마스크(75)를 사용하여 제17도에 도시한 바와 같이, 바이폴라 트랜지스터 T1의 형성영역에 있어서 산화규소막(73)을 통해서 n-형 에피택셜층(33)의 주면부에 n형 불순물(34n2)를 도입한다. n형 불순물(31n2)는, 예를 들면 1013atoms/cm2정도의 불순물농도의 P를 사용하여 120~130KeV정도의 에너지의 이온주입법으로 도입한다. 이 n형 불순물(34n2)를 도입한 후, 마스크(75)를 제거한다. 이 바이폴라 트랜지스터 T1의 형성영역에 있어서 n-형 에피택셜층(33)의 주면부에는 n형 불순물(34n1), (34n2)의 각각을 도입하고 있으므로, 다른 영역에 비해서 n형 불순물농도가 높게 되어 있다. n형 불순물(34n1), (34n2)의 각각은 후공정에 의해 바이폴라 트랜지스터 T1의 진성컬렉터영역(n형 웰영역(34B))를 형성하므로 이 진성컬렉터영역의 저항값을 저감하여 상술한 바와 같이 바이폴라 트랜지스터 T1의 주파수 특성을 향상할 수 있다.
다음에 상기 마스크(74)을 내산화마스크로써 사용하여 마스크(74)에서 노출되는 산호규소막(73)을 성장시키고, 그것에 비해서 두꺼운 막두께의 산화규소막(73A)을 형성한다. 산화규소막(73A)는 상기 마스크(74)를 제거하는 마스크 및 불순물 도입 마스크로써 사용된다. 또, 산화규소막(73A)는 후공정, 예를 들면 소자간 분리용 절연막(36)의 얼라인먼트 타겟으로써 사용되는 단차형상을 형성한다. 산화규소막(73A)는 약 900~1300℃의 고온도의 스팀산화법에 의해 형성해서 예를 들면 110~130 nm정도의 막두께로 형성한다.
다음에 상기 마스크(74)를 선택적으로 제거한다. 마스크(74)는 예를 들면 열인산으로 제거한다.
다음에 상기 산화규소막(73A)를 불순물도입 마스크로써 사용하여 산화규소막(73)을 통해서 n-형 에피택셜층(33)의 주면부에 p형 불순물을 도입한다. p형 불순물은, 예를 들면 1012atoms/cm2정도의 불순물농도의 BF2(또는 B)를 사용하여 50~70KeV정도의 에너지의 이온주입법으로 도입한다. 이 p형 불순물은 상기 산화규소막(73A) 막두께를 두껍게 형성하고 있으므로, 상기 n형 불순물(34n1), (34n2)의 각각이 도입된 영역에는 도입되지 않고, n형 불순물(34n1), (34n2)의 각각에 대해서 자기정합적으로 도입된다.
다음에 고온도의 열확산처리를 실시하여 상기 n형 불순물(34n1), (34n2), p형 불순물의 각각에 신장확산을 실시하여 제18도에 도시한 바와 같이 n-형 웰영역(34A), n형 웰영역(34B)n-형 월영역(34B), p-형 웰영역(32)의 각각을 형성한다. 상기 열확산처리는, 예를 들면 약 1100~1300℃정도의 고온도의 분위기중에서 약 20~40분정도 실행한다. 이 n-형 웰영역(34A), (34B), n형 웰영역(34B)의 각각은 p-형 웰영역(32)에 대해서 자기정합적으로 형성된다.
상술한 바와 같이 바이폴라 트랜지스터 T1의 진성컬렉터영역으로써 사용되는 n-형 웰영역(34B)는 불순물농도가 높으므로, 예를 들면 6GHz정도의 높은 차단주파수 특성을 얻을 수 있다. 또, 바이폴라 트랜지스터 T2의 진성컬렉터영역으로써 사용되는 n-형 웰영역(34B)는 불순물농도가 낮으므로 컬렉터-베이스간 내압이 약 10V 정도의 고내압화를 얻을 수 있다. 즉, 본 실시예의 혼재형 반도체집적회로장치(1)은 2종류의 바이폴라 트랜지스터 T1, T2의 각각을 구비하고 있다.
(분리영역 형성공정)
다음에 상기 산호규소막(73)상, (73A)상의 각각을 포함하는 기판 전면에 질화규소막(76)을 형성한다. 이 질화규소막(76)은, 불순물 도입마스크 및 내산화마스크로써 사용된다. 이 질화규소막(76)은, 예를 들면 CVD법으로 퇴적하여 100~150nm정도의 두꺼운 막두께로 형성한다. 질화규소막(76)은 소자간 분리용 절연막(36)을 형성하는 내산화 마스크로써 사용되고, 두꺼운 막두께의 질화규소막(76)은 소자간 분리용 절연막(36)을 형성할 때의 가로방향의 산화량, 소위 버즈 비크(Birds beak)를 저감할 수 있도록 되어 있다.
다음에 상기 질화규소막(76)상에 소자분리영역이 뚫린 마스크(77)을 형성한다. 마스크(77)은 포토리도그래피기술을 사용하여 형성한다. 즉, 마스크(77)은 포토레지스트막을 도포하고. 노출처리, 현상처리의 각각을 순차적으로 실시하여 소정 부분을 개방하고, 그 후에 베이크처리 또는 자외선 조사처리를 실시하여 포토레지스트막을 경화시키는 것에 의해 형성한다. 이 마스크(77)은 베이크처리 또는 자외선 조사처리를 실시하여 경화시키고 있으므로, 그 후에 다시 포토레지스트막으로 마스크를 형성한 경우에 있어서도 제거되지 않는다. 상기 베이크처리는 약 100~120℃정도의 온도에서 실행한다.
다음에 상기 마스크(77)을 에칭 마스크로써 사용하여 이 마스크(77)에서 노출하는 하층의 질화규소막(76)을 가공해서 마스크(76)을 형성한다.
다음에 상기 마스크(77)상에 p-형 웰영역(35)의 영역이 뚫린 마스크(78)을 형성한다. 마스크(78)은 포토리도그래피기술을 사용한 포트레지스트막으로 형성한다. 마스크(78)은 주로 불순물도입 마스크로써 사용된다. 이 마스크(78)을 형성할 때에는 그 하층의 마스크(77)은 상술한 바와 같이 경화되어 있으므로 제거되지 않는다.
다음에 마스크(77), (78)은 두꺼운 막두께의 산화규소막(73A)를 불순물도입 마스크로써 사용하여 제19도에 도시한 바와 같이 p-형 웰영역(35)의 비활성영역의 주면부에 p형 불순물(37p)을 도입한다. 이 p형 불순물(37p)는 p-형 웰영역(35)의 활성영역의 주면부에는 마스크(77) 및 산화규소막(73A)가 존재하므로 도입되지 않는다. 또, p형 불순물(37p)은 n-형 웰영역(34A), (34B), n형 웰영역(34B)의 각각의 활성영역 및 비활성영역의 주면부에는 마스크(77), (78), 산화규소막(73A)가 존재하므로 도입되지 않는다. 이 p형 불순물(37p)는, 예를 들면 1013atoms/cm2정도의 불순물농도의 B를 사용하여 100~150KeV(본 실시예에서는 120~130KeV)정도의 높은 에너지의 이온주입법으로 도입한다. 즉, p형 불순물(37p)는 이후에 형성되는 소자간 분리용 절연막(36)의 바닥부분에 불순물농도의 피크를 갖도록 (p-형 웰영역(35)의 표면에서 상기 소자간 분리용 절연막(36)의 막두께의 1/2의 치수에 해당하는 깊이의 위치에 불순물농도의 피크를 갖는다)도입된다.
다음에 상기 마스크(77), (78)의 각각을 애싱처리등에 의해 순차적으로 제거하고 마스크(76)을 노출시킨다. 그리고, 이 마스크(76)을 내산화마스크로써 사용하고, 마스크(76)에서 노출되는 산화규소막(73), (73A)의 각각을 성장시키는 것에 의해 소자간 분리용 절연막(36)을 형성할 수가 있다. 소자간 분리용 절연막(36)은 약 1000℃정도의 고온도의 스팀산화법에 의해 형성하여 약 600~800nm정도의 막두께로 형성한다. 이 소자간 분리용 절연막(36)을 형성하는 고온도의 스팀산화법에 의해 앞서 도입된 p형 불순물(37p)에 신장확산이 실시되어 p형 채널 스토퍼영역(37)이 형성된다. p형 채널스토퍼영역(37)을 형성하는 p형 불순물(37p)은 상술한 바와 같이 주로 소자간분리용절연막(36)을 형성하는 마스크(76)을 사용해서 도입되고 있으므로, p형 채널스토퍼영역(37)은 소자간분리용절연막(36)에 대해서 자기정합적으로 형성된다. 그후, 상기 마스크(76)을, 예를 들면 열인산에 의해 제거한다(제20도 참조), 그리고, 제20도에 도시한 바와 같이 n-형 웰영역(34A), (34B), n형 웰영역(34B), p-형 웰영역(35)의 각각의 활성영역의 주면상에 산화규소막(79)을 형성한다. 이 산화규소막(79)는 소자간분리용 절연막(36)을 형성할 때 소자간 분리용 절연막(36)의 끝부에 형성되는 질화물, 소위 화이트리본을 제거할 목적으로 형성된다. 산화규소막(79)는 900~1000℃정도의 스팀산화법에 의해 형성하여 약 50~70nm정도의 막두께로 형성된다.
상기 p형 채널스토퍼영역(37)은 제32도(기판표면으로 부터의 불순물 농도 분포를 도시한 도면)에 도시한 바와 같이 고에너지의 이온주입법으로 p형 불순물(37p)를 p-형 웰영역(35)의 표면에서 깊은 위치로 도입하고 있으므로 소자간분리용 절연막(36)과 p-형 웰영역(35)의 계면부분의 p-형 웰영역(35)의 표면에 있어서 최대의 불순물농도를 갖고 있다. 또, 형 채널스토퍼영역(37)의 p형 불순물(37p)는 소자간분리용절연막(36)의 산화시에 그 내부로 도입되는 양이 적다. 즉, 제32도에 도시한 바와 같이 p형 채널스토퍼영역(37)의 표면의 불순물농도는 소자간분리용 절연막(36)내에 도입되는 불순물농도에 비해서 높게 된다. 따라서, p형 채널스토퍼영역(37)은 소자간 분리용 절연막(36) 아래의 표면의 불순물농도를 높게할 수 있으므로, 기생 MOS의 임계값 전압을 높여 소자간분리능력을 높일 수 있다. 또, p형 채널스토퍼영역(37)은 표면의 불순물농도를 높게할 수 있고 소자간 분리용 절연막(36)내에 도입되는 양을 예상해서 p형 불순물(37p)를 도입하는 일이 없게 되므로 가로방향의 확산량(p형 불순물(37p)의 활성영역측으로의 유출량)을 저감할 수 있다.
이와 같이 p-형 웰영역(35)의 비활성영역의 주면에 형성되는 p형 채널스토퍼영역(37) 및 소자간 분리용 절연막(36)으로 주위가 규정된 활성영역의 주면에 n채널 MISFETQn을 구성하는 혼재형 반도체집적회로장치(1)에 있어서 상기 p형 채널스토퍼영역(37)과 상기 소자간 분리용 절연막(36)의 계면부분에서의 상기 p형 채널스토퍼영역(37)의 불순물 농도를 상기 p형 채널스토퍼영역(37)을 형성하는 p형 불순물(37p)가 상기 소자간 분리용 절연막(36)내에 도입되는 p형 불순물의 농도에 비해서 높게 구성한다(제32도 참조). 이 구성은 p형 채널스토퍼영역(37)을 형성하는 p형 불순물(37p)를 고에너지의 이온주입법으로 도입하는 것에 의해 형성된다. 이 구성에 의해 상기 소자간 분리용 절연막(36)내에 p형 불순물(37p)가 도입되는 양을 저감하여 상기 소자간 분리용 절연막(36)아래의 p형 채널스토퍼영역(37)의 불순물농도를 높게할 수 있으므로, 기생 MOS의 임계값전압을 높게해서 소자간 분리능력을 향상하여 혼재형 반도체집적회로장치(1)의 집적도를 향상할 수 있음과 동시에 상기 소자간 분리용 절연막(36)내에 p형 불순물(37p)가 도입되는 양을 저감하여 상기 p형 채널스토퍼영역(37)의 불순물농도를 과도하게 높게할 필요가 없으므로, p형 채널스토퍼영역(37)을 형성하는 p형 불순물(37p)의 활성영역측으로의 돌아들어감량을 저감해서 상기 n채널 MISFETQn의 단채널효과를 저감하여 혼재형 반도체집적회로장치(1)의 집적도를 더욱 향상할 수가 있다.
(컬렉터 전위 인상용 반도체영역 형성공정)
다음에 제21도에 도시한 바와 같이 상기 바이폴라 트랜지스터 T1의 형성영역에 있어서 n형 웰영역(34B)의 주면부, 바이폴라 트랜지스터 T2의 형성영역에 있어서 n-형 웰영역(34B)의 주면부의 각각에 컬렉터 전위인상용 n+형 반도체영역(40)을 형성함과 동시에 입력부 IN의 정전기파괴 방지회로 I의 클램프용 MISFETQc의 형성영역에 있어서 n-형 웰영역(34B)의 주면부에 n+형 반도체영역(40)을 형성한다. 즉, 컬렉터 전위인상용 n+형 반도체영역(40), n+형 반도체영역(40)의 각각은 동일 제조공정으로 형성된다. 컬렉터전위 인상용 n+형 반도체영역(40), n+형 반도체영역(40)의 각각은 예를 들면 1015~1016atoms/cm2정도의 불순물농도의 P을 사용하여 90~110KeV정도의 에너지의 이온주입법으로 도입한다. 컬렉터전위 인상용 n+형 반도체영역(40), n+형 반도체영역(40)의 각각은 매립형의 n+형 반도체영역(31B), 매립형의 p+형 반도체영역(32)에 접촉할 수 있도록 확산속도가 빠른 p을 n형 불순물로써 사용한다. 이 n형 불순물은 활성화를 목적으로 하고, 또한 불순물도입의 손상을 저감하며, 또한 깊은 접합 깊이를 얻기 위하여 도입후에 약 1000℃정도의 고온도에서 약 20~30분 정도의 열처리가 실시된다. 또, 상기 n형 불순물은 포토리도그래피기술로 형성한 불순물도입 마스크(포토레지스트막)를 사용해서 도입된다.
(임계값 전압 조정공정)
다음에 상기 n채널 MISFETQn의 형성영역에 있어서 p-형 웰영역(35)의 주면부, p채널 MISFETQp의 형성영역에 있어서 n-형 웰영역(34A)의 주면부의 각각을 포함하는 기판전면에 제1회째의 임계값전압 조정용 불순물을 도입한다. 이 임계값전압조정용 불순물은, 예를 들면 1012atoms/cm2정도의 불순물농도의 B를 사용하여 20~40KeV정도의 에너지의 이온주입법으로 도입한다. 이 임계값전압조정용 불순물은 표준임계값전압을 갖는 n채널 MISFETQn, 소정의 절대값으로 고임계값전압을 갖는 p채널 MISFETQp의 각각의 임계값전압을 조정하기 위한 불순물이다. 본 실시예에 있어서 n채널 MISFETQn은 약 0.6V의 표준절대값으로 낮은 임계값전압으로 조정된다. p채널 MISFETQp는 약-0.8V의 절대값으로 높은 임계값 전압으로 조정된다. 예를 들면, 제33도(등가회로도)에 도시한 바이폴라 트랜지스터 및 CMOS를 혼합시킨 Bi-CMOS게이트 회로 III 및 후단의 CMOS게이트회로 IV에 있어서 모든 p채널 MISFETQp는 상술한 높은 임계값 전압으로 조정된다.
다음에 특정한 n채널 MISFETQn의 형성영역에 있어서 p-형 웰영역(35)의 주면부, 특정 이외의 p채널 MISFETQp의 형성영역에 있어서 n-형 웰영역(34A)의 주면부의 각각에 제2회째의 임계값전압조정용 불순물을 도입한다. 이 임계값전압조정용 불순물은 1011~1012atoms/cm2정도의 불순물농도의 B를 사용하여 20~40KeV정도의 에너지의 이온주입법으로 도입한다. 상기 제33도(등가회로도)에 제2회째의 임계값전압조정용 불순물이 도입되는 영역을 점선으로 표시한다. 특정한 n채널 MISFETQn은 후단의 CMOS게이트회로 IV의 n채널 MISFETQn이다. 이 특정한 n채널 MISFETQn은 제2회째의 임계값전압조정용 불순물의 도입에 의해 높은 임계값전압 약 0.8V로 설정된다. 또, 특정의 p채널 MISFETQp는 마찬가지로 후단의 CMOS게이트회로 IV의 p채널 MISFETQp이다. 이 특정한 p채널 MISFETQp는 사전에 제1회째의 임계값전압조정용 불순물의 도입에 의해 절대값으로 높은 임계값전압으로 설정되어 있다. 제2회째의 임계값전압조정용 불순물은 상기 특정 이외의 p채널 MISFETQp에 도입되어 표준의 절대값으로 낮은 임계값전압 약 -0.6V로 설정된다.
제33도에 도시한 Bi-CMOS게이트회로 III은 입력신호전압 Sin이 약 0 또는 5V인 것에 대해서 출력신호전압이 약 0.8 또는 4.2V이다. 즉, 후단의 CMOS게이트회로 IV는 n채널 MISFETQn, p채널 MISFETQp의 각각을 표준임계값전압으로 설정한 경우, 항상 도통하여 전원전압 Vcc-기준전압 Vss사이에 관통전류가 흐르므로 상술한 바와 같이 높은 임계값전압으로 설정되어 있다.
또, 모든 n채널 MISFETQn의 표준임계값전압을 설정하는 제1회째의 임계값전압을 조정할 때 사전에 모든 p채널 MISFETQp의 임계값전압을 높은 임계값전압으로 조정할때 사전에 모든 p채널 MISFETQp의 임계값전압을 높은 임계값전압으로 설정하고, 다음에 제2회째의 임계값전압을 조정할 때에 특정한 n채널 MISFETQn을 표준임계값전압에서 높은 임계값전압으로 설정함과 동시에 특정 이외의 p채널 MISFETQp를 높은 임계값전압에서 낮은 표준임계값전압으로 설정하는 것에 의해 2회의 임계값전압조정용 불순물의 도입으로 4종류의 임계값전압을 설정할 수가 있다. 즉, 이 임계값전압조정공정은 임계값전압조정용 불순물의 도입공정수 및 불순물도입 마스크의 형성공정수를 저감할 수 있으므로 혼재형 반도체집적회로장치(1)의 제조공정수를 저감할 수가 있다.
(게이트절연막 형성공정)
다음에 상기 n-형 웰영역(34A), (34B), n형 웰영역(34B), p-형 웰영역(35)의 각각의 활성영역의 주면상의 산화규소막(79)을 제거하고 각각의 주면을 노출시킨다.
다음에, 상기 노출시킨 n-형 웰영역(34A), (34B), n형 웰영역(34B), p-형 웰영역(35)의 각각의 주면상에 게이트절연막(43)을 형성한다. 이 게이트절연막(43)은, 예를 들면 800~900℃정도의 고온도의 스팀산화법에 의해 형성하여 15~25nm정도의 막두께로 형성한다. 이 게이트절연막(43)을 형성하는 공정에 의해 특히 입력부 IN의 정전기파괴 방지회로 I의 클램프용 MISFETQc의 n+형 반도체영역(40)의 주면상에 두꺼운 막두께의 절연막(41)을 형성할 수가 있다. 이 절연막(41)은 n+형 반도체영역(40)의 주면부의 불순물농도가 높으므로 증식산화에 의해 게이트절연막(43)에 비해서 두꺼운 막두께로 형성할 수가 있다. 절연막(41)은, 예를 들면 80~110nm정도의 막두께로 형성된다.
(게이트배선 형성공정 1)
다음에 게이트절연막(43)상 소자간 분리용 절연막(36)상을 포함하는 기판전면에 다결정규소막을 형성한다. 다결정규소막은 CVD법으로 퇴적시켜 200~300nm정도의 막두께로 형성한다. 다결정규소막에는 열확산법에 의해 저항값을 저감하는 n형 불순물, 예를 들면 P가 도입된다.
다음에, 상기 다결정규소막상에 천이금속 실리사이드막, 예를 들면 WSi2막을 형성한다. 이 천이금속 실리사이드막은, 예를 들면 CVD법 또는 스퍼터법에의해 퇴적하여 90~110nm정도의 막두께로 형성한다. 이 천이금속 실리사이드막 및 상기 다결정규소막은 제조공정에 있어서의 제1층째의 게이트 배선형성공정으로써 형성된다.
다음에 상기 천이금속 실리사이드막상의 전면에 층간절연막(80)을 형성한다. 이 층간절연막(80)은 무기실란 가스(SiH4또는 SiH2Cl2) 및 산화질소 가스(N2O)를 소오스가스로 하는 CVD법에 의해 퇴적한 산화규소막으로 형성한다. 이 산화규소막은 단차부분에서의 스텝커버리지가 높고, 또 막의 축소가 적은 특징이 있다. 이 층간절연막(8)은, 예를 들면 350~450nm전도의 막두께로 형성한다.
다음에 제22도에 도시한 바와 같이 상기 층간절연막(80), 천이금속 실리사이드막, 다결정규소막의 각각을 소정의 형상으로 순차 에칭하고, 게이트전극(44) 및 워드선(WL)(44)를 형성한다. 게이트전극(44), 워드선(44)의 각각의 상부의 층간절연막(8)은 그대로 잔존시킨다. 상기 에칭은 포토리도그래피기술로 형성한 에칭마스크(포토레지스트막)를 사용하여 RIE등의 이방성에칭으로 실행한다. 이 게이트전극(44)를 형성하는 것에 의해 입력부 IN의 정전기파괴 방지회로 I의 클램프용 MISFETQc가 실질적으로 완성된다.
다음에 고온도의 열처리를 실시하여 상기 천이금속 실리사이드막의 치밀화 에칭 손상을 회복한다. 이 열처리는 약 900~1000℃정도의 고온도에서 약 30분 실행한다.
다음에 고온도의 산화처리를 실시하여 게이트전극(44), 워드선(44)가 노출하는 표면을 산화하고, 특히 게이트전극(44)의 끝부의 게이트절연막(43)내의 절연내압을 향상시킨다. 이 산화처리는 약 850~900℃의 고온도에서 드라이산화법에 의해 실행한다.
(저농도의 반도체영역 형성공정)
다음에 소자간 분리용 절연막(36) 및 층간절연막(80)(및 게이트전극(44))을 불순물도입 마스크로써 사용하여 n채널 MISFETQn, 입력부 IN의 클램프용 MISFETQc, 메모리셀 어레이 MA의 메모리셀 선택용 MISFETQs의 각각의 형성영역에 있어서 p-형 웰영역(35)의 주변부에 n형 불순물(45n)을 도입한다. 이 n형 불순물(45n)은 게이트전극(44)에 대해서 자기정합적으로 도입된다. 또, 이 n형 불순물(45n) 은 바이폴라 트랜지스터 T1, T2의 각각의 p형 베이스영역의 형성영역에 있어서 n-형 웰영역(34B), n형 웰영역(34B)의 각각의 주면부에도 도입된다. n형 불순물(45n) 은, 예를 들면 1013atoms/cm2정도의 불순물농도의 P를 사용하여 50~70KeV정도의 에너지의 이온주입법으로 도입한다.
상술한 바와 같이 메모리셀 M의 메모리셀 선택용 MISFETQs의 적어도 적층구조의 정보축적용 용량소자 C에 접속되는 측의 n형 반도체영역(45)를 형성하는 n형 불순물(45n) 은 1014atoms/cm2미만의 저불순물농도의 이온주입법으로 도입되므로, 적층구조의 정보축적용 용량소자 C의 정보로 되는 전하의 누설량이 저감된다. 또, 상기 45n채널 MISFETQn은 저불순물농도로 도입되므로 n채널 MISFETQn, 메모리셀 선택용 MISFETQs의 각각을 LDD구조로 형성할 수 있다.
또, 상기 바이폴라 트랜지스터 T1, T2의 각각에 도입된 n형 불순물(45n) 은 p형 베이스영역의 표면의 불순물농도를 낮게할 수 있으므로 이 p형 베이스영역과 후공정에서 형성되는 n형 에미터영역의 표면부분의 pn접합부에 부가되는 기생용량을 작게할 수가 있다. 즉, 바이폴라 트랜지스터 T1, T2의 각각은 고주파특성을 향상할 수 있다. 또, n형 불순물(45n) 은 상기 p형 베이스영역과 n형 에미터영역의 표면부분의 pn접합 내압을 향상할 수 있다. 즉, 바이폴라 트랜지스터 T1, T2의 각각은 고내압화를 도모할 수가 있다. 또한, 상기 바이폴라 트랜지스터 T1, T2의 각각에 도입되는 n형 불순물(45n) 은 n채널 MISFETQn, 메모리셀 선택용 MISFETQs의 각각에 도입되는 n형 불순물(45n)을 도입하는 공정으로 도입할 수 있으므로 혼재형 반도체집적회로장치(1)의 제조공정수를 저감할 수 있다.
상기 바이폴라 트랜지스터 T1, T2의 각각의 영역에 도입되는 n형 불순물(45n) 은 기본적으로p형 베이스영역의 진성베이스영역인 p형 반도체영역(42)(약 1014atoms/cm2정도)를 형성하기 위하여 그것에 비해서 낮은 불순물농도로 도입되는 것이 조건으로 된다. 한편, 상술한 p형 베이스영역과 n형 에미터영역의 경계영역의 표면부분에 형성되는 기생용량을 약 10%이상 저감하기 위해서는 n형 불순물(45n)은 1012atoms/cm2정도의 불순물농도로 도입할 필요가 있다. 따라서, 바이폴라 트랜지스터 T1, T2의 각각의 영역에 도입되는 n형 불순물은 n채널 MISFETQn, 메모리셀 선택용 MISFETQs의 각각을 LDD화 하는 n형 불순물(45n) 의 불순물농도가 최적인 농도이며, 또 n형 에미터영역에 비해서 얕은 영역(표면에서 약 0.2㎛까지)의 p형 베이스영역의 불순물농도를 낮게 하기위해서는 n형 불순물(45n) 을 도입하는 조건이 최적이므로 본 실시예는 이 n형 불순물(45n)를 사용한다.
상기 n형 불순물(45n) 을 도입할때 p채널 MISFETQp의 형성영역은 불순물도입 마스크(포토레지스트막)로 덮여져 있다.
다음에 소자간 분리용 절연막(36) 및 층간절연막(80)(및 게이트전극(44))을 불순물도입 마스크로써 사용하고, 제23도에 도시한 바와 같이 p채널 MISFETQp의 형성영역에 있어서 n-형 웰영역(34A)의 주면부에 p형 불순물(46p)를 도입한다. 이 46p채널 MISFETQp는 게이트전극(44)에 대해서 자기정합적으로 도입된다. p형 불순물(46p)는, 예를 들면 1012~1013atoms/cm2정도의 불순물농도의 BF2(또는 B)를 사용하여 40~60KeV정도의 에너지의 이온주입법으로 도입한다.
p형 불순물(46p)를 도입할 때 n채널 MISFETQn, 메모리셀 선택용 MISFETQs, 클램프용 MISFETQc, 바이폴라 트랜지스터 T1, T2의 각각의 형성영역은 불순물도입 마스크(포토레지스트막)로 덮여져 있다.
(스페이서 형성공정)
다음에 제24도에 도시한 바와 같이 상기 게이트전극(44), 워드선(44), 그들의 상층의 층간절연막(80)의 각각의 측벽에 사이드월스페이스(47)을 형성한다. 사이드월스페이스(47)은 산화규소막을 퇴적하고, 이 산화규소막을 퇴적한 막두께에 상당하는 분만큼 RIE등의 이방성에칭을 실시하는 것에 의해 형성할 수가 있다. 사이드월스페이스(47)의 산호규소막은 상기 층간절연막(80)과 동일 막질, 즉 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법으로 형성한다. 이 산화규소막은, 예를 들면 400~500nm정도의 막두께로 형성한다. 이 사이드월스페이스(47)의 게이트길이 방향(채널길이방향)의 길이는 약 250~300nm정도로 형성된다.
(층간절연막 형성공정 1)
다음에 상기 층간절연막(80)상, 사이드월스페이스(47)상등을 포함하는 기판전면에 층간절연막(부호를 붙이지 않음)을 형성한다.
이 층간절연막은 적층구조의 정보축적용 용량소자 C의 각각의 전극층을 가공할 때의 에칭스토퍼층으로써 사용되고 있다. 또, 층간절연막은 적층구조의 정보축적용 용량소자 C의 하층전극층(51)과 메모리셀 선택용 MISFETQs의 게이트전극(44), 워드선(44)의 각각을 전기적으로 분리하기 위하여 형성되어 있다. 즉, 층간절연막은 상층도전층의 가공시의 오버에칭에 의한 삭감량, 세정공정에서의 삭감량등을 예상한 막두께로 형성되어 있다. 층간 절연막은 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법으로 퇴적한 산화규소막으로 형성되어 있다. 즉, 이 층간절연막은 적층구조의 정보축적용 용량소자 C의 유전체막(52)이나 바닥의 층간절연막(80)사이에 선팽창 계수의 차에 따라 발생하는 응력을 저감할 수가 있다. 층간절연막을, 예를 들면 150~250nm정도의 막두께로 형성한다.
다음에 제25도에 도시한 바와 같이 메모리셀 M형성영역의 메모리셀 선택용 MISFETQs의 다른쪽의 n형 반도체영역(정보축적용 용량소자 C의 하층전극층(51)이 접속되는 측)(45)상의 상기 층간절연막을 제거하고, 접속구멍(50)을 형성한다. 이 접속구멍(50)은 포토리도그래피기술 및 에칭기술을 사용해서 형성한다. 상기 접속구멍(50)을 형성한 후는 이 형성에 사용한 에칭마스크를 제거한다. 이 에칭마스크의 제거후, 에칭손상을 제거하기 위하여 고온의 열처리가 실행된다. 열처리는 약 900~1000℃정도의 고온도에서 약 10분 실행한다. 이 열처리공정에 의해 앞서 도입된 n형 불순물(45n) 이 신장확산되어 저불순물농도의 n형 반도체영역(45)가 형성된다. 이 n형 반도체영역(45)를 형성하는 것에 의해 메모리셀 M의 메모리셀 선택용 MISFETQs가 실질적으로 완성된다. 또, 상기 열처리공정에 의해 먼저 도입된 p형 불순물(46p)가 신장확산되어 저불순물농도의 p형 반도체영역(46)이 형성된다.
(게이트배선 형성공정 2)
다음에 제26도에 도시한 바와 같이 메모리셀 M의 적층구조의 정보축적용 용량소자 C의 하층전극층(51)을 형성한다. 하층전극층(51)을 상기 접속구멍(50)을 통해서 일부를 n형 반도체영역(45)에 접속하고, 다른쪽을 사이드월스페이스(47)상, 층간절연막(80)상의 각각으로 연장시키고 있다. 하층전극층(51)은, 예를 들면 CVD법으로 퇴적시킨 다결정규소막으로 형성하고, 200~300nm정도의 비교적 두꺼운 막두께로 형성한다. 이 다결정규소막은 제조공정에 있어서의 제2층째의 게이트배선형성공정에 의 해 형성되어 있다. 하층전극층(51)은 다결정규소막의 퇴적후, 저항값을 저감하는 n형 불순물, 예를 들면 P을 열확산법에 의해 상기 다결정규소막에 도입하고, 그후 포토리도그래피기술 및 에칭기술을 사용해서 상기 다결정규소막을 가공하는 것에 의해 형성되어 있다. 상기 하층전극층(51)에 도입된 n형 불순물은 메모리셀 선택용 MISFETQs의 다른쪽의 n형 반도체영역(45)의 주면부로 확산되고, 고분순물농도의 n+형 반도체영역(51A)를 형성한다. 이 n+형 반도체영역(51A)는 메모리셀 선택용 MISFETQs의 다른쪽의 n형 반도체영역(45)와 하층전극층(51)의 옴특성을 향상할 수 있다(접촉저항값의 저감).
(유전체막 형성공정)
다음에 상기 메모리셀 M의 적층구조의 정보축적용 용량소자 C의 하층전극층(51)상을포함하는 기판전면에 유전체막(52)를 형성한다. 유전체막(52)는 상술한 바와 같이 기본적으로 질화규소막, 산화규소막의 각각을 순차적으로 적층한 2층 구조로 형성되어 있다. 하층의 질화규소막은, 예를 들면 CVD법으로 퇴적시켜 5~10nm정도의 막두께로 형성한다. 이 질화규소막을 형성할 때에는 산소의 침입을 될 수 있는한 억제한다. 통상의 생산레벨에서 하층전극층(51)인 다결정규소막상에 질화규소막을 형성한 경우에는 극미량의 산소의 침입이 생기므로, 하층전극층(51)과 질화규소막 사이에 3nm이사의 얇은 막두께의 자연산화규소막(도시하지 않음)이 형성된다.
상기 유전체막(52)의 상층의 산화규소막은 하층의 질화규소막에 고압산화법을 실시해서 형성하고, 1~6nm정도의 막두께로 형성한다. 산화규소막을 형성하면 하층의 질화규소막은 막두께가 약간 감소한다. 산화규소막은 기본적으로 1.5~10torr의 고압 및 800~1000℃정도의 고온도로 산소가스분위기중에서 형성하는 고압스팀산화법에의해 형성한다. 본 실시예의 산화규소막은 3~3.8torr의 고압 및 산화시의 산소유량(소오스가스)을 2ℓ/min, 수소유량(소오스가스)을 3~8ℓ/min으로 하는 고압스팀산화법에 의해 형성하고 있다. 고압스팀산화법에 의해 형성되는 산화규소막은 상압(1torr)로 형성되는 산화규소막에 비해서 단시간에 원하는 막두께로 형성할 수가 있다. 즉, 고압스팀산화법은 고온도의 열처리시간을 단축할 수 있으므로, 메모리셀 선택용 MISFETQs등의 소오스영역 및 드레인영역의 pn접합 깊이를 얕게할 수가 있다. 특히, 혼재형 반도체집적회로장치(1)에 있어서는 매립형의 n+형 반도체영역(31A), (31B), 매립형의 p+형 반도체영역(32)의 각각이 마련되어 있으므로, MISFETQ의 소오스영역, 드레인영역의 각각의 접합 깊이를 얕게 하는 것은 기생용량의 저감으로 되어 동작속도의 고속화를 도모하는 것으로 이어진다.
결과적으로 상기 유전체막(52)는 자연산화규소막, 질화규소막, 산화규소막의 각각을 순차적으로 적층한 3층 구조로 구성되어 있다. 자연산화규소막은 산호의 침입을 저감하면 얇게할 수가 있다. 또, 제조공정수는 증가하지만, 자연산화규소막을 질화하여 유전체막(52)를 2층 구조로 구성할 수도 있다.
(게이트배선 형성공정 3)
다음에 상기 유전체막(52)상을 포함하는 기판전면에 다결정규소막을 퇴적한다. 다결정규소막은 CVD법으로 퇴적시키고 150~250nm정도의 막두께로 형성한다. 이 다결정규소막은 제조공정에 있어서의 제3층째의 게이트배선 형성공정에 의해 형성된다. 그후, 상기 다결정규소막에 저항값을 저감하는 n형 불순물, 예를 들면 P을 열확산법에 의해 도입한다.
다음에 메모리셀 선택용 MISFETQs의 한쪽의 n형 반도체영역(45)와 상보성 데이타선(57)의 접속영역을 제외한 메모리셀 어레이 MA의 전면에 있어서 상기 다결정규소막상에 에칭마스크를 형성한다. 에칭마스크는, 예를 들면 포토리도그래피기술을 사용한 포토레지스트막으로 형성되어 있다. 그후, 상기 에칭마스크를 사용하여 상기 다결정규소막 유전체막(52)의 각각은 순차적으로 에칭하는 것에 의해 상기 다결정규소막으로 상층전극층(53)을 형성할 수가 있다. 예를 들면 이방성에칭법에 의해 에칭한다. 이 상층전극층(53)을 형성하는 것에 의해 적층구조의 정보축적용 용량소자 C가 대략 완성되고, 그 결과 DRAM의 메모리셀 M이 완성된다. 이 메모리셀 M의 완성후, 상시 에칭마스크는 제거한다.
다음에 제27도에 도시한 바와 같이 상기 메모리셀 어레이 MA의 이외의 영역에 있어서 각 소자와 적층구조의 정보축적용 용량소자 C의 하층전극층(51)사이에 형성된 층간절연막을 제거한다.
(베이스영역 형성공정)
다음에 도시하지 않지만, 불순물도입시의 스루막으로써 기판전면에 산호규소막을 퇴적한다. 이 산화규소막은, 예를 들면 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법으로 퇴적하여 20~40nm정도의 막두께로 형성한다.
다음에 제28도에 도시한 바와 같이 바이폴라 트랜지스터 T1, T2의 각각의 p형 베이스영역의 형성영역에 있어서 n-형 웰영역(34A)(34B), n형 웰영역(34B)의 각각의 주면부에 p형 불순물(42p)를 도입한다. 이 p형 불순물(42p)는 p형 베이스영역의 진성베이스영역을 형성한다. p형 불순물(42p)는 1014atoms/cm2정도의 불순물농도의 B를 사용하여 20~40KeV정도의 에너지의 이온주입법으로 도입한다. 이 p형 불순물(42p)의 도입시에는 포토리도그래피기술에 의해 형성된 불순물도입 마스크(포토레지스트막)를 사용한다.
(고농도의 반도체영역 형성공정)
다음에 n채널 MISFETQn, 입력부 IN의 보호저항소자 R의 각각의 형성영역에 있어서 p-형 웰영역(35)의 주면부에 n형 불순물을 도입한다. n형 불순물의 도입에는 주로 게이트전극(44) 및 그 상층의 층간절연막(80), 사이드월스페이스(47)의 각각을 불순물도입 마스크로써 사용한다. 또, n형 불순물의 도입시에 메모리셀 어레이 MA, p채널 MISFETQp, 바이폴라 트랜지스터 T1, T2의 각각의 형성영역은 불순물도입 마스크(포토레지스트막)으로 덮여져 있다. 이 n형 불순물은 주로 n채널 MISFETQn의 고불순물농도의 소오스영역 및 드레인영역을 형성한다.
n형 불순물은, 예를 들면 1015~1016atoms/cm2정도의 불순물농도의 As를 사용하여 70~90KeV정도의 에너지의 이온주입법으로 도입한다.
다음에 p채널 MISFETQp, 바이폴라 트랜지스터 T의 p형 베이스영역의 각각의 형성영역에 있어서 n-형 웰영역(34A), (34B), n형 웰영역(34B)의 각각의 주면부에 p형 불순물을 도입한다. p채널 MISFETQp의 형성영역에 있어서 p형 불순물의 도입에는 주로 게이트전극(44) 및 그 상층의 층간절연막(80), 사이드월스페이스(47)의 각각을 불순물도입 마스크로써 사용한다. 또, p형 불순물의 도입시에 메모리셀 어레이 MA, n채널 MISFETQn의 각각의 형성영역은 불순물도입 마스크로써 덮여져 있다. 이 p형 불순물은 p채널 MISFETQp의 고불순물농도의 소오스영역 및 드레인영역, 바이폴라 트랜지스터 T의 p형 베이스영역의 그래프트베이스영역의 각각을 형성한다. p형 불순물은 예를 들면 1015atoms/cm2정도의 불순물농도의 BF2를 사용하여 70~90KeV정도의 에너지의 이온주입법으로 도입한다.
그후, 상기 n형 불순물, p형 불순물의 각각의 신장확산을 실시하고, 제29도에 도시한 바와 같이 p-형 웰영역(35)의 주면부에 n+형 반도체영역(48)을 형성하고, n-형 웰영역(34A), (34B), n형 웰영역(34B)의 각각의 주면부에 p+형 반도체영역(49)를 형성한다. 상기 신장확산은 900~1000℃정도의 고온도에서 약 10분 실행된다. 이 n+형 반도체영역(48)을 형성하는 공정에 의해 n채널 MISFETQn, 정전기파괴 방지회로 I의 보호저항소자 R의 각각이 실질적으로 완성된다. 또, p+형 반도체영역(49)를 형성하는 공정에 의해, p채널 MISFETQp가 실질적으로 완성된다. 본 실시예의 혼재형 반도체집적회로장치(1)은 p채널 MISFETQp의 소오스영역 및 드레인영역인 p+형 반도체영역(49)를 형성하는 공정으로 바이폴라 트랜지스터 T1, T2의 각각의 p형 베이스영역의 그래프트 베이스영역인 p+형 반도체영역(49)를 형성할 수 있으므로, 후자를 형성하는 공정에 상당하는 분만큼 제조공정수를 저감할 수 있다.
(층간절연막 형성공정 2)
다음에 상기 각 소자상을 포함하는 기판전면에 층간절연막(54)를 형성한다. 층간절연막(54)는 산화규소막(54A), BPSG막(54B)의 각각을 순차적으로 적층한 2층 구조로 구성되어 있다. 이 층간절연막(54)의 하층의 산화규소막(54A)는 예를 들면 유기실란가스를 소오스가스로 하는 CVD법으로 퇴적한다. 또, 산화규소막(54A)는 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법으로 퇴적한다. 산화규소막(54A)는 상층의 BPSG막(54B)로 부터의 불순물(P,B의 각각)의 누설을 방지하기 위해, 예를 들면 150~250nm정도의 막두께로 형성한다. 상층의 BPSG막(54B)는 예를 들면 CVD법으로 퇴적한다. BPSG막(54B)는 예를 들면 500~700nm정도의 막두께로 형성한다. BPSG막(54B)에는 질소가스분위기중에서 약 900~1000℃정도의 온도에서 치밀화처리 및 리플로처리가 실시된다. 이 리플로에 의해 BPSG막(54B)의 표면이 평탄화된다.
(접속구멍 형성공정)
다음에 상기 층간절연막(54)의 각 반도체영역(40), (42), (45), (48), (49), 게이트전극(44), 워드선(44)의 각각의 상부를 제거하고 접속구멍(55)을 형성한다. 이 접속구멍(55)은 점유면적을 축소함과 동시에 단차부분에서의 상층 배선의 스텝커버리지를 향상하기 위하여 동방성에칭 및 이방성에칭을 조합해서 형성한다. 또, 접속구멍(55)은 이방성에팅을 사용해서 형성해도 좋다.
다음에 질소가스분위기중에서 750~850℃정도의 저온도에서 약 10분 정도의 열처리를 실시한다. 이 열처리는 접속구멍(55)을 형성하는 에칭의 손상을 회복하기 위해서 실시된다. 열처리는 저온도로 실행하고 있으므로, 상기 층간절연막(54)의 상층의 BPSG막(54B)에 첨가되어 있는 불순물이 각 반도체영역(40), (42), (45), (48), (49)의 각각으로 외부확산되더라도 활성화되지 않아 표면의 실효적인 불순물농도는 저하하지 않는다.
다음에 상기 접속구멍(55)에서 노출하는 각 반도체영역(40), (42), (45), (48), (49)이 각각의 주면상에 산화규소막(도시하지 않음)을 형성한다. 산화규소막은 후공정의 열처리(n+형 반도체영역(56)을 형성하는 불순물의 신장확산)로 층간절연막(54)의 상층의 BPSG막(54B)에 첨가되어 있는 불순물이 접속구멍(56)를 통해서 상기 각 반도체영역(40), (42), (45), (48), (49)의 각각의 주면부에 도입되는 것을 방지할 수가 있다. 불순물중 B가 n형 반도체영역(40), (45), (48)의 각각의 주면부에 도입되거나 P가 p형 반도체영역(42), (49)의 각각의 주면부에 도입된 경우에는 실효적인 불순물농도가 저하하여 각 반도체 영역과 그것에 접속되는 배선(57)의 접촉저항값이 증대한다. 상기 산화규소막은 12~32 nm정도의 얇은 막두께로 형성된다. n형 반도체영역(40), (45), (48)의 각각의 주면상에 형성되는 산화규소막은 p형 반도체영역(42), (49)의 각각의 주면상에 형성되는 산화규소막에 비해서 두꺼운 막두께로 형성된다.
(에미터영역 형성공정)
다음에 바이폴라 트랜지스터 T1, T2의 각각의 n형 에미터영역(컬렉터 전위인상용 n+형 반도체영역(40)상을 포함), 메모리셀 어레이 MA의 메모리셀 선택용 MISFETQs의 한쪽의 n형 반도체영역(45)의 각각이 뚫린 불순물도입마스크를 형성한다. 이 불순물도입 마스크는 상기 접속구멍(55)가 노출하는 열린구멍 사이즈로 형성되어 예를 들면 포토리도그래피기술을 사용한 포토레지스트막으로 형성한다.
다음에 상기 불순물도입 마스크 및 그 하층의 층간절연막(54)를 불순물도입 마스크로써 사용하여 바이폴라 트랜지스터 T1, T2의 각각의 p형 반도체영역(42)의 주면부, 컬렉터전위인상용 n+형 반도체영역(40)의 주면부, 메모리셀 선택용 MISFETQs의 한쪽의 n형 반도체영역(45)의 주면부의 각각에 n형 불순물을 도입한다. 이 n형 불순물은 접속구멍(55)으로 규정된 영역내에 도입되므로 이 접속구멍(55)에 대해서 자기정합적으로 도입된다. 이 n형 불순물은 바이폴라 트랜지스터 T1, T2의 n형 에미터영역을 형성하는 것을 주목적으로 하고 있다. 따라서, n형 불순물은 1015~1016atoms/cm2정도의 불순물농도의 Sb를 사용하여 100~120KeV정도의 에너지의 이온주입법으로 도입한다. n형 불순물로써 Sb는 다른 n형 불순물인 As에 비해서 확산속도가 빠르고, P에 비해서 느리다는 특징이 있다.
상기 바이폴라 트랜지스터 T1, T2의 각각의 p형 베이스영역의 p형 반도체영역(42)의 주면부로 도입된 n형 불순물은 상술한 바와 같이 n형 에미터영역을 형성한다. 바이폴라 트랜지스터 T1, T2의 각각의 컬렉터전위 인상용 n+형 반도체영역(40)의 주면부에 도입된 n형 불순물은 컬렉터전위 인상용 n+형 반도체영역(40)과 그것에 접속되는 배선(57)의 접촉저항값을 저감하는 것을 목적으로 해서 도입된다. 메모리셀 선택용 MISFETQs의 한쪽의 n형 반도체영역(45)의 주면부에 도입된 n형 불순물은 제조공정에 있어서의 마스크맞춤어긋남에 의해 n형 반도체영역(45)와 접속구멍(55)가 어긋난 경우, 접속구멍(5%)에 통과되는 상보성 데이타선(57)과 p-형 웰영역(35)가 단락하는 것을 방지하는 것을 목적으로 해서 도입된다.
또, 상기 n형 불순물은 n채널 MISFETQn의 n+형 반도체영역(48)의 주면부, 클램프용 MISFETQc의 n+형 반도체영역(40)의 주면부의 각각에는 기본적으로 도입하지 않는다. 또, p채널 MISFETQp의 p+형 반도체영역(49)의 주면부에는 p형 불순물을 도입하지 않는다. 즉, 혼재형 반도체집적회로장치(1)이 매립형의 p+형 반도체영역(32), 매립형의 n+형 반도체영역(31A)의 각각을 갖고 있으며, 소오스영역 및 드레인영역에 부가되는 기생용량을 저감하기 위하여 불순물은 도입되어 있지 않다.
다음에 상기 불순물도입 마스크를 제거한후에 고온도의 열처리를 실시하고, 제30도에 도시한 바와 같이 먼저 도입된 n형 불순물에 신장확산을 실시하여 n+형 반도체영역(56)을 형성한다. 이 열처리는 900~1000℃정도의 고온도에서 약 15분~25분 실행한다. 상술한 바와 같이 바이폴라 트랜지스터 T1, T2의 각각의 영역에 형성된 n+형 반도체영역(56)은 n형 에미터영역으로써 사용된다. 이 n+형 반도체영역(56)을 형성하는 것에 의해 바이폴라 트랜지스터 T1, T2의 각각이 실질적으로 완성된다.
(배선형성공정 1)
다음에 배선(57)을 형성하기 전에 상기 접속구멍(55)내로 노출하는 각 반도체영역(40), (48), (49), (56)의 각각의 표면을 앞의 세정에 의해 노출시킨다. 이 앞의 세정은 예를 들면 스퍼터링법이나 에칭법에 의해 실행한다.
상기 앞의 세정공정은 층간절연막(54)의 접속구멍(55)내의 내벽도 깎기때문에 접속구멍(55)의 열린구멍 사이즈가 약간 확대된다(층간절연막(54)가 후퇴한다). 상기 바이폴라 트랜지스터 T1, T2의 각각의 n형 에미터영역은 고주파특성을 높이기 위하여 확산속도가 느린 As로 얕은(경사진) pn접합깊이를 형성하는 것이 바람직하다. 그러나, As로 형성되는 n형 에미터영역은 가로방향의 확산량이 적고, 이 확산량에 비해서 상기 접속구멍(55)의 앞의 세정공정에 의한 열린구멍 사이즈의 증가분이 큰 경우, p형 베이스영역과 배선(57)이 단락한다. 한편, 상기 n형 에미터영역을 확산속도가 빠른 P로 형성한 경우, n형 에미터영역의 pn접합깊이의 증가에 따라서 p형 베이스영역의 접합깊이 및 가로방향의 확산량이 증대하므로 기생용량의 증가에 의해 고주파특성이 저하함과 동시에 각 동작영역의 면적의 증가에 의해 집적도가 저하한다. 따라서, 본 실시예의 혼재형 반도체집적회로장치(1)은 바이폴라 트랜지스터 T1, T2의 각각의 n형 에미터영역인 n+형 반도체영역(56)을 As에 비해서 확산속도가 빠르고, P에 비해서 확산속도가 느린 Sb로 형성하고 있다. 또, 이 Sb 및 그 도입공정은 메모리셀 어레이 MA의 메모리셀 선택용 MISFETQs의 한쪽의 n형 반도체영역(45)와 일체로 구성되는 n+형 반도체영역(56)을 형성하는 공정을 겸용하고 있다.
다음에 제31도에 도시한 바와 같이 상기 접속구멍(55)을 통해서 각 반도체영역(40) (48), (49), (56)의 각각에 접속하여 층간절연막(54)상을 연장하는 배선(57)을 형성한다. 이 배선(57)은 메모리셀어레이MA상에 있어서 상보데이타선(57)로써 사용된다. 배선(57)은 제조공정에 있어서의 제1층째의 배선형성공정으로 형성한다. 배선(57)은 천이금속 실리사이드막(57A), 알루미늄합금막(57B), 천이금속 실리사이드막(57C)의 각각을 순차적으로 적층한 3층구조로 구성되어 있다.
상기 배선(57)의 하층의 천이금속 실리사이드막(57A)는 스퍼터법으로 퇴적한 예를 들면 MoSi2막으로 형성하여 10~60nm정도의 막두께로 형성한다. 또, 하층의 천이금속 실리사이드막(57A)는 스텝커버리지를 향상하기 위하여 CVD법으로 퇴적한 예를 들면 WSi2막으로 형성하여 50~70nm정도의 막두께로 형성해도 좋다.
상기 중간층의 알루미늄 합금막(57B)는 예를 들면 스퍼터법으로 퇴적시켜 400~600nm정도의 막두께로 형성한다.
상기 상층의 천이금속 실리사이드막(57C)는 스퍼터법으로 퇴적시킨 예를 들면 MoSi2막으로 형성하여 10~20nm정도의 막두께로 형성한다.
이 배선(57)은 천이금속 실리사이드막(57A), 알루미늄 합금막(57B), 천이금속 실리사이드막(57C)의 각각을 순차적으로 적층한후에 포토리도그래피기술 및 에칭기술을 사용하여 가공한다.
이와 같이, 바이폴라 트랜지스터T1, T2 및 DRAM의 메모리셀선택용 MISFETQs를 동일 기판에 형성하는 혼재형 반도체집적회로장치(1)에 있어서 상기 바이폴라 트랜지스터T1, T2 의 각각의 n형 에미터영역인 n+형 반도체영역(56), 상기 메모리셀선택용 MISFETQs의 소오스영역 또는드레인영역의 일부인 n+형 반도체영역(56)의 각각을 동일공정으로 이온주입법에 의해 n형 불순물을 도입하여 활성화하는 것에 의해 구성하고, 이 n형 에미터영역, 소오스영역 및 드레인영역의 각각에 동일공정으로 형성된 천이금속 실리사이드막(베리어 금속층)(57A)를 개재시켜서 알루미늄 합금막(57B)를 접속한다. 이 구성에 의해 상기 바이폴라 트랜지스터T1, T2의 각각의 n형 에미터영역, 천이금속 실리사이드막(베리어금속층)(57A), 알루미늄 합금막(57B)의 각각을 형성하는 공정을 DRAM의 메모리셀선택용 MISFETQs의 소오스영역 또는 드레인영역의 일부인 n+형 반도체영역(56), 천이금속 실리사이드막(베리어금속)(57A), 알루미늄 합금막(57B)의 각각을 형성하는 공정으로 겸용할 수가 있으므로 혼재형 반도체집적회로장치(1)의 제조공정수를 저감할 수 있음과 동시에 상기 n형 에미터영역을 이온주입법에 의한 불순물도입에 의해 형성하고, 열확산법에 의한 불순물의 도입(예를 들면 폴리 실리콘 에미터구조의 바이폴라 트랜지스터)에 비해서 불순물농도의 제어성을 향상할 수가 있으므로, 상기 바이폴라 트랜지스터T1, T2의 에미터 접지전류증폭율(hFE)의 편차를 저감하여 혼재형 반도체집적회로장치(1)의 전기적 신뢰성을 향상할 수 있음과 동시에 상기 n형 에미터영역, 소오스영역 및 드레인영역의 각각과 알루미늄 합금막(57B)의 합금화반응을 방지하여 얼로이스파이크현상을 방지할 수 있으므로 혼재형 반도체집적회로장치(1)의 전기적 신뢰성을 더욱 향상할 수가 았다.
(층간절연막 형성공정3)
다음에 상기 배선(57)상을 포함하는 기판전면에 층간절연막(58)을 형성한다. 층간절연막(58)은 산화규소막(퇴적형 절연막)(58A), 산화규소막(도포형 절연막)(58B), 산화규소막(퇴적형 절연막)(58C)의 각각을 순차적으로 적층한 3층구조로 구성되어 있다.
하층의 산화규소막(58A)는 플라즈마CVD법으로 퇴적하여 150~200nm정도의 막두께로 형성한다.
중간층의 산화규소막(58B)는 층간절연막(58)의 표면을 평탄화하기 위하여 형성되어 있다. 산화규소막(58B)는 SOG법으로 여러회(2~5회)정도 도포(합계100~150nm정도의 막두께로 도포)하고, 그후 베이크처리(약450℃)를 실시하고 표면을 에칭에 의해 후퇴시키는 것에 의해 형성되어 있다. 상기 에칭에 의한 후퇴에 의해 산화규소막(58B)는 하층의 산화규소막(58A)의 표면의 단차형상중 오목부에만 형성된다. 또, 층간절연막(58)의 중간층은 상기 산화규소막(58B) 대신에 유기물막, 예를 들면 폴리이미드계 수지막으로 형성해도 좋다.
상층의 산화규소막(58C)는 층간절연막(58) 전체로써의 막의 강도를 높이기 위하여 예를 들면 플라즈마CVD법으로 퇴적하여 500~700nm정도의 막두께로 형성한다.
(접속구멍 형성공정3)
다음에 상기 층간절연막(58)에 접속구멍(59)을 형성한다. 접속구멍(59)은 상기 접속구멍(55)와 마찬가지로 등방성에칭 및 이방성에칭을 조합해서 테이퍼형상 또는 계단형상으로 형성한다. 또, 접속구멍(59)는 상기 접속구멍(55)와 마찬가지로 등방성에칭 및 이방성에칭을 조합해서 테이퍼형상 또는 계단형상으로 형성한다. 또, 접속구멍(59)는 이방성에칭만으로 형성해도 좋다.
상기 접속구멍(59)를 형성한후, 에칭에 의한 손상을 회복하기 위하여 약 400℃정도의 저온도에서 약 10~20분의 열처리를 실행한다.
(배선형성공정2)
다음 상기 제1도에 도시한 바와 같이 접속구멍(59)을 통해서 배선(57)에 접속하도록 층간절연막(58)상을 연장하는 배선(60)을 형성한다. 이 배선(60)은 제2층째의 배선형성공정에 의해 형성된다. 배선(60)은 상술한 바와 같이 기본적으로는 배선(57)과 동일한 3층 구조로 형성된다. 즉, 배선(60)은 천이금속 실리사이드막(60A), 알루미늄합금막(60B), 천이금속 실리사이드막(60C)의 각각을 순차적으로 적층해서 형성된다.
상기 하층의 천이금속 실리사이드막(60A)은 스퍼터법으로 퇴적시킨 예를 들면 MoSi2막으로 형성하여 10~60nm정도의 막두께로 형성한다.
중간층의 알루미늄 합금막(60B)는 스퍼터법으로 퇴적시켜 상기 배선(57)의 알루미늄 합금막(57B)에 비해서 두꺼운 700~1000nm정도의 막두께로 형성한다.
상층의 천이금속 실리사이드막(60C)은 스퍼터법으로 퇴적시킨 예를 들면 MoSi2막으로 형성하여 10~30nm정도의 막두께로 형성한다.
이 배선(60)은 천이금속 실리사이드막(60A), 알루미늄 합금막(60B), 천이금속 실리사이드막(60C)의 각각을 순차적으로 적층한후에 포토리도그래피기술 및 에칭기술을 사용해서 가공한다.
상기 배선(60)을 형성하는 공정후에 배선(60)을 가공하는 에칭에 의한 손상을 회복하기 위하여 열처리를 실시한다.
(패시베이션막 형성공정)
다음에 상기 제1도에는 도시하지 않았지만, 상기 배선(60)상을 포함하는 기판전면에 패시베이션막을 형성한다. 패시베이션막은 실란막, 질화규소막, 수지막의 각각을 순차적으로 적층한 복합막으로 형성되어 있다. 상기 패시베이션막의 하층의 실란막은 예를 들면 150~250nm정도의 막두께로 형성한다. 상기 중간층의 질화규소막은 예를 들면 플라즈마CVD법으로 퇴적하여 1.0~1.2㎛정도의 막두께로 형성한다. 질화규소막은 내습성을 향상하기 위하여 형성된다. 상기 상층의 수지막은 예를 들면 도포법에 의해 도포된 폴리이미드계 수지막으로 형성되고 8~12㎛종도의 막두께로 형성된다. 이 수지막은 DRAM의 α선 소프트에러내압을 향상하기 위하여 형성된다.
다음에 상기 혼재형 반도체집적회로장치(1)의 외부단자BP의 형성영역에 있어서 상기 패시베이션막에 본딩 열린구멍을 형성한다. 이 본딩열린구멍은 포토리도그래피기술 및 에칭기술을 사용해서 형성한다.
또한, 본딩 열린구멍으로 규정된 영역내에 있어서 외부단자BP로써 사용되는 배선(60)의 상층이 천이금속 실리사이드막(60C)은 본딩공정시의 본딩위치의 검출정밀도를 높이기 위하여 제거해도 좋다. 이 천이금속 실리사이드막(60C)의 제거는 본딩개방시에 실행된다. 즉, 외부단자BP부분의 천이금속 실리사이드막(60C)의 제거는 그 하층의 알루미늄 합금막(60C)를 노출시키고, 이 알루미늄 합금막(60B)와 패시베이션막의 상층의 수지막의 위치검출빔의 반사율차를 얻기 위하여 실행된다.
이들 일련의 공정을 실시하는 것에 의해 본 실시예의 DRAM을 탑재하는 혼재형 반도체집적회로장치(1)가 완성된다.
이와 같이, 진성컬렉터영역, 매립형 컬렉터영역의 각각을 기판의 깊이 방향으로 순차적으로 배치한 바이폴라 트랜지스터와 상기 진성컬렉터영역, 매립형 컬렉터영역의 각각과 동일층이고, 또한 동일 도전형으로 형성되는 웰영역, 매립형 반도체영역의 각각을 기판의 깊이방향으로 순차로 배치한 영역에 형성되는 MISFET를 갖는 혼재형 반도체집적회로장치(1)의 제조방법에 있어서, p-형 반도체기판(30)의 바이폴라 트랜지스터T1, T2의 각각의 형성영역의 주면부에 Sb를 도입함과 동싱 p-형 반도체기판(30)의 p채널 MISFETQp의 형성영역의 주면부에 상기 Sb(또는 As라도 좋다) 및 그것과 동일 도전형으로 그것에 비해서 확산속도가 빠른 p를 도입하는 공정, 상기 p-형 반도체기판(30)의 주면상에 n-형 에피택셜층(33)을 성장하고, 상기 바이폴라 트랜지스터T1, T2의 각각의 형성영역에 상기 Sb를 확산해서 매립형의 n+형 반도체영역(매립형 컬렉터영역)(31B)을 형성함과 동시에 상기 p채널 MISFETQp의 형성영역에 상기 Sb 및 P를 확산해서 매립형의 n+형 반도체영역(31A)을 형성하는 공정, 상기 n-형 어피택셜층(33)의 바이폴라 트랜지스터T1, T2의 각각의 형성영역의 주면부에 n형 웰영역(34B), n-형 웰영역(진성컬렉터영역)(34B)의 각각을 형성함과 동시에 상기 n-형 에피택셜층(33)의 p채널 MISFETQp의 형성영역의 주면부에 n-형 웰영역(34A)을 형성하는 공정을 구비한다. 이 구성에 의해, 상기 P의 확산량이 상기 Sb의 그것에 비해서 크고, 상기 p채널 MISFETQp의 형성영역의 매립형의 n+형 반도체영역(31A)의 기판의 깊이방향의 치수를 상기 바이폴라 트랜지스터T1, T2의 각각의 매립형의 n+형 반도체영역(31B)의 기판의 깊이방향의 치수에 비해서 크게 할 수 있으므로 p채널 MISFETQp의 형성영역의 p-형 웰영역(34A)의 깊이를 얕게 하여 바이폴라 트랜지스터T1, T2의 각각의 n형 웰영역(34B), n-형 웰영역(34B)(진성컬렉터영역)의 각각의 깊이를 깊게할 수가 있다.
또, 층간절연막(54)에 형성된 접속구멍(에미터열린구멍)(55)을 통해서 바이폴라 트랜지스터 T의 n형 에미터영역인 n+형 반도체영역(56)의 주면에 배선(57)을 접속하는 혼재형 반도체집적회로장치(1)에 있어서, 상기 바이폴라 트랜지스터 T의 n형 에미터영역인 n+형 반도체영역(56)을 p형 베이스영역(p형 반도체영역(42))의 상기 접속구멍(55)으로 규정된 영역내의 주면부에 Sb를 도입하여 활성화하는 것에 의해 구성한다. 상기 배선(57)은 알루미늄합금막(57B)을 주체로 해서 구성된다. 이 구성에 의해 상기 n형 에미터영역인 n+형 반도체영역(56)의 가로방향의 확산량이 As에 비해서 크고, 상기 배선(57)의 형성전에 실행되는 앞의 세정에 의해 접속구멍(55)의 열린구멍 사이즈가 증가하여도 상기 p형 베이스영역인 p형 반도체영역(42)와 상기 배선(57)의 단락을 방지 할 수 았으므로 혼재형 반도체집적회로장치(1)의 전기적 신뢰성을 향상할 수 있음과 동시에 상기 n형 에미터영역인 n+형 반도체영역(56)의 가로방향, 세로방향의 각각의 확산량이 P에 비해서 작고, 상기 n형 에미터영역, p형 베이스영역, n형 컬렉터영역 각각의 접합 깊이를 얕게 할 수 있으므로 상기 n형 에미터영역, n형 컬렉터영역의 각각의 사이의 전류의 주행거리를 짧게 하여 혼재형 반도체 집적회로 장치(1)의 동작속도의 고속화를 도모할 수가 있다. 또, 상기 n형 에미터영역과 p형 베이스영역 사이, p형 베이스영역과 n형 컬렉터영역사이의 각각의 pn접합면적을 저감하여 기생용량을 저감할 수 있으므로, 혼재형 반도체 집적회로 장치(1)의 동작속도의 고속화를 한층 더 도모할 수가 있다. 또, 상기 n형 에미터영역, p형 베이스영역, n형 컬렉터영역의 각각의 접합깊이를 얕게 하여 바이폴라 트랜지스터T의 점유면적을 축소할 수 있으므로 혼재형 반도체 집적회로 장치(1)의 집적도를 향상할 수가 있다.
또, 상기 n형 에미터영역인 n+형 반도체영역(56)을 형성하는 n형 불순물은 바이폴라 트랜지스터T의 컬렉터전위 인상용 n+형 반도체영역(40)의 주면부에도 도입되므로, 이 컬렉터전위 인상용 n+형 반도체영역(40)과 배선(57)의 접속저항값을 저감할 수가 있다. 또, 상기 n형 에미터영역인 n+형 반도체영역(56)을 형성하는 n형 불순물은 DRAM의 메모리셀M의 메모리셀 선택용MISFETQs의 한쪽의 n형 반도체영역(45)에 일체화되는 n+형 반도체영역(56)을 형성하는 n형 불순물을 겸용할 수 있으므로, 혼재형 반도체 집적회로 장치(1)의 제조공정수를 저감할 수가 있다.
또, p-형 웰영역(35)의 하부에 그것과 동일 도전형이고, 또한 그것에 비해서 불순물농도가 높은 매립형의 p+형 반도체영역(32)을 마련하고, 상기 p-형 웰영역(35)의 주면부에 형성된 n채널 MISFETQs의 소오스영역 및 드레인영역인 n+형 반도체영역(48), DRAM의 메모리셀 선택용 MISFETQs의 소오스영역 및 드레인영역인 n형 반도체영역(45)의 각각에 층간절연막(54)에 형성된 접속구멍(55)을 통해서 배선(57)이 접속된 혼재형 반도체 집적회로 장치(1)에 있어서, 상기 p-형 웰영역(35)의 CMOS영역 CMOS의 주면부에 형성된 n채널MISFETQn의 n+형 반도체영역(48)에 배선(57)을 접속함과 동시에 상기 p-형 웰영역(35)의 메모리셀어레이MA의 주면부에 형성된 메모리셀 선택용MISFETQs의 n형 반도체영역(45)에, 상기 접속구멍(55)로 규정된 영역내에 n형 불순물을 도입해서 형성된 상기 n+ 형 반도체영역(48)에 비해서 깊은 접합깊이를갖는 n+형 반도체영역(56)을 개재시켜서 배선(57)을 접속한다. 즉, 메모리셀 에레이MA의 메모리셀M의 메모리셀선택용MISFETQs에 n+형 반도체영역(56)을 마련하고, 주변회로를 구성하는 n채널MISFETQn에는 n+형 반도체영역(56)을 마련하지 않는다. 이 구성에 의해 상기 n채널 MISFETQn의 n+형 반도체영역(48)과 상기 p-형 웰영역(35)의 하부의 매립형의 p+형 반도체영역(32)을 격리하여 이 n채널MISFETQn의 n+형 반도체영역(48)에 부가되는 기생용량을 저감할 수가 있으므로, 혼재형반도체 집적회로 장치(1)의 동작속도의 고속화를 도모할 수 있으므로, 혼재형반도체 집적회로 장치(1)의 동작속도의 고속화를 도모할 수 있음과 동시에 상기 n형 반도체영역(45)와 접속구멍(55)(또는 배선(57)의 제조공정에 있어서의 마스크 맞춤 어긋남이 발생하여도 상기 n+형 반도체영역(56)을 개재시켜서 상기 메모리셀 선택용MISFETQs의 n형 반도체영역(45)와 배선(57)을 확실하게 접속할 수가 있으므로, 배선(57)과 p-형 웰영역(35)의 단락을 방지하여 혼재형 반도체 집적회로 장치(1)의 전기적 신뢰성을 향상할 수 가 있다.
또한, 본 실시예1의 혼재형 반도체 집적회로 장치(1)은 상기 바이폴라 트랜지스터T1, T2의 각각의 p형 베이스영역의 진성베이스영역인 p형 반도체영역(42)를 형성하는 공정을 삭제하고, p채널 MISFETQp의 LDD구조를 구성하는 p형 반도체영역(46)을 형성하는 공정에 의해 상기 진성베이스영역을 형성할 수가 있다. 즉, 상기 p채널 MISFETQp의 p형 반도체영역(46)을 형성하는 공정과 동일 제조공정으로 바이폴라 트랜지스터의 진성베이스영역을 형성한다. 이 경우, 불순물농도는 진성베이스영역을 기준으로 설정되어 약1014atoms/㎠정도로 약간 높게 된다. 진성베이스영역은 상기 LDD구조를 구성하는 p형 반도체영역(46)의 불순물농도를 기준으로 한 경우, 약간 불순물농도가 저하하므로, n형 에미터영역n-형 컬렉터영역사이에 펀치스루가 발생한다. 한편, p채널 MISFETQp는 LDD구조를 구성하는 p형 반도체영역(46)의 기능이 핫캐리어 대책이므로 약간 불순물농도가 높게 되더라도 실효적으로 문제가 없다.
이와 같이 LDD구조를 채용하는 p채널 MISFETQp의 p형 반도체영역(46)을 형성하는 공정에 의해 바이폴라 트랜지스터T의 진성베이스영역을 형성하는 것에 의해 혼재형 반도체 집적회로 장치(1)의 제조공정수를 저감할 수 있다.
[실시예 2]
본 실시예 2는 상기 실시예 1의 혼재형 반도체집적회로장치(1)의 입력부 IN에 배치된 정전기파괴 방지회로 I이외의 구조를 설명하는 본 발명의 제2의 실시예이다.
본 발명의 제2의 실시예인 혼재형 반도체집적회로장치(1)를 제34도~제36도(주요부 단면도)에 도시한다.
본 실시예 2의 혼재형 반도체집적회로장치(1)의 입력부 IN의 정전기파괴 방지회로 I는 제34도에 도시한 바와 같이, 주로 클램프용 MISFETQc, 보호저항소자 R, 다이오드소자 D1, D2로 구성되어 있다. 클램프용 MISFETQc는 상기 제1의 실시예의 클램프용 MISFETQc와 마찬가지로 소오스영역 및 드레인영역을 n+형 반도체영역(40)으로 구성한다. 따라서, 클램프용 MISFETQc는 게이트전극(44)에 대해서 n+형 반도체영역(40)을 자기정합적으로 형성할 수 있으므로, 실효 채널길이 치수를 거의 설정값으로 확보할 수 있다. 보호저항소자 R은 n+형 반도체영역(48)로 구성된다. 다이오드소자 D1은 상기 n+형 반도체영역(48) 및 p-형 웰영역(35)로 구성된다. 다이오드소자 D2는 상기 n+형 반도체영역(40) 및 매립형의 p+형 반도체영역(32)으로 구성된다.
이 다이오드소자 D1, D2의 각각은 입력신호용 외부단자 BP에서 입력단회로 Cin을 향해서 순차배치되어 있다.
이와 같이입력신호용 외부단자 BP와 그것에 직접접속되는 입력단회로 Cin사이에 정전기파괴 방지회로 I를 갖는 혼재형 반도체집적회로장치(1)에 있어서, 상기 정전기파괴 방지회로 I를 기판의 주면부에 n채널 MISFETQn의 p-형 웰영역(35)과 동일층으로 형성된 저불순물농도의 p-형 웰영역(35) 및 이 p-형 웰영역(35)의 주면부에 상기 n채널 MISFETQn의 소오스영역 및 드레인영역인 n+형 반도체영역(48)과 동일층으로 형성된 고불순물농도의 n+형 반도체영역(48)로 구성된 다이오드소자 D1과 상기 기판중에 매립된 상기 바이폴라 트랜지스터 T의 소자분리영역과 동일층으로 형성된 고불순물농도의 매립형의 p+형 반도체영역(32) 및 상기 기판의 주면부에 상기 매립형의 p+형 반도체영역(32)에 바닥면을 접촉시켜서 마련된 상기 바이폴라 트랜지스터 T의 컬렉터전위 인상용 n+형 반도체영역(40)과 동일층으로 형성된 고불순물농도의 n+형 반도체영역(40)으로 형성된 다이오드소자 D2를 상기 입력신호용 외부단자 BP에서 입력단회로 Cin을 향하여 순차 병렬로 배열해서 구성한다. 이 구성에 의해 상기 입력신호용 외부단자 BP에 입력되는 과대전류를 상기 다이오드소자 D1, 다이오드소자 D2의 각각으로 단계적으로 저감하고, 또 상기 다이오드소자 D2의 pn접합내압을 입력단회로 Cin의 게이트절연막(43)의 정전기파괴 내압에 비해서 낮게 할 수 있으므로, 입력단회로 Cin의 정전기파괴를 방지하여 혼재형 반도체집적회로장치(1)의 정전기파괴 내압을 향상할 수 있다. 또, 상기 정전기파괴 방지회로 I의 다이오드소자 D1, D2의 각각의 형성공정을 바이폴라 트랜지스터 T, n채널 MISFETQn의 각각을 형성하는 공정으로 겸용할 수 있으므로, 이 정전기파괴 방지회로 I을 형성하는 공정에 상당하는 분만큼 혼재형 반도체집적회로장치(1)의 제조공정수를 저감할 수 있다.
또, 상기 정전기파괴 방지회로 I는 제35도에 도시한 바와 같이, 상기 실시예 1의 정전기파괴 방지회로I와 대부분을 실질적으로 같은 구조로 하고, 클램프용 MISFETQc의 소오스영역만을 n채널 MISFETQn과 마찬가지로 n형 반도체영역(45) 및 n+형 반도체영역(48)으로 구성해도 된다. 이 클램프용 MISFETQc는 소오스영역의 n형 반도체영역(45)의 채널형성영역측으로의 확산거리를 저감할 수 있으므로, 단채널효과를 저감할 수 있다.
또, 상기 정전기파괴 방지회로 I는 제36도에 도시한 바와 같이 보호저항소자 R을 n+형 반도체영역(40)으로 구성하고, 클램프용 MISFETQc의 드레인영역인 n+형 반도체여역(40)과 일체로 구성해도 된다. 보호저항소자 R인 n+형 반도체영역(40)의 바닥부는 매립형의 p+형 반도체영역(32)과 접촉시킨다. 이 경우 정전기파괴 방지회로 I는 다이오드소자 D2밖에 존재하지 않지만 이 다이오드소자 D2는 보호저항소자 R 및 클램프용 MISFETQc의 드레인영역에 상당하는 넓은 범위에서 과대전류를 흡수할 수 있다.
또, 상기 정전기파괴 방지회로 I는 도시하지 않았지만 보호저항소자 R을 상기 실시예 1의 보호저항소자 R과 마찬가지로 n+형 반도체영역(48)으로 구성하고, 이 n+형 반도체영역(48)의 전역을 따라서 n-형 웰영역(34B)(또는 n형 웰영역(34B))를 마련해도 된다. 즉, 이 정전기파괴방지회로 I는 다이오드소자 D1이 없어지고, 다이오드소자 D3, D2의 각각을 입력신호용 외부단자 BP에서 입력단회로 Cin을 향하여 순차 배치한다.
이와 같이 입력신호용 외부단자 BP와 그것에 직접접속되는 입력단회로 Cin사이에 정전기파괴 방지회로 I를 갖는 혼재형 반도체집적회로장치(1)에 있어서 상기 정전기파괴 방지회로 I을 기판중에 매립된 상기 바이폴라 트랜지스터 T의 소자분리영역과 동일층으로 형성된 고불순물농도의 매립형의 p+형 반도체영역(32), 상기 기판의 주면부에 상기 매립형의 p+형 반도체영역(32)에 바닥면을 접촉시켜서 마련된 상기 바이폴라 트랜지스터 T의 진성컬렉터영역인 n-형 웰영역(34B)(또는 n형 웰영역(34B) 또는 p채널 MISFETQp의 n-형 웰영역(34A))과 동일층으로 형성된 저불순물농도의 n-형 웰영역(34B)로 형성된 다이오드소자 D3, 상기 매립형의 p+형 반도체영역(32) 및 상기 기판의 주면부에 상기 매립형의 p+형 반도체영역(32)에 바닥면을 접촉시켜서 마련된 상기 바이폴라 트랜지스터의 컬렉터전위 인상용 n+형 반도체영역(40)과 동일층으로 형성된 고불순물농도의 n+형 반도체영역(40)으로 형성된 다이오드소자 D2를 상기 입력신호용 외부단자 BP에서 입력단회로 Cin을 향하여 순차병렬로 배열해서 구성한다. 이 구성에 의해 상기 입력신호용 외부단자 BP에 입력되는 과대전류를 상기 다이오드소자 D3, D2의 각각으로 단계적으로 저감하고, 또 상기 다이오드소자 D2의 pn접합내압을 입력단회로 Cin의 게이트 절연막(43)의 정전기파괴 내압에 비해서 낮게 할 수 있으므로, 입력단회로 Cin의 정전기파괴를 방지하여 혼재형 반도체집적회로장치(1)의 정전기파괴 내압을 향상할 수 있다. 또, 상기 정전기파괴 방지회로 I의 다이오드소자 D1, D2의 각각의 형성공정을 바이폴라 트랜지스터T, p채널 MISFETQp의 각각을 형성하는 공정으로 겸용할 수 있으므로 이 정전기파괴 방지회로 I를 형성하는 공정에 상당하는 분만큼 혼재형 반도체집적회로장치(1)의 제조공정수를 저감할 수 있다.
[실시예 3]
본 실시에 3은 상기 제1의 실시예의 혼재형 반도체집적회로장치(1)에 있어서 바이폴라 트랜지스터의 점유면적을 축소하여 집적도를 향상한 본 발명의 제3의 실시예이다.
본 발명의 제3의 실시예인 혼재형 반도체집적회로장치(1)를 제37호(주요부 단면도)에 도시한다.
본 제3의 실시예의 혼재형 반도체집적회로장치(1)은 적어도 바이폴라 트랜지스터 T1, T2의 각각의 에미터 열린구멍으로써 사용되는 접속구멍(55)내에 천이금속막(또는 천이금속 실리사이드막)(57D)가 매립되어 있다. 이 천이금속막(57D)는 배선(57)의 일부로써 사용되고, 이 배선(57)은 천이금속막(57D)를개재시켜서 알루미늄합금막(57B)가 각 반도체영역(40), (48), (49), (56)의 각각에 직접 접속되지 않으므로 상술한 제1의 실시예에서 설명한 천이금속 실리사이드막(57A)은 폐지되어 있다.
상기 배선(57)의 하층으로 되는 천이금속막(57D)은, 예를 들면 선택CVD법으로 퇴적한 W막을 사용한다. 천이금속 실리사이드막(57D)의 경우는, 예를 들면 WSi2등을 사용한다. 또, 천이금속막(57D)는 CVD법이나 스퍼터법에 의해 접속구멍(55)내가 매립될때까지 퇴적하고, 그후 접속구멍(55)내에만 잔존하도록 전면을 에칭으로 후퇴시켜서 형성해도 된다.
상기 배선(57)의 알루미늄합금막(57B)는 비저항값이 작은 특징이 있지만 단차부, 특히 에미터 열린구멍으로써 사용되는 접속구멍(55) 부분에서의 스텝커버리지가 나빠서 단면적이 축소한다. 바이폴라 트랜지스터 T1, T2의 각각은 에미터 전류량이 CMOS의 동작전류량에 비해서 크고, 마이그레이션 내압을 확보하기 위하여 상기 단차부에서 알루미늄합금막(57B)의 단면적을 증가하기 위해서는 에미터 열린구멍인 접속구멍(55)의 열린구멍 사이즈를 크게해야 한다. 이 접속구멍(55)의 열린구멍의 사이즈의 증가는 n형 에미터영역, p형 베이스영역, n형 컬렉터영역의 각각의 면적을 순차증대하여 바이폴라 트랜지스터 T1, T2의 각각의 점유면적을 증대한다. 즉, 본 제3의 실시예의 혼재형 반도체 집적회로 장치(1)는 상기 접속구멍(55)내에 천이금속막(57D)을 매립하여 접속구멍(55)부분에서의 배선(57)의 단면적을 증가하고 있다.
상기 천이금속막(57D)는 우선 제38도(소정의 제조공정에 있어서의 주요부 단면도)에 도시한 바와 같이, 층간절연막(54)에 접속구멍(55)을 형성하고, 이 접속구멍(55)내에 상기 천이금속막(57D)를 매립한다.
다음에 상기 천이금속막(57D)상, 층간절연막(54)상을 포함하는 기판전면에 알루미늄합금막(57B), 천이금속 실리사이드막(57C)의 각각을 순차적으로 적층한다. 그 후, 제39도(소정의 제조공정에 있어서의 주요부 단면도)에 도시한 바와 같이, 천이금속 실리사이드막(57C), 알루미늄 합금막(57B)의 각각을 순차적으로 소정의 형상으로 가공하는 것에 의해 배선(57)을 형성한다. 즉, 상기 배선(57)의 하층으로 되는 천이금속막(57D)은 바이폴라 트랜지스터 T1, T2의 각각의 에미터 열린구멍으로 되는 접속구멍(55)을 포함하고, 그밖의 소자와 배선(57)을 접속하는 접속구멍(55)의 전체에 매립된다.
이와 같이 바이폴라 트랜지스터 T1, T2의 n형 에미너영역인 n+형 반도체영역(56)에 층간절연막(54)에 형성된 에미터 열린구멍인 접속구멍(55)를 통해서 상기 층간절연막(54)상을 연장하는 알루미늄 합금막(57B)(배선(57)를 접속하는 혼재형 반도체집적회로장치(1)에 있어서, 상기 층간절연막(54)에 형성된 에미터 열린구멍(접속구멍(55)내에 천이금속막(또는 천이금속 실리사이드막)(57D)을 매립하고, 이 매립된 천이금속막(57D)을 개재시켜 상기 바이폴라 트랜지스터 T1, T2의 n형 에미터영역인 n+형 반도체영역(56)과 상기 배선(57)의 알루미늄합금막(57B)을 접속한다. 이 구성에 의해 상기 에미터 열린구멍이 접속구멍(55)내의 실질적으로 모든 영역을 상기 천이금속막(57D)으로 채워서 상기 접속구멍(55)의 단차부분에서 배선(57)의 단면적을 증가시킬 수 있으므로 에미터 열린구멍인 접속구멍(55)의 열린구멍 사이즈를 축소하고, 이것에 따라 n형 에미터영역의 면적을 축소할 수 있다. 즉, 바이폴라 트랜지스터 T1, T2의 점유면적을 축소할 수 있으므로, 혼재형 반도체집적회로장치(1)의 집적도를 향상할 수 있다.
또, 상기 에미터 열린 구멍인 접속구멍(55)내에 매립된 천이금속막(57D)은 상기 알루미늄 합금막(57B)에 비해서 전자마이그레이션내얍이 높으므로 접속구멍(55)의 열린구멍 면적을 더욱 축소하여 혼재형 반도체집적회로장치(1)의 집적도를 더욱 향상할 수 있다.
또, 상기 에미터 열린구멍이 접속구멍(55)내에 매립된 천이금속막(57D)는 n형 에미터영역인 n+형 반도체영역(56)과 알루미늄 합금막(57B)의 합금화 반응을 방지할 수 있으므로 얼로이 스파이크현상을 방지할 수 있다.
또, 상기 천이금속막(57D)은 접속구멍(55)내에 그것에 대해서 자기정합적으로 매립할 수 있어 접속구멍(55)과 배선(57)의 알루미늄 합금막(57B)(및 천이금속 실리사이드막(57C))의 제조공정에 있어서의 마스크 맞춤 어긋남이 발생해도 접속구멍(55)내에 구멍(sieve opening)이 생기지 않으므로 접속구멍(55) 부분의 알루미늄 합금막(57B)의 배선폭치수, 배선간의 치수 각각을 축소할 수 있다. 즉, 상기 접속구멍(55)에 매립된 천이금속막(57D)와 알루미늄 합금막(57B)의 접속부분에 있어서 알루미늄 합금막(57B)에 제조공정에 있어서의 마스크맞춤 여우치수를 확보할 필요가 없어진다(소위 도크본의 폐지).
또, 상기 메모리셀 어레이 MA의 메모리셀 M의 메모리셀 선택용 MISFETQs의 한쪽의 n형 반도체영역(45)(실제로는 n+형 반도체영역(56))과 상보성 데이타선(57)의 접속부분에 있어서 상기 천이금속막(57D)은 상보성 데이타선(57)의 접속구멍(55)부분에서의 스텝커버리지를 향상하여 상보성 데이타선(57)의 단선불량을 저감할 수 있다. 특히 메모리셀 어레이 MA는 메모리셀 M을 적층구조의 정보축적용 용량소자 C로 구성하고 있어 접속구멍(55)의 단차형상이 다른 영역에 비해서 크게 되어 있으므로 상기 접속구멍(55)내에 매립되는 천이금속막(57D)은 유효하다.
또한, 상기 배선(57)의 접속구멍(55)내에 매립된 천이금속막(57D)와 알루미늄 합금막(57B)의 접속부분은 Si의 석출이나 합금화 반응이 발생할 가능성이 있으므로, 실용시에는 베리어 금속층, 예를 들면 천이금속질화막(TiN막)을 개재시킨다.
[실시예 4]
본 제4의 실시예는 상기 제1의 실시예의 혼재형 반도체집적회로장치(1)에 있어서, 특히 Bi-CMOS게이트회로의 동작속도의 고속화를 도모한 본 발명의 제4의 실시예이다.
본 발명의 제4의 실시예인 혼재형 반도체집적회로장치(1)를 제40도(주요부 단면도)에 도시한다.
본 제4의 실시예의 혼재형 반도체집적회로장치(1), 특히 Bi-CMOS게이트회로를 구성하는 바이폴라 트랜지스터 T1은, 제40도에 도시한 바와 같이 매립형의 n+형 반도체영역(31A) 및 n-형 웰영역(34A)(진성컬렉터영역)으로 n형 컬렉터영역을 구성하고 있다. 매립형의 n+형 반도체 영역(34A)는 기판의 깊이 방향의 치수가 크게 구성되고, n-형 웰영역(34A)의 깊이가 얕게 구성되어 있다.
한편, 상기 Bi-CMOS게이크회로를 구성하는 CMOS의 n채널MISFETQn은 p-형 웰영역(35)의 주면에 마련되고, p채널 MISFETQp는 n-형 웰영역(34B)의 주면에 마련되어 있다. 상기 n채널 MISFETQn의 영역의 p-형 웰영역(35), p채널 MISFETQp의 영역의 n-형 웰영역(34B)의 각각은 상기 바이폴라 트랜지스터T1의 진성컬렉터영역인 n-형 웰영역(34A)에 비해서 깊은 깊이로 구성되어 있다. n채널 MISFETQn의 영역의 매립형의 p+형 반도체영역(32), p채널 MISFETQp의 영역의 매립형의 n+형 반도체 영역(34B)의 각각은 상기 바이폴라 트랜지스터 T1의 매립형의 n+형 반도체영역(31A)에 비해서 기판의 깊이 방향의 치수가 작게 구성되어 있다.
즉, 상기 바이폴라 트랜지스터 T1은 n형 컬렉터영역중 진성컬렉터영역인 n-형 웰영역(34A)를 얕게 하여 n형 에미터영역 n-형 컬렉터영역사이 (n형 에미터영역에서 매립형의 n+형 반도체영역(31A)까지의 거리)를 단출할 수 있으므로, 전류의 주행거리를 축소해서 베이스차단주파수를 향상하여 동작속도의 고속화를 도모할 수 있다. 이것에 대해서 n채널 MISFETQn은 p-형 웰영역(35)의 깊이를 깊게하여 소오스영역 및 드레인영역인 n+형 반도체영역(48)과 매립형의 p+형 반도체영역(32)을 적극적으로 격리할 수 있으므로, 상기 n+형 반도체영역(48)에 부가되는 기생용량을 저감하여 동작속도의 고속화를 도모할 수 있다. 마찬가지로 p채널 MISFETQp는 n-형 웰영역(34B)의 깊이를 깊게하여 소오스영역 및 드레인영역인 p+형 반도체영역(49)과 매립형의 n+형 빈도체영역(31B)을 적극적으로 격리할 수 있으므로, 상기 p+형 반도체영역(49)에 부가되는 기생용량을 저감하여 동작속도의 고속화를 도모할 수 있다.
또한, 제40도에 도시한 바이폴라 트랜지스터 T2는 고내압화를 도모하도록 구성되어 있다.
상기 Bi-CMOS게이트회로의 바이폴라 트랜지스터 T1의 매립형의 n+형 반도체영역(31A), p채널 MISFETQp의 영역으이 매립형의 n+형 반도체영역(31B)의 각각은 제41도(소정의 제조공정에 있어서의 주요부 단면도)에 도시한 바와 같이 형성된다. 즉, 바이폴라 트랜지스터 T1의 매립형의 n+형 반도체영(31A)는 n형 불순물(31n1), (31n2)의 각각을 도입하는 것에 의해 형성되고, p채널 MISFETQp의 영역의 매립형의 n+형 반도체영역(31B)는 n형 불순물(31n1)을 도입하는 것에 의해 형성된다. n형 불순물(31n1)은 확산속도가 느린, 예를 들면 Sb를 사용하고, n형 불순물(31n2)는 확산속도가 빠른 예를들명 P를 사용한다. n형 불순물(31n1)은 그 확산속도가 느리기 때문에 깊은 n-형 웰영역(34B)을 형성할 수 있다. n형 불순물(31n2)은 그 확산속도가 빠르기 때문에 얕은 n-형 웰영역(31B)을 형성할 수 있다.
이와 같이 진성컬렉터영역, 매립형 컬렉터영역의 각각의 기판의 깊이 방향으로 순차적으로 배치한 바이폴라 트랜지스터 T1과 상기 진성컬렉터영역, 매립형 컬렉터영역의 각각가 동일층이며, 또한 동일도전형으로 형성되는 웰영역, 매립형 반도체영역의 각각을 기판의 깊이 방향으로 순차적으로 배치한 영역에 형성되는 p채널 MISFETQp를 갖는 혼재형 반도체집적회로장치(1)에 있어서, 상기 바이폴라 트랜지스터 T1의 진성컬렉터영역인 n-형 웰영역(34 A)의 기판 표면으로 부터의 깊이를 상기 p채널 MISFETQp를 형성하는 n-형 웰영역(34B)의 기판 표면으로 부터의 깊이에 비해서 얕게 구성한다. 이 구성에 의해, 상기 바이폴라 트랜지스터 T1은 진성컬렉터영역인 n-형 웰영역(34A)의 기판표면으로 부터의 깊이를 얕게하여 전류의 주행거리를 짧게 할 수 있으므로, 베이스 차단주파수를 높여서 동작속도의 고속화를 도모할 수 있음과 동시에 상기 p채널 MISFETQp는 n-형 웰영역(34B)의 기판표면으로부터의 깊이를 깊게하여 상기 p채널 MISFETQp의 소오스영역, 드레인영역의 각각인 p+형 반도체영역(49)와 상기 매립형의 n+형 반도체영역(31B)을 격리할 수 있으므로, 상기 p+형 반도체영역(49)에 부가되는 기생용량을 저감하여 p채널 MISFETQp의 동작속도의 고속화를 도모할 수 있다.
[실시예 5]
본 제5의 실시예는 상기 제1의 실시예의 혼재형 반도체집적회로장치(1)에 있어서 바이폴라 트랜지스터의 주파수 특성을 향상한 본 발명의 제5의 실시예이다.
본 발명의 제5의 실시예인 혼재형 반도체집적회로장치(1)를 제42도(주요부 단면도)에 도시한다.
본 제5도의 실시예의 혼재형 반도체집적회로장치(1)는 제42도에 도시한 바와 같이, 바이폴라 트랜지스터 T1의 진성컬렉터 영역으로써 사용되는 n-형 웰영역(34B)의 n형 에미터영역의 바로 아래에 고불순물농도의 매립형의 n+형 반도체영역(34C)가 마련되어 있다. 즉, 이 매립형의 n+형 반도체영역(34C)은 p형 베이스 영역의 진성베이스영역인 p형 반도체영역(42)와 n형 컬렉터영역의 매립형의 n+형 반도체영역(31B)사이에 있어서 진성컬렉터영역인 n-형 웰영역(34B)의 불순물농도를 높이고 있다.
상기 n형 에미터영역의 바로 아래에 마련되는 매립형의 n+형 반도체영역(34C)은 제43도 및 제44도(소정의 제조공정마다 도시한 주요부 단면도)에 도시한 바와 같이 형성되어 있다.
우선, 소자를 덮는 층간절연막(54)에 접속구멍(55)을 형성한다. 이 접속구멍(55)은 바이폴라 트랜지스터 T1의 p형 베이스영역의 진성베이스영역인 p형 반도체영역(42)상에 있어서 에미터 열린구멍으로써 사용된다.
다음에 바이폴라 트랜지스터 T1의 n형 에미터영역의 형성영역상, 컬렉터전위 인상용 n+형 반도체영역(40)상의 각각의 접속구멍(55)의 부분이 뚫린 불순물 도입마스크(90)을 형성한다. 불순물도입 마스크(90)은, 예를 들면 포토리도그래피기술로 형성된 포토레지스트막으로 형성하고 상기 층간절연막(54)상에 형성한다.
다음에 제43도에 도시한 바와 같이, 상기 불순물도입 마스크(90)의 열린구멍 및 접속구멍(55)에 의해 규정된 영역내에 있어서 적어도 바이폴라 트랜지스터 T1의 진성컬렉터영역인 n-형 웰영역(34B)의 주면부에 n형 불순물(34n3)을 도입한다. n형 불순물(34n3)은 n-형 웰영역(34B)의 불순물농도에 비해서 높고, 또한 그 영역에 불순물농도의 피크를 갖도록, 예를 들면 1015atoms/㎠ 정도의 불순물농도의 P를 사용하여 약 300KeV정도의 고에너지의 이온주입법으로 도입한다. 이 n형 불순물(34n3)은 바이폴라 트랜지스터 T1의 컬렉터전위인상용 n+형 반도체 영역(40)의 주면부에도 도입된다. 또, n형 불순물(34n3)은 바이폴라트랜지스터 T1의 n형 에미터영역의 사이즈를 규정하는 접속구멍(에미터열린구멍)(55)로 규정된 영역내에 있어서 도입되므로 n형 에미터영역의 바로 아래에 그것에 대해서 자기정합적으로 도입된다.
다음에 바이폴라 트랜지스터 T1, T2의 각각의 p형 반도체영역(42)의 주면부, 컬렉터전위 인상용 n+형 반도체영역(40)의 주면부, 메모리셀어레이 MA의 메모리셀 M의 메모리셀 선택용 MISFETQs의 한쪽의 n형 반도체영역(45)의 주면부의 각각 뚫린 불순물 도입마스크(91)를 형성한다. 이 불순물도입 마스크(91)는, 예를 들면 포토리도그래피기술을 사용한 포토레지스트막으로 형성한다.
다음에 제44도에 도시한 바와 같이, 상기 불순물도입마스크(91)의 열린구멍 및 접속구멍(55)에 의해 규정된 영역내에 있어서 적어도 p형 반도체영역(42), n형 반도체영역(45)의 각각의 주면부에 n형 불순물(56n)을 도입한다.
다음에, 상기 n형 불순물(34n3), n형 불순물(56n)의 각각에 신장확산을 실시한다. 상기 n형 불순물(34n3)은 n형 에미터영역의 바로 아래에 매립형의 n+형 반도체영역(34C)을 형성한다. 상기 n형 불순물(56n)은 n형 에미터영역인 n+형 반도체영역(56), 메모리셀 선택용 MISFETQs의 소오스영역 또는 드레인영역의 일부인 n+형 반도체영역(56)의 각각을 형성한다.
또, 상기 매립형의 n+형 반도체영역(34C)을 형성하는 n형 불순물(34n3)은 신장확산량이 많은 경우에는 n형 불순물(56n)의 도입전에 도입하고, 신장확산을 실시한 후에 상기 n형 불순물(56n)을 도입한다. 이 공정순서에 의하면 n형 에미터영역인 n+형 반도체영역(56)의 접합깊이를 얕게할 수 있으므로, 바이폴라 트랜지스터 T1의 고주파특성을 더욱 향상할 수 있다. 또, 상기 n형 불순물(34n3)은 신장확산량이 적은 경우에는 n형 불순물(56n)을 도입한 후에 도입해도 된다.
또, 상기 매립형의 n+형 반도체영역(34C)은 제45도(소정의 제조공정에 있어서의 주요부 단면도)에 도시한 바와 같이, 불순물 도입 마스크(93)를 사용하여 n-형 웰영역(34B)을 형성하는 n형 불순물(34n1)의 도입후(또는 전)에 n형 불순물(34n3)을 도입하는 것에 의해 형성해도 된다.
이와 같이 n형 에미터영역, p형 베이스영역, n형 컬렉터영역 각각을 순차적으로 기판의 표면에서 깊이 방향을 향하여 배치한 종형 구조의 바이폴라 트랜지스터 T1을 갖는 혼재형 반도체집적회로장치(1)에 있어서, 상기 n형 컬렉터영역의 진성컬렉터영역의 n-형 웰영역(34B)의 상기 n형 에미터영역의 바로 아래부분에 상기 n-형 웰영역(34B)에 비해서 고불순물 농도의 매립형의 n+형 반도체영역(34C)을 마련한다. 이 구성에 의해, 상기 n형 컬렉터영역의 n형 에미터영역이 바로 아래부분의 n-형 웰영역(34B)의 실질적으로 전류가 흐르는 영역의 저항값을 저감하여 전류가 흐르는 시간을 단축할 수 있으므로, 베이스차단주파수를 높여 바이폴라 트랜지스터 T1의 동작속도의 고속화를 도모할 수 있음과 동시에 상기 n형 컬렉터영역의 에미터영역의 바로 아래부분 이외의 진성컬렉터영역은 저불순물농도의 n형 웰영역(34B)에 의해 구성되어 진성컬렉터영역과 p형 베이스영역의 pn접합부에 형성되는 기생용량을 저감할 수 있으므로, 베이스차단주파수를 보다 저감하여 바이폴라트랜지스터 T1의 동작속도의 고속화를 도모할 수 있다.
또, 상기 n형 컬렉터영역의 에미터영역의 바로 아래부분의 매립형의 n+형 반도체영역(34C)은 상기 n형 에미터영역인 n+형 반도체영역(56)을 규정하는 에미터열린구멍(접속구멍(55))으로 규정된 영역내에 있어서 n형 컬렉터영역의 진성컬렉터영역인 n-형 웰영역(34B)에 n형 불순물(34n3)을 도입하는 것에 의해 형성한다. 이 구성에 의해 상기 n형 컬렉터영역의 n형 에미터영역의 바로 아래부분의 고불순물농도의 매립형의 n+형 반도체영역(34C)을 형성하는 불순물도입 마스크를 형성하는 공정의 일부를 에미터 열린구멍(접속구멍(55))을 형성하는 공정으로 겸용할 수 있으므로, 이 마스크를 형성하는 공정에 상당하는 분만큼 혼재형 반도체직접회로장치(1)의 제조공정수를 저감할 수 있다.
[실시예 6]
본 제6의 실시예는 16M비트 또는 그 이상의 대용량을 갖는 DRAM을 탑재한 혼재형 반도체집적회로장치(1)에 있어서 소비전력을 저감한 본 발명의 제6의 실시예이다.
본 발명의 제6의 실시예인 혼재형 반도체집적회로장치(1)를 제46도(주요부 단면도)에 도시한다.
본 제6의 실시예의 혼재형 반도체집적회로장치(1)는 16M비트의 대용량의 DRAM을 탑재한다. 이 DRAM의 메모리셀 어레이 MA로 연장하는 상보성 데이타선(DL)(57)의 배선폭치수는 이 상보성 데이타선(57)과 그 하층의 상층전극층(53)사이의 층간절연막(54)의 막두께에 비해서 작게 구성되어 있다. 한편, 주변회로의 영역에 있어서, 상보성 데이타선(57)과 동일도전층으로 형성되는 신호용배선(57)이나 전원용배선(57)의 배선폭 치수는 상기 층간절연막(54)의 막두께에 비해서 크게 구성되어 있다.
상기 상보성 데이타선(57)의 충방전전류는 다음식(1)로 표시된다.
단, Jd : 데이타선의 충방전전류
Cd : 데이타선용량(1개당)
N : 워드선 선택시 한번에 동작하는 센스앰프 수
(총비트수/재생사이클)
Vw : 라이트전압(Vcc)
trc : 재생사이클 시간
상기 (1)식의 우변의 데이타선용량 Cㅇ는 상보성 데이타선 (57)-적층구조의 정보축적용 용량소자 C 사이의 용량, 상보성 데이타선(57)-워드선(44) 사이의 용량, 반도체영역((45)등)-기판사이의 용량, 미러용량등이다. 이중, 데이타선용량 Cb는 상보성 데이타선(57)-적층구조의 정보축적용 용량소자 C의 상층전극층(플레이트 전극)(53) 사이의 용량이 약 40~50%의 대부분을 차지한다. 이 상보성 세이타선(57)-상층전극층(53) 사이의 용량은 다음식 (2)로 나타낼 수 있다.
단, Ld : 데이타선 길이 치수
Wd : 데이타선 폭치수
α : 계수
tox : 층간절연막의 두께
상술한 (1), (2)식에서 알수 있는 바와 같이 상보성 데이타선(57)의 배선폭 치수 Wd를 감소시키고, 층간절연막(54)의 막두께 tox를 증가하는 것에 의해 상보성 데이타선(57)-상층전극층(53)사이의 용량 Cdp를 감소해서 데이타선용량 Cd를 작게할 수 있으므로, 상보성 데이타선(57)의 충방전전류 Jd의 저감화를 도모할 수가 있다.
또, 혼재형 반도체집적회로장치(1)의 펠릿사이즈는 16M비트의 대용량을 갖는 DRAM을 탑재하는 경우 LOC구조의 채용등 수지봉지형 반도체장치(2)의 구조를 연구하는 것에 의해 최대 약 140㎟ 정도로 구성할 수 있다. 혼재형 반도체집적회로장치(1)중, DRAM의 메모리셀 어레이 MA의 점유면적은 전체의 약 55%정도를 차지하고 있으므로, 1비트당 메모리셀 M의 셀사이즈는 4.5㎛2정도로 설정된다. DRAM은 폴디드 비트선방식을 채용하는 경우, 1비트의 메모리셀 M에 1개의 워드선(44)과 1조의 상보성 데이타선(2개의 데이타선)(57)이 연장한다. 이 레이아우트 구성상, 워드선 수직방향(1)에 대해서 상보성 데이타선 수직방향 2인것이 미세가공상에서의 밸런스가 좋다. 따라서, 상기 메모리셀 M의 셀사이즈는 1.5 x 3.0㎛2의 장방형상으로 형성하는 것이 바람직하다. 즉, 제47도(배선의 평면도) 및 제48도(제47도의 III-III선의 모식단면도)에 도시한 바와 같이 상보성 데이타선(57)의 배선 피치는 3.0㎛로 되고, 상보성 데이타선(57)중의 1개의 데이타선의 배선 피치는 1.5㎛로 구성된다.
16M비트의 대용량을 갖는 DRAM에 있어서는 최소가공치수(최수 배선간격)가 0.6㎛, 제조공정에 있어서의 2층사이의 맞춤여유가 0.3㎛의 각각인 0.6㎛제조프로세스를 채용하므로, 상보성 데이타선(57)의 배선폭치수 Wd는 약 0.6㎛로 설정된다. 이것에 대해서 상기 상보성 데이타선(57)과 상층전극층(53)사이의 층간절연막(54)은 상술한 바와 같이 상보성 데이타선(57)-상층전극층(53)사이의 용량 Cdp를 감소하기 위하여 상술한 제1의 실시예의 혼재형 반도체집적회로장치(1)에 탑재된 4M비트의 DRAM과 같은 정도 약 700nm정도의 막두께로 형성된다. 즉, 16M 비트의 대용량을 갖는 DRAM에 있어서 상보성 데이타선(57)의 배선폭치수(0.6㎛)는 충반전전류 Jd를 저감해서 소비전력을 저감하기 위하여 층간절연막(54)의 막두께(0.7㎛)에 비해서 작게 구성된다.
한편, 상기 제47도 및 제48도에 도시한 바와 같이 16M비트의 대용량을 갖는 DRAM에 있어서 주변회로의 신호용 배선(57)(S), 전원용 배선(57)(Vss 또는 Vcc)의 각각의 배선폭 치수는 층간절연막(54)의 막두께에 비해서 크게 구성된다. 상기 신호용 배선(57)(S)는, 예를 들면 클럭계 신호이며, 미세가공보다도 동작속도를 빠르게 하기 위하여 배선폭 치수를 크게 구성하고 있다. 신호용 배선(57)(S)는, 예를 들면 1.0㎛ 정도의 배선폭 치수로 구성된다. 전원용 배선(57)(Vss 또는 Vcc)는 미세가공보다 노이즈저감이나 마이그레이션 내압의 향상을 도모하기 위하여 배선폭치수를 크게 구성하고 있다. 이 전원용 배선(57)(Vss 또는 Vcc)는 입력용 또는 출력용 외부단자 BP로 분기할때까지의 사이의 배선폭치수가 최악의 경우로 되어 예를 들면 100㎛정도의 배선폭치수로 구성된다.
또, 상술한 혼재형 반도체집적회로장치(1)에 256M비트의 더욱 대용량의 DRAM을 탑재하는 경우에 있어서는 주변회로의 신호용배선(57)(S)의 배선폭치수가 층간절연막(54)의 막두께에 비해서 작게 구성되는 경우가 있지만, 상기 전원용배선957)의 외부단자 BP에서 분기될때까지의 배선폭치수는 층간절연막(54)의 막두께에 비해서 크게 구성된다.
이와 같이 메모리셀 선택용 MISFETQs와 적층구조의 정보축적용 용량소자 C의 직렬회로로 메머리셀 M을 구성하고, 상기 적층구조의 정부축적용 용량소자 C의 상층전극층(53)상에 층간절연막(54)을 개재시켜서 연장하는 상보성 데이타선(57)을 상기 메모리셀 M의 메모리셀 선택용 MISFETQc의 한쪽의 n형 반도체영역(45)에 접속하는 DRAM을 구비한 혼재형 반도체집적회로장치(1)에 있어서, 상기 상보성 데이타선(57)의 배선폭치수를 상기 상보성 데이타선(57)과 그 하층의 적층구조의 정보축적용 용량소자 C의 상층전극층(53)사이의 층간절연막(54)의 막두께 보다 작게 구성한다. 이 구성에 의해 상기 상보성 데이타선(57)에 부가되는 기생용량 Cd를 저감하여 상기 상보성 데이타선(57)의 충방전전류량 Jd를 저감할 수 있으므로 DRAM의 소비전력을 저감하여 결과적으로 혼재형 반도체집적회로장치(1)의 소비전력을 저감할 수 있다. 또, 소비전력을 저감할 수 있으므로 상기 혼재형 반도체집적회로장치(1)의 집적도를 향상할 수 있다.
또, 상기 DRAM의 주변회로로 연장하는 상기 상보성 데이타선(57)과 동일도전층으로 형성된 신호용 배선(57)(S)의 배선폭치수를 그 하층의 층간절연막(54)의 막두께보다 크게 구성한다. 이 구성에 의해 상기 주변회로로 연장하는 신호용 배선(57)(S)는 단면적을 증가해서 저항값을 저감할 수 있으므로 신호전달속도를 빠르게 하여 혼재형 반도체집적회로장치(1)의 동작속도의 고속화를 도모할 수가 있다.
또, 상기 DRAM의 상기 상보성 데이타선(57)과 동일 도전층으로 형성된 전원용 배선(57)의 외부단자 BP에서 분기될 때까지의 배선폭치수를 그 하층의 층간절연막(54)의 막두께보다 크게 구성한다. 이 구성에 의해 상기 전원용배선(57)은 단면적을 증가해서 저항값을 저감할 수 있으므로, 노이즈를 저감하여 오동작을 방지해서 혼재형 반도체집적회로장치(1)의 전기적 신뢰성을 향상할 수 있고, 또 충분한 배선폭치수를 확보할 수 있으므로 마이그레이션내압을 확보해서 단선불량을 방지하여 혼재형 반도체집적회로장치(1)의 전기적 신뢰성을 향상할 수가 있다.
[실시예 7]
본 제7의 실시예는 혼재형 반도체집적회로장치에 있어서 DRAM의 집적도를 향상함과 동시에 바이폴라 트랜지스터의 특히 소자분리영역의 면적을 축소해서 집적도를 향상한 본 발명의 제7의 실시예이다. 본 제7의 실시예는 특히 16M비트 또는 그 이상의 대용량의 DRAM을 탑재하는 혼재형 반도체집적회로장치에 적합하다.
본 발명의 제7의 실시예인 혼재형 반도체집적회로장치(1)를 제49도(주요부 단면도)에 도시한다.
본 제7의 실시예의 혼재형 반도체집적회로장치(1)에 탑재되는 DRAM의 메모리셀 M은 제49도 및 제50도(메모리셀 어레이의 주요부 평면도)에 도시한 바와 같이 메모리셀 선택용 MISFETQs와 가는 홈형 적층구조의 정보축적용 용량소자 C의 직렬회로로 구성되어 있다.
상기 메모리셀 M의 메모리셀 선택용 MISFETQs는 주로 p-형 웰영역(35)(채널형성영역), 게이트절연막(43), 게이트전극(44), n+형 반도체 영역(107A), n형 반도체영역(45) 및 n+형 반도체영역(104A)의 각각으로 구성되어 있다. 메모리셀 M의 가는홈형 적층구조의 정보축적용 용량소자 C는 주로 가는 홈(100), 분리용 절연막(101), 하층전극층(102), 유전체막(103), 상층전극층(105)의 각각으로 구성되어 있다.
상기 메모리셀 선택용 MISFETQs의 한쪽의 n+형 반도체영역(107A)에는 사이드월스페이서(47)로 규정된 영역내에 있어서 게이트전극(44)에 대해서 자기정합적으로 n+형 반도체영역(107A)의 주면에 접속된 중간도전막(107)을 개재시켜서 상보성 데이타선(DL)(57)이 접속되어 있다. 상기 중간도전막(107)은, 예를 들면 CVD법으로 퇴적한 다결정 규소막으로 형성되고, 이 다결정규소막에는 저항값을 저감하는 n형 불순물, 예를 들면 p가 도입되어 있다. 상기 n+형 반도체영역(107A)는 상기 중간도전막(107)인 다결정규소막에 도입된 n형 불순물을 p-형 웰영역(35)의 주면부로 확산하는 것에 의해 형성되어 있다.
메머리셀 선택용 MISFETQs의 다른쪽의 n형 반도체영역(45) 및 n+형 반도체영역(104A)는 상기 분리용 절연막(101)에 형성된 열린구멍(101A)을 통해서 상기 가는홈형 적층구조의 정보축적용 용량소자 C의 상층전극층(104)에 접속되어 있다. 후술하지만, 상층전극층(104)는 다결정규소막으로 형성되고, 이 다결정규소막에 도입된 n형 불순물을 열린구멍(101A)으로 규정된 영역내에 있어서 p-형 웰영역(35)의 주면부로 확산하는 것에 의해 상기 n+형 반도체영역(104A)는 형성된다.
상기 가는홈형 적층구조의 정보축적용 용량소자 C의 가는홈(100)은 p-형 웰영역(35), 매립형의 p+형 반도체영역(32)의 각각을 관통하여 p-형 반도체기판(30)에 바닥부가 도달하는 깊이로 형성되어 있다. 이 가는홈(100)은, 예를 들면 RIE등의 이방성에칭으로 형성되고, 열린구멍 사이즈에 비해서 깊이가 깊게 구성되어 있다.
상기 분리용 절연막(101)은 가는홈(100)의 내벽을 따라서 마련되고, p-형 반도체기판(30), p-형 웰영역(35), 매립형의 p+형 반도체영역(32)의 각각과 가는홈형 적층구조의 정보축적용 용량소자 C를 전기적으로 분리하도록 구성되어 있다.
상기 하층전극층(102)은 분리용 절연막(101)을 개재시켜서 상기 가는홈(100)의 내벽을 따라서 마련되어 있다. 하층전극층(102)은, 예를 들면 CVD법으로 퇴적한 다결정규소막으로 형성되고, 이 다결정규소막에는 n형 불순물, 예를 들면 p가 도입되어 있다. 하층전극층(102)은 가는홈(100)의 바닥부의 분리용 절연막(101)을 제거해서 형성된 열린구멍(부호는 붙이지 않음)을 통해서 매립형의 n+형 반도체영역(102A)에 접속되어 있다. 이 매립형의 n+형 반도체영역(102A)은 상기 하층전극층(102)에 도입된 n형 불순물을 p-형 반도체기판(30)의 내부로 확산시키는 것에 의해 형성되어 있다. 16M비트의 대용량의 DRAM은 메모리셀 M사이의 배치 피치가 작게 구성되므로, 상기 매립형이 n+형 반도체영역(102A)는 메모리셀 M과 상보성 데이타선(57)의 접속부분을 제외하고, 워드선(WL)(44)의 연장방향 및 상보성 데이타선(57)의연장방향에 있어서 인접하는 다른 메모리셀 M의 매립형의 n+형 반도체영역(102A)와 접속된다9일체로 구성된다). 매립형의 n+형 반도체영역(102A)는 플레이트급전부 Vp에서 전원전압 1/2Vcc가 공급된다. 16M비트의 대용량의 DRAM으로 되면 내부회로에서 사용되는 전원전압 Vcc가 약 3.3V로 되므로 상기 전원전압 1/2Vcc는 약 1.65V이다.
상기 플레이트 급전부 Vp는 제49도에 도시한 바와 같이 가는홈(100)으로 주위가 규정된 영역내에 있어서 기판표면에서 깊이 방향을 향해서 n+형 반도체영역(48), n-형 웰영역(34A), 매립형의 n+형 반도체영역(31A)의 각각을 순차적으로 배치하는 것에 의해 구성되어 있다. 플레이트 급전부 Vp는, 예를 들면 메모리셀 어레이 MA의 주변영역에 배치된다. 이 플레이트 급전부 Vp의 n+형 반도체영역(48)에는 전원전압 1/2Vcc가 인가된 배선(57)이 접속되고, 매립형의 n+형 반도체영역(31A)에는 매립형의 n+형 반도체영역(102A)이 접속된다.
상기 유전체막(103)은 상기 하층전극층(102)의 표면에 마련되어 있다. 유전체막(103)은, 예를 들면 질화규소막의 단층, 산화규소막의 단층 또는 그들의 복합막으로 형성되어 있다.
상기 상층전극층(105)는 상기 유전체막(103)의 표면상에 가는홈(100)내를 매립하도록 마련되어 있다. 이 상층전극층(105)은 상술한 바와 같이, 예를 들면 CVD법으로 퇴적한 다결정규소막으로 형성되고, 이 다결정규소막에는 n형 불순물, 예를 들면 P가 도입되어 있다. 상기 제1의 실시예의 혼재형 반도체집적회로장치(1)에 탑재된 적층구조의 정보축적용 용량소자 C와 달리 가는홈형 적층구조의 정보축적용 용량소자 C는 하층전극층(102)을 플레이트 전극으로써 형성하고, 상층전극층(105)을 플로팅전극으로써 형성하고 있다.
이와 같이 구성되는 가는홈형 적층구조의 정보축적용 용량소자 C는, 소위 SPC구조의 정보축적용 용량소자 C라고 불리어지고, 기판의 깊이 방향으로 전하축적량을 증가할 수 있으므로 메모리셀의 면적을 축소하여 혼재형 반도체집적회로장치(1)의 집적도를 향상할 수가 있다.
또, 상기 DRAM의 메모리셀 어레이 MA에 있어서는 제49도에 도시한 바와 같이 p-형 웰영역(35)의 하부에 n채널 MISFETQn의 영역과 동일층(동일제조공정)으로 형성된 매립형의 p+반도체영역(32)가 마련되어 있다. 이 매립형의 p+형 반도체영역(32)은 혼재형 반도체집적회로장치(1)의 특유한 구조로써 제조공정을 증가하지 않고 메모리셀 어레이 MA의 영역에 마련할 수가 있다. 이 메모리셀 어레이 MA의 영역에 마련된 매립형의 p+형 반도체영역(32)는 웰급전부 Vw에 접속되고(일체로 구성되고), 기판전위 VBB가 인가된다. 웰급전부 Vw는, 예를 들면 메모리셀 어레이 MA의 주변부에 배치되어 있다. 웰급전부 Vw는 가는홈(100)으로 주위가 규정된 영역내에 있어서 기판표면에서 깊이 방향을 향해서 p+형 반도체영역(49), p-형 웰영역(35), 매립형의 p+형 반도체영역(32)의 각각을 순차적으로 배치하는 것에 의해 구성되어 있다. 이 웰급전부 Vw의 p+형 반도체영역(49)에는 기판전위 VBB가 인가된 배선(57)이 접속되어 있다.
한편, 제49동 도시한 바이폴라 트랜지스터영역 Bi(또는 CMOS영역 CMOS)에 있어서는 가는홈(100)내부에 분리용 절연막(101), 하층전극층(102), 유전체막(103), 상층전극층(105)의 각각을 순차적으로 매립하는 것에 의해 소자분리영역을 구성하고 있다. 이 소지분리 영역의 가는홈(100), 그 내부에 매립되는 층(101), (102), (103), (105)의 각각은 메모리셀어레이MA에 형성되는 것과 동일층(동일제조공정)으로 형성된다. 소자분리영역의 가능홈(100)은 소자간의 단락을 방지하기 위해 n형 컬렉터영역인 매립형의 n+형 반도체영역(31B)에 비해서 바닥부를 길게 형성하고 있다. 또, 소자분리용 영역의 가는홈(100)은 소자간의 단락을 방지하기 위해 바닥부의 분리용 절연막(101)은 제거되지 않고 결과적으로 매립형의 n+형 반도체영역(102A)가 마련되어 있지 않다.
또한, 상기 가는홈(100) 내부에 매립된 하층전극층(102)의 상부에는 그 상층의 도전층과 전기적으로 분리하기 위해 절연막(106)이 마련되어 있다.
다음에 상술한 혼재형 반도체 집적회로장치(1)의 제조방법에 대해서 제51도~제56도(각 제조공정마다 도시한 주요부 단면도)를 사용해서 간단히 설명한다.
먼저, 각 영역에 n-형 웰영역(34A), (34B), n형 웰영역(34B), p-형 웰영역(35)의 각각 및 소자간 분리용 절연막(36), p형 채널스토퍼영역(37)의 각각을 형성한다. 그 후, 제51도에 도시한 바와 같이 n-형 웰영역(34A), (34B), n형 웰영역(34B), p-형 웰영역(35)의 각각의 활성영역의 주면을 노출시킨다.
다음에 상기 활성영역상을 포함하는 기판전면에 절연막(108)을 형성하고, 그 후 제52도에 도시한 바와 같이 절연막(108)상에 가는홈(100)의 형성영역이 뚫린 에칭마스크(110)를 형성한다. 에칭마스크(110)은 예를 들면 포토리도그래피기술을 사용한 포토레지스트막으로 형성한다.
다음에 상기 에칭마스크(110)을 사용하여 제53도에 도시한 바와 같이 절연막(108), 기판의 각각을 순차적으로 에칭하는 것에 의해 가는홈(100)을 형성한다. 에칭은 상술한 바와 같이 RIE등의 이방성에칭을 사용한다.
다음에 상기 가는홈(100)의 내벽을 포함하는 기판 전면에 분리용 절연막(101)을 형성한다. 분리용 절연막(101)은 예를 들면 CVD법으로 퇴적한 산화규소막을 사용한다.
다음에 제54도에 도시한 바와 같이 상기 분리용 절연막(101)상에 메모리셀 어레이MA의 영역이 뚫린 에칭마스크(111)을 형성한다. 에칭마스크(111)은 예를 들면 포토리도그래피기술을 사용할 포토레지스트막으로 형성한다.
다음에 상기 에칭마스크(111)을 사용하여 기판전면에 에칭을 실시하는 것에 의해 평탄부, 특히 가는홈(100)의 바닥부의 평탄부의 분리용절연막(101)을 제거한다. 이 에칭은 이방성에칭으로 실행한다. 가는홈(100)의 바닥부에는 분리용절연막(101)이 제거된 메모리셀어레이 MA의영역만 p-형 반도체기판(30)의 표면이 노출된다.
다음에 제56도에 도시한 바와 같이 기판전면에 하층전극층(102)을 형성한다. 하층전극층(102)은 상술한 바와 같이 다결정규소막으로 형성되고, 이 다결정 규소막에는 n형 불순물이 도입된다. 이 n형 불순물은 메모리셀 어레이 MA의 영역의 가는홈(100)의 바닥부에 있어서 p-형 반도체기판(30)의 내부로 확산하여 매립형의 n+형 반도체영역(102A)을 형성한다.
다음에 유전체막(103), 상층전극층(105)의 각각을 순차적으로 적층하여 하층전극층(102), 유전체막(103), 상층전극층(105)의 각각을 소정의 형상으로 가공하는 것에 의해 가는홈형 적층구조의 정보축적용 용량소자 C, 소자분리영역의 각각을 형성할 수가 있다.
그후, 통상의 제조공정을 실시하는 것에 의해 상기 제49도 및 제50도에 도시한 혼재형 반도체집적회로장치(1)이 완성된다.
이와 같이 메모리셀 선택용 MISFETQs와 정보축적용 용량소자C의 직렬회로로 메모리셀 M을 구성하는 DRAM 바이폴라 트랜지스터 T의 각각을 동일한 기판에 구성하는 혼재형 반도체집적회로장치(1)에 있어서, 상기 DRAM의 메모리셀 M의 정보축적용 용량소자 C를 상기 기판의 주면에서 그 깊이 방향을 향해서 형성된 가는홈(100)내에 구성하고, 상기 바이폴라 트랜지스터 T의 주위를 규정하는 소자분리영역을 상기 DRAM의 메모리셀의 정보축적용 용량소자 C를 형성하는 가는홈(100)과 동일공정으로 형성된 가는홈(100)으로 구성한다. 상기 DRAM의 메모리셀 M의 정보축적용 용량소자 C는 상기 가는홈(100)내에 하층전극층(102), 유전체막(103), 상층전극층(104)의 각각을 순차적으로 적층한 가는홈형 적층구조 SPC로 구성한다. 이 구성에 의해 상기 CRAM의 메모리셀 M의 정보축적용 용량소자 C의 가는홈(100)으로 기판의 깊이방향으로 전하축적량을 증가할 수 있으므로, 메모리셀 M면적을 축소하여 혼재형 반도체집적회로장치(1)의 집적도를 향상할 수가 있어 상기 바이폴라 트랜지스터 T의 소자분리영역의 가는홈(100)으로 기판의 깊이 방향으로 격리치수를 확보할 수 있으므로, 소자분리영역의 면적을 축소하여 혼재형 반도체집적회로장치(1)의 집적도를 향상할 수가 있고, 또 상기 DRAM의 메모리셀 M의 정보축적용 용량소자 C의 가는홈(100)을 동일 제조공정으로 형성할 수가 있으므로 혼재형 반도체집적회로장치(1)의 제조공정수를 저감할 수 있다.
또, 상기 바이폴라 트랜지스터 T는 소자분리영역을 가는홈(100)으로 형성하고 있으므로, pn접합분리에 비해서 각 동작영역에 부가되는 기생용량을 저감하여 고주파특성을 향상할 수가 있다.
또, 메모리셀 선택용 MISFETQs와 정보축적용 용량소자 C의 직렬회로로 구성된 메모리셀 M을 p-형 웰영역(35)의 주면에 배열하는 DRAM을 구비한 혼재형 반도체집적회로장치(1)에 있어서, 상기 DRAM의 메모리셀 M이 배열된 p-형 웰영역(35)의 하부에 그것과 동일도전형이고, 또한 그것에 비해서 불순물농도가 높은 매립형의 p+형 반도체영역(32)를 개재시켜서 상기 p-형 웰영역(35)에 웰전위(기판전위 VBB)를 공급한다. 이 구성에 의해 상기 p-형 웰영역(35)에 발생하는 노이즈를 p-형 웰영역(35)에 비해서 저항값이 낮은 매립형의 p+형 반도체영역(32)를 개재시켜서 흡수할 수 있으므로, DRAM의 정보라이트동작, 정보리드동작의 각각의 오동작을 방지할 수가 있고, 또, 상기 p-형 웰영역(35)의 메모리셀 어레이 MA내에서의 웰전위의 분포를 균일화할 수가 있으므로, 메모리셀 M의 메모리셀 선택용 MISFETQs의 임계값전압의 변동을 저감할 수가 있어서 혼재형 반도체집적회로장치(1)의 전기적 신뢰성을 향상할 수가 있다.
또, 상기 매립형의 p+형 반도체영역(32)는 n채널 MISFETQn의 영역의 매립형의 p+형 반도체영역(32)와 동일층으로 형성한다. 이 구성에 의해 혼재형 반도체집적회로장치(1)의 제조공정수를 저감할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.
예를 들면, 본 발명은 마이크로 컴퓨터(1칩 마이컴)등 DRAM을 1개의 유닛으로써 사용하는 혼재형 반도체집적회로장치에 적용할 수 있다.
또, 본 발명은 상기 DRAM에 한정되지 않고, SRAM, ROM등의 다른 기억기능을 갖는 혼재형 반도체집적회로장치(1)에 적용할 수가 있다.
본원에서 개시되는 발명중 대표적인 것에 의해서 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.
(1) 정전기파괴 방지회로를 갖는 혼재형 반도체집적회로장치에 있어서 정전기 파괴 내압을 향상할 수가 있다.
(2) 상기 (1)의 효과를 얻을 수 있음과 동시에 상기 혼재형 반도체집적회로장치의 제조공정수를 저감할 수가 있다.
(3) 상기 혼재형 반도체집적회로장치에 있어서 전기적 신뢰성을 향상할 수가 있다.
(4) 상기 혼재형 반도체집적회로장치에 있어서 동작속도의 고속화를 도모할 수가 있다.
(5) 상기 혼재형 반도체집적회로장치에 있어서 집적도를 향상할 수가 있다.
(6) 상기 혼재형 반도체집적회로장치에 있어서 바이폴라 트랜지스터의 고내압화를 도모할 수가 있다.
(7) 상기 혼재형 반도체집적회로장치에 있어서 저소비전력화를 도모할 수가 있다.
Claims (18)
- 주면을 갖는 반도체기판, 상기 반도체기판의 주면에 형성된 메모리셀로써, 제1의 MISFET와 상기 제1의 MISFET에 연결된 용량소자를 포함하는 메모리셀, 상기 반도체기판의 주면에 형성된 주변회로로써, 제2의 MISFET를 포함하는 주변회로 및 상기 제1의 MISFET 및 제2의 MISFET를 덮도록 형성된 제1의 절연막을 갖는 반도체 집적회로장치에 있어서, 상기 제1의 MISFET는 제1의 게이트전극과 상기 제1의 게이트전극의 양끝부의 상기 반도체기판의 주면에 형성된 소오스영역 및 드레인영역을 갖고, 상기 제1의 MISFET의 소오스영역 및 드레인영역은 상기 제1의 게이트전극에 대해서 자기정합적으로 형성된 제1의 반도체영역과 상기 제1의 반도체영역에 접속된 제2의 반도체영역을 갖고, 상기 제1의 절연막은 상기 제1의 반도체영역의 일부를 노출하는 제1의 접속구멍을 갖고, 상기 용량소자는 상기 소오스영역 및 드레인영역의 다른쪽에 연결되고, 상기 제2의 MISFET는 제2의 게이트전극과 상기 제2의 게이트전극의 양끝부의 상기 반도체기판의 주면에 형성된 소오스영역 및 드레인영역을 갖고, 상기 제2의 반도체영역은 상기 제1의 접속구멍에 대해서 자기정합적으로 형성되고, 상기 반도체기판의 두께방향에 있어서의 상기 제2의 반도체영역의 깊이는 상기 반도체기판의 두께방향에 있어서의 상기 제2의 MISFET의 소오스영역 및 드레인영역보다 깊은 반도체 집적회로장치.
- 제1항에 있어서, 상기 제2의 MISFET의 소오스영역 및 드레인영역은 적어도 상기 제2의 게이트전극에 대해서 자기정합적으로 형성된 1쌍의 제3의 반도체영역을 포함하는 반도체 집적회로장치.
- 제2항에 있어서, 상기 제2의 게이트전극의 측부에 형성된 사이드월스페이서를 갖고, 상기 제2의 MISFET의 소오스영역 및 드레인영역은 상기 사이드월스페이서에 대해서 자기정합적으로 형성된 1쌍의 제4의 반도체영역을 포함하는 반도체 집적회로장치.
- 제3항에 있어서, 상기 1쌍의 제4의 반도체영역은 상기 1쌍의 제3의 반도체영역보다 고불순물 농도인 반도체 집적회로장치.
- 상기 제1의 절연막상 및 상기 제1의 접속구멍내에 형성된 제1의 배선층으로써, 상기 제2의 반도체영역에 전기적으로 접속된 제1의 배선층을 갖는 반도체 집적회로장치.
- 제1항에 있어서, 상기 용량소자는 상기 소오스영역 및 드레인영역의 다른쪽 위에 형성된 제1의 전극, 상기 제1의 전극상에 형성된 제2의 전극 및 상기 제1의 전극과 상기 제2의 전극 사이에 형성된 유전체막을 갖고, 상기 제1의 전극은 상기 소오스영역 및 드레인영역의 다른쪽에 전기적으로 접속되어 있는 반도체 집적회로장치.
- 제6항에 있어서, 상기 용량소자의 제1 및 제2의 전극의 각각은 불순물이 도입된 다결정 실리콘막으로 형성되고, 상기 제1의 MISFET의 소오스영역 및 드레인영역은 상기 다결정실리콘막내의 불순물을 상기 반도체기판의 주면으로 확산하는 것에 의해서 형성된 제5의 반도체영역을 포함하는 반도체 집적회로장치.
- 제3항에 있어서, 상기 제1 및 제2의 MISFET의 각각은 상기 반도체기판의 주면상에 선택적으로 형성된 필드절연막으로 둘러싸인 영역에 형성되고, 상기 제4의 반도체영역은 상기 사이드월스페이서와 상기 필드저연막에 대해서 자기정합적으로 형성되어 있는 반도체 집적회로장치.
- 제1항에 있어서, 상기 제2의 반도체영역은 상기 제1의 반도체영역보다 고불순물 농도인 반도체 집적회로장치.
- 제1항에 있어서, 상기 제1 및 제2의 MISFET의 소오스영역 및 드레인영역은 n형이고, 상기 제1 및 제2의 MISFET는 상기 반도체기판의 주면에 형성된 p형 반도체영역의 주면에 형성되어 있는 반도체 집적회로장치.
- 주면을 갖는 반도체기판, 상기 반도체기판의 주면에 형성된 메모리셀로써, 제1의 MISFET와 상기 제1의 MISFET에 연결된 용량소자를 포함하는 메모리셀, 상기 반도체기판의 주면에 형성된 주변회로로써, 제2의 MISFET를 포함하는 주변회로를 갖는 반도체 집적회로장치의 제조방법에 있어서, 상기 반도체기판의 주면상에 상기 제1의 MISFET와 제1의 게이트전극과 상기 제2의 MISFET의 제2의 게이트전극을 형성하는 공정, 상기 제1의 MISFET의 소오스영역 및 드레인영역의 일부로써 사용되는 1쌍의 제1의 반도체영역 및 상기 제2의 MISFET의 소오스영역 및 드레인영역의 일부로써 사용되는 1쌍의 제2의 반도체영역을 형성하기 위해 상기 제1의 게이트전극의 양끝부 및 상기 제2의 게이트전극의 양끝부의 상기 반도체기판의 주면에 상기 제1 및 제2의 게이트전극에 대해서 자기정합적으로 제1의 도전형의 제1의 불순물을 도입하는 공정, 상기 제1의 게이트전극의 측부 및 상기 제2의 게이트전극의 측부의 각각에 사이드월스페이서를 형성하는 공정, 상기 제2의 MISFET의 소오스영역 및 드레인영역의 일부로써 사용되는 1쌍의 제3의 반도체영역을 형성하기 위해 상기 제2의 게이트전극의 양끝부의 상기 반도체기판의 주면에 상기 제2의 게이트전극의 측부에 형성된 사이드월스페이서에 대해서 자기정합적으로 제1의 도전형의 제2의 불순물을 도입하는 공정, 상기 제1의 MISFET 및 상기 제2의 MISFET를 덮는 제1의 절연막을 형성하는 공정, 상기 제1의 절연막내에 상기 1쌍의 제1의 반도체영역의 한쪽의 일부를 노출하는 제1의 접속구멍을 형성하는 공정 및 상기 제1의 MISFET의 소오스영역 및 드레인영역의 일부로써 사용되는 제4의 반도체영역을 형성하기 위해 상기 제1의 접속구멍에 의해서 노출된 상기 반도체기판의 주면에 상기 제1의 접속구멍에 대해서 자기정합적으로 제1의 도전형의 제3의 불순물을 도입하는 공정을 포함하고, 상기 반도체기판의 두께방향에 있어서의 상기 제4의 반도체영역의 깊이는 상기 반도체기판의 두께방향에 있어서의 상기 제2의 MISFET의 소오스영역 및 드레인영역보다 깊게 형성되고, 상기 제3의 불순물은 상기 제1의 접속구멍에 의해서 노출된 상기 반도체기판의 주면에만 선택적으로 도입되는 반도체 집적회로장치의 제조방법.
- 제11항에 있어서 상기 제1의 절연막상 및 상기 제1의 접속구멍내에 제1의 배선층을 형성하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
- 제12항에 있어서, 상기 제1의 절연막내에 상기 1쌍의 제3의 반도체영역의 각각의 일부를 노출하는 제2의 접속구멍 및 제3의 접속구멍을 형성하는 공정을 포함하고, 상기 제2 및 제3의 접속구멍은 상기 제1의 접속구멍과 동일공정으로 형성되는 반도체 집적회로장치의 제조방법.
- 제13항에 있어서, 상기 제1의 절연막상 및 상기 제2와 제3의 접속구멍내에 제2와 제3의 배선층을 각각 형성하는 공정을 포함하고, 상기 제2와 제3의 배선층은 상기 제1의 배선층과 동일공정으로 형성되는 반도체 집적회로장치의 제조방법.
- 주면을 갖는 반도체기판, 상기 반도체기판의 주면에 형성된 여러개의 메모리셀로써, 각각의 메모리셀이 제1의 MISFET와 용량소자를 포함하는 여러개의 메모리셀, 상기 반도체기판의 주면에 형성된 주변회로로써, 제2의 MISFET를 포함하는 주변회로를 갖는 반도체 집적회로장치의 제조방법에 있어서, 상기 반도체기판의 주면상에 상기 제1의 MISFET의 제1의 게이트전극과 상기 제2의 MISFET의 제2의 게이트전극을 형성하는 공정, 상기 제1의 MISFET의 소오스 및 드레인영역의 일부로써 사용되는 제1의 도전형의 1쌍의 제1의 반도체영역과 상기 제2의 MISFET의 소오스 및 드레인영역의 일부로써 사용되는 제1의 도전형의 1쌍의 제2의 반도체영역을 형성하기 위해서, 상기 제1의 게이트전극의 양끝부 및 상기 제2의 게이트전극의 양끝부의 상기 반도체기판의 주면에 제1의 불순물을 도입하는 공정, 상기 제1의 게이트전극의 측부 및 상기 제2의 게이트전극의 측부의 각각에 스페이서를 형성하는 공정, 상기 스페이서를 형성하는 공정후에 상기 제2의 MISFET의 소오스 및 드레인영역의 일부로써 사용되는 제1의 도전형의 1쌍의 제3의 반도체영역을 형성하기 위해서, 상기 제2의 게이트전극의 양끝부의 상기 반도체기판의 주면에 제2의 불순물을 도입하는 공정, 상기 제1의 MISFET 및 상기 제2의 MISFET를 덮도록 상기 반도체기판의 주면상에 제1의 절연막을 형성하는 공정, 상기 제1의 절연막내에 상기 1쌍의 제1의 반도체영역의 한쪽의 일부를 노출시키는 제1의 접속구멍과 상기 1쌍의 제3의 반도체영역의 일부를 노출시키는 제2의 접속구멍을 형성하는 공정, 상기 제1의 절연막상에 상기 제2의 접속구멍을 덮고 또한 상기 제1의 접속구멍을 노출시키는 불순물 도입용 마스크를 형성하는 공정, 상기 불순물 도입용 마스크를 형성하는 공정후에 상기 제1의 MISFET의 소오스 및 드레인영역의 일부로써 사용되는 제1의 도전형의 제4의 반도체영역을 형성하기 위해서, 상기 제1의 접속구멍에 의해서 노출된 상기 반도체기판의 주면에 제3의 불순물을 도입하는 공정 및 상기 불순물 도입용 마스크를 제거한 후 상기 제1의 접속구멍을 통해서 상기 제4의 반도체영역에 접속하는 배선층을 형성하는 공정을 갖는 반도체 집적회로장치의 제조방법.
- 제15항에 있어서, 상기 반도체기판의 두께방향에 있어서의 상기 제4의 반도체영역의 깊이는 상기 반도체기판의 두께방향에 있어서의 상기 제2의 MISFET의 소오스 및 드레인영역보다 깊게 형성되는 반도체 집적회로장치의 제조방법.
- 제16항에 있어서, 상기 제1 내지 제3의 불순물의 각각은 이온주입법에 의해 상기 반도체기판의 주면이 도입되고, 상기 제3의 불순물의 이온주입은 상기 제1 및 제2의 불순물의 이온주입보다 고에너지인 반도체 집적회로장치의 제조방법.
- 제15항에 있어서, 상기 불순물 도입용 마스크는 포토레지스트로 형성되는 반도체 집적회로장치의 제조방법.
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| KR100948569B1 (ko) * | 1999-05-12 | 2010-03-19 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 |
| KR101522455B1 (ko) * | 2012-12-04 | 2015-05-21 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Ｅｓｄ 보호를 위한 장치 |
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1995
- 1995-02-25 KR KR1019950003749A patent/KR0182779B1/ko not_active IP Right Cessation
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| KR100948569B1 (ko) * | 1999-05-12 | 2010-03-19 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 |
| KR101522455B1 (ko) * | 2012-12-04 | 2015-05-21 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Ｅｓｄ 보호를 위한 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20061211 Year of fee payment: 9 |
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| LAPS | Lapse due to unpaid annual fee |