JP2813570B2 - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JP2813570B2 JP8063981A JP6398196A JP2813570B2 JP 2813570 B2 JP2813570 B2 JP 2813570B2 JP 8063981 A JP8063981 A JP 8063981A JP 6398196 A JP6398196 A JP 6398196A JP 2813570 B2 JP2813570 B2 JP 2813570B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、混在型半導体集積
回路装置に関し、特に、バイポーラトランジスタ及び相
補型ＭＩＳＦＥＴ(ＣＭＯＳ)を同一半導体基板上に集積
化した混在型半導体集積回路装置に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタ及び相補型ＭＩ
ＳＦＥＴを同一半導体基板上に集積する混在型半導体集
積回路装置の開発が行われている。この種の混在型半導
体集積回路装置は外部端子（ボンディングパッド）と入
力段回路との間に静電気破壊防止回路を挿入している。
【０００３】静電気破壊防止回路は、通常、抵抗素子と
クランプ用ＭＩＳＦＥＴとで構成されている。抵抗素子
はｐ型半導体基板(実際にはウエル領域)の主面部に形成
されたｎ型半導体領域(拡散層抵抗)で構成されている。
抵抗素子は、一端側が外部端子に直接々続され、他端側
がクランプ用ＭＩＳＦＥＴのドレイン領域を介在させて
入力段回路に接続されている。抵抗素子は外部端子に入
力される静電気破壊を生じる過大電流(過渡電流)をなま
らせ或はブレークダウン(可逆性破壊)により半導体基板
側に吸収するように構成されている。後者のブレークダ
ウンは前記抵抗素子であるｎ型半導体領域とｐ型半導体
基板とのｐｎ接合部で形成されるダイオード素子で行わ
れる。クランプ用ＭＩＳＦＥＴはｎチャネルで構成さ
れ、そのドレイン領域は前記抵抗素子の他端側に一体に
構成されている。クランプ用ＭＩＳＦＥＴのソース領
域、ゲート電極の夫々は基準電位例えば０[Ｖ]に接続さ
れている。クランプ用ＭＩＳＦＥＴはサーフェイスブレ
ークダウン或はツェナブレークダウンによって前記抵抗
素子を通過した過大電流を半導体基板側に吸収するよう
に構成されている。クランプ用ＭＩＳＦＥＴの前述の夫
々のブレークダウン電圧（接合耐圧）は入力段回路の相
補型ＭＩＳＦＥＴのゲート絶縁膜の絶縁耐圧に比べて低
く構成されている。
【０００４】このように構成される静電気破壊防止回路
は、外部端子に入力される過大電流を前記抵抗素子でな
まらせかつクランプ用ＭＩＳＦＥＴでクランプし、入力
段回路のゲート絶縁膜の破壊（静電気破壊）を防止でき
るように構成されている。また、前記静電気破壊防止回
路は、抵抗素子、クランプ用ＭＩＳＦＥＴの夫々を内部
回路等のＭＩＳＦＥＴと同一製造工程で形成することが
できるので、混在型半導体集積回路装置の製造工程数を
低減することができる特徴がある。
【０００５】公知技術ではないが、本発明者が開発中の
混在型半導体集積回路装置は、比例縮小則に従い高集積
化がなされ、０.８[μｍ]製造プロセスを採用してい
る。０.８[μｍ]製造プロセスは、最小加工寸法例えば
ＭＩＳＦＥＴのゲート電極のゲート長寸法や配線の幅寸
法が０.８[μｍ]で形成できる製造プロセスである。こ
のような製造プロセスを採用すると、内部回路や入力段
回路のＭＩＳＦＥＴのゲート絶縁膜は前述の比例縮小則
に従い約２０[ｎｍ]程度の薄膜で形成される。この薄膜
化されたゲート絶縁膜の絶縁耐圧は約１９[Ｖ]程度であ
る。一方、静電気破壊防止回路の抵抗素子やクランプ用
ＭＩＳＦＥＴのドレイン領域等を形成するｎ型半導体領
域やｐ型半導体基板の不純物濃度は、寄生容量の増加を
低減したり、製造工程数を増加する等のために、比例縮
小則に反して高くしていない。これは、抵抗素子やクラ
ンプ用ＭＩＳＦＥＴのドレイン領域(高不純物濃度)と半
導体基板(低不純物濃度)とのｐｎ接合耐圧（ブレークダ
ウン電圧）が高集積化に従って実質的に変化していない
ことを意味する。このｐｎ接合耐圧は約２０[Ｖ]程度で
ある。つまり、入力段回路の相補型ＭＩＳＦＥＴのゲー
ト絶縁膜の絶縁耐圧が静電気破壊防止回路の抵抗素子や
クランプ用ＭＩＳＦＥＴの接合耐圧に比べて小さくな
る。このため、外部端子に過大電流が入力した場合、静
電気破壊防止回路で過大電流を吸収する前に入力段回路
が静電気破壊を生じるという事実が多発した。
【０００６】そこで、本発明者は、先に出願した特願昭
６３−１３６１００号に記載される技術を採用し、混在
型半導体集積回路装置の静電気破壊耐圧を向上してい
る。この技術は、静電気破壊防止回路の抵抗素子、クラ
ンプ用ＭＩＳＦＥＴのドレイン領域の夫々を高不純物濃
度のｎ型半導体領域で構成し、このｎ型半導体領域の底
面を高不純物濃度の埋込型のｐ型半導体領域に接触させ
る技術である。前記高不純物濃度のｎ型半導体領域は、
縦型構造のｎｐｎ型バイポーラトランジスタの埋込型コ
レクタ領域から半導体基板の表面にコレクタ電位を引き
上げるコレクタ電位引上用半導体領域と同一製造工程で
形成されている。また、前記高不純物濃度の埋込型のｐ
型半導体領域は、前記バイポーラトランジスタの周囲を
規定する素子分離領域の埋込型のｐ型半導体領域と同一
製造工程で形成されている。つまり、この静電気破壊防
止回路は、前記高不純物濃度のｎ型半導体領域及び高不
純物濃度のｐ型半導体領域でダイオード素子を構成し、
ｐｎ接合耐圧(ブレークダウン電圧)を低くしている。こ
のｐｎ接合耐圧は約１０〜１６[Ｖ]程度である。したが
って、本発明者が開発中の混在型半導体集積回路装置に
搭載された静電気破壊防止回路は、入力段回路の静電気
破壊が生じる前に、過大電流を半導体基板側に吸収する
ことができるので、静電気破壊耐圧を向上することがで
きる。
【０００７】
【発明が解決しようとする課題】本発明者は、前述の開
発中の混在型半導体集積回路装置の静電気破壊試験の結
果、次の新たなる問題点が生じることを見出した。
【０００８】前記静電気破壊防止回路は、静電気破壊を
生じる過大電流を前記ダイオード素子で吸収することが
でき、入力段回路の静電気破壊を防止することができ
た。ところが、前記過大電流が前記ダイオード素子に集
中するので、このダイオード素子つまりｐｎ接合部が熱
破壊(永久破壊)を生じる。このため、静電気破壊防止回
路の静電気破壊耐圧で混在型半導体集積回路装置の静電
気破壊耐圧が律則され、この静電気破壊耐圧が低下する
という問題点があった。
【０００９】本発明の目的は、下記のとおりである。
【００１０】（１）静電気破壊防止回路を有する混在型
半導体集積回路装置の静電気破壊耐圧を向上することが
可能な技術を提供することにある。
【００１１】（２）前記（１）の目的を達成すると共
に、前記混在型半導体集積回路装置の製造工程数を低減
することが可能な技術を提供することにある。
【００１２】（３）前記混在型半導体集積回路装置の電
気的信頼性を向上することが可能な技術を提供すること
にある。
【００１３】（４）前記混在型半導体集積回路装置の動
作速度の高速化を図ることが可能な技術を提供すること
にある。
【００１４】（５）前記混在型半導体集積回路装置の集
積度を向上することが可能な技術を提供することにあ
る。
【００１５】（６）前記混在型半導体集積回路装置のバ
イポーラトランジスタの高耐圧化を図ることが可能な技
術を提供することにある。
【００１６】（７）前記混在型半導体集積回路装置の低
消費電力化を図ることが可能な技術を提供することにあ
る。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１９】（１）ウエル領域の下部にそれと同一導電
型でかつそれに比べて不純物濃度の高い埋込型半導体領
域を設け、前記ウエル領域の主面部に形成されたＭＩＳ
ＦＥＴのソース領域及びドレイン領域である第１半導体
領域に層間絶縁膜に形成された接続孔を通して配線が接
続された半導体集積回路装置において、前記ウエル領域
の第１領域の主面部に形成された第１ＭＩＳＦＥＴの第
１半導体領域に配線を接続すると共に、前記ウエル領域
の前記第１領域と異なる第２領域の主面部に形成された
第２ＭＩＳＦＥＴの第１半導体領域に、前記接続孔で規
定された領域内に前記第１半導体領域と同一導電型の不
純物を導入して形成された、前記第１半導体領域に比べ
て深い接合深さを有する第２半導体領域を介在させて配
線を接続する。
【００２０】（２）メモリセル選択用ＭＩＳＦＥＴと情
報蓄積用容量素子との直列回路でメモリセルを構成する
ＤＲＡＭ、バイポーラトランジスタの夫々を同一半導体
基板に構成する半導体集積回路装置において、前記ＤＲ
ＡＭのメモリセルの情報蓄積用容量素子を、前記半導体
基板の主面からその深さ方向に向って形成された細溝内
に構成し、前記バイポーラトランジスタの周囲を規定す
る分離領域を、前記ＤＲＡＭのメモリセルの情報蓄積用
容量素子を形成する細溝と同一工程で形成された細溝で
構成する。前記ＤＲＡＭのメモリセルの情報蓄積用容量
素子は、前記細溝内に下層電極層、誘電体膜、上層電極
層の夫々を順次積層したスタックド構造で構成される。
【００２１】（３）メモリセル選択用ＭＩＳＦＥＴと情
報蓄積用容量素子との直列回路で構成されたメモリセル
をウエル領域の主面に配列するＤＲＡＭを備えた半導体
集積回路装置において、前記ＤＲＡＭのメモリセルが配
列されたウエル領域の下部にそれと同一導電型でかつそ
れに比べて不純物濃度が高い埋込型半導体領域を設け、
この埋込型半導体領域を介在させて前記ウエル領域にウ
エル電位を供給する。
【００２２】（作用）上述した手段（１）によれば、前
記第１ＭＩＳＦＥＴの第１半導体領域と前記ウエル領域
の下部の埋込型半導体領域とを離隔し、この第１ＭＩＳ
ＦＥＴの第１半導体領域に付加される寄生容量を低減す
ることができるので、半導体集積回路装置の動作速度の
高速化を図ることができると共に、前記第１半導体領域
と配線との製造工程におけるマスク合せずれが生じて
も、前記第２半導体領域を介在させて前記第２ＭＩＳＦ
ＥＴの第１半導体領域と配線とを確実に接続することが
できるので、配線とウエル領域との短絡を防止し、半導
体集積回路装置の電気的信頼性を向上することができ
る。
【００２３】上述した手段（１２）によれば、前記ＤＲ
ＡＭのメモリセルの情報蓄積用容量素子の細溝で基板の
深さ方向に電荷蓄積量を増加することができるので、メ
モリセル面積を縮小し、半導体集積回路装置の集積度を
向上することができ、前記バイポーラトランジスタの分
離領域の細溝で基板の深さ方向に離隔寸法を確保するこ
とができるので、分離面積を縮小し、半導体集積回路装
置の集積度を向上することができ、しかも、前記ＤＲＡ
Ｍのメモリセルの情報蓄積用容量素子の細溝と前記バイ
ポーラトランジスタの分離領域の細溝とを同一製造工程
で形成することができるので、半導体集積回路装置の製
造工程数を低減することができる。
【００２４】上述した手段（１３）によれば、前記ウエ
ル領域に発生するノイズをウエル領域に比べて抵抗値が
低い埋込型半導体領域を介在させて吸収することができ
るので、ＤＲＡＭの情報書込み動作、情報読出し動作の
夫々の誤動作を防止することができ、又前記ウエル領域
のメモリセルアレイ内でのウエル電位の分布を均一化す
ることができるので、メモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴのしきい値電圧の変動を低減することがで
き、半導体集積回路装置の電気的信頼性を向上すること
ができる。
【００２５】以下、本発明の構成について、４[Ｍbit]
の大容量を有するＤＲＡＭを搭載する混在型半導体集積
回路装置に本発明を適用した実施例とともに説明する。
【００２６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２７】
【発明の実施の形態】
（実施の形態１)本発明の実施の形態１である混在型半
導体集積回路装置(Ｂｉ−ＣＭＯＳ)１を封止する樹脂封
止型半導体装置を図２(部分断面平面図)で示す。
【００２８】図２に示すように、混在型半導体集積回路
装置(半導体ペレット)１はＳＯＪ(Ｓmall Ｏut-line Ｊ
-bend)型の樹脂封止型半導体装置２で封止されている。
混在型半導体集積回路装置１は樹脂封止型半導体装置２
のタブ３Ａの表面上に接着剤を介在させて塔載されてい
る。
【００２９】前記混在型半導体集積回路装置１は、例え
ば１５.２２[ｍｍ]×５.９１[ｍｍ]の平面長方形状で構
成されている。この混在型半導体集積回路装置１は３５
０[mil]の樹脂封止型半導体装置２に封止されている。
混在型半導体集積回路装置１に搭載されるＤＲＡＭの主
面には１[bit]の情報を記憶するメモリセル(記憶素子)
を行列状に複数配置したメモリセルアレイが配置されて
いる。このＤＲＡＭは４[Ｍbit]の大容量で構成されて
いる。前記メモリセルアレイ以外において、前記ＤＲＡ
Ｍの主面には直接周辺回路及び関接周辺回路が配置され
ている。直接周辺回路は、メモリセルの情報書込み動作
や情報読出し動作を直接制御する回路であり、ロウアド
レスデコーダ回路、カラムアドレスデコーダ回路、セン
スアンプ回路等が含まれる。関接周辺回路は、前記直接
周辺回路の動作を関接的に制御する回路であり、クロッ
ク信号発生回路、バッファ回路等が含まれる。
【００３０】前記混在型半導体集積回路装置１の最っと
も周辺部において、平面長方形状の短辺側、長辺側の中
央部分の夫々には外部端子（ボンディングパッド）ＢＰ
が配列されている。この外部端子ＢＰはボンディングワ
イヤ４を介在させてインナーリード３Ｂに接続されてい
る。ボンディングワイヤ４はアルミニウム(Ａｌ)ワイヤ
を使用する。また、ボンディングワイヤ４としては、金
(Ａｕ)ワイヤ、銅(Ｃｕ)ワイヤ、金属ワイヤの表面に絶
縁性樹脂を被覆した被覆ワイヤ等を使用してもよい。ボ
ンディングワイヤ４は、この方法に限定されないが、熱
圧着に超音波振動を併用したボンディング法によりボン
ディングされている。
【００３１】前記インナーリード３Ｂはアウターリード
３Ｃに一体に構成されている。このインナーリード３
Ｂ、アウターリード３Ｃ、前記タブ３Ａの夫々はリード
フレームから切断されかつ成型されて構成されている。
リードフレームは例えばＣｕ、Ｆｅ−Ｎｉ(例えばＮｉ
含有率４２又は５０[％])合金等で形成されている。前
記タブ３Ａの互いに対向する短辺の夫々にはタブ吊りリ
ード３Ｄが連結されている。
【００３２】前記アウターリード３Ｃは、標準規格に基
づき、各端子に番号が付され、夫々に印加される信号を
規定されている。同図２中、左上端は１番端子、左下端
は１５番端子、右下端は１６番端子、右上端は３０番端
子である。つまり、本実施の形態１の樹脂封止型半導体
装置２は、１番端子から３０番端子まで順次配列され
た、合計３０端子(３０ピン)で構成されている。
【００３３】前記１番端子にはアドレス信号Ａ13、２番
端子にはアドレス信号Ａ12、３番端子にはアドレス信号
Ａ11、４番端子にはアドレス信号Ａ10、５番端子にはア
ドレス信号Ａ9の夫々が印加される。６番端子にはＡ3、
７番端子にはアドレス信号Ａ2、８番端子にはアドレス
信号Ａ20、９番端子にはアドレス信号Ａ1、１０番端子
にはアドレス信号Ａ0の夫々が印加される。１１番端子
にはロウアドレスストローブ信号ＲＦ、１２番端子には
カラムアドレスストローブ信号ＣＥ、１３番端子にはア
ウトプットイネーブル信号ＯＥ、１４番端子にはライト
イネーブル信号ＷＥの夫々が印加される。１５番端子に
は基準電圧Ｖss例えば回路の接地電位０[Ｖ]が印加され
る。
【００３４】１６番端子にはデータ出力信号Ｄout、１
７番端子にはデータ入力信号Ｄinの夫々が印加される。
１８番端子にはアドレス信号Ａ19、１９番端子にはアド
レス信号Ａ18、２０番端子にはアドレス信号Ａ17の夫々
が印加される。２１番端子にはアドレス信号Ａ4、２２
番端子にはアドレス信号Ａ5、２３番端子にはアドレス
信号Ａ21、２４番端子にはアドレス信号Ａ6、２５番端
子にはアドレス信号Ａ7の夫々が印加されている。２６
番端子にはアドレス信号Ａ8、２７番端子にはアドレス
信号Ａ16、２８番端子にはアドレス信号Ａ15、２９番端
子にはアドレス信号Ａ14の夫々が印加されている。３０
番端子には電源電圧Ｖcc例えば回路の動作電圧５[Ｖ]が
印加されている。
【００３５】前記混在型半導体集積回路装置１、タブ３
Ａ、ボンディングワイヤ４、インナーリード３Ｂ及びタ
ブ吊りリード３Ｄは樹脂封止部５で封止される。樹脂封
止部５は、例えば、低応力化を図るために、フェノール
系硬化剤、シリコーンゴム及びフィラーが添加されたエ
ポキシ系樹脂を使用する。シリコーンゴムはエポキシ系
樹脂の熱膨張率を低下させる作用がある。フィラーは、
球形の酸化珪素粒で形成され、同様に熱膨張率を低下さ
せる作用がある。
【００３６】前記混在型半導体集積回路装置１は、同図
２に示すように、右下部分にペレットネーム部１Ａが設
けられている。ペレットネーム部１Ａは例えば製品名、
機種、製造番号等を記載している。このペレットネーム
１Ａは後述する導電膜或は絶縁膜で形成されている。
【００３７】次に、前記樹脂封止型半導体装置２に封止
された混在型半導体集積回路装置１の概略構成を図３
(チップレイアウト図)で示す。
【００３８】図３に示すように、混在型半導体集積回路
装置１の中央部の表面上にはＤＲＡＭのメモリセルアレ
イ(ＭＡ)１１が配置されている。このメモリセルアレイ
１１は、混在型半導体集積回路装置１の上部に４分割さ
れたメモリセルアレイ１１Ａ〜１１Ｄ、下部に４分割さ
れたメモリセルアレイ１１Ｅ〜１１Ｈ、合計８分割され
ている。つまり、ＤＲＡＭは８マット構成を採用してい
る。前記８分割されたメモリセルアレイ１１Ａ〜１１Ｈ
の夫々はさらに２分割され、メモリセルアレイ１１は合
計１６個のメモリセルアレイＭＡに細分化されている。
この１６個に細分化されたうちの１つのメモリセルアレ
イＭＡは２５６[Ｋbit]の容量で構成されている。
【００３９】前記１６個に細分化されたうちの２個のメ
モリセルアレイＭＡの間には夫々カラムアドレスデコー
ダ回路(ＹＤＥＣ)１２及びセンスアンプ回路（ＳＡ）１
３の一部が配置されている。センスアンプ回路１３は相
補型ＭＩＳＦＥＴ(ＣＭＯＳ)で構成され、センスアンプ
回路１３の一部はｎチャネルＭＩＳＦＥＴで構成されて
いる。センスアンプ回路１３の他部であるｐチャネルＭ
ＩＳＦＥＴは前記一部と対向した位置においてメモリセ
ルアレイＭＡの端部に配置されている。センスアンプ回
路１３の一端側からは相補性データ線(２本のデータ線)
がメモリセルアレイＭＡ上に延在しており、本実施の形
態のＤＲＡＭはフォールデッドビットライン方式（２交
点方式）で構成されている。
【００４０】前記１６個に細分化されたメモリセルアレ
イＭＡの夫々の中央側の一端にはロウアドレスデコーダ
回路(ＸＤＥＣ)１４及びワードドライバ回路（図示しな
い）が配置されている。前記ロウアドレスデコーダ回路
１４の近傍にはデータ線プリチャージ回路１５、コモン
ソース切換スイッチ回路１６、ワード線プリチャージ回
路１７の夫々が配置されている。
【００４１】前記１６個に細分化されたメモリセルアレ
イＭＡの夫々の周辺側の他端にはコモンソース切換スイ
ッチ回路１８が配置されている。
【００４２】これら１６個に細分化されたメモリセルア
レイＭＡの周辺に配置された回路１２〜１８はＤＲＡＭ
の直接周辺回路として構成されている。
【００４３】前記ＤＲＡＭの上辺には上辺周辺回路１
９、下辺には下辺周辺回路２０が配置されている。ＤＲ
ＡＭの上側に配置された８分割されたうちの４個のメモ
リセルアレイ１１Ａ〜１１Ｄと下側に配置された４個の
メモリセルアレイ１１Ｅ〜１１Ｈとの間には中辺周辺回
路２１が配置されている。これらの周辺回路１９〜２１
はＤＲＡＭの関接周辺回路として構成されている。
【００４４】次に、前述した混在型半導体集積回路装置
１のＤＲＡＭの関接周辺回路の具体的な回路配置につい
て、図４(要部拡大レイアウト図)を用いて簡単に説明す
る。また、同図４には外部端子ＢＰに印加される信号名
を併せて示す。
【００４５】図４に示すように、前記関接周辺回路の上
辺周辺回路１９の夫々の回路は基本的には各信号が印加
される外部端子ＢＰの近傍に配置されている。１９０１
はＹ系冗長回路、１９０２はＶG 発生回路、１９０３は
センスアンプ制御回路、１９０４はＹアドレスバッファ
回路、１９０５はＹプリデコーダ回路である。１９０６
はコモンソース駆動回路、１９０７はＶBB発生回路(Ｖ
BBジェネレータ回路)である。ＶBB発生回路１９０７は
例えば−２.５〜−３.５[Ｖ]の電位を生成する回路であ
る。１９０８はカラムアドレスストローブ系クロック発
生回路、１９０９は基板電位検出回路、１９１０はＨＶ
Ｃ発生回路、１９１１はテストモード制御回路である。
【００４６】前記関接周辺回路の中辺周辺回路２０の夫
々の回路は同様に基本的には各信号が印加される外部端
子ＢＰの近傍に配置されている。２００１はコモンソー
スショート回路、２００２はＸアドレスバッファ回路、
２００３はＷＥバッファ回路、２００４は出力制御回
路、２００５は４ビットテスト回路である。２００６は
センスアンプ制御回路、２００７はＸ系冗長回路、２０
０８はＸ系プリデコーダ回路、２００９はＹ系制御信号
発生回路、２０１０はカラムアドレスストローブ系クロ
ック発生回路である。２０１１はリフレッシュ信号バッ
ファ回路、２０１２は冗長プリチャージ回路、２０１３
はＶCH発生回路、２０１４はメモリセルアレイ選択信号
発生回路である。
【００４７】前記関接周辺回路の下辺周辺回路２１の夫
々の回路は同様に基本的には各信号が印加される外部端
子ＢＰの近傍に配置されている。２１０１は書込み用メ
インアンプ回路、２１０２は読出し用メインアンプ回
路、２１０３はコモンソース駆動回路、２１０４はＺ系
アドレスバッファ回路、２１０５は基板電位検出回路で
ある。２１０６はカラムアドレスストローブ系バッファ
回路、２１０７はカラムアドレスストローブ系クロック
発生回路、２１０８はテストモード制御回路、２１０９
はアウトプットイネーブル系回路、２１１０はマルチビ
ットテスト回路である。２１１１はＺ系プリデコーダ回
路、２１１２，２１１５の夫々はメインアンプ制御回
路、２１１３は出力選択回路、２１１４は出力制御回路
である。２１１６はセンスアンプ制御回路、２１１７は
ＡＬマスタ制御回路、２１１８はデータ入力バッファ・
データ出力バッファ回路、２１１９はＶREF発生回路で
ある。
【００４８】次に、前記ＤＲＡＭの細分化されたメモリ
セルアレイＭＡの要部及びその周辺回路の要部につい
て、図５(要部等価回路図)を用いて説明する。
【００４９】図５に示すように、フォールデッドビット
ライン方式を採用するＤＲＡＭはメモリセルアレイＭＡ
において相補性データ線ＤＬ，ＤＬを列方向に延在させ
ている。この相補性データ線ＤＬは行方向に複数組配置
されている。相補性データ線ＤＬはセンスアンプ回路
(ＳＡ)１３に接続されている。
【００５０】前記メモリセルアレイＭＡにおいて、ワー
ド線ＷＬは相補性データ線ＤＬと交差する行方向に延在
させている。ワード線ＷＬは列方向に複数本配置されて
いる。図示していないが、夫々のワード線ＷＬはロウア
ドレスバッファ回路(ＸＤＥＣ)１４に接続され選択され
るように構成されている。
【００５１】相補性データ線ＤＬの夫々とワード線ＷＬ
との交差部には１[bit]の情報を記憶するメモリセル(記
憶素子)Ｍが配置されている。メモリセルＭはメモリセ
ル選択用ｎチャネルＭＩＳＦＥＴＱｓと情報蓄積用容量
素子Ｃとの直列回路で構成されている。
【００５２】メモリセルＭのメモリセル選択用ＭＩＳＦ
ＥＴＱｓは一方の半導体領域を相補性データ線ＤＬに接
続している。他方の半導体領域は情報蓄積用容量素子Ｃ
の一方の電極に接続されている。ゲート電極はワード線
ＷＬに接続されている。情報蓄積用容量素子Ｃの他方の
電極は電源電圧１／２Ｖccに接続されている。電源電圧
１／２Ｖccは前記基準電圧Ｖssと電源電圧Ｖccとの中間
電位約２.５[Ｖ]である。電源電圧１／２Ｖccは、情報
蓄積用容量素子Ｃの電極間に加わる電界強度を低減し、
誘電体膜の絶縁耐圧の劣化を低減することができる。
【００５３】前記センスアンプ回路１３は前記相補性デ
ータ線ＤＬで伝達されるメモリセルＭの情報を増幅する
ように構成されている。センスアンプ回路１３で増幅さ
れた情報はカラムスイッチ用ｎチャネルＭＩＳＦＥＴＱ
ｙを通してコモンデータ線Ｉ／Ｏ、Ｉ／Ｏの夫々に出力
される。カラムスイッチ用ＭＩＳＦＥＴＱｙはカラムア
ドレスデコーダ回路（ＹＤＥＣ）１２で制御される。
【００５４】前記コモンデータ線Ｉ／Ｏは書込み用メイ
ンアンプ回路２１０１、読出し用メインアンプ回路２１
０２の夫々に接続されている。このメインアンプ回路２
１０１、２１０２の夫々はスイッチ用ＭＩＳＦＥＴ（符
号は付けない）、入出力信号線ＤＯＬ、ＤＯＬ、データ
入力バッファ・データ出力バッファ回路(Ｄin,ＤoＢ)２
１１８の夫々を通して入力信号用外部端子(Ｄin)ＢＰ、
出力信号用外部端子(Ｄout)ＢＰの夫々に接続されてい
る。
【００５５】次に、前記図４に示すＤＲＡＭの関接周辺
回路のうち、下辺周辺回路２１の読出し用メインアンプ
回路２１０２の要部を図６(等価回路図)、カラムアドレ
スストローブ系バッファ回路２１０６の要部を図７(等
価回路図)の夫々で示す。
【００５６】前記混在型半導体集積回路装置１は、動作
速度の高速化及び高駆動能力化を図り、かつ高集積化及
び低消費電力化を図るために、周辺回路の一部をバイポ
ーラトランジスタ及び相補型ＭＩＳＦＥＴで構成してい
る。図６に示すように、読出し用メインアンプ回路２１
０２は、バイポーラトランジスタ及びＭＩＳＦＥＴを主
体とするＥＣＬゲート回路で構成されている。この読出
し用メインアンプ回路２１０２には抵抗素子及び容量素
子を有する。同図６中、Ｓinは入力信号、Ｓout は出力
信号、Ｓc1、Ｓc2の夫々は制御信号である。
【００５７】また、図７に示すように、カラムアドレス
ストローブ系バッファ回路２１０６は、入力側を相補型
ＭＩＳＦＥＴ、出力側をバイポーラトランジスタで構成
した、Ｂｉ−ＣＭＯＳゲート回路で構成されている。同
図７中、Ｓc3は入力クロック信号、Ｓc4は出力クロック
信号である。
【００５８】前記混在型半導体集積回路装置１の入力部
は図８(等価回路図)、出力部は図９(等価回路図)に夫々
示す。
【００５９】図８に示すように、混在型半導体集積回路
装置１の入力部例えばデータ入力バッファ・データ出力
バッファ回路２１１８は入力段回路Ｃinを入力信号用外
部端子ＢＰに接続している。入力段回路Ｃinは、図示し
ないが、例えばＣＭＯＳインバータ回路で構成されてい
る。入力信号用外部端子ＢＰと入力段回路Ｃinとの間に
は静電気破壊防止回路Ｉが設けられている。
【００６０】前記静電気破壊防止回路Ｉは主に保護抵抗
素子Ｒ、クランプ用ＭＩＳＦＥＴＱｃ及びダイオード素
子Ｄ1〜Ｄ4で構成されている。保護抵抗素子Ｒは外部端
子ＢＰと入力段回路Ｃinとの間に直列に配置されてい
る。この保護抵抗素子Ｒは静電気破壊を生じるような過
大電流をなまらせる作用がある。クランプ用ＭＩＳＦＥ
ＴＱｃはｎチャネルで構成されている。このクランプ用
ＭＩＳＦＥＴＱｃはドレイン領域を入力段回路Ｃin、保
護抵抗素子Ｒを介在させて外部端号ＢＰの夫々に接続し
ている。また、クランプ用ＭＩＳＦＥＴＱｃはソース領
域、ゲート電極の夫々を基準電位Ｖssに接続している。
このクランプ用ＭＩＳＦＥＴＱｃは前記過大電流を半導
体基板側に吸収するように構成されている。ダイオード
素子Ｄ1〜Ｄ3の夫々は、外部端子ＢＰと入力段回路Ｃin
との間にカソード領域が接続され、並列に配置されてい
る。ダイオード素子Ｄ1〜Ｄ3の夫々のアノード領域は、
半導体基板に接続され、基板電位ＶBBに接続されてい
る。ダイオード素子Ｄ1〜Ｄ3の夫々は、前記過大電流を
半導体基板側に吸収するように構成されている。一方、
ダイオード素子Ｄ4は、カソード領域を電源電圧Ｖccに
接続し、アノード領域をダイオード素子Ｄ1〜Ｄ3の夫々
と並列に接続している。このダイオード素子Ｄ4は前記
過大電流を電源電圧Ｖccに吸収できるように構成されて
いる。
【００６１】この静電気破壊防止回路Ｉは、入力信号用
外部端子ＢＰに入力された過大電流をなまらせかつ吸収
し、入力段回路Ｃinのゲート絶縁膜の破壊つまり静電気
破壊を防止するように構成されている。
【００６２】図９に示すように、混在型半導体集積回路
装置１の出力部例えばデータ入力バッファ・データ出力
バッファ回路２１１８は出力段回路Ｃoutを出力信号用
外部端子ＢＰに接続している。出力段回路Ｃoutはその
出力段がｎチャネルＭＩＳＦＥＴを直列に接続したプッ
シュブル回路(ドライバ回路)で構成されている。このプ
ッシュブル回路の一方のｎチャネルＭＩＳＦＥＴのソー
ス領域、他方のｎチャネルＭＩＳＦＥＴのドレイン領域
の夫々が前記外部端子ＢＰに接続されている。出力段回
路Ｃoutには出力信号Ｓoutが入力される。この出力信号
ＳoutはＣＭＯＳインバータ回路（図中、ｐチャネルＭ
ＩＳＦＥＴは矢印を付けてある。以後の回路図において
同じ）を介在させてプッシュブル回路の一方のｎチャネ
ルＭＩＳＦＥＴのゲート電極に反転出力信号として入力
される。また、出力信号Ｓoutはプッシュブル回路の他
方のｎチャネルＭＩＳＦＥＴのゲート電極に直接入力さ
れる。
【００６３】出力信号用外部端子ＢＰと出力段回路Ｃou
tとの間には静電気破壊防止回路IIが配置されている。
この静電気破壊防止回路IIのダイオード素子Ｄ5で構成
されている。このダイオード素子Ｄ5は、カソード領域
を外部端子ＢＰ、出力段回路Ｃoutの夫々に並列に接続
し、アノード領域を基板電位ＶBBに接続している。ダイ
オード素子Ｄ5は、前記入力部の静電気破壊防止回路Ｉ
のダイオード素子Ｄ2と同様の構造で構成される。この
静電気破壊防止回路IIの出力信号用外部端子ＢＰに入力
される過大電流を半導体基板側に吸収するように構成さ
れている。
【００６４】次に、前述の混在型半導体集積回路装置１
の具体的な構造について、図１(要部断面図)を用いて簡
単に説明する。同図１中には、左側から右側に向って、
混在型半導体集積回路装置１の入力部ＩＮ、ＣＭＯＳ領
域ＣＭＯＳ、バイポーラトランジスタ領域Ｂｉ、ＤＲＡ
Ｍのメモリセルアレイ領域ＭＡの夫々を示している。
【００６５】図１に示すように、混在型半導体集積回路
装置１は単結晶珪素からなるｐ−型半導体基板３０及び
その主面上に成長させたｎ−型エピタキシャル層３３で
形成された基体で構成されている。
【００６６】混在型半導体集積回路装置１のバイポーラ
トランジスタ形成領域Ｂｉにはバイポーラトランジスタ
Ｔ１、Ｔ２の夫々が配置されている。バイポーラトラン
ジスタＴ１、Ｔ２の夫々は素子分離領域で囲まれた領域
内においてｐ−型半導体基板３０の主面に設けられてい
る。素子分離領域は、ｐ−型半導体基板３０、埋込型の
ｐ＋型半導体領域３２、ｐ−型ウエル領域３５、ｐ型チ
ャネルストッパ領域３７及び素子間分離用絶縁膜３６で
構成される。この素子分離領域を構成する埋込型のｐ＋
型半導体領域３２は、ｐ−型半導体基板３０とｎ−型エ
ピタキシャル層３３との間に設けられている。ｐ−型ウ
エル領域３５はｎ−型エピタキシャル層３３の主面部に
その底面が埋込型のｐ＋型半導体領域３２に接触(接続)
するように構成されている。ｐ型チャネルストッパ領域
３７は前記ｐ−型ウエル領域３５の主面部に設けられて
いる。素子間分離用絶縁膜３６は前記ｐ−型ウエル領域
３５の主面上に設けられている。この素子間分離用絶縁
膜３６はｐ−型ウエル領域３５の主面を選択的に酸化す
ることにより形成した酸化珪素膜で形成されている。
【００６７】前記バイポーラトランジスタＴ１、Ｔ２の
夫々はｎ型コレクタ領域、ｐ型ベース領域及びｎ型エミ
ッタ領域からなる縦型構造のｎｐｎ型で構成されてい
る。バイポーラトランジスタＴ１は高周波特性で構成さ
れ、バイポーラトランジスタＴ２は高耐圧で構成されて
いる。
【００６８】ｎ型コレクタ領域は、埋込型のｎ＋型半導
体領域３１Ｂ、ｎ−型ウエル領域３４Ｂ又はｎ型ウエル
領域３４Ｂ、及びコレクタ電位引き上用ｎ＋型半導体領
域４０で構成されている。埋込型のｎ＋型半導体領域３
１Ｂはｐ−型半導体基板３０とｎ−型エピタキシャル層
３３との間に設けられている。この埋込型のｎ＋型半導
体領域３１Ｂは前記埋込型のｐ＋型半導体領域３２に対
して自己整合で形成されている。前記ｎ−型ウエル領域
３４Ｂ、ｎ型ウエル領域３４Ｂの夫々は、真性コレクタ
領域として使用され、ｎ−型エピタキシャル層３３の主
面部に設けられている。このｎ−型ウエル領域３４Ｂ、
ｎ型ウエル領域３４Ｂの夫々は前記ｐ−型ウエル領域３
５に対して自己整合で形成されている。コレクタ電位引
上げ用ｎ＋型半導体領域４０は、その底面を前記埋込型
のｎ＋型半導体領域３１Ｂに接触し、埋込型のｎ＋型半
導体領域３１Ｂのコレクタ電位を基板表面に取り出せる
ように構成されている。
【００６９】バイポーラトランジスタＴ１の真性コレク
タ領域であるｎ型ウエル領域３４Ｂはバイポーラトラン
ジスタＴ２のそれに比べて高不純物濃度で形成されてい
る。つまり、バイポーラトランジスタＴ１は、真性コレ
クタ領域の抵抗値を小さくすることができるので、高周
波特性を高めることができる。これに対して、バイポー
ラトランジスタＴ２の真性コレクタ領域であるｎ−型ウ
エル領域３４ＢはバイポーラトランジスタＴ１のそれに
比べて低不純物濃度で形成されている。つまり、バイポ
ーラトランジスタＴ２は、真性コレクタ領域とｐ型ベー
ス領域とのｐｎ接合耐圧を高めることができるので、高
耐圧化を図ることができる。
【００７０】ｐ型ベース領域は真性ベース領域として使
用されるｐ型半導体領域４２及びグラフトベース領域と
して使用されるｐ＋型半導体領域４９で構成されてい
る。ｐ型半導体領域４２、ｐ＋型半導体領域４９の夫々
は一体に構成され、夫々ｎ−型ウエル領域３４Ｂ又はｎ
型ウエル領域３４Ｂの主面部に設けられている。
【００７１】ｎ型エミッタ領域はｎ＋型半導体領域５６
で構成されている。ｎ＋型半導体領域５６は前記ｐ型ベ
ース領域の真性ベース領域であるｐ型半導体領域４２の
主面部に設けられている。このｎ＋型半導体領域５６は
後述する層間絶縁膜５４に形成された接続孔（エミッタ
開口）５５に平面形状を規定され形成されている。
【００７２】前記ｎ型コレクタ領域のコレクタ電位引上
げ用ｎ＋型半導体領域４０には、層間絶縁膜５４に形成
された接続孔５５を通して配線５７が接続されている。
同様に、ｐ型ベース領域のグラフトベース領域であるｐ
＋型半導体領域４９、ｎ型エミッタ領域であるｎ＋型半
導体領域５６の夫々は層間絶縁膜５４に形成された接続
孔５５を通して配線５７が接続されている。
【００７３】前記層間絶縁膜５４は例えば酸化珪素膜５
４Ａ、ＢＰＳＧ(Ｂoron-Ｐhospho-Silicate Ｇlass)膜
５４Ｂの夫々を順次積層した２層構造で構成されてい
る。下層の酸化珪素膜５４Ａは上層のＢＰＳＧ膜５４Ｂ
のＢやＰが下層の素子に漏れることを防止するために設
けられている。酸化珪素膜５４Ａは例えば有機シランガ
スをソースガスとする、又は無機シランガス及び酸化窒
素ガスをソースガスとするＣＶＤ法で堆積する。上層の
ＢＰＳＧ膜は、下層の素子と上層の導電層との絶縁分離
を行いかつ表面を平坦化できるように構成されている。
このＢＰＳＧ膜は、ＣＶＤ法で堆積し、デンシファイ及
びリフローが施される。
【００７４】前記配線５７は製造工程における第１層目
の配線形成工程で形成される。この配線５７は、遷移金
属シリサイド膜５７Ａ、アルミニウム合金膜５７Ｂ、遷
移金属シリサイド膜５７Ｃの夫々を順次積層した３層構
造で構成されている。前記遷移金属シリサイド膜５７
Ａ、５７Ｃの夫々としては例えばＭoＳi2膜を使用す
る。また、遷移金属シリサイド膜５７Ａ、５７Ｃの夫々
としてはＴaＳi2膜、ＴiＳi2膜又はＷＳi2を使用しても
よい。また、下層の遷移金属シリサイド膜５７Ａに変え
て遷移金属窒化膜例えばＴｉＮ膜を使用してもよい。
【００７５】前記配線５７の下層の遷移金属シリサイド
膜５７Ａは、基板(珪素)と配線５７との接続部分におい
て珪素のエピタキシャル層が成長されることを防止し、
接続部の抵抗値を低減できるように構成されている。中
層のアルミニウム合金膜５７Ｂは、配線５７の主体とし
て構成され、アルミニウムに銅(Ｃｕ)及び珪素(Ｓｉ)を
添加している。前記Ｃｕはマイグレーション現象を低減
できる作用がある。前記Ｓｉはアロイスパイク現象を低
減できる作用がある。上層の遷移金属シリサイド膜５７
Ｃは、その下層のアルミニウム合金膜５７Ｂの表面に比
べて光反射率を低下させることができる。つまり、上層
の遷移金属シリサイド膜５７Ｃは、フォトリソグラフィ
技術において、エッチングマスク（フォトレジスト膜）
の露光時の回折現象を低減し、エッチングマスクのサイ
ズの変動を低減することができるので、配線５７の加工
精度を向上できるように構成されている。また、上層の
遷移金属シリサイド膜５７Ｃは中層のアルミニウム合金
膜５７Ｂの表面に発生するアルミヒルロックを低減でき
るように構成されている。
【００７６】前記配線５７の上層には層間絶縁膜５８を
介在させて配線６０が設けられている。配線６０は、こ
の領域においては図示していないが、層間絶縁膜５８に
形成された接続孔５９を通して下層の配線５７に接続さ
れている。層間絶縁膜５８は、図１には細詳に示してい
ないが、例えばプラブマＣＶＤ法で堆積した酸化珪素
膜、ＳＯＧ(Ｓpin Ｏn Ｇlass)法で塗布及びベーク処理
を施した酸化珪素膜、プラズマＣＶＤ法で堆積した酸化
珪素膜の夫々を順次積層した３層構造で構成されてい
る。この層間絶縁膜５８は主に中層の酸化珪素膜で表面
の平坦化を図るように構成されている。
【００７７】前記配線６０は製造工程における第２層目
の配線形成工程により形成されている。この配線６０
は、前記配線５７と実質的に同様に、遷移金属シリサイ
ド膜６０Ａ、アルミニウム合金膜６０Ｂ、遷移金属シリ
サイド膜６０Ｃの夫々を順次積層した３層構造で構成さ
れている。
【００７８】前記混在型半導体集積回路装置１のＣＭＯ
Ｓ領域ＣＭＯＳにはｎチャネルＭＩＳＦＥＴＱｎ、ｐチ
ャネルＭＩＳＦＥＴＱｐの夫々が配置されている。
【００７９】ｎチャネルＭＩＳＦＥＴＱｎは素子間分離
用絶縁膜３６及びｐ型チャネルストッパ領域３７で周囲
を囲まれた領域内においてｐ−型ウエル領域３５の主面
に構成されている。素子間分離用絶縁膜３６はｐ−型ウ
エル領域３５の主面を酸化した酸化珪素膜で形成されて
いる。ｐ型チャネルストッパ領域３７は素子間分離用絶
縁膜３６下においてｐ−型ウエル領域３５の主面部に設
けられている。前記ｐ−型ウエル領域３５の底部にはそ
れに接触(接続)された埋込型のｐ＋型半導体領域３２が
設けられている。この埋込型のｐ＋型半導体領域３２
は、ｐ−型ウエル領域３５の一部として使用され、ｐ−
型ウエル領域３５の不純物濃度に比べて高不純物濃度に
設定されている。つまり、埋込型のｐ＋型半導体領域３
２は、ｐ−型ウエル領域３５の底部分の比抵抗値を低減
することができるので、ＣＭＯＳに特有の寄生サイリス
タ動作を防止できるように構成されている。ｐ−型ウエ
ル領域３５、埋込型のｐ＋型半導体領域３２、ｐ型チャ
ネルストッパ領域３７の夫々はバイポーラトランジスタ
領域Ｂｉの素子分離領域のｐ−型ウエル領域３５、埋込
型のｐ＋型半導体領域３２、ｐ型チャネルストッパ領域
３７の夫々と同一層で形成されている。
【００８０】前記ｎチャネルＭＩＳＦＥＴＱｎは、主に
ｐ−型ウエル領域３５、ゲート絶縁膜４３、ゲート電極
４４、ソース領域及びドレイン領域である一対のｎ型半
導体領域４５及び一対のｎ＋型半導体領域４８で構成さ
れている。
【００８１】前記ｐ−型ウエル領域３５はチャネル形成
領域として使用される。ゲート絶縁膜４３はｐ−型ウエ
ル領域３５の主面を酸化して形成した酸化珪素膜で形成
されている。ゲート電極４４は多結晶珪素膜及びその上
層に遷移金属シリサイド膜（高融点金属シリサイド膜）
を積層した複合膜で構成されている。このゲート電極４
４は、前記複合膜に限定されず、多結晶珪素膜、遷移金
属シリサイド膜或は遷移金属膜(高融点金属膜:Ｍo,Ｔi,
Ｔa,Ｗ)、又は多結晶珪素膜の上層に遷移金属シリサイ
ド膜或は遷移金属膜を積層した複合膜で構成してもよ
い。ゲート電極４４は製造工程における第１層目のゲー
ト配線形成工程により形成されている。
【００８２】低不純物濃度のｎ型半導体領域４５は高不
純物濃度のｎ＋型半導体領域４８とチャネル形成領域と
の間に設けられている。このｎ型半導体領域４５はｎチ
ャネルＭＩＳＦＥＴＱｎを所謂ＬＤＤ(Ｌightly Ｄoped
Ｄrain)構造に構成する。ｎ型半導体領域４５はゲート
電極４４に対して自己整合で形成されている。高不純物
濃度のｎ＋型半導体領域４８は前記ゲート電極４４の側
壁にそれに対して自己整合で形成されたサイドウォール
スペーサ４７に対して自己整合で形成されている。サイ
ドウォールスペーサ４７は例えば酸化珪素膜で形成され
ている。
【００８３】ｎチャネルＭＩＳＦＥＴＱｎのソース領
域、ドレイン領域の夫々であるｎ＋型半導体領域４８に
は層間絶縁膜５４に形成された接続孔５５を通して配線
５７が接続されている。配線５７は前記バイポーラトラ
ンジスタ領域Ｂｉに形成される配線５７と同一層で形成
されている。
【００８４】前記ｐチャネルＭＩＳＦＥＴＱｐは素子間
分離用絶縁膜３６で周囲を囲まれた領域内においてｎ−
型ウエル領域３４Ａの主面に構成されている。ｎ−型ウ
エル領域３４Ａの底部にはそれに接触(接続)された埋込
型のｎ＋型半導体領域３１Ａが設けられている。この埋
込型のｎ＋型半導体領域３１Ａは、ｎ−型ウエル領域３
４Ａの一部として使用され、ｎ−型ウエル領域３４Ａの
不純物濃度に比べて高不純物濃度に設定されている。埋
込型のｐ＋型半導体領域３２と同様に、埋込型のｎ＋型
半導体領域３１Ａは、ｎ−型ウエル領域３４Ａの底部分
の比抵抗値を低減し、寄生サイリスタ動作を防止できる
ように構成されている。ｎ−型ウエル領域３４Ａ、埋込
型のｎ＋型半導体領域３１Ａの夫々はバイポーラトラン
ジスタ領域Ｂｉのｎ−型ウエル領域(真性コレクタ領域)
３４Ｂ、埋込型のｎ＋型半導体領域(埋込型コレクタ領
域)３１Ｂの夫々と実質的に同一層で形成されている。
前記埋込型のｎ＋型半導体領域３１Ａは、バイポーラト
ランジスタ領域Ｂｉの埋込型のｎ＋型半導体領域３１Ｂ
に比べて、基板の深さ方向のサイズが大きく構成されて
いる。つまり、埋込型のｎ＋型半導体領域３１Ａは、そ
れを形成するｎ型不純物(本実施例の場合、Ｐ)をｎ−型
ウエル領域３４Ａ側に積極的にわき上がらせている。こ
の結果、ｐチャネルＭＩＳＦＥＴＱｐが形成されるｎ−
型ウエル領域３４Ａの表面からの深さ（埋込型のｎ＋型
半導体領域３１Ａまでの深さ）は、前記バイポーラトラ
ンジスタ領域Ｂｉのｎ−型ウエル領域３４Ｂの深さに比
べて浅く構成される。
【００８５】ｐチャネルＭＩＳＦＥＴＱｐは、主にｎ−
型ウエル領域(チャネル形成領域)３４Ａ、ゲート絶縁膜
４３、ゲート電極４４、ソース領域及びドレイン領域で
ある一対のｐ型半導体領域４６及び一対のｐ＋型半導体
領域４９で構成されている。ｐチャネルＭＩＳＦＥＴＱ
ｐは前記ｎチャネルＭＩＳＦＥＴＱｎと同様にＬＤＤ構
造で構成されている。
【００８６】前記ｐチャネルＭＩＳＦＥＴＱｐが形成さ
れる前記ｎ−型ウエル領域３４Ａは前述のように浅い深
さで構成され、このｎ−型ウエル領域３４Ａはその表面
からｐチャネルＭＩＳＦＥＴＱｐのｐ＋型半導体領域４
９の接合深さ(ｘｊ)の２倍までの深さの領域が前記バイ
ポーラトランジスタ領域Ｂｉのｎ−型ウエル領域３４Ｂ
に比べて高不純物濃度で構成される。このｎ−型ウエル
領域３４Ａの不純物濃度は下層の埋込型のｎ＋型半導体
領域３１Ａのｎ型不純物のわき上がりにより高められて
いる。ｎ−型ウエル領域３４Ａの前記表面から接合深さ
の２倍の深さまでの領域は、ｐチャネルＭＩＳＦＥＴＱ
ｐのｐ＋型半導体領域４９とｎ−型ウエル領域３４Ａと
のｐｎ接合部からｎ−型ウエル領域３４Ａ側に形成され
る空乏領域が伸びる領域であり、パンチスルーが発生す
る領域である。本実施例の混在型半導体集積回路装置１
は表面の約０.２[μｍ]の領域から〜約０.８[μｍ]の深
い領域の範囲においてパンチスルーが発生する領域であ
るので、ｎー型ウエル領域３４Ａは前記範囲においてｎ
−型ウエル領域３４Ｂの同一領域の不純物濃度に比べて
高い不純物濃度で構成されている。なお、前記ｐチャネ
ルＭＩＳＦＥＴＱｐのｐ＋型半導体領域４９の接合深さ
は本実施例の場合約０.５[μｍ]で構成されている。
【００８７】前記ｐチャネルＭＩＳＦＥＴＱｐのソース
領域、ドレイン領域の夫々であるｐ＋型半導体領域４９
には層間絶縁膜５４に形成された接続孔５５を通して配
線５７が接続されている。
【００８８】このように、(請求項１３−手段８)ｎ−型
ウエル領域(真性コレクタ領域)３４Ｂ、埋込型のｎ＋型
半導体領域(埋込型コレクタ領域)３１Ｂの夫々を基体の
深さ方向に順次配置したバイポーラトランジスタＴ(Ｔ
１，Ｔ２)と、前記ｎ−型ウエル領域３４Ｂ、埋込型の
ｎ＋型半導体領域３１Ｂの夫々と同一層でかつ同一導電
型で形成されるｎ−型ウエル領域３４Ａ、埋込型のｎ＋
型半導体領域３１Ａの夫々を基体の深さ方向に順次配置
した領域に形成されるｐチャネルＭＩＳＦＥＴＱｐとを
有する混在型半導体集積回路装置１において、前記ｐチ
ャネルＭＩＳＦＥＴＱｐを形成するｎ−型ウエル領域３
４Ａの基体表面からの深さを、前記バイポーラトランジ
スタＴのｎ−型ウエル領域(真性コレクタ領域)３４Ｂの
基体表面からの深さに比べて浅く構成する。この構成に
より、前記ｐチャネルＭＩＳＦＥＴＱｐを形成する領域
のｎ−型ウエル領域３４Ａを浅くし、このｎ−型ウエル
領域３４Ａに比べて高不純物濃度の埋込型のｎ＋型半導
体領域３１Ａの基体表面からの深さを浅くすることがで
きるので、ｎ−型ウエル領域３４Ａの表面側の不純物濃
度を高めて前記ｐチャネルＭＩＳＦＥＴＱｐのパンチス
ルーを低減し（又は短チャネル効果を低減し）、ｐチャ
ネルＭＩＳＦＥＴＱｐの高集積化を図ることができると
共に、前記バイポーラトランジスタＴの真性コレクタ領
域であるｎ−型ウエル領域３４Ｂを深くし、このｎ−型
ウエル領域３４Ｂの主面部に形成されるｐ型ベース領域
（ｐ型半導体領域４２、ｐ＋型半導体領域４９）と埋込
型のｎ＋型半導体領域３１Ｂとを離隔することができる
ので、ｐ型ベース領域とｎ型コレクタ領域とのｐｎ接合
耐圧を向上し、バイポーラトランジスタＴの高耐圧化を
図ることができる。
【００８９】また、前記ｐチャネルＭＩＳＦＥＴＱｐ
は、パンチスルーを低減するためにｎ−型ウエル領域
（チャネル形成領域）３４Ａの主面部に高濃度でｎ型不
純物を導入(カウンタードープ)することがないので、不
純物散乱効果を低減し、ソース−ドレイン間電流量Ｉds
を増加することができるので、動作速度の高速化を図る
ことができる。
【００９０】前記混在型半導体集積回路装置１のＤＲＡ
ＭのメモリセルアレイＭＡには、図１及び図１０(要部
平面図)に示すように、メモリセルＭが行列状に複数配
置されている。
【００９１】メモリセルＭのメモリセル選択用ＭＩＳＦ
ＥＴＱｓは、図１、図１０及び図１１（所定の製造工程
における要部平面図）に示すように、素子間分離用絶縁
膜３６及びｐ型チャネルストッパ領域３７で周囲を囲ま
れた領域内においてｐ−型ウエル領域３５の主面部に構
成されている。ｐ−型ウエル領域３５の底部には、前記
ｎチャネルＭＩＳＦＥＴＱｎが形成されたｐ−型ウエル
領域３５と同様に、埋込型のｐ＋型半導体領域３２が設
けられている。
【００９２】前記メモリセル選択用ＭＩＳＦＥＴＱｓ
は、主にｐ−型ウエル領域(チャネル形成領域)３５、ゲ
ート絶縁膜４３、ゲート電極４４、ソース領域及びドレ
イン領域である一対のｎ型半導体領域４５で構成されて
いる。このメモリセル選択用ＭＩＳＦＥＴＱｓは、ソー
ス領域及びドレイン領域部分を除き、前記ｎチャネルＭ
ＩＳＦＥＴＱｎと実質的に同一構造で構成されている。
メモリセル選択用ＭＩＳＦＥＴＱｓのソース領域及びド
レイン領域であるｎ型半導体領域４５は１０14[atoms／
ｃｍ2]以下のｎ型不純物(例えばＡｓ)をイオン打込法で
導入することにより形成されている。つまり、ｎ型半導
体領域４５は、ｎ型不純物の導入による結晶欠陥数を低
減し、かつ導入後の熱処理で前記結晶欠陥を充分に回復
し、ｐｎ接合部でのリーク電流量すなわち情報蓄積用容
量素子Ｃの情報となる電荷のリーク量を低減するように
構成されている。このｎ型半導体領域４５は低不純物濃
度で形成されているので、メモリセル選択用ＭＩＳＦＥ
ＴＱｓはｎチャネルＭＩＳＦＥＴＱｎと同様にＬＤＤ構
造で構成される。
【００９３】前記ゲート電極４４は図１０及び図１１に
示すように行方向に延在するワード線(ＷＬ)４４と一体
に構成されている。つまり、前記ゲート電極４４、ワー
ド線４４の夫々は同一導電層で形成されている。ワード
線４４は行方向に配置された複数のメモリセルＭのメモ
リセル選択用ＭＩＳＦＥＴＱｓの夫々のゲート電極４４
を接続するように構成されている。
【００９４】前記メモリセル選択用ＭＩＳＦＥＴＱｓの
ゲート電極４４のゲート長寸法はワード線４４の幅寸法
に比べて太く構成されている。例えば、ゲート電極４４
のゲート長寸法は１.０[μｍ]に対してワード線４４の
幅寸法は０.６[μｍ]で構成されている。本実施例の混
在型半導体集積回路装置１は最小加工寸法を０.６[μ
ｍ]としている。
【００９５】前記メモリセル選択用ＭＩＳＦＥＴＱｓの
一方(相補性データ線の接続側)のｎ型半導体領域４５に
は層間絶縁膜５４に形成された接続孔５５を通して相補
性データ線(ＤＬ)５７が接続されている。この一方のｎ
型半導体領域４５と相補性データ線５７とはｎ＋型半導
体領域５６を介在させて接続されている。このｎ＋型半
導体領域５６、一方のｎ型半導体領域４５の夫々は一体
に構成されている。ｎ＋型半導体領域５６は、接続孔５
５に規定された領域内において、ｐ−型ウエル領域３５
の主面部にｎ型不純物を導入することにより形成されて
いる。このｎ＋型半導体領域５６は、前記接続孔５５、
素子間分離用絶縁膜３６の夫々が製造工程におけるマス
ク合せずれを生じても、相補性データ線５７とｐ−型ウ
エル領域３５とが短絡しないように構成されている。ま
た、ｎ＋型半導体領域５６は相補性データ線５７、一方
のｎ型半導体領域４５の夫々の接続抵抗値を低減するこ
とができる。
【００９６】また、前記メモリセル選択用ＭＩＳＦＥＴ
Ｑｓの他方(情報蓄積用容量素子Ｃの接続側)のｎ型半導
体領域４５は後述する情報蓄積用容量素子Ｃの下層電極
層５１と接続され、両者の接続にはｎ＋型半導体領域５
１Ａを介在させている。このｎ＋型半導体領域５１Ａは
他方のｎ型半導体領域４５と一体に構成されている。ｎ
＋型半導体領域５１Ａは、前記下層電極層５１を接続す
る接続孔５０に規定された領域内において、前記下層電
極層５１に導入されたｎ型不純物をｐ−型ウエル領域３
５の主面部に拡散することにより形成されている。この
ｎ＋型半導体領域５１Ａは他方のｎ型半導体領域４５と
下層電極層５１との接続抵抗値を低減できるように構成
されている。また、ｎ＋型半導体領域５１Ａは、他方の
ｎ型半導体領域４５とｐ−型ウエル領域３５とのｐｎ接
合部に付加される寄生容量を増加し、情報蓄積用容量素
子Ｃの電荷蓄積量を増加できるように構成されている。
【００９７】前記メモリセル選択用ＭＩＳＦＥＴＱｓの
ゲート電極４４の上層には符号を付けない絶縁膜（酸化
珪素膜）が設けられ、この絶縁膜、ゲート電極４４の夫
々の側壁にはサイドウォールスペーサ４７が設けられて
いる。
【００９８】前記メモリセルＭの情報蓄積用容量素子Ｃ
は、図１、図１０及び図１２（所定の製造工程における
要部平面図）に示すように、主に下層電極層５１、誘電
体膜５２、上層電極層５３の夫々を順次積層して構成さ
れている。つまり、情報蓄積用容量素子Ｃは所謂スタッ
クド構造(積層型：ＳＴＣ)で構成されている。
【００９９】このスタックド構造の情報蓄積用容量素子
Ｃの下層電極層５１の一部(中央部分)はメモリセル選択
用ＭＩＳＦＥＴＱｓの他方のｎ型半導体領域４５に接続
されている。この接続は図示しない層間絶縁膜に形成さ
れた接続孔及びサイドウォールスペーサ４７で規定され
た接続孔５０を通して行われている。接続孔５０の列方
向の開口サイズはメモリセル選択用ＭＩＳＦＥＴＱｓの
ゲート電極４４、それに隣接するワード線４４の夫々の
離隔寸法で規定されている。
【０１００】前記スタックド構造の情報蓄積用容量素子
Ｃの下層電極層５１は例えばＣＶＤ法で堆積した多結晶
珪素膜で形成し、この多結晶珪素膜には抵抗値を低減す
るｎ型不純物(Ａｓ或はＰ)が高濃度に導入されている。
下層電極層５１は、下地の段差形状を利用し、かつ側壁
を利用してスタックド構造の情報蓄積用容量素子Ｃの電
荷蓄積量を増加するために、例えば２００〜４００[ｎ
ｍ]程度の比較的厚い膜厚で形成されている。この下層
電極層５１は製造工程における第２層目のゲート配線形
成工程により形成される。前記下層電極層５１の平面形
状は、図１０及び図１２に示すように、相補性データ線
５７が延在する列方向に長い長方形状で構成されてい
る。
【０１０１】前記下層電極層５１には、図１２に示すよ
うに、前記ｎ型半導体領域４５と相補性データ線５７と
の接続側に平面方形状に形成された領域から平面方向に
突出する補正パターン５１Ａが設けられている。下層電
極層５１を加工するエッチングマスク（フォトレジスト
膜）は、前記接続領域において下層電極層５１間隔が広
い領域で発生する回折現象によりサイズが縮小されてし
まう。このため、下層電極層５１のサイズが所定の設定
値よりも小さくなるので、スタックド構造の情報蓄積用
容量素子Ｃの電荷蓄積量が低下する。そこで、補正パタ
ーン５１Ａは、予じめサイズの縮小分を見込んで下層電
極層５１のサイズを大きくするように構成されている。
補正パターン５１Ａは、レイアウト的に下層電極層５１
間に余裕がある前記接続側に配置されているが、これに
限定されず、前述の位置と反対側に配置してもよい。な
お、現実の下層電極層５１の平面形状は方形状の角部分
がかなり落ちるので、全体的にまるみを有するように形
成される。
【０１０２】誘電体膜５２は、基本的には下層電極層
（多結晶珪素膜）５１の上層(表面上)にＣＶＤ法で堆積
させた窒化珪素膜、この窒化珪素膜を高圧で酸化した酸
化珪素膜を積層した２層構造で構成されている。実際に
は、誘電体膜５２は、下層電極層５１である多結晶珪素
膜の表面に自然酸化珪素膜（５[ｎｍ]未満の非常に薄い
膜厚なので図示しない）が形成されるので、自然酸化珪
素膜、窒化珪素膜、酸化珪素膜の夫々を順次積層した３
層構造で構成されている。前記誘電体膜３４の下層の窒
化珪素膜は、ＣＶＤ法で堆積されるので、下地の下層電
極層５１の結晶状態や段差形状に影響されず、下地に対
して独立なプロセス条件で形成することができる。つま
り、窒化珪素膜は、下層電極層５１の表面を窒化して形
成した窒化珪素膜に比べて、絶縁耐圧が高く、単位面積
当りの欠陥数が少ないので、リーク電流が非常に少な
い。しかも、窒化珪素膜は酸化珪素膜に比べて誘電率が
高い特徴がある。上層の酸化珪素膜は、非常に良質な膜
で形成することができるので、前記窒化珪素膜の前記特
性をさらに向上させることができる。また、後に詳述す
るが、酸化珪素膜は、高圧酸化(１.５〜１０[toll])で
形成されるので、常圧酸化に比べて短い酸化時間つまり
熱処理時間で形成することができる。
【０１０３】誘電体膜５２は、下層電極層５１の上面及
び側壁に沿って設けられており、下層電極層５１の側壁
部分を利用して高さ方向に面積を稼いでいる。誘電体膜
５２の面積の増加はスタックド構造の情報蓄積用容量素
子Ｃの電荷蓄積量を向上することができる。この誘電体
膜５２の平面形状は上層電極層５３の平面形状で規定さ
れ、実質的に上層電極層５３と同一形状で構成されてい
る。
【０１０４】前記上層電極層５３は誘電体膜５２を介在
させて下層電極層５１を覆うようにその上部に設けられ
ている。上層電極層５３は隣接する他のメモリセルＭの
スタックド構造の情報蓄積用容量素子Ｃの上層電極層５
３と一体に構成されている。上層電極層５３には電源電
圧１／２Ｖccが印加されている。上層電極層５３は例え
ばＣＶＤ法で堆積した多結晶珪素膜で形成され、この多
結晶珪素膜には抵抗値を低減するｎ型不純物が導入され
ている。この上層電極層５３は製造工程における第３層
目のゲート配線形成工程により形成される。上層電極層
５３は例えば前記下層電極層５１とほぼ同等の膜厚で形
成されている。
【０１０５】前記メモリセルＭは図１０、図１１及び図
１２に示すように列方向に隣接する他の１個のメモリセ
ルＭと接続されている。つまり、列方向に隣接する２個
のメモリセルＭは、夫々のメモリセル選択用ＭＩＳＦＥ
ＴＱｓの一方のｎ型半導体領域４５を一体に構成し、そ
の部分を中心に反転パターンで構成されている。この２
個のメモリセルＭは行方向に配置され、この２個のメモ
リセルＭと行方向に隣接する他の２個のメモリセルＭと
は列方向に２分の１ピッチずれて配置されている。
【０１０６】前記相補性データ線５７は前記スタックド
構造の情報蓄積用容量素子Ｃの上層電極層５３上に層間
絶縁膜５４を介在させて配置されている。相補性データ
線５７は前記配線５７と同一層で形成されている。この
相補性データ線５７上には層間絶縁膜５４を介在させて
シャント用ワード線(ＷＬ)６０を配置している。シャン
ト用ワード線６０は、図示しないが、数十〜数百個のメ
モリセルＭ毎に相当する所定領域において、ワード線
(ＷＬ)４４に接続されている。ワード線４４はメモリセ
ルアレイＭＡにおいて延在方向に複数個に分割されてお
り、シャント用ワード線６０は前記分割された複数個の
夫々のワード線４４に接続されている。シャント用ワー
ド線６０は、ワード線４４の抵抗値を低減し、情報書込
み動作、情報読出し動作の夫々においてメモリセルＭの
選択速度を速くできるように構成されている。このシャ
ント用ワード線６０は前記配線６０と同一導電層で形成
される。
【０１０７】前記混在型半導体集積回路装置１の入力部
ＩＮには、図１に示すように、前述の図８に示す静電気
破壊防止回路Ｉが配置されている。この静電気破壊防止
回路Ｉのクランプ用ＭＩＳＦＥＴＱｃは、図１、図１３
（入力部の具体的な要部平面図)及び図１４(図１３のXI
V−XIV切断線で切った断面図）に示すように、素子間分
離用絶縁膜３６及びｐ型チャネルストッパ領域３７で周
囲を規定された領域内においてｐ−型ウエル領域３５の
主面に設けられている。このｐ−型ウエル領域３５の下
部には埋込型のｐ＋型半導体領域３２が設けられてい
る。クランプ用ＭＩＳＦＥＴＱｃは、主にｐ−型ウエル
領域３５(チャネル形成領域)、ゲート絶縁膜４３、ゲー
ト電極４４、ソース領域及びドレイン領域であるｎ＋型
半導体領域４０で構成されている。
【０１０８】このクランプ用ＭＩＳＦＥＴＱｃは基本的
には前述のｎチャネルＭＩＳＦＥＴＱｎとほぼ同一構造
で構成されている。つまり、クランプ用ＭＩＳＦＥＴＱ
ｃはｐ−型ウエル領域３５、ゲート絶縁膜４３、ゲート
電極４４の夫々をｎチャネルＭＩＳＦＥＴＱｎのそれと
同一層(同一製造工程)で構成している。また、クランプ
用ＭＩＳＦＥＴＱｃのドレイン領域、ソース領域の夫々
であるｎ＋型半導体領域４０は前述のバイポーラトラン
ジスタＴ１，Ｔ２の夫々のｎ型コレクタ領域であるコレ
クタ電位引上げ用ｎ＋型半導体領域４０と同一層(同一
製造工程)で構成されている。このクランプ用ＭＩＳＦ
ＥＴＱｃのｎ＋型半導体領域４０の底部はバイポーラト
ランジスタＴのコレクタ電位引上げ用ｎ＋型半導体領域
４０の底部と同様に埋込型のｐ＋型半導体領域３２に接
触させている。この入力部ＩＮに設けられた埋込型のｐ
＋型半導体領域３２はバイポーラトランジスタＴの周囲
を囲む素子分離領域の埋込型のｐ＋型半導体領域３２と
同一層(同一製造工程)で構成されている。前記バイポー
ラトランジスタＴのコレクタ電位引上げ用ｎ＋型半導体
領域４０は埋込型のｎ＋型半導体領域(埋込コレクタ領
域)３１Ｂからコレクタ電流を引き上げる目的でそれと
接触する深い接合深さで形成され、この埋込型のｎ＋型
半導体領域３１Ｂと実質的に同等の深さに埋込型のｐ＋
型半導体領域３２が形成されるので、前記クランプ用Ｍ
ＩＳＦＥＴＱｃのｎ＋型半導体領域４０の底部は埋込型
のｐ＋型半導体領域３２に簡単に接触させることができ
る。
【０１０９】クランプ用ＭＩＳＦＥＴＱｃのドレイン領
域であるｎ＋型半導体領域４０は、ｎ＋型半導体領域４
４、配線５７の夫々を介在させて入力信号用外部端子Ｂ
Ｐとして使用される配線６０に接続されている。一方、
クランプ用ＭＩＳＦＥＴＱｃのソース領域であるｎ＋型
半導体領域４０、ゲート電極４４の夫々は配線５７(ゲ
ート電極４４側は図示しない)を介在させて基準電位Ｖs
sに接続されている。
【０１１０】クランプ用ＭＩＳＦＥＴＱｃのゲート絶縁
膜４３のゲート長方向の端部は、図１に示すように、前
記ゲート絶縁膜４３に比べて厚い膜厚の絶縁膜４１が設
けられている。絶縁膜４１はソース領域、ドレイン領域
の夫々であるｎ＋型半導体領域４０の主面を酸化した酸
化珪素膜で形成されている。この絶縁膜４１は、ゲート
電極４４とドレイン領域であるｎ＋型半導体領域４０と
の間に発生するミラー容量を低減することができる。ま
た、クランプ用ＭＩＳＦＥＴＱｃは、ソース領域、ドレ
イン領域の夫々であるｎ＋型半導体領域４０に対して絶
縁膜４１が自己整合で形成され、この絶縁膜４１とゲー
ト電極４４とが重合しても、絶縁膜４１でゲート長寸法
を規定された領域内においてゲート電極４４は機能する
ので、このゲート電極４４に対してｎ＋型半導体領域４
０を自己整合で形成している。
【０１１１】静電気破壊防止回路Ｉの保護抵抗素子Ｒは
主に前記ｎ＋型半導体領域４４で構成されている。この
保護抵抗素子Ｒであるｎ＋型半導体領域４４は接続孔５
５を通して一端側を前記入力信号用外部端子ＢＰに接続
される配線５７に接続している。また、このｎ＋型半導
体領域４４の他端側はクランプ用ＭＩＳＦＥＴＱｃのド
レイン領域であるｎ＋型半導体領域４０に接続(一体化)
されている。この保護抵抗素子Ｒであるｎ＋型半導体領
域４４は前記ｎチャネルＭＩＳＦＥＴＱｎのソース領域
及びドレイン領域であるｎ＋型半導体領域４４と同一層
(同一製造工程)で構成されている。保護抵抗素子Ｒであ
るｎ＋型半導体領域４４は前記クランプ用ＭＩＳＦＥＴ
Ｑｃのｎ＋型半導体領域４０に比べて浅い接合深さで形
成される。保護抵抗素子Ｒであるｎ＋型半導体領域４４
の一端側つまり配線５７との接続部分はｎ−型ウエル領
域３４Ｂの主面部に設けられている。つまり、このｎ＋
型半導体領域４４の一端側は同一導電型でかつそれに比
べて低不純物濃度のｎ−型ウエル領域３４Ｂを介在させ
てその下部に配置された埋込型のｐ＋型半導体領域３２
と接触している。保護抵抗素子Ｒであるｎ＋型半導体領
域４４の他端側つまりクランプ用ＭＩＳＦＥＴＱｃのド
レイン領域であるｎ＋型半導体領域４０との接続部分は
ｐ−型ウエル領域３５の主面部に設けられている。
【０１１２】静電気破壊防止回路Ｉのダイオード素子Ｄ
1は前記保護抵抗素子Ｒであるｎ＋型半導体領域４４と
ｐ−型ウエル領域３５とのｐｎ接合部に寄生的に形成さ
れる。このダイオード素子Ｄ1は、高不純物濃度のｎ＋
型半導体領域４４と低不純物濃度のｐ−型ウエル領域３
５とのｐｎ接合で形成されるので、高い接合耐圧(ブレ
ークダウン電圧)で構成される。本実施例のダイオード
素子Ｄ1は約２０[Ｖ]程度の接合耐圧を有する。
【０１１３】ダイオード素子Ｄ2は前記クランプ用ＭＩ
ＳＦＥＴＱｃのドレイン領域であるｎ＋型半導体領域４
０と埋込型のｐ＋型半導体領域３２とのｐｎ接合部に寄
生的に形成される。このダイオード素子Ｄ2は、高不純
物濃度のｎ＋型半導体領域４０と高不純物濃度の埋込型
のｐ＋型半導体領域３２とのｐｎ接合で形成されるの
で、低い接合耐圧で構成される。ダイオード素子Ｄ2は
約１５[Ｖ]程度の接合耐圧を有する。
【０１１４】ダイオード素子Ｄ3は保護抵抗素子Ｒであ
るｎ＋型半導体領域４４に接続されたｎ−型ウエル領域
３４Ｂと埋込型のｐ＋型半導体領域３２とのｐｎ接合部
に寄生的に形成される。このダイオード素子Ｄ3は、低
不純物濃度のｎ−型ウエル領域３４Ｂと高不純物濃度の
埋込型のｐ＋型半導体領域３２とのｐｎ接合で形成され
るので、前記ダイオード素子Ｄ1に比べてさらに高い接
合耐圧で構成される。ダイオード素子Ｄ3は約２５[Ｖ]
程度の接合耐圧を有する。
【０１１５】この静電気破壊防止回路Ｉは、入力信号用
外部端子側から入力段回路Ｃinに向ってダイオード素子
Ｄ3、Ｄ1、Ｄ2の夫々を順次配置し、段階的に接合耐圧
を小さくしている。クランプ用ＭＩＳＦＥＴＱｃのゲー
ト絶縁膜４４は本実施例において１８〜２２[ｎｍ]程度
の膜厚の酸化珪素膜で形成され、ゲート絶縁膜４４の絶
縁耐圧が約１９[Ｖ]程度であるので、この絶縁耐圧に比
べて前記ダイオード素子Ｄ2の接合耐圧は小さく設定さ
れている。
【０１１６】また、前記入力信号用外部端子ＢＰに接続
される配線５７と保護抵抗素子Ｒであるｎ＋型半導体領
域４４との接続部分の近傍には静電気破壊防止回路Ｉの
ダイオード素子Ｄ4が配置されている。このダイオード
素子Ｄ4は主にｎ＋型半導体領域４０とその底部に接触
された埋込型のｐ＋型半導体領域３２とのｐｎ接合部に
寄生的に形成される。このダイオード素子Ｄ4のカソー
ド領域であるｎ＋型半導体領域４０は配線５７を通して
電源電圧Ｖccに接続されている。
【０１１７】このように、(７−５)入力信号用外部端子
ＢＰとそれに直接々続される入力段回路Ｃinとの間に静
電気破壊防止回路Ｉを有する、混在型半導体集積回路装
置１において、前記静電気破壊防止回路Ｉを、基体中に
埋込まれた前記バイポーラトランジスタＴの素子分離領
域と同一層で形成された埋込型の高不純物濃度のｐ＋型
半導体領域３２、及び前記基体の主面部に前記埋込型の
ｐ＋型半導体領域３２に底面を接触させて設けられたｐ
チャネルＭＩＳＦＥＴＱｐのｎ−型ウエル領域３４Ｂと
同一層で形成された低不純物濃度のｎ−型ウエル領域３
４Ｂで形成されたダイオード素子Ｄ3と、基体の主面部
にｎチャネルＭＩＳＦＥＴＱｎのｐ−型ウエル領域３５
と同一層で形成された低不純物濃度のｐ−型ウエル領域
３５、及びこのｐ−型ウエル領域３５の主面部に前記ｎ
チャネルＭＩＳＦＥＴＱｎのソース領域及びドレイン領
域であるｎ＋型半導体領域４４と同一層で形成された高
不純物濃度のｎ＋型半導体領域４４で構成されたダイオ
ード素子Ｄ1と、前記基体中に埋込まれた埋込型の高不
純物濃度のｐ＋型半導体領域３２、及び前記基体の主面
部に前記埋込型のｐ＋型半導体領域３２に底面を接触さ
せて設けられた前記バイポーラトランジスタＴのコレク
タ電位引上げ用ｎ＋型半導体領域４０と同一層で形成さ
れた高不純物濃度のｎ＋型半導体領域４０で形成された
ダイオード素子Ｄ2とを、前記入力信号用外部端子ＢＰ
から入力段回路Ｃinに向って順次並列に配列して構成す
る。この構成により、前記入力信号用外部端子ＢＰに入
力される過大電流を前記ダイオード素子Ｄ3、Ｄ1、Ｄ2
の夫々で段階的に低減し、しかも前記ダイオード素子Ｄ
2のｐｎ接合耐圧を入力段回路Ｃinのゲート絶縁膜４３
の静電気破壊耐圧に比べて低くすることができるので、
入力段回路Ｃinの静電気破壊を防止し、混在型半導体集
積回路装置１の静電気破壊耐圧を向上することができ
る。また、前記静電気破壊防止回路Ｉのダイオード素子
Ｄ1〜Ｄ3の夫々の形成工程をバイポーラトランジスタ
Ｔ、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦ
ＥＴＱｐの夫々を形成する工程で兼用することができる
ので、この静電気破壊防止回路Ｉを形成する工程に相当
する分、混在型半導体集積回路装置１の製造工程数を低
減することができる。
【０１１８】また、前記静電気破壊防止回路Ｉのクラン
プ用ＭＩＳＦＥＴＱｃのソース領域、ドレイン領域の夫
々を前記ダイオード素子Ｄ2のカソード領域側と同一層
のｎ＋型半導体領域４０で構成する。この構成により、
前記ソース領域、ドレイン領域の夫々であるｎ＋型半導
体領域４０間の離隔寸法を不純物導入マスクで規定する
ことができるので、クランプ用ＭＩＳＦＥＴＱｃのチャ
ネル長寸法のばらつきを低減することができる。
【０１１９】また、前記クランプ用ＭＩＳＦＥＴＱｃの
ゲート電極４４のゲート長方向の端部にゲート絶縁膜４
３に比べて厚い膜厚の絶縁膜４１を設ける。この構成に
より、クランプ用ＭＩＳＦＥＴＱｃのゲート電極４４と
ドレイン領域であるｎ＋型半導体領域４０との間に生じ
るミラー容量を低減することができるので、入力信号の
伝達速度を速め、混在型半導体集積回路装置１の動作速
度の高速化を図ることができる。
【０１２０】また、図示しないが、図９に示す出力部の
静電気破壊防止回路IIのダイオード素子Ｄ5は、前記入
力部ＩＮの静電気破壊防止回路Ｉのダイオード素子Ｄ2
と実質的に同一構造で構成される。つまり、ダイオード
素子Ｄ5は、ｎ＋型半導体領域４０と埋込型のｐ＋型半
導体領域３２とのｐｎ接合部に寄生的に構成される。こ
のダイオード素子Ｄ5のカソード領域であるｎ＋型半導
体領域４０は、出力段回路Ｃoutのプッシュブル回路の
ｎチャネルＭＩＳＦＥＴの出力信号用外部端子ＢＰに接
続される側のソース領域、ドレイン領域の夫々である。
【０１２１】次に、前述の混在型半導体集積回路装置１
の具体的な製造方法について、図１５乃至図３１(各製
造工程毎に示す要部断面図)を用いて簡単に説明する。
【０１２２】（基体形成工程）まず、単結晶珪素からな
るｐ−型半導体基板３０を用意する。このｐ−型半導体
基板３０は例えば８〜１２[Ω-ｃｍ]程度の抵抗値で形
成されている。
【０１２３】次に、前記ｐ−型半導体基板３０の全主面
上に酸化珪素膜７０、窒化珪素膜７１の夫々を順次積層
する。下層の酸化珪素膜７０は、下層のｐ−型半導体基
板３０と上層の窒化珪素膜７１との間の応力を緩和し、
又後工程の不純物導入の際のダメージを緩和できるよう
に構成されている。酸化珪素膜７０は、ｐ−型半導体基
板３０の主面を例えばスチーム酸化法により酸化し、４
０〜５０[ｎｍ]程度の膜厚で形成する。上層の窒化珪素
膜７１は主に耐酸化マスクとして使用される。窒化珪素
膜７１は、例えばＣＶＤ法で堆積し、４５〜５５[ｎｍ]
程度の膜厚で形成する。
【０１２４】次に、フォトリソグラフィ技術及びエッチ
ング技術を使用し、バイポーラトランジスタＴ１、Ｔ
２、ｐチャネルＭＩＳＦＥＴＱｐの夫々の形成領域にお
いて、前記上層の窒化珪素膜７１を部分的に除去し、マ
スク７１を形成する。
【０１２５】次に、前記マスク７１及びそれを加工した
エッチングマスク(フォトレジスト膜)を不純物導入マス
クとして用い、下層の酸化珪素膜７１を通したｐ−型半
導体基板３０の主面部にｎ型不純物３１ｎ1を導入す
る。ｎ型不純物３１ｎ1は、例えば１０15[atoms／ｃ
ｍ2]程度の不純物濃度のＳｂを使用し、９０〜１１０
[ＫｅＶ]程度のエネルギのイオン打込法で導入する。
【０１２６】次に、前記マスク７１上の不純物導入マス
クを除去し、前記マスク７１上にｐチャネルＭＩＳＦＥ
ＴＱｐの形成領域が開口されたマスク７２を形成する。
マスク７２は、主に不純物導入マスクとして使用され、
例えばフォトリソグラフィ技術で形成されたフォトレジ
スト膜で形成する。
【０１２７】次に、前記マスク７２を使用し、図１５に
示すように、ｐチャネルＭＩＳＦＥＴＱｐの形成領域に
おいて、酸化珪素膜７０を通してｐ−型半導体基板３０
の主面部にｎ型不純物３１ｎ2を導入する。ｐチャネル
ＭＩＳＦＥＴＱｐの形成領域はこのｎ型不純物３１
ｎ2、前記ｎ型不純物３１ｎ1の夫々が導入される。この
ｎ型不純物３１ｎ2は、前記ｎ型不純物３１ｎ1に比べて
拡散速度が速い、例えば１０14[atoms／ｃｍ2]程度の不
純物濃度のＰを使用し、１２０〜１３０[ＫｅＶ]程度の
エネルギのイオン打込法で導入する。このｎ型不純物３
１ｎ2を導入した後、前記マスク７２は除去する。
【０１２８】次に、高温度の熱拡散処理を施し、先に導
入されたｎ型不純物３１ｎ1、３１ｎ2の夫々に引き伸し
拡散を施し、ｐ−型半導体基板３０の主面部にｎ＋型半
導体領域３１ａ、３１ｂの夫々を形成する。前記熱拡散
処理は例えば１１００〜１３００[℃]程度の高温度で約
３０分程度行う。ｎ＋型半導体領域３１ａはｐチャネル
ＭＩＳＦＥＴＱｐの形成領域に形成される。このｎ＋型
半導体領域３１ａは、拡散速度の速いｎ型不純物３１ｎ
2が導入されているので、ｎ＋型半導体領域３１ｂに比
べて深い接合深さで形成される。
【０１２９】ｎ＋型半導体領域３１ｂはバイポーラトラ
ンジスタＴ１、Ｔ２の夫々の形成領域に形成される。こ
のｎ＋型半導体領域３１ｂは逆にｎ＋型半導体領域３１
ａに比べて浅い接合深さで形成される。
【０１３０】次に、前記マスク７１を耐酸化マスクとし
て使用し、ｎ＋型半導体領域３１ａ、３１ｂの夫々の主
面上の酸化珪素膜７０を成長させ、酸化珪素膜７０に比
べて厚い膜厚の酸化珪素膜７０Ａを形成する。この酸化
珪素膜７０Ａは、約１０００[℃]程度のスチーム酸化法
により形成し、約３００〜４００[ｎｍ]程度の膜厚で形
成する。酸化珪素膜７０Ａは、後工程例えばｎ−型ウエ
ル領域３４Ａ、３４Ｂの夫々のアライメントターゲット
としての段差形状をｐ−型半導体基板３０の主面に構成
するために形成される。また、酸化珪素膜７０Ａは後工
程で形成されるｐ＋型半導体領域３２ａを形成するため
の不純物導入マスクとしても使用される。
【０１３１】次に、前記マスク７１を除去する。このマ
スク７１は窒化珪素膜なので例えば熱リン酸で除去す
る。
【０１３２】次に、前記酸化珪素膜７０Ａを不純物導入
マスクとして使用し、ｎチャネルＭＩＳＦＥＴＱｎ、メ
モリセルアレイＭＡ、入力部ＩＮの夫々の形成領域にお
いて、酸化珪素膜７０を通してｐ−型半導体基板３０の
主面部にｐ型不純物を導入する。ｐ型不純物は、例えば
１０13[atoms／ｃｍ2]程度の不純物濃度のＢを使用し、
２０〜４０[ＫｅＶ]程度のエネルギのイオン打込法で導
入する。
【０１３３】次に、高温度の熱拡散処理を施し、前記ｐ
型不純物に引き伸し拡散を施すことにより、図１６に示
すように、ｐ＋型半導体領域３２ａを形成する。このｐ
＋型半導体領域３２ａは前記ｎ＋型半導体領域３１ａ、
３１ｂの夫々に対して自己整合で形成される。また、前
記熱拡散処理は約１０００[℃]程度の高温度で約１０〜
２０分程度行う。
【０１３４】次に、前記ｐ−型半導体基板３０の主面上
の酸化珪素膜７０、７０Ａの夫々を除去し、この除去さ
れたｐ−型半導体基板３０の主面上にｎ−型エピタキシ
ャル層３３を成長する。ｎ−型エピタキシャル層３３
は、単結晶珪素で形成され、例えば ２〜４[Ω-ｃｍ]程
度の抵抗値で形成される。このｎ−型エピタキシャル層
３３は例えば１.４〜１.６[μｍ]程度の膜厚で形成され
る。ｎ−型エピタキシャル層３３の成長により、ｐ−型
半導体基板３０の主面部に形成されたｎ＋型半導体領域
３１ａ、３１ｂの夫々からｎ型不純物がｎ−型エピタキ
シャル層３３に拡散され、埋込型のｎ＋型半導体領域３
１Ａ、３１Ｂの夫々が形成される。また、同様に、ｐ−
型半導体基板３０の主面部に形成されたｐ＋型半導体領
域３２ａからｐ型不純物がｎ−型エピタキシャル層３３
に拡散され、埋込型のｐ＋型半導体領域３２が形成され
る。この埋込型のｎ＋型半導体領域３１Ａ、３１Ｂの夫
々は埋込型のｐ＋型半導体領域３２に対して自己整合で
形成される。
【０１３５】また、埋込型のｎ＋型半導体領域３１Ａ
は、拡散速度の速いｎ型不純物３１ｎ2が導入されてい
るので、埋込型のｎ＋型半導体領域３１Ｂに比べて、ｎ
−型エピタキシャル層３３側へのわき上がり量が大き
い。
【０１３６】（ウエル形成工程）次に、前記ｎ−型エピ
タキシャル層３３の表面上に形成される酸化珪素膜を除
去した後、この露出されたｎ−型エピタキシャル層３３
の主面上に酸化珪素膜７３、窒化珪素膜７４の夫々を順
次積層する。酸化珪素膜７３は、約９００〜１０００
[℃]程度の高温度のスチーム酸化法により形成し、例え
ば４０〜５０[ｎｍ]程度の膜厚で形成する。この酸化珪
素膜７３はバッファ層として使用される。前記窒化珪素
膜７４は不純物導入マスク、耐酸化マスクの夫々に使用
する。窒化珪素膜７４は、例えばＣＶＤ法で堆積させ、
４０〜６０[ｎｍ]程度の膜厚で形成する。
【０１３７】次に、バイポーラトランジスタＴ１、Ｔ
２、ｐチャネルＭＩＳＦＥＴＱｐ、入力部ＩＮの夫々の
形成領域において、前記上層の窒化珪素膜７４を除去
し、マスク７４を形成する。このマスク７４はフォトリ
ソグラフィ技術及びエッチング技術で加工する。
【０１３８】次に、前記マスク７４及びそれを加工した
エッチングマスク(フォトレジスト膜)を不純物導入マス
クとして使用し、酸化珪素膜７３を通してｎ−型エピタ
キシャル層３３の主面部にｎ型不純物３４ｎ1を導入す
る。ｎ型不純物３４ｎ1は、例えば１０12[atoms／ｃ
ｍ2]程度の不純物濃度のＰを使用し、１２０〜１３０
[ＫｅＶ]程度のエネルギのイオン打込法で導入する。
【０１３９】次に、マスク７４上の不純物導入マスクを
除去し、前記マスク７４上にバイポーラトランジスタＴ
１の形成領域が開口されたマスク７４を形成する。この
バイポーラトランジスタＴ１は、例えば入出力段ＥＣＬ
ゲート回路等で使用され、高速性能を要求されるトラン
ジスタとして構成される。前記マスク７４は、主に不純
物導入マスクとして使用され、例えばフォトリソグラフ
ィ技術で形成されたフォトレジスト膜で形成する。
【０１４０】次に、前記マスク７４を使用し、図１７に
示すように、バイポーラトランジスタＴ１の形成領域に
おいて、酸化珪素膜７３を通してｎ−型エピタキシャル
層３３の主面部にｎ型不純物３４ｎ2を導入する。ｎ型
不純物３４ｎ2は、例えば１０13[atoms／ｃｍ2]程度の
不純物濃度のＰを使用し、１２０〜１３０[ＫｅＶ]程度
のエネルギのイオン打込法で導入する。このｎ型不純物
３４ｎ2を導入した後、マスク７４は除去される。この
バイポーラトランジスタＴ１の形成領域において、ｎ−
型エピタキシャル層３３の主面部はｎ型不純物３４
ｎ1、３４ｎ2の夫々を導入しているので、他の領域に比
べてｎ型不純物濃度が高くなっている。ｎ型不純物３４
ｎ1、３４ｎ2の夫々は後工程によりバイポーラトランジ
スタＴ１の真性コレクタ領域(ｎ型ウエル領域３４Ｂ)を
形成するので、この真性コレクタ領域の抵抗値を低減
し、前述のようにバイポーラトランジスタＴ１の周波数
特性を向上することができる。
【０１４１】次に、前記マスク７４を耐酸化マスクとし
て使用し、マスク７４から露出する酸化珪素膜７３を成
長させ、それに比べて厚い膜厚の酸化珪素膜７３Ａを形
成する。酸化珪素膜７３Ａは前記マスク７４を除去する
マスク及び不純物導入マスクとして使用される。また、
酸化珪素膜７３Ａは後工程例えば素子間分離用絶縁膜３
６のアライメントターゲットとして使用される段差形状
を形成する。酸化珪素膜７３Ａは、約９００〜１０００
[℃]の高温度のスチーム酸化法により形成し、例えば１
１０〜１３０[ｎｍ]程度の膜厚で形成する。
【０１４２】次に、前記マスク７４を選択的に除去す
る。マスク７４は例えば熱リン酸で除去する。
【０１４３】次に、前記酸化珪素膜７３Ａを不純物導入
マスクとして使用し、酸化珪素膜７３を通してｎ−型エ
ピタキシャル層３３の主面部にｐ型不純物を導入する。
ｐ型不純物は、例えば１０12[atoms／ｃｍ2]程度の不純
物濃度のＢＦ2(又はＢ)を使用し、５０〜７０[ＫｅＶ]
程度のエネルギのイオン打込法で導入する。このｐ型不
純物は、前記酸化珪素膜７３Ａの膜厚を厚く形成してい
るので、前記ｎ型不純物３４ｎ1、３４ｎ2の夫々が導入
された領域には導入されず、ｎ型不純物３４ｎ1、３４
ｎ2の夫々に対して自己整合で導入される。
【０１４４】次に、高温度の熱拡散処理を施し、前記ｎ
型不純物３４ｎ1、３４ｎ2、ｐ型不純物の夫々に引き伸
し拡散を施し、図１８に示すように、ｎ−型ウエル領域
３４Ａ、ｎ型ウエル領域３４Ｂ、ｎ−型ウエル領域３４
Ｂ、ｐ−型ウエル領域３２の夫々を形成する。前記熱拡
散処理は例えば１１００〜１３００[℃]程度の高温度の
雰囲気中で約２０〜４０分行う。このｎ−型ウエル領域
３４Ａ、３４Ｂ、ｎ型ウエル領域３４Ｂの夫々はｐ−型
ウエル領域３２に対して自己整合で形成される。
【０１４５】前述のように、バイポーラトランジスタＴ
１の真性コレクタ領域として使用されるｎ型ウエル領域
３４Ｂは不純物濃度が高いので例えば６[ＧＨｚ]程度の
高い遮断周波数特性を得ることができる。また、バイポ
ーラトランジスタＴ２の真性コレクタ領域として使用さ
れるｎ−型ウエル領域３４Ｂは、不純物濃度が低いの
で、コレクターベース間耐圧が約１０[Ｖ]程度の高耐圧
化を得ることができる。つまり、本実施の形態の混在型
半導体集積回路装置１は２種類のバイポーラトランジス
タＴ１、Ｔ２の夫々を備えている。
【０１４６】（分離領域形成工程）次に、前記酸化珪素
膜７３上、７３Ａ上の夫々を含む基体全面に窒化珪素膜
７６を形成する。この窒化珪素膜７６は不純物導入マス
ク及び耐酸化マスクとして使用される。この窒化珪素膜
７６は、例えばＣＶＤ法で堆積し、１００〜１５０[ｎ
ｍ]程度の厚い膜厚で形成する。窒化珪素膜７６は素子
間分離用絶縁膜３６を形成する耐酸化マスクとして使用
され、厚い膜厚の窒化珪素膜７６は素子間分離用絶縁膜
３６を形成する際の横方向の酸化量所謂バーズビークを
低減できるようになっている。
【０１４７】次に、前記窒化珪素膜７６上に、素子分離
領域が開口されたマスク７７を形成する。マスク７７は
フォトリソグラフィ技術を使用し形成する。つまり、マ
スク７７は、フォトレジスト膜を塗布し、露光処理、現
象処理の夫々を順次施して所定部分を開口し、この後に
ベーク処理又は紫外線照射処理を施しフォトレジスト膜
を硬化させることにより形成する。このマスク７７は、
ベーク処理又は紫外線照射処理を施し硬化させているの
で、この後にさらにフォトレジスト膜でマスクを形成し
た場合においても除去されない。前記ベーク処理は約１
００〜１２０[℃]程度の温度で行う。
【０１４８】次に、前記マスク７７をエッチングマスク
として使用し、このマスク７７から露出する下層の窒化
珪素膜７６を加工してマスク７６を形成する。
【０１４９】次に、前記マスク７７上にｎ−型ウエル領
域３４の領域が開口されたマスク７８を形成する。マス
ク７８はフォトリソグラフィ技術を使用したフォトレジ
スト膜で形成する。マスク７８は主に不純物導入マスク
として使用される。このマスク７８を形成する際には、
その下層のマスク７７は前述のように硬化されているの
で除去されない。
【０１５０】次に、マスク７７、７８、厚い膜厚の酸化
珪素膜７３Ａを不純物導入マスクとして使用し、図１９
に示すように、ｎ−型ウエル領域３４の非活性領域の主
面部にｐ型不純物３７ｐを導入する。このｐ型不純物３
７ｐはｎ−型ウエル領域３４の活性領域の主面部にはマ
スク７７及び酸化珪素膜７３Ａが存在するので導入され
ない。また、ｐ型不純物３７ｐはｎ−型ウエル領域３４
Ａ、３４Ｂ、ｎ型ウエル領域３４Ｂの夫々の活性領域及
び非活性領域の主面部にはマスク７７、７８、酸化珪素
膜７３Ａが存在するので導入されない。このｐ型不純物
３７ｐは、例えば１０13[atoms／ｃｍ2]程度の不純物濃
度のＢを使用し、１００〜１５０(本実施の形態では１
２０〜１３０)[ＫｅＶ]程度の高エネルギのイオン打込
法で導入する。つまり、ｐ型不純物３７ｐは、この後に
形成される素子間分離用絶縁膜３６の底部分に不純物濃
度のピークを有する（ｎ−型ウエル領域３４の表面から
前記素子間分離用絶縁膜３６の膜厚の２分の１の寸法に
相当する深さの位置に不純物濃度のピークを有する）よ
うに導入される。
【０１５１】次に、前記マスク７８、７７の夫々をアッ
シング処理等により順次除去し、マスク７６を露出させ
る。そして、このマスク７６を耐酸化マスクとして使用
し、マスク７６から露出する酸化珪素膜７３、７３Ａの
夫々を成長させることにより、素子間分離用絶縁膜３６
を形成することができる。素子間分離用絶縁膜３６は、
約１０００[℃]程度の高温度のスチーム酸化法により形
成し、約６００〜８００[ｎｍ]程度の膜厚で形成する。
この素子間分離用絶縁膜３６を形成する高温度のスチー
ム酸化法により、先に導入されたｐ型不純物３７ｐに引
き伸し拡散が施され、ｐ型チャネルストッパ領域３７が
形成される。ｐ型チャネルストッパ領域３７を形成する
ｐ型不純物３７ｐは前述のように主に素子間分離用絶縁
膜３６を形成するマスク７６を用いて導入されているの
で、ｐ型チャネルストッパ領域３７は素子間分離用絶縁
膜３６に対して自己整合で形成される。この後、前記マ
スク７６を例えば熱リン酸により除去する（図２０参
照）。そして、図２０に示すように、ｎ−型ウエル領域
３４Ａ、３４Ｂ、ｎ型ウエル領域３４Ｂ、ｎ−型ウエル
領域３４の夫々の活性領域の主面上に酸化珪素膜７９を
形成する。この酸化珪素膜７９は、素子間分離用絶縁膜
３６を形成する際に素子間分離用絶縁膜３６の端部に形
成される窒化物所謂ホワイトリボンを除去する目的で形
成される。酸化珪素膜７９は、９００〜１０００[℃]程
度のスチーム酸化法により形成し、約５０〜７０[ｎｍ]
程度の膜厚で形成される。
【０１５２】前記ｐ型チャネルストッパ領域３７は、図
３２(基板表面からの不純物濃度分布を示す図)に示すよ
うに、高エネルギのイオン打込法でｐ型不純物３７ｐを
ｎ−型ウエル領域３４の表面から深い位置に導入してい
るので、素子間分離用絶縁膜３６とｎ−型ウエル領域３
４との界面部分のｎ−型ウエル領域３４の表面において
最大の不純物濃度を有している。また、ｐ型チャネルス
トッパ領域３７のｐ型不純物３７ｐは、素子間分離用絶
縁膜３６の酸化時にその中に取り込まれる量が少ない。
つまり、同図３２に示すように、ｐ型チャネルストッパ
領域３７の表面の不純物濃度は素子間分離用絶縁膜３６
中に取り込まれる不純物濃度に比べて高くなる。したが
って、ｐ型チャネルストッパ領域３７は、素子間分離用
絶縁膜３６下の表面の不純物濃度を高くすることができ
るので、寄生ＭＯＳのしきい値電圧を高め、素子間分離
能力を高めることができる。また、ｐ型チャネルストッ
パ領域３７は、表面の不純物濃度を高くすることがで
き、素子間分離用絶縁膜３６中に取り込まれる量を見込
んでｐ型不純物３７ｐを導入することがなくなるので、
横方向の拡散量（ｐ型不純物３７ｐの活性領域側へのし
みだし量）を低減することができる。
【０１５３】このように、(１８−１０)ｎ−型ウエル領
域３４の非活性領域の主面に形成されるｐ型チャネルス
トッパ領域３７及び素子間分離用絶縁膜３６で周囲を規
定された活性領域の主面にｎチャネルＭＩＳＦＥＴＱｎ
を構成する混在型半導体集積回路装置１において、前記
ｐ型チャネルストッパ領域３７と前記素子間分離用絶縁
膜３６との境界部分での前記ｐ型チャネルストッパ領域
３７の不純物濃度を、前記ｐ型チャネルストッパ領域３
７を形成するｐ型不純物３７ｐが前記素子間分離用絶縁
膜３６中に取り込まれるｐ型不純物の濃度に比べて高く
構成する（図３２参照）。この構成はｐ型チャネルスト
ッパ領域３７を形成するｐ型不純物３７ｐを高エネルギ
のイオン打込法で導入することにより形成される。この
構成により、前記素子間分離用絶縁膜３６中にｐ型不純
物３７ｐが取り込まれる量を低減し、前記素子間分離用
絶縁膜３６下のｐ型チャネルストッパ領域３７の不純物
濃度を高くすることができるので、寄生ＭＯＳのしきい
値電圧を高くして素子間分離能力を向上し、混在型半導
体集積回路装置１の集積度を向上することができると共
に、前記素子間分離用絶縁膜３６中にｐ型不純物３７ｐ
が取り込まれる量を低減し、前記ｐ型チャネルストッパ
領域３７の不純物濃度を過剰に高くする必要がないの
で、ｐ型チャネルストッパ領域３７を形成するｐ型不純
物３７ｐの活性領域側への回り込み量を低減して前記ｎ
チャネルＭＩＳＦＥＴＱｎの狭チャネル効果を低減し、
より混在型半導体集積回路装置１の集積度を向上するこ
とができる。
【０１５４】（コレクタ電位引上げ用半導体領域形成工
程）次に、図２１に示すように、前記バイポーラトラン
ジスタＴ１の形成領域においてｎ型ウエル領域３４Ｂの
主面部、バイポーラトランジスタＴ２の形成領域におい
てｎ−型ウエル領域３４Ｂの主面部の夫々にコレクタ電
位引上げ用ｎ＋型半導体領域４０を形成すると共に、入
力部ＩＮの静電気破壊防止回路Ｉのクランプ用ＭＩＳＦ
ＥＴＱｃの形成領域においてｎ−型ウエル領域３４Ｂの
主面部にｎ＋型半導体領域４０を形成する。つまり、コ
レクタ電位引上げ用ｎ＋型半導体領域４０、ｎ＋型半導
体領域４０の夫々は同一製造工程で形成される。コレク
タ電位引上げ用ｎ＋型半導体領域４０、ｎ＋型半導体領
域４０の夫々は、例えば１０15〜１０16[atoms／ｃｍ2]
程度の不純物濃度のＰを使用し、９０〜１１０[ＫｅＶ]
程度のエネルギのイオン打込法で導入する。コレクタ電
位引上げ用ｎ＋型半導体領域４０、ｎ＋型半導体領域４
０の夫々は埋込型のｎ＋型半導体領域３１Ｂ、埋込型の
ｐ＋型半導体領域３２に接触できるように、拡散速度の
速いＰをｎ型不純物として使用する。このｎ型不純物
は、活性化を目的とし、かつ不純物導入のダメージを低
減し、かつ深い接合深さを得るために、導入後に約１０
００[℃]程度の高温度で約２０〜３０分程度の熱処理が
施される。また、前記ｎ型不純物はフォトリソグラフィ
技術で形成した不純物導入マスク(フォトレジスト膜)を
用いて導入される。
【０１５５】（しきい値電圧調整工程）次に、前記ｎチ
ャネルＭＩＳＦＥＴＱｎの形成領域においてｎ−型ウエ
ル領域３４の主面部、ｐチャネルＭＩＳＦＥＴＱｐの形
成領域においてｎ−型ウエル領域３４Ａの主面部の夫々
を含む基板全面に、第１回目のしきい値電圧調整用不純
物を導入する。このしきい値電圧調整用不純物は、例え
ば１０12[atoms／ｃｍ2]程度の不純物濃度のＢを使用
し、２０〜４０[ＫｅＶ]程度のエネルギのイオン打込法
で導入する。このしきい値電圧調整用不純物は標準のし
きい値電圧を有するｎチャネルＭＩＳＦＥＴＱｎ、所定
の絶対値で高いしきい値電圧を有するｐチャネルＭＩＳ
ＦＥＴＱｐの夫々のしきい値電圧を調整するための不純
物である。本実施の形態において、ｎチャネルＭＩＳＦ
ＥＴＱｎは約０.６[Ｖ]の標準の絶対値で低いしきい値
電圧に調整される。ｐチャネルＭＩＳＦＥＴＱｐは約−
０.８[Ｖ]の絶対値で高いしきい値電圧に調整される。
例えば、図３３(等価回路図)に示すバイポーラトランジ
スタ及びＣＭＯＳを混在させたＢｉ−ＣＭＯＳゲート回
路III及び次段のＣＭＯＳゲート回路IVにおいて、すべ
てのｐチャネルＭＩＳＦＥＴＱｐは前述の高いしきい値
電圧に調整される。
【０１５６】次に、特定のｎチャネルＭＩＳＦＥＴＱｎ
の形成領域においてｎ−型ウエル領域３４の主面部、特
定以外のｐチャネルＭＩＳＦＥＴＱｐの形成領域におい
てｎ−型ウエル領域３４Ａの主面部の夫々に第２回目の
しきい値電圧調整用不純物を導入する。このしきい値電
圧調整用不純物は、１０11〜１０12[atoms／ｃｍ2]程度
の不純物濃度のＢを使用し、２０〜４０[ＫｅＶ]程度の
エネルギのイオン打込法で導入する。前記同図３３(等
価回路図)に第２回目のしきい値電圧調整用不純物が導
入される領域を破線で囲んである。特定のｎチャネルＭ
ＩＳＦＥＴＱｎは次段のＣＭＯＳゲート回路IVのｎチャ
ネルＭＩＳＦＥＴＱｎである。この特定のｎチャネルＭ
ＩＳＦＥＴＱｎは、第２回目のしきい値電圧調整用不純
物の導入により、高いしきい値電圧約０.８[Ｖ]に設定
される。また、特定のｐチャネルＭＩＳＦＥＴＱｐは同
様に次段のＣＭＯＳゲート回路IVのｐチャネルＭＩＳＦ
ＥＴＱｐである。この特定のｐチャネルＭＩＳＦＥＴＱ
ｐは予じめ第１回目のしきい値電圧調整用不純物の導入
により絶対値で高いしきい値電圧に設定されている。第
２回目のしきい値電圧調整用不純物は、前記特定以外の
ｐチャネルＭＩＳＦＥＴＱｐに導入され、標準の絶対値
で低いしきい値電圧約−０.６[Ｖ]に設定される。
【０１５７】図３３に示すＢｉ−ＣＭＯＳゲート回路II
Iは、入力信号電圧Ｓinが約０又は５[Ｖ]に対して、出
力信号電圧が約０.８又は４.２[Ｖ]である。つまり、次
段のＣＭＯＳゲート回路IVは、ｎチャネルＭＩＳＦＥＴ
Ｑｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々を標準のしき
い値電圧に設定した場合、常時導通し、電源電圧Ｖcc−
基準電圧Ｖss間に貫通電流が流れるので、前述のように
高いしきい値電圧に設定されている。
【０１５８】また、すべてのｎチャネルＭＩＳＦＥＴＱ
ｎの標準のしきい値電圧を設定する第１回目のしきい値
電圧を調整する際に、予じめすべてのｐチャネルＭＩＳ
ＦＥＴＱｐのしきい値電圧を高いしきい値電圧に設定
し、次に、第２回目のしきい値電圧を調整する際に、特
定のｎチャネルＭＩＳＦＥＴＱｎを標準のしきい値電圧
から高いしきい値電圧に設定すると共に、特定以外のｐ
チャネルＭＩＳＦＥＴＱｐを高いしきい値電圧から低い
標準のしきい値電圧に設定することにより、２回のしき
い値電圧調整用不純物の導入で４種類のしきい値電圧を
設定することができる。つまり、このしきい値電圧調整
工程は、しきい値電圧調整用不純物の導入工程数及び不
純物導入マスクの形成工程数を減らすことができるの
で、混在型半導体集積回路装置１の製造工程数を低減す
ることができる。
【０１５９】（ゲート絶縁膜形成工程）次に、前記ｎ−
型ウエル領域３４Ａ、３４Ｂ、ｎ型ウエル領域３４Ｂ、
ｎ−型ウエル領域３４の夫々の活性領域の主面上の酸化
珪素膜７９を除去し、夫々の主面を露出させる。
【０１６０】次に、前記露出させたｎ−型ウエル領域３
４Ａ、３４Ｂ、ｎ型ウエル領域３４Ｂ、ｎ−型ウエル領
域３４の夫々の主面上にゲート絶縁膜４３を形成する。
このゲート絶縁膜４３は、例えば８００〜９００[℃]程
度の高温度のスチーム酸化法で形成し、１５〜２５[ｎ
ｍ]程度の膜厚で形成する。このゲート絶縁膜４３を形
成する工程により、特に、入力部ＩＮの静電気破壊防止
回路Ｉのクランプ用ＭＩＳＦＥＴＱｃのｎ＋型半導体領
域４０の主面上に厚い膜厚の絶縁膜４３を形成すること
ができる。この絶縁膜４３は、ｎ＋型半導体領域４０の
主面部の不純物濃度が高いので、増殖酸化によりゲート
絶縁膜４３に比べて厚い膜厚に形成することができる。
絶縁膜４３は例えば８０〜１００[ｎｍ]程度の膜厚で形
成される。
【０１６１】（ゲート配線形成工程１）次に、ゲート絶
縁膜４３上及び素子間分離用絶縁膜３６上を含む基板全
面に多結晶珪素膜を形成する。多結晶珪素膜は、ＣＶＤ
法で堆積させ、２００〜３００[ｎｍ]程度の膜厚で形成
する。多結晶珪素膜には、熱拡散法により、抵抗値を低
減するｎ型不純物例えばＰが導入される。
【０１６２】次に、前記多結晶珪素膜上に遷移金属シリ
サイド膜例えばＷＳｉ2膜を形成する。この遷移金属シ
リサイド膜は、例えばＣＶＤ法又はスパッタ法により堆
積し、９０〜１１０[ｎｍ]程度の膜厚で形成する。この
遷移金属シリサイド膜及び前記多結晶珪素膜は製造工程
における第１層目のゲート配線形成工程として形成され
る。
【０１６３】次に、前記遷移金属シリサイド膜上の全面
に層間絶縁膜８０を形成する。この層間絶縁膜８０は無
機シランガス(ＳｉＨ4又はＳｉＨ2Ｃｌ2)及び酸化窒素
ガス(Ｎ2Ｏ)をソースガスとするＣＶＤ法で堆積した酸
化珪素膜で形成する。この酸化珪素膜は、段差部分での
ステップカバレッジが高く、しかも膜の縮みが少ない特
徴がある。この層間絶縁膜８０は例えば３５０〜４５０
[ｎｍ]程度の膜厚で形成する。
【０１６４】次に、図２２に示すように、前記層間絶縁
膜８０、遷移金属シリサイド膜、多結晶珪素膜の夫々を
所定の形状に順次エッチングし、ゲート電極４４及びワ
ード線(ＷＬ)４４を形成する。ゲート電極４４、ワード
線４４の夫々の上部の層間絶縁膜８０はそのまま残存さ
せる。前記エッチングは、フォトリソグラフィ技術で形
成したエッチングマスク（フォトレジスト膜）を使用
し、ＲＩＥ等の異方性エッチングで行う。このゲート電
極４４を形成することにより、入力部ＩＮの静電気破壊
防止回路Ｉのクランプ用ＭＩＳＦＥＴＱｃが実質的に完
成する。
【０１６５】次に、高温度の熱処理を施し、前記遷移金
属シリサイド膜のデンシファイ処理及びエッチングダメ
ージを回復する。この熱処理は約９００〜１０００[℃]
程度の高温度で約３０分行う。
【０１６６】次に、高温度の酸化処理を施し、ゲート電
極４４、ワード線４４の露出する表面を酸化し、特にゲ
ート電極４４の端部のゲート絶縁膜４３の絶縁耐圧を向
上させる。この酸化処理は約８５０〜９００[℃]の高温
度においてドライ酸化法により行う。
【０１６７】（低濃度の半導体領域形成工程）次に、素
子間分離用絶縁膜３６及び層間絶縁膜８０(及びゲート
電極４４)を不純物導入マスクとして用い、ｎチャネル
ＭＩＳＦＥＴＱｎ、入力部ＩＮのクランプ用ＭＩＳＦＥ
ＴＱｃ、メモリセルアレイＭＡのメモリセル選択用ＭＩ
ＳＦＥＴＱｓの夫々の形成領域において、ｐ−型ウエル
領域３５の主面部にｎ型不純物４５ｎを導入する。この
ｎ型不純物４５ｎはゲート電極４４に対して自己整合で
導入される。また、このｎ型不純物４５ｎは、バイポー
ラトランジスタＴ１、Ｔ２の夫々のｐ型ベース領域の形
成領域においてｎ−型ウエル領域３４Ｂ、ｎ型ウエル領
域３４Ｂの夫々の主面部にも導入される。ｎ型不純物４
５ｎは、例えば１０13[atoms／ｃｍ2]程度の不純物濃度
のＰを用い、５０〜７０[ＫｅＶ]程度のエネルギのイオ
ン打込法で導入する。
【０１６８】前述したように、メモりセルＭのメモリセ
ル選択用ＭＩＳＦＥＴＱｓの少なくともスタックド構造
の情報蓄積用容量素子Ｃに接続される側のｎ型半導体領
域４５を形成するｎ型不純物４５ｎは１０14[atoms／ｃ
ｍ2]未満の低不純物濃度のイオン打込法で導入されるの
で、スタックド構造の情報蓄積用容量素子Ｃの情報とな
る電荷のリーク量が低減される。また、前記ｎ型不純物
４５ｎは、低不純物濃度で導入されるので、ｎチャネル
ＭＩＳＦＥＴＱｎ、メモリセル選択用ＭＩＳＦＥＴＱｓ
の夫々をＬＤＤ構造で形成することができる。
【０１６９】また、前記バイポーラトランジスタＴ１、
Ｔ２の夫々に導入されたｎ型不純物４５ｎは、ｐ型ベー
ス領域の表面の不純物濃度を下げることができるので、
このｐ型ベース領域と後工程で形成されるｎ型エミッタ
領域との表面部分のｐｎ接合部に付加される寄生容量を
小さくすることができる。つまり、バイポーラトランジ
スタＴ１、Ｔ２の夫々は高周波特性を向上することがで
きる。また、ｎ型不純物４５ｎは、前記ｐ型ベース領域
とｎ型エミッタ領域との表面部分のｐｎ接合耐圧を向上
することができる。つまり、バイポーラトランジスタＴ
１、Ｔ２の夫々は高耐圧化を図ることができる。しか
も、前記バイポーラトランジスタＴ１、Ｔ２の夫々に導
入されるｎ型不純物４５ｎは、ｎチャネルＭＩＳＦＥＴ
Ｑｎ、メモリセル選択用ＭＩＳＦＥＴＱｓの夫々に導入
されるｎ型不純物４５ｎを導入する工程で導入すること
ができるので、混在型半導体集積回路装置１の製造工程
数を低減することができる。
【０１７０】前記バイポーラトランジスタＴ１、Ｔ２の
夫々の領域に導入されるｎ型不純物４５ｎは、基本的に
ｐ型ベース領域の真性ベース領域であるｐ型半導体領域
４２(約１０14[atoms／ｃｍ2]程度)を形成するためにそ
れに比べて低い不純物濃度で導入されることが条件とな
る。一方、前述のｐ型ベース領域とｎ型エミッタ領域と
の境界領域の表面部分に形成される寄生容量が約１０
[％]以上低減するにはｎ型不純物４５ｎは１０12[atoms
／ｃｍ2]程度の不純物濃度で導入する必要がある。した
がって、バイポーラトランジスタＴ１、Ｔ２の夫々の領
域に導入されるｎ型不純物は、ｎチャネルＭＩＳＦＥＴ
Ｑｎ、メモリセル選択用ＭＩＳＦＥＴＱｓの夫々をＬＤ
Ｄ化するｎ型不純物４５ｎの不純物濃度が最適な濃度で
あり、しかもｎ型エミッタ領域に比べて浅い領域(表面
から約０.２[μｍ]まで)のｐ型ベース領域の不純物濃度
を下げるにはｎ型不純物４５ｎを導入する条件が最適で
あるので、本実施例はこのｎ型不純物４５ｎを使用す
る。
【０１７１】前記ｎ型不純物４５ｎを導入する際にはｐ
チャネルＭＩＳＦＥＴＱｐの形成領域は不純物導入マス
ク(フォトレジスト膜)で覆われている。
【０１７２】次に、素子間分離用絶縁膜３６及び層間絶
縁膜８０(及びゲート電極４４)を不純物導入マスクとし
て用い、第２３図に示すように、ｐチャネルＭＩＳＦＥ
ＴＱｐの形成領域において、ｎ−型ウエル領域３４Ａの
主面部にｐ型不純物４６ｐを導入する。このｐ型不純物
４６ｐはゲート電極４４に対して自己整合で導入され
る。ｐ型不純物４６ｐは、例えば１０12〜１０13[atoms
／ｃｍ2]程度の不純物濃度のＢＦ2(又はＢ）を用い、４
０〜６０[ＫｅＶ]程度のエネルギのイオン打込法で導入
する。ｐ型不純物４６ｐを導入する際にはｎチャネルＭ
ＩＳＦＥＴＱｎ、メモリセル選択用ＭＩＳＦＥＴＱｓ、
クランプ用ＭＩＳＦＥＴＱｃ、バイポーラトランジスタ
Ｔ１、Ｔ２の夫々の形成領域は不純物導入マスク（フォ
トレジスト膜）で覆れている。
【０１７３】（スペーサ形成工程）次に、図２４に示す
ように、前記ゲート電極４４、ワード線４４、それらの
上層の層間絶縁膜８０の夫々の側壁にサイドウォールス
ペーサ４７を形成する。サイドウォールスペーサ４７
は、酸化珪素膜を堆積し、この酸化珪素膜を堆積した膜
厚に相当する分、ＲＩＥ等の異方性エッチングを施すこ
とにより形成することができる。サイドウォールスペー
サ４７の酸化珪素膜は前記層間絶縁膜８０と同一膜質つ
まり無機シランガス及び酸化窒素ガスをソースガスとす
るＣＶＤ法で形成する。この酸化珪素膜は例えば４００
〜５００[ｎｍ]程度の膜厚で形成する。このサイドウォ
ールスペーサ４７のゲート長方向(チャネル長方向)の長
さは約２５０〜３００[ｎｍ]程度で形成される。
【０１７４】（層間絶縁膜形成工程１）次に、前記層間
絶縁膜８０上、サイドウォールスペーサ４７上等を含む
基板全面に層間絶縁膜（符号を付けていない）を形成す
る。この層間絶縁膜はスタックド構造の情報蓄積用容量
素子Ｃの夫々の電極層を加工する際のエッチングストッ
パ層として使用されている。また、層間絶縁膜はスタッ
クド構造の情報蓄積用容量素子Ｃの下層電極層５１とメ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極４４、ワ
ード線４４の夫々とを電気的に分離するために形成され
ている。つまり、層間絶縁膜は上層導電層の加工時のオ
ーバエッチングによる削れ量、洗浄工程での削れ量等を
見込んだ膜厚で形成されている。層間絶縁膜は無機シラ
ンガス及び酸化窒素ガスをソースガスとするＣＶＤ法で
堆積した酸化珪素膜で形成されている。つまり、この層
間絶縁膜は、スタックド構造の情報蓄積用容量素子Ｃの
誘電体膜５２や下地の層間絶縁膜８０との間に線膨張係
数差に基づき発生するストレスを低減することができ
る。層間絶縁膜は例えば１５０〜２５０[ｎｍ]程度の膜
厚で形成する。
【０１７５】次に、図２５に示すように、メモリセルＭ
形成領域のメモリセル選択用ＭＩＳＦＥＴＱｓの他方の
ｎ型半導体領域（情報蓄積用容量素子Ｃの下層電極層５
１が接続される側）４５上の前記層間絶縁膜を除去し、
接続孔５０を形成する。この接続孔５０はフォトリソグ
ラフィ技術及びエッチング技術を使用して形成する。前
記接続孔５０を形成した後はこの形成に使用したエッチ
ングマスクを除去する。このエッチングマスクの除去
後、エッチングダメージを除去するために、高温の熱処
理が行われる。熱処理は約９００〜１０００[℃]程度の
高温度で約１０分行う。この熱処理工程により、先に導
入されたｎ型不純物４５ｎが引き伸し拡散され、低不純
物濃度のｎ型半導体領域４５が形成される。このｎ型半
導体領域４５を形成することにより、メモリセルＭのメ
モリセル選択用ＭＩＳＦＥＴＱｓが実質的に完成する。
また、前記熱処理工程により、先に導入されたｐ型不純
物４６ｐが引き伸し拡散され、低不純物濃度のｐ型半導
体領域４６が形成される。
【０１７６】（ゲート配線形成工程２）次に、図２６に
示すように、メモリセルＭのスタックド構造の情報蓄積
用容量素子Ｃの下層電極層５１を形成する。下層電極層
５１は、前記接続孔５０を通して一部をｎ型半導体領域
４５に接続し、他部をサイドウォールスペーサ４７上、
層間絶縁膜８０上の夫々に延在させている。下層電極層
５１は、例えばＣＶＤ法で堆積させた多結晶珪素膜で形
成し、２００〜３００[ｎｍ]程度の比較的厚い膜厚で形
成する。この多結晶珪素膜は製造工程における第２層目
のゲート配線形成工程により形成されている。下層電極
層５１は、多結晶珪素膜の堆積後、抵抗値を低減するｎ
型不純物例えばＰを熱拡散法により前記多結晶珪素膜に
導入し、この後フォトリソグラフィ技術及びエッチング
技術を用いて前記多結晶珪素膜を加工することにより形
成されている。前記下層電極層５１に導入されたｎ型不
純物は、メモリセル選択用ＭＩＳＦＥＴＱｓの他方のｎ
型半導体領域４５の主面部に拡散され、高不純物濃度の
ｎ＋型半導体領域５１Ａを形成する。このｎ＋型半導体
領域５１Ａはメモリセル選択用ＭＩＳＦＥＴＱｓの他方
のｎ型半導体領域４５と下層電極層５１とのオーミック
特性を向上することができる（接触抵抗値の低減）。
【０１７７】（誘電体膜形成工程）次に、前記メモリセ
ルＭのスタックド構造の情報蓄積用容量素子Ｃの下層電
極層５１上を含む基板全面に誘電体膜５２を形成する。
誘電体膜５２は、前述したように基本的には窒化珪素
膜、酸化珪素膜の夫々を順次積層した２層構造で形成さ
れている。下層の窒化珪素膜は、例えばＣＶＤ法で堆積
させ、５〜１０[ｎｍ]程度の膜厚で形成する。この窒化
珪素膜を形成する際には酸素の巻き込みをできる限り抑
える。通常の生産レベルで下層電極層５１である多結晶
珪素膜上に窒化珪素膜を形成した場合には、極微量の酸
素の巻き込みが生じるので、下層電極層５１と窒化珪素
膜との間に３[ｎｍ]以下の薄い膜厚の自然酸化珪素膜
(図示しない)が形成される。
【０１７８】前記誘電体膜５２の上層の酸化珪素膜は、
下層の窒化珪素膜に高圧酸化法を施して形成し、１〜６
[ｎｍ]程度の膜厚で形成する。酸化珪素膜を形成すると
下層の窒化珪素膜は若干膜厚が減少する。酸化珪素膜は
基本的には１.５〜１０[toll]の高圧及び８００〜１０
００[℃]程度の高温度の酸素ガス雰囲気中において形成
する高圧スチーム酸化法により形成する。本実施例の酸
化珪素膜は、３〜３.８[toll]の高圧及び酸化の際の酸
素流量(ソースガス)を２[ｌ/min]、水素流量(ソースガ
ス)を３〜８[ｌ/min]とする高圧スチーム酸化法により
形成している。高圧スチーム酸化法で形成される酸化珪
素膜は常圧(１[toll])で形成される酸化珪素膜に比べて
短時間で所望の膜厚に形成することができる。つまり、
高圧スチーム酸化法は、高温度の熱処理時間を短縮する
ことができるので、メモリセル選択用ＭＩＳＦＥＴＱｓ
等のソース領域及びドレイン領域のｐｎ接合深さを浅く
することができる。特に、混在型半導体集積回路装置１
においては、埋込型のｎ＋型半導体領域３１Ａ、３１
Ｂ、埋込型のｐ＋型半導体領域３２の夫々が設けられて
いるので、ＭＩＳＦＥＴＱのソース領域、ドレイン領域
の夫々の接合深さを浅くすることは寄生容量の低減とな
り、動作速度の高速化を図ることにつながる。
【０１７９】結果的に、前記誘電体膜５２は、自然酸化
珪素膜、窒化珪素膜、酸化珪素膜の夫々を順次積層した
３層構造で構成されている。自然酸化珪素膜は酸素の巻
き込みを低減すれば薄くすることができる。また、製造
工程数は増加するが、自然酸化珪素膜を窒化し、誘電体
膜５２を２層構造で構成することもできる。
【０１８０】（ゲート配線形成工程３）次に、前記誘電
体膜５２上を含む基板全面に多結晶珪素膜を堆積する。
多結晶珪素膜は、ＣＶＤ法で堆積させ、１５０〜２５０
[ｎｍ]程度の膜厚で形成する。この多結晶珪素膜は製造
工程における第３層目のゲート配線形成工程により形成
される。この後、前記多結晶珪素膜に抵抗値を低減する
ｎ型不純物例えばＰを熱拡散法により導入する。
【０１８１】次に、メモリセル選択用ＭＩＳＦＥＴＱｓ
の一方のｎ型半導体領域４５と相補性データ線５７との
接続領域を除くメモリセルアレイＭＡの全面において、
前記多結晶珪素膜上にエッチングマスクを形成する。エ
ッチングマスクは例えばフォトリソグラフィ技術を使用
したフォトレジスト膜で形成されている。この後、前記
エッチングマスクを使用し、前記多結晶珪素膜、誘電体
膜５２の夫々を順次エッチングすることにより、前記多
結晶珪素膜で上層電極層５３を形成することができる。
前記多結晶珪素膜は例えば異方性エッチング法によりエ
ッチングする。この上層電極層５３を形成することによ
りスタックド構造の情報蓄積用容量素子Ｃが略完成し、
この結果、ＤＲＡＭのメモリセルＭが完成する。このメ
モリセルＭの完成後、前記エッチングマスクは除去す
る。
【０１８２】次に、図２７に示すように、前記メモリセ
ルアレイＭＡ以外の領域において、各素子とスタックド
構造の情報蓄積用容量素子Ｃの下層電極層５１との間に
形成された層間絶縁膜を除去する。
【０１８３】（ベース領域形成工程）次に、図示しない
が、不純物導入に際してのスルー膜として、基体全面に
酸化珪素膜を堆積する。この酸化珪素膜は、例えば無機
シランガス及び酸化窒素ガスをソースガスとするＣＶＤ
法で堆積し、２０〜４０[ｎｍ]程度の膜厚で形成する。
【０１８４】次に、図２８に示すように、バイポーラト
ランジスタＴ１、Ｔ２の夫々のｐ型ベース領域の形成領
域において、ｎ−型ウエル領域３４Ｂ、ｎ型ウエル領域
３４Ｂの夫々の主面部にｐ型不純物４２ｐを導入する。
このｐ型不純物４２ｐはｐ型ベース領域の真性ベース領
域を形成する。ｐ型不純物４２ｐは、１０14[atoms／ｃ
ｍ2]程度の不純物濃度のＢを使用し、２０〜４０[Ｋｅ
Ｖ]程度のエネルギのイオン打込法で導入する。このｐ
型不純物４２ｐの導入に際してはフォトリソグラフィ技
術で形成された不純物導入マスク(フォトレジスト膜)を
使用する。
【０１８５】（高濃度の半導体領域形成工程）次に、ｎ
チャネルＭＩＳＦＥＴＱｎ、入力部ＩＮの保護抵抗素子
Ｒの夫々の形成領域において、ｐ−型ウエル領域３５の
主面部にｎ型不純物を導入する。ｎ型不純物の導入には
主にゲート電極４４及びその上層の層間絶縁膜８０、サ
イドウォールスペーサ４７の夫々を不純物導入マスクと
して使用する。また、ｎ型不純物の導入に際してはメモ
リセルアレイＭＡ、ｐチャネルＭＩＳＦＥＴＱｐ、バイ
ポーラトランジスタＴ１、Ｔ２の夫々の形成領域は不純
物導入マスク(フォトレジスト膜)で覆われている。この
ｎ型不純物は主にｎチャネルＭＩＳＦＥＴＱｎの高不純
物濃度のソース領域及びドレイン領域を形成する。ｎ型
不純物は、例えば１０15〜１０16[atoms／ｃｍ2]程度の
不純物濃度のＡｓを用い、７０〜９０[ＫｅＶ]程度のエ
ネルギのイオン打込法で導入する。
【０１８６】次に、ｐチャネルＭＩＳＦＥＴＱｐ、バイ
ポーラトランジスタＴのｐ型ベース領域の夫々の形成領
域において、ｎ−型ウエル領域３４Ａ、３４Ｂ、ｎ型ウ
エル領域３４Ｂの夫々の主面部にｐ型不純物を導入す
る。ｐチャネルＭＩＳＦＥＴＱｐの形成領域において、
ｐ型不純物の導入には主にゲート電極４４及びその上層
の層間絶縁膜８０、サイドウォールスペーサ４７の夫々
を不純物導入マスクとして使用する。また、ｐ型不純物
の導入に際してはメモリセルアレイＭＡ、ｎチャネルＭ
ＩＳＦＥＴＱｎの夫々の形成領域は不純物導入マスクで
覆われている。このｐ型不純物は、ｐチャネルＭＩＳＦ
ＥＴＱｐの高不純物濃度のソース領域及びドレイン領
域、バイポーラトランジスタＴのｐ型ベース領域のグラ
フトベース領域の夫々を形成する。ｐ型不純物は、例え
ば１０15[atoms／ｃｍ2]程度の不純物濃度のＢＦ2 を用
い、７０〜９０[ＫｅＶ]程度のエネルギのイオン打込法
で導入する。
【０１８７】この後、前記ｎ型不純物、ｐ型不純物の夫
々に引き伸し拡散を施し、第２９図に示すように、ｐ−
型ウエル領域３５の主面部にｎ＋型半導体領域４８を形
成し、ｎ−型ウエル領域３４Ａ、３４Ｂ、ｎ型ウエル領
域３４Ｂの夫々の主面部にｐ＋型半導体領域４９を形成
する。前記引き伸し拡散は９００〜１０００[℃]程度の
高温度で約１０分行う。このｎ＋型半導体領域４８を形
成する工程により、ｎチャネルＭＩＳＦＥＴＱｎ、静電
気破壊防止回路Ｉの保護抵抗素子Ｒの夫々が実質的に完
成する。また、ｐ＋型半導体領域４９を形成する工程に
より、ｐチャネルＭＩＳＦＥＴＱｐが実質的に完成す
る。本実施例の混在型半導体集積回路装置１は、ｐチャ
ネルＭＩＳＦＥＴＱｐのソース領域及びドレイン領域で
あるｐ＋型半導体領域４９を形成する工程でバイポーラ
トランジスタＴ１、Ｔ２の夫々のｐ型ベース領域のグラ
フトベース領域であるｐ＋型半導体領域４９を形成する
ことができるので、後者を形成する工程に相当する分、
製造工程数を低減することができる。
【０１８８】（層間絶縁膜形成工程２）次に、前記各素
子上を含む基板全面に層間絶縁膜５４を形成する。層間
絶縁膜５４は酸化珪素膜５４Ａ、ＢＰＳＧ膜５４Ｂの夫
々を順次積層した２層構造で構成されている。この層間
絶縁膜５４の下層の酸化珪素膜５４Ａは例えば有機シラ
ンガスをソースガスとするＣＶＤ法で堆積する。また、
酸化珪素膜５４Ａは無機シランガス及び酸化窒素ガスを
ソースガスとするＣＶＤ法で堆積する。酸化珪素膜５４
Ａは、上層のＢＰＳＧ膜５４Ｂからの不純物（Ｐ、Ｂの
夫々）の漏れを防止するため、例えば１５０〜２５０
[ｎｍ]程度の膜厚で形成する。上層のＢＰＳＧ膜５４Ｂ
は例えばＣＶＤ法で堆積する。ＢＰＳＧ膜５４Ｂは例え
ば５００〜７００[ｎｍ]程度の膜厚で形成する。ＢＰＳ
Ｇ膜５４Ｂには窒素ガス雰囲気中において約９００〜１
０００[℃]程度の温度でデンシファイ処理及びリフロー
処理が施される。このリフローによりＢＰＳＧ膜５４Ｂ
の表面は平坦化される。
【０１８９】（接続孔形成工程）次に、前記層間絶縁膜
５４の各半導体領域４０、４２、４５、４８、４９、ゲ
ート電極４４、ワード線４４の夫々の上部を除去し、接
続孔５５を形成する。この接続孔５５は、占有面積を縮
小すると共に段差部分での上層配線のステップカバレッ
ジを向上するために、等方性エッチング及び異方性エッ
チングを組合せて形成する。また、接続孔５５は異方性
エッチングを使用して形成してもよい。
【０１９０】次に、窒素ガス雰囲気中において、７５０
〜８５０[℃]程度の低温度で約１０分程度の熱処理を施
す。この熱処理は接続孔５５を形成するエッチングのダ
メージを回復するために施される。熱処理は、低温度で
行っているので、前記層間絶縁膜５４の上層のＢＰＳＧ
膜５４Ｂに添加されている不純物が各半導体領域４０、
４２、４５、４８、４９の夫々にアウトディフュージョ
ンされても活性化されず表面の実効的な不純物濃度は低
下しない。
【０１９１】次に、前記接続孔５５から露出する各半導
体領域４０、４２、４５、４８、４９の夫々の主面上に
酸化珪素膜(図示しない)を形成する。酸化珪素膜は、後
工程の熱処理（ｎ＋型半導体領域５６を形成する不純物
の引き伸し拡散）で層間絶縁膜５４の上層のＢＰＳＧ膜
５４Ｂに添加されている不純物が接続孔５５を通して前
記各半導体領域４０、４２、４５、４８、４９の夫々の
主面部に導入されることを防止することができる。不純
物のうちＢがｎ型半導体領域４０、４５、４８の夫々の
主面部に導入されたり、Ｐがｐ型半導体領域４２、４９
の夫々の主面部に導入された場合には実効的な不純物濃
度が低下し、各半導体領域とそれに接続される配線５７
との接触抵抗値が増大する。前記酸化珪素膜は１２〜３
２[ｎｍ]程度の薄膜で形成される。ｎ型半導体領域４
０、４５、４８の夫々の主面上に形成される酸化珪素膜
はｐ型半導体領域４２、４９の夫々の主面上に形成され
る酸化珪素膜に比べて厚い膜厚で形成される。
【０１９２】（エミッタ領域形成工程）次に、バイポー
ラトランジスタＴ１、Ｔ２の夫々のｎ型エミッタ領域
（コレクタ電位引上げ用ｎ＋型半導体領域４０上を含
む）、メモリセルアレイＭＡのメモリセル選択用ＭＩＳ
ＦＥＴＱｓの一方のｎ型半導体領域４５の夫々が開口さ
れた不純物導入マスクを形成する。この不純物導入マス
クは、前記接続孔５５が露出する開口サイズで形成さ
れ、例えばフォトリソグラフィ技術を使用したフォトレ
ジスト膜で形成する。
【０１９３】次に、前記不純物導入マスク及びその下層
の層間絶縁膜５４を不純物導入マスクとして使用し、バ
イポーラトランジスタＴ１、Ｔ２の夫々のｐ型半導体領
域４２の主面部、コレクタ電位引上げ用ｎ＋型半導体領
域４０の主面部、メモリセル選択用ＭＩＳＦＥＴＱｓの
一方のｎ型半導体領域４５の主面部の夫々にｎ型不純物
を導入する。このｎ型不純物は、接続孔５５に規定され
た領域内において導入されるので、この接続孔５５に対
して自己整合で導入される。このｎ型不純物はバイポー
ラトランジスタＴ１、Ｔ２のｎ型エミッタ領域を形成す
ることを主目的としている。したがって、ｎ型不純物
は、１０15〜１０16[atoms／ｃｍ2]程度の不純物濃度の
Ｓｂを使用し、１００〜１２０[ＫｅＶ]程度のエネルギ
のイオン打込法で導入する。ｎ型不純物としてＳｂは、
他のｎ型不純物であるＡｓに比べて拡散速度が速く、Ｐ
に比べて遅い特徴がある。
【０１９４】前記バイポーラトランジスタＴ１、Ｔ２の
夫々のｐ型ベース領域のｐ型半導体領域４２の主面部に
導入されたｎ型不純物は前述のようにｎ型エミッタ領域
を形成する。バイポーラトランジスタＴ１、Ｔ２の夫々
のコレクタ電位引上げ用ｎ＋型半導体領域４０の主面部
に導入されたｎ型不純物はコレクタ電位引上げ用ｎ＋型
半導体領域４０とそれに接続される配線５７との接触抵
抗値を低減することを目的として導入される。メモリセ
ル選択用ＭＩＳＦＥＴＱｓの一方のｎ型半導体領域４５
の主面部に導入されたｎ型不純物は、製造工程における
マスク合せずれでｎ型半導体領域４５と接続孔５５とが
ずれた場合、接続孔５５に通される相補性データ線５７
とｐ−型ウエル領域３５とが短絡することを防止するこ
とを目的として導入される。
【０１９５】また、前記ｎ型不純物は、ｎチャネルＭＩ
ＳＦＥＴＱｎのｎ＋型半導体領域４８の主面部、クラン
プ用ＭＩＳＦＥＴＱｃのｎ＋型半導体領域４０の主面部
の夫々には基本的に導入しない。また、ｐチャネルＭＩ
ＳＦＥＴＱｐのｐ＋型半導体領域４９の主面部にはｐ型
不純物は導入しない。つまり、混在型半導体集積回路装
置１が埋込型のｐ＋型半導体領域３２、埋込型のｎ＋型
半導体領域３１Ａの夫々を有しており、ソース領域及び
ドレイン領域に付加される寄生容量を低減するために不
純物は導入されていない。
【０１９６】次に、前記不純物導入マスクを除去した後
に、高温度の熱処理を施し、図３０に示すように、先に
導入されたｎ型不純物に引き伸し拡散を施してｎ＋型半
導体領域５６を形成する。この熱処理は９００〜１００
０[℃]程度の高温度で約１５〜２５分行う。前述したよ
うに、バイポーラトランジスタＴ１、Ｔ２の夫々の領域
に形成されたｎ＋型半導体領域５６はｎ型エミッタ領域
として使用される。このｎ＋型半導体領域５６を形成す
ることにより、バイポーラトランジスタＴ１、Ｔ２の夫
々が実質的に完成する。
【０１９７】（配線形成工程１）次に、配線５７を形成
する前に、前記接続孔５５内に露出する各半導体領域４
０、４８、４９、５６の夫々の表面を前洗浄により露出
させる。この前洗浄は例えばスパッタリング法やエッチ
ング法により行う。
【０１９８】前記前洗浄工程は、層間絶縁膜５４の接続
孔５５の内壁も削るために、接続孔５５の開口サイズが
若干拡大する(層間絶縁膜５４が後退する)。前記バイポ
ーラトランジスタＴ１、Ｔ２の夫々のｎ型エミッタ領域
は、高周波特性を高めるために、拡散速度が遅いＡｓで
浅い(シャローな)ｐｎ接合深さを形成することが望し
い。ところが、Ａｓで形成されるｎ型エミッタ領域は横
方向の拡散量が小さく、この拡散量に比べて前記接続孔
５５の前洗浄工程による開口サイズの増加分が大きい場
合、ｐ型ベース領域と配線５７とが短絡する。一方、前
記ｎ型エミッタ領域を拡散速度の速いＰで形成した場
合、ｎ型エミッタ領域のｐｎ接合深さの増加に伴って、
ｐ型ベース領域の接合深さ及び横方向の拡散量が増大す
るので、寄生容量の増加で高周波特性が劣化すると共に
各動作領域の面積の増加で集積度が低下する。したがっ
て、本実施の形態の混在型半導体集積回路装置１は、バ
イポーラトランジスタＴ１、Ｔ２の夫々のｎ型エミッタ
領域であるｎ＋型半導体領域５６を、Ａｓに比べて拡散
速度が速く、Ｐに比べて拡散速度が遅いＳｂで形成して
いる。しかも、このＳｂ及びその導入工程は、メモリセ
ルアレイＭＡのメモリセル選択用ＭＩＳＦＥＴＱｓの一
方のｎ型半導体領域４５と一体に構成されるｎ＋型半導
体領域５６を形成する工程を兼用している。
【０１９９】次に、図３１に示すように、前記接続孔５
５を通して各半導体領域４０、４８、４９、５６の夫々
に接続し、層間絶縁膜５４上を延在する配線５７を形成
する。この配線５７はメモリセルアレイＭＡ上において
相補性データ線５７として使用される。配線５７は製造
工程における第１層目の配線形成工程で形成する。配線
５７は、遷移金属シリサイド膜５７Ａ、アルミニウム合
金膜５７Ｂ、遷移金属シリサイド膜５７Ｃの夫々を順次
積層した３層構造で構成されている。
【０２００】前記配線５７の下層の遷移金属シリサイド
膜５７Ａは、スパッタ法で堆積した例えばＭoＳi2 膜で
形成し、１０〜６０[ｎｍ]程度の膜厚で形成する。ま
た、下層の遷移金属シリサイド膜５７Ａは、ステップカ
バレッジを向上するためＣＶＤ法で堆積した例えばＷＳ
ｉ2膜で形成し、５０〜７０[ｎｍ]程度の膜厚で形成し
てもよい。
【０２０１】前記中層のアルミニウム合金膜５７Ｂは、
例えばスパッタ法で堆積させ、４００〜６００[ｎｍ]程
度の膜厚で形成する。
【０２０２】前記上層の遷移金属シリサイド膜５７Ｃ
は、スパッタ法で堆積させた例えばＭoＳi2膜で形成
し、１０〜２０[ｎｍ]程度の膜厚で形成する。
【０２０３】この配線５７は、遷移金属シリサイド膜５
７Ａ、アルミニウム合金膜５７Ｂ、遷移金属シリサイド
膜５７Ｃの夫々を順次積層した後に、フォトリソグラフ
ィ技術及びエッチング技術を使用して加工する。
【０２０４】このように、(３−２)バイポーラトランジ
スタＴ１、Ｔ２及びＤＲＡＭのメモリセル選択用ＭＩＳ
ＦＥＴＱｓを同一基体に形成する混在型半導体集積回路
装置１において、前記バイポーラトランジスタＴ１、Ｔ
２の夫々のｎ型エミッタ領域であるｎ＋型半導体領域５
６、前記メモリセル選択用ＭＩＳＦＥＴＱｓのソース領
域又はドレイン領域の一部であるｎ＋型半導体領域５６
の夫々を同一工程でイオン打込法でｎ型不純物を導入し
活性化することにより構成し、このｎ型エミッタ領域、
ソース領域及びドレイン領域の夫々に、同一工程で形成
された遷移金属シリサイド膜(バリアメタル層)５７Ａを
介在させてアルミニウム合金膜５７Ｂを接続する。この
構成により、前記バイポーラトランジスタＴ１、Ｔ２の
夫々のｎ型エミッタ領域、遷移金属シリサイド膜(バリ
アメタル層)５７Ａ、アルミニウム合金膜５７Ｂの夫々
を形成する工程をＤＲＡＭのメモリセル選択用ＭＩＳＦ
ＥＴＱｓのソース領域又はドレイン領域の一部であるｎ
＋型半導体領域５６、遷移金属シリサイド膜(バリアメ
タル層)５７Ａ、アルミニウム合金膜５７Ｂの夫々を形
成する工程で兼用することができるので、混在型半導体
集積回路装置１の製造工程数を低減することができると
共に、前記ｎ型エミッタ領域をイオン打込法による不純
物の導入で形成し、熱拡散法による不純物の導入（例え
ばポリシリコンエミッタ構造のバイポーラトランジス
タ）に比べて不純物濃度の制御性を向上することができ
るので、前記バイポーラトランジスタＴ１、Ｔ２のエミ
ッタ接地電流増幅率(ｈFE)のばらつきを低減し、混在型
半導体集積回路装置１の電気的信頼性を向上することが
できると共に、前記ｎ型エミッタ領域、ソース領域及び
ドレイン領域の夫々とアルミニウム合金膜５７Ｂとの合
金化反応を防止し、アロイスパイク現象を防止すること
ができるので、混在型半導体集積回路装置１の電気的信
頼性をより向上することができる。
【０２０５】（層間絶縁膜形成工程３）次に、前記配線
５７上を含む基板全面に層間絶縁膜５８を形成する。層
間絶縁膜５８は酸化珪素膜（堆積型絶縁膜）５８Ａ、酸
化珪素膜(塗布型絶縁膜)５８Ｂ、酸化珪素膜(堆積型絶
縁膜)５８Ｃの夫々を順次積層した３層構造で構成され
ている。
【０２０６】下層の酸化珪素膜５８Ａは、プラズマＣＶ
Ｄ法で堆積し、１５０〜２５０[ｎｍ]程度の膜厚で形成
する。
【０２０７】中層の酸化珪素膜５８Ｂは層間絶縁膜５８
の表面を平坦化するために形成されている。酸化珪素膜
５８Ｂは、ＳＯＧ法で数回(２〜５回)程度塗布し（合計
１００〜１５０[ｎｍ]程度の膜厚に塗布）、この後ベー
ク処理(約４５０[℃])を施し、表面をエッチングで後退
させることにより形成されている。前記エッチングによ
る後退により、酸化珪素膜５８Ｂは下層の酸化珪素膜５
８Ａの表面の段差形状のうち凹部のみに形成される。ま
た、層間絶縁膜５８の中層は前記酸化珪素膜５８Ｂに変
えて有機物膜例えばポリイミド系樹脂膜で形成してもよ
い。
【０２０８】上層の酸化珪素膜５８Ｃは、層間絶縁膜５
８全体としての膜の強度を高めるために、例えばプラズ
マＣＶＤ法で堆積し、５００〜７００[ｎｍ]程度の膜厚
で形成する。
【０２０９】（接続孔形成工程３）次に、前記層間絶縁
膜５８に接続孔５９を形成する。接続孔５９は前記接続
孔５５と同様に等方性エッチング及び異方性エッチング
を組合せてテーパ状或は階段状に形成する。また、接続
孔５９は異方性エッチングだけで形成してもよい。
【０２１０】前記接続孔５９を形成した後、エッチング
によるダメージを回復するため、約４００[℃]程度の低
温度で約１０〜２０分の熱処理を行う。
【０２１１】（配線形成工程２）次に、前記図１に示す
ように、接続孔５９を通して配線５７に接続するよう
に、層間絶縁膜５８上を延在する配線６０を形成する。
この配線６０は第２層目の配線形成工程により形成され
る。配線６０は、前述のように、基本的には配線５７と
同様の３層構造で形成される。つまり、配線６０は、遷
移金属シリサイド膜６０Ａ、アルミニウム合金膜６０
Ｂ、遷移金属シリサイド膜６０Ｃの夫々を順次積層して
形成される。
【０２１２】前記下層の遷移金属シリサイド膜６０Ａ
は、スパッタ法で堆積させた例えばＭoＳi2膜で形成
し、１０〜６０[ｎｍ]程度の膜厚で形成する。
【０２１３】中層のアルミニウム合金膜６０Ｂは、スパ
ッタ法で堆積させ、前記配線５７のアルミニウム合金膜
５７Ｂに比べて厚い７００〜１０００[ｎｍ]程度の膜厚
で形成する。
【０２１４】上層の遷移金属シリサイド膜６０Ｃは、ス
パッタ法で堆積させた例えばＭoＳi2膜で形成し、１０
〜３０[ｎｍ]程度の膜厚で形成する。
【０２１５】この配線６０は、遷移金属シリサイド膜６
０Ａ、アルミニウム合金膜６０Ｂ、遷移金属シリサイド
膜６０Ｃの夫々を順次積層した後に、フォトリソグラフ
ィ技術及びエッチング技術を使用して加工する。
【０２１６】前記配線６０を形成する工程の後に、配線
６０を加工するエッチングによるダメージを回復するた
めに熱処理を施す。
【０２１７】（パッシベーション膜形成工程）次に、前
記図１には示していないが、前記配線６０上を含む基板
全面にパッシベーション膜を形成する。パッシベーショ
ン膜は、シラン膜、窒化珪素膜、樹脂膜の夫々を順次積
層した複合膜で形成されている。前記パッシベーション
膜の下層のシラン膜は例えば１５０〜２５０[ｎｍ]程度
の膜厚で形成する。前記中層の窒化珪素膜は、例えばプ
ラズマＣＶＤ法で堆積し、１.０〜１.２[μｍ]程度の膜
厚で形成する。窒化珪素膜は耐湿性を向上するために形
成される。前記上層の樹脂膜は、例えば塗布法により塗
布されたポリイミド系樹脂膜で形成され、８〜１２[μ
ｍ]程度の膜厚で形成される。この樹脂膜はＤＲＡＭの
α線ソフトエラー耐圧を向上するために形成される。
【０２１８】次に、前記混在型半導体集積回路装置１の
外部端子ＢＰの形成領域において、前記パッシベーショ
ン膜にボンディング開口を形成する。このボンディング
開口はフォトリソグラフィ技術及びエッチング技術を使
用して形成する。
【０２１９】なお、ボンディング開口で規定された領域
内において、外部端子ＢＰとして使用される配線６０の
上層の遷移金属シリサイド膜６０Ｃは、ボンディング工
程時のボンディング位置の検出精度を高めるために除去
してもよい。この遷移金属シリサイド膜６０Ｃの除去
は、ボンディング開口時に行われる。つまり、外部端子
ＢＰ部分の遷移金属シリサイド膜６０Ｃの除去は、その
下層のアルミニウム合金膜６０Ｂを露出させ、このアル
ミニウム合金膜６０Ｂとパッシベーション膜の上層の樹
脂膜との位置検出ビームの反射率差を稼ぐために行われ
る。
【０２２０】これら一連の工程を施すことにより、本実
施の形態のＤＲＡＭを搭載する混在型半導体集積回路装
置１は完成する。
【０２２１】このように、(１７−９)真性コレクタ領
域、埋込型コレクタ領域の夫々を基体の深さ方向に順次
配置したバイポーラトランジスタと、前記真性コレクタ
領域、埋込型コレクタ領域の夫々と同一層でかつ同一導
電型で形成されるウエル領域、埋込型半導体領域の夫々
を基板の深さ方向に順次配置した領域に形成されるＭＩ
ＳＦＥＴとを有する混在型半導体集積回路装置１の製造
方法において、ｐ−型半導体基板３０のバイポーラトラ
ンジスタＴ１、Ｔ２の夫々の形成領域の主面部にＳｂを
導入すると共に、ｐ−型半導体基板３０のｐチャネルＭ
ＩＳＦＥＴＱｐの形成領域の主面部に前記Ｓｂ（又はＡ
ｓでもよい）及びそれと同一導電型でそれに比べて拡散
速度が速いＰを導入する工程と、前記ｐ−型半導体基板
３０の主面上にｎ−型エピタキシャル層３３を成長し、
前記バイポーラトランジスタＴ１、Ｔ２の夫々の形成領
域に前記Ｓｂを拡散して埋込型のｎ＋型半導体領域(埋
込型コレクタ領域)３１Ｂを形成すると共に、前記ｐチ
ャネルＭＩＳＦＥＴＱｐの形成領域に前記Ｓｂ及びＰを
拡散して埋込型のｎ＋型半導体領域３１Ａを形成する工
程と、前記ｎ−型エピタキシャル層３３のバイポーラト
ランジスタＴ１、Ｔ２の夫々の形成領域の主面部にｎ型
ウエル領域３４Ｂ、ｎ−型ウエル領域(真性コレクタ領
域)３４Ｂの夫々を形成すると共に、前記ｎ−型エピタ
キシャル層３３のｐチャネルＭＩＳＦＥＴＱｐの形成領
域の主面部にｎ−型ウエル領域３４Ａを形成する工程と
を備える。この構成により、前記Ｐの拡散速度が前記Ｓ
ｂのそれに比べて大きく、前記ｐチャネルＭＩＳＦＥＴ
Ｑｐの形成領域の埋込型のｎ＋型半導体領域３１Ａの基
板の深さ方向の寸法を前記バイポーラトランジスタＴ
１、Ｔ２の夫々の埋込型のｎ＋型半導体領域３１Ｂの基
板の深さ方向の寸法に比べて大きくすることができるの
で、ｐチャネルＭＩＳＦＥＴＱｐの形成領域のｐ−型ウ
エル領域３４Ａの深さを浅くし、バイポーラトランジス
タＴ１、Ｔ２の夫々のｎ型ウエル領域３４Ｂ、ｎ−型ウ
エル領域３４Ｂ(真性コレクタ領域)の夫々の深さを深く
することができる。
【０２２２】また、(１−１)層間絶縁膜５４に形成され
た接続孔(エミッタ開口)５５を通して、バイポーラトラ
ンジスタＴのｎ型エミッタ領域であるｎ＋型半導体領域
５６の主面に配線５７を接続する混在型半導体集積回路
装置１において、前記バイポーラトランジスタＴのｎ型
エミッタ領域であるｎ＋型半導体領域５６を、ｐ型ベー
ス領域(ｐ型半導体領域４２)の前記接続孔５５で規定さ
れた領域内の主面部にＳｂを導入し活性化することによ
り構成する。前記配線５７はアルミニウム合金膜５７Ｂ
を主体として構成される。この構成により、前記ｎ型エ
ミッタ領域であるｎ＋型半導体領域５６の横方向の拡散
量がＡｓに比べて大きく、前記配線５７の形成前に行わ
れる前洗浄で接続孔５５の開口サイズが増加しても、前
記ｐ型ベース領域であるｐ型半導体領域４２と前記配線
５７との短絡を防止することができるので、混在型半導
体集積回路装置１の電気的信頼性を向上することができ
ると共に、前記ｎ型エミッタ領域であるｎ＋型半導体領
域５６の横方向、縦方向の夫々の拡散量がＰに比べて小
さく、前記ｎ型エミッタ領域、ｐ型ベース領域、ｎ型コ
レクタ領域の夫々の接合深さを浅くすることができるの
で、前記ｎ型エミッタ領域、ｎ型コレクタ領域の夫々の
間の電流の走行距離を短くし、混在型半導体集積回路装
置１の動作速度の高速化を図ることができる。また、前
記ｎ型エミッタ領域とｐ型ベース領域との間、ｐ型ベー
ス領域とｎ型コレクタ領域との間の夫々のｐｎ接合面積
を低減し、寄生容量を低減することができるので、より
混在型半導体集積回路装置１の動作速度の高速化を図る
ことができる。また、前記ｎ型エミッタ領域、ｐ型ベー
ス領域、ｎ型コレクタ領域の夫々の接合深さを浅くし、
バイポーラトランジスタＴの占有面積を縮小することが
できるので、混在型半導体集積回路装置１の集積度を向
上することができる。
【０２２３】また、前記ｎ型エミッタ領域であるｎ＋型
半導体領域５６を形成するｎ型不純物は、バイポーラト
ランジスタＴのコレクタ電位引上げ用ｎ＋型半導体領域
４０の主面部にも導入されるので、このコレクタ電位引
上げ用ｎ＋型半導体領域４０と配線５７との接続抵抗値
を低減することができる。また、前記ｎ型エミッタ領域
であるｎ＋型半導体領域５６を形成するｎ型不純物は、
ＤＲＡＭのメモリセルＭのメモリセル選択用ＭＩＳＦＥ
ＴＱｓの一方のｎ型半導体領域４５に一体化されるｎ＋
型半導体領域５６を形成するｎ型不純物を兼用すること
ができるので、混在型半導体集積回路装置１の製造工程
数を低減することができる。
【０２２４】また、(２０−１１)ｐ−型ウエル領域３５
の下部にそれと同一導電型でかつそれに比べて不純物濃
度の高い埋込型のｐ＋型半導体領域３２を設け、前記ｐ
−型ウエル領域３５の主面部に形成されたｎチャネルＭ
ＩＳＦＥＴＱのソース領域及びドレイン領域であるｎ＋
型半導体領域４８、ＤＲＡＭのメモリセル選択用ＭＩＳ
ＦＥＴＱｓのソース領域及びドレイン領域であるｎ型半
導体領域４５の夫々に層間絶縁膜５４に形成された接続
孔５５を通して配線５７が接続された混在型半導体集積
回路装置１において、前記ｐ−型ウエル領域３５のＣＭ
ＯＳ領域ＣＭＯＳの主面部に形成されたｎチャネルＭＩ
ＳＦＥＴＱｎのｎ＋型半導体領域４８に配線５７を接続
すると共に、前記ｐ−型ウエル領域３５のメモリセルア
レイＭＡの主面部に形成されたメモリセル選択用ＭＩＳ
ＦＥＴＱｓのｎ型半導体領域４５に、前記接続孔５５で
規定された領域内にｎ型不純物を導入して形成された前
記ｎ＋型半導体領域４８に比べて深い接合深さを有する
ｎ＋型半導体領域５６を介在させて配線５７を接続す
る。つまり、メモリセルアレイＭＡのメモリセルＭのメ
モリセル選択用ＭＩＳＦＥＴＱｓにｎ＋型半導体領域５
６を設け、周辺回路を構成するｎチャネルＭＩＳＦＥＴ
Ｑｎにはｎ＋型半導体領域５６を設けない。この構成に
より、前記ｎチャネルＭＩＳＦＥＴＱｎのｎ＋型半導体
領域４８と前記ｐ−型ウエル領域３５の下部の埋込型の
ｐ＋型半導体領域３２とを離隔し、このｎチャネルＭＩ
ＳＦＥＴＱｎのｎ＋型半導体領域４８に付加される寄生
容量を低減することができるので、混在型半導体集積回
路装置１の動作速度の高速化を図ることができると共
に、前記ｎ型半導体領域４５と接続孔５５(又は配線５
７)との製造工程におけるマスク合せずれが生じても、
前記ｎ＋型半導体領域５６を介在させて前記メモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域４５と配線５
７とを確実に接続することができるので、配線５７とｐ
−型ウエル領域３５との短絡を防止し、混在型半導体集
積回路装置１の電気的信頼性を向上することができる。
【０２２５】なお、本実施の形態１の混在型半導体集積
回路装置１は、前記バイポーラトランジスタＴ１、Ｔ２
の夫々のｐ型ベース領域の真性ベース領域であるｐ型半
導体領域４２を形成する工程を削除し、ｐチャネルＭＩ
ＳＦＥＴＱｐのＬＤＤ構造を構成するｐ型半導体領域４
６を形成する工程で前記真性ベース領域を形成すること
ができる。つまり、前記ｐチャネルＭＩＳＦＥＴＱｐの
ｐ型半導体領域４６を形成する工程と同一製造工程でバ
イポーラトランジスタの真性ベース領域を形成する。こ
の場合、不純物濃度は、真性ベース領域を基準に設定
し、約１０14[atoms／ｃｍ2]程度と若干高くする。真性
ベース領域は、前記ＬＤＤ構造を構成するｐ型半導体領
域４６の不純物濃度を基準にした場合、若干不純物濃度
が低下するので、ｎ型エミッタ領域−ｎ型コレクタ領域
間にパンチスルーを生じる。一方、ｐチャネルＭＩＳＦ
ＥＴＱｐは、ＬＤＤ構造を構成するｐ型半導体領域４６
の機能がホットキャリア対策であるため、若干不純物濃
度が高くなっても実効的に問題はない。
【０２２６】このように、ＬＤＤ構造を採用するｐチャ
ネルＭＩＳＦＥＴＱｐのｐ型半導体領域４６を形成する
工程でバイポーラトランジスタＴの真性ベース領域を形
成することにより、混在型半導体集積回路装置１の製造
工程数を低減することができる。
【０２２７】（実施の形態２）本実施の形態２は、前記
実施の形態１の混在型半導体集積回路装置１の入力部Ｉ
Ｎに配置された静電気破壊防止回路Ｉの他の構造を説明
する、本発明の第２実施の形態である。
【０２２８】本発明の実施の形態２である混在型半導体
集積回路装置１を図３４乃至図３６(要部断面図)に示
す。
【０２２９】本実施の形態２の混在型半導体集積回路装
置１の入力部ＩＮの静電気破壊防止回路Ｉは、図３４に
示すように、主にクランプ用ＭＩＳＦＥＴＱｃ、保護抵
抗素子Ｒ、ダイオード素子Ｄ1、Ｄ2で構成されている。
クランプ用ＭＩＳＦＥＴＱｃは、前記実施の形態１のク
ランプ用ＭＩＳＦＥＴＱｃと同様にソース領域及びドレ
イン領域をｎ＋型半導体領域４０で構成する。したがっ
て、クランプ用ＭＩＳＦＥＴＱｃは、ゲート電極４４に
対してｎ＋型半導体領域４０を自己整合で形成すること
ができるので、実効チャネル長寸法をほぼ設定値で確保
することができる。保護抵抗素子Ｒはｎ＋型半導体領域
４８で構成される。ダイオード素子Ｄ1は前記ｎ＋型半
導体領域４８及びｐ−型ウエル領域３５で構成される。
ダイオード素子Ｄ2は前記ｎ＋型半導体領域４０及び埋
込型のｐ＋型半導体領域３２で構成される。このダイオ
ード素子Ｄ1、Ｄ2の夫々は入力信号用外部端子ＢＰから
入力段回路Ｃinに向って順次配置されている。
【０２３０】このように、(５−３)入力信号用外部端子
ＢＰとそれに直接々続される入力段回路Ｃinとの間に静
電気破壊防止回路Ｉを有する混在型半導体集積回路装置
１において、前記静電気破壊防止回路Ｉを、基体の主面
部にｎチャネルＭＩＳＦＥＴＱｎのｐ−型ウエル領域３
５と同一層で形成された低不純物濃度のｐ−型ウエル領
域３５、及びこのｐ−型ウエル領域３５の主面部に前記
ｎチャネルＭＩＳＦＥＴＱｎのソース領域及びドレイン
領域であるｎ＋型半導体領域４８と同一層で形成された
高不純物濃度のｎ＋型半導体領域４８で構成されたダイ
オード素子Ｄ1と、前記基体中に埋込まれた前記バイポ
ーラトランジスタＴの素子分離領域と同一層で形成され
た高不純物濃度の埋込型のｐ＋型半導体領域３２、及び
前記基体の主面部に前記埋込型のｐ＋型半導体領域３２
に底面を接触させて設けられた前記バイポーラトランジ
スタＴのコレクタ電位引上げ用ｎ＋型半導体領域４０と
同一層で形成された高不純物濃度のｎ＋型半導体領域４
０で形成されたダイオード素子Ｄ2とを、前記入力信号
用外部端子ＢＰから入力段回路Ｃinに向って順次並列に
配列して構成する。この構成により、前記入力信号用外
部端子ＢＰに入力される過大電流を前記ダイオード素子
Ｄ1、ダイオード素子Ｄ2の夫々で段階的に低減し、しか
も前記ダイオード素子Ｄ2のｐｎ接合耐圧を入力段回路
Ｃinのゲート絶縁膜４３の静電気破壊耐圧に比べて低く
することができるので、入力段回路Ｃinの静電気破壊を
防止し、混在型半導体集積回路装置１の静電気破壊耐圧
を向上することができる。また、前記静電気破壊防止回
路Ｉのダイオード素子Ｄ1、Ｄ2の夫々の形成工程をバイ
ポーラトランジスタＴ、ｎチャネルＭＩＳＦＥＴＱｎの
夫々を形成する工程で兼用することができるので、この
静電気破壊防止回路Ｉを形成する工程に相当する分、混
在型半導体集積回路装置１の製造工程数を低減すること
ができる。
【０２３１】また、前記静電気破壊防止回路Ｉは、図３
５に示すように、前記実施の形態１の静電気破壊防止回
路Ｉと大半を実質的に同様の構造とし、クランプ用ＭＩ
ＳＦＥＴＱｃのソース領域だけをｎチャネルＭＩＳＦＥ
ＴＱｎと同様にｎ型半導体領域４５及びｎ＋型半導体領
域４８で構成してもよい。このクランプ用ＭＩＳＦＥＴ
Ｑｃは、ソース領域のｎ型半導体領域４５のチャネル形
成領域側への拡散距離を低減することができるので、短
チャネル効果を低減することができる。
【０２３２】また、前記静電気破壊防止回路Ｉは、図３
６に示すように、保護抵抗素子Ｒをｎ＋型半導体領域４
０で構成し、クランプ用ＭＩＳＦＥＴＱｃのドレイン領
域であるｎ＋型半導体領域４０と一体に構成してもよ
い。保護抵抗素子Ｒであるｎ＋型半導体領域４０の底部
は埋込型のｐ＋型半導体領域３２と接触させる。この場
合、静電気破壊防止回路Ｉはダイオード素子Ｄ2しか存
在しないが、このダイオード素子Ｄ2は保護抵抗素子Ｒ
及びクランプ用ＭＩＳＦＥＴＱｃのドレイン領域に相当
する広い範囲において過大電流を吸収することができ
る。
【０２３３】また、前記静電気破壊防止回路Ｉは、図示
しないが、保護抵抗素子Ｒを前記実施の形態１の保護抵
抗素子Ｒと同様にｎ＋型半導体領域４８で構成し、この
ｎ＋型半導体領域４８の全域に沿ってｎ−型ウエル領域
３４Ｂ(又はｎ型ウエル領域３４Ｂ)を設けてもよい。つ
まり、この静電気破壊防止回路Ｉは、ダイオード素子Ｄ
1がなくなり、ダイオード素子Ｄ3、Ｄ2の夫々を入力信
号用外部端子ＢＰから入力段回路Ｃinに向って順次配置
する。
【０２３４】このように、(６−４)入力信号用外部端子
ＢＰとそれに直接々続される入力段回路Ｃinとの間に静
電気破壊防止回路Ｉを有する混在型半導体集積回路装置
１において、前記静電気破壊防止回路Ｉを、基体中に埋
込まれた前記バイポーラトランジスタＴの素子分離領域
と同一層で形成された高不純物濃度の埋込型のｐ＋型半
導体領域３２、及び前記基体の主面部に前記埋込型のｐ
＋型半導体領域３２に底面を接触させて設けられた前記
バイポーラトランジスタＴの真性コレクタ領域であるｎ
−型ウエル領域３４Ｂ（又はｎ型ウエル領域３４Ｂ或は
ｐチャネルＭＩＳＦＥＴＱｐのｎ−型ウエル領域３４
Ａ）と同一層で形成された低不純物濃度のｎ−型ウエル
領域３４Ｂで形成されたダイオード素子Ｄ3と、前記埋
込型のｐ＋型半導体領域３２、及び前記基体の主面部に
前記埋込型のｐ＋型半導体領域３２に底面を接触させて
設けられた前記バイポーラトランジスタのコレクタ電位
引上げ用ｎ＋型半導体領域４０と同一層で形成された高
不純物濃度のｎ＋型半導体領域４０で形成されたダイオ
ード素子Ｄ2とを、前記入力信号用外部端子ＢＰから入
力段回路Ｃinに向って順次並列に配列して構成する。こ
の構成により、前記入力信号用外部端子ＢＰに入力され
る過大電流を前記ダイオード素子Ｄ3、Ｄ2の夫々で段階
的に低減し、しかも前記ダイオード素子Ｄ2のｐｎ接合
耐圧を入力段回路Ｃinのゲート絶縁膜４３の静電気破壊
耐圧に比べて低くすることができるので、入力段回路Ｃ
inの静電気破壊を防止し、混在型半導体集積回路装置１
の静電気破壊耐圧を向上することができる。また、前記
静電気破壊防止回路Ｉのダイオード素子Ｄ1、Ｄ2の夫々
の形成工程をバイポーラトランジスタＴ、ｐチャネルＭ
ＩＳＦＥＴＱｐの夫々を形成する工程で兼用することが
できるので、この静電気破壊防止回路Ｉを形成する工程
に相当する分、混在型半導体集積回路装置１の製造工程
数を低減することができる。
【０２３５】（実施の形態３）本実施の形態３は、前記
実施の形態１の混在型半導体集積回路装置１において、
バイポーラトランジスタの占有面積を縮小し、集積度を
向上した、本発明の第３実施の形態である。
【０２３６】本発明の実施の形態３である混在型半導体
集積回路装置１を図３７(要部断面図)に示す。
【０２３７】本実施の形態３の混在型半導体集積回路装
置１は、少なくともバイポーラトランジスタＴ１、Ｔ２
の夫々のエミッタ開口として使用される接続孔５５内に
遷移金属膜(又は遷移金属シリサイド膜)５７Ｄが埋込ま
れている。この遷移金属膜５７Ｄは配線５７の一部とし
て使用され、この配線５７は、遷移金属膜５７Ｄを介在
させてアルミニウム合金膜５７Ｂが各半導体領域４０、
４８、４９、５６の夫々に直接々続されないので、前述
の実施の形態１で説明した遷移金属シリサイド膜５７Ａ
は廃止されている。
【０２３８】前記配線５７の下層となる遷移金属膜５７
Ｄは例えば選択ＣＶＤ法で堆積したＷ膜を使用する。遷
移金属膜シリサイド膜５７Ｄの場合は例えばＷＳi2等を
使用する。また、遷移金属膜５７Ｄは、ＣＶＤ法やスパ
ッタ法により接続孔５５内が埋込まれるまで堆積し、こ
の後、接続孔５５内のみに残存するように全面をエッチ
ングで後退させて形成してもよい。
【０２３９】前記配線５７のアルミニウム合金膜５７Ｂ
は、比抵抗値が小さい特徴があるが、段差部特にエミッ
タ開口として使用される接続孔５５部分でのステップカ
バレッジが悪く、断面々積が縮小する。バイポーラトラ
ンジスタＴ１、Ｔ２の夫々はエミッタ電流量がＣＭＯＳ
の動作電流量に比べて大きく、マイグレーション耐圧を
確保するために前記段差部でアルミニウム合金膜５７Ｂ
の断面々積を増加するにはエミッタ開口である接続孔５
５の開口サイズを大きくしなくてはならない。この接続
孔５５の開口サイズの増加は、ｎ型エミッタ領域、ｐ型
ベース領域、ｎ型コレクタ領域の夫々の面積を順次増大
し、バイポーラトランジスタＴ１、Ｔ２の夫々の占有面
積を増大する。つまり、本実施の形態３の混在型半導体
集積回路装置１は、前記接続孔５５内に遷移金属膜５７
Ｄを埋込み、接続孔５５部分での配線５７の断面々積を
増加している。
【０２４０】前記遷移金属膜５７Ｄは、まず、図３８
（所定の製造工程における要部断面図）に示すように、
層間絶縁膜５４に接続孔５５を形成し、この接続孔５５
内に前記遷移金属膜５７Ｄを埋込む。
【０２４１】次に、前記遷移金属膜５７Ｄ上、層間絶縁
膜５４上を含む基板全面にアルミニウム合金膜５７Ｂ、
遷移金属シリサイド膜５７Ｃの夫々を順次積層する。こ
の後、図３９（所定の製造工程における要部断面図）に
示すように、遷移金属シリサイド膜５７Ｃ、アルミニウ
ム合金膜５７Ｂの夫々を順次所定の形状に加工すること
により配線５７を形成する。つまり、前記配線５７の下
層となる遷移金属膜５７Ｄは、バイポーラトランジスタ
Ｔ１、Ｔ２の夫々のエミッタ開口となる接続孔５５を含
め、その他の素子と配線５７とを接続する接続孔５５の
すべてに埋込まれる。
【０２４２】このように、(３０−１４)バイポーラトラ
ンジスタＴ１、Ｔ２のｎ型エミッタ領域であるｎ＋型半
導体領域５６に、層間絶縁膜５４に形成されたエミッタ
開口である接続孔５５を通して前記層間絶縁膜５４上を
延在するアルミニウム合金膜５７Ｂ(配線５７)を接続す
る混在型半導体集積回路装置１において、前記層間絶縁
膜５４に形成されたエミッタ開口（接続孔５５）内に遷
移金属膜（又は遷移金属シリサイド膜）５７Ｄを埋込
み、この埋込まれた遷移金属膜５７Ｄを介在させ、前記
バイポーラトランジスタＴ１、Ｔ２のｎ型エミッタ領域
であるｎ＋型半導体領域５６と前記配線５７のアルミニ
ウム合金膜５７Ｂとを接続する。この構成により、前記
エミッタ開口である接続孔５５内の実質的にすべての領
域を前記遷移金属膜５７Ｄで満たし、前記接続孔５５の
段差部分で配線５７の断面々積を増加することができる
ので、エミッタ開口である接続孔５５の開口サイズを縮
小してこれに伴ってｎ型エミッタ領域の面積を縮小する
ことができる。つまり、バイポーラトランジスタＴ１、
Ｔ２の占有面積を縮小することができるので、混在型半
導体集積回路装置１の集積度を向上することができる。
【０２４３】また、前記エミッタ開口である接続孔５５
内に埋込まれた遷移金属膜５７Ｄは、前記アルミニウム
合金膜５７Ｂに比べてエレクトロマイグレーション耐圧
が高いので、さらに接続孔５５の開口面積を縮小し、混
在型半導体集積回路装置１の集積度をより向上すること
ができる。
【０２４４】また、前記エミッタ開口である接続孔５５
内に埋込まれた遷移金属膜５７Ｄは、ｎ型エミッタ領域
であるｎ＋型半導体領域５６とアルミニウム合金膜５７
Ｂとの合金化反応を防止することができるので、アロイ
スパイク現象を防止することができる。
【０２４５】また、前記遷移金属膜５７Ｄは、接続孔５
５内にそれに対して自己整合で埋込むことができ、接続
孔５５と配線５７のアルミニウム合金膜５７Ｂ（及び遷
移金属シリサイド膜５７Ｃ）との製造工程におけるマス
ク合せずれが生じても、接続孔５５内に目開きが生じな
いので、接続孔５５部分のアルミニウム合金膜５７Ｂの
配線幅寸法、配線間寸法の夫々を縮小することができ
る。つまり、前記接続孔５５に埋込まれた遷移金属膜５
７Ｄとアルミニウム合金膜５７Ｂとの接続部分におい
て、アルミニウム合金膜５７Ｂに製造工程におけるマス
ク合せ余裕寸法を確保する必要がなくなる(所謂ドック
ボーンの廃止)。
【０２４６】また、前記メモリセルアレイＭＡのメモリ
セルＭのメモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ
型半導体領域４５(実際にはｎ＋型半導体領域５６)と相
補性データ線５７との接続部分においては、前記遷移金
属膜５７Ｄは、相補性データ線５７の接続孔５５部分で
のステップカバレッジを向上し、相補性データ線５７の
断線不良を低減することができる。特に、メモリセルア
レイＭＡは、メモリセルＭをスタックド構造の情報蓄積
用容量素子Ｃで構成しており、接続孔５５の段差形状が
他の領域に比べて大きくなっているので、前記接続孔５
５内に埋込まれる遷移金属膜５７Ｄは有効である。
【０２４７】なお、前記配線５７の接続孔５５内に埋込
まれた遷移金属膜５７Ｄとアルミニウム合金膜５７Ｂと
の接続部分は、Ｓｉの析出や合金化反応が生じる可能性
があるので、実用の際はバリアメタル層例えば遷移金属
窒化膜(ＴｉＮ膜)を介在させる。
【０２４８】（実施の形態４）本実施の形態４は、前記
実施の形態１の混在型半導体集積回路装置１において、
特にＢｉ−ＣＭＯＳゲート回路の動作速度の高速化を図
った、本発明の第４実施の形態である。
【０２４９】本発明の実施の形態４である混在型半導体
集積回路装置１を図４０(要部断面図)に示す。
【０２５０】本実施の形態４の混在型半導体集積回路装
置１特にＢｉ−ＣＭＯＳゲート回路を構成するバイポー
ラトランジスタＴ１は、図４０に示すように、埋込型の
ｎ＋型半導体領域３１Ａ及びｎ−型ウエル領域３４Ａ
(真性コレクタ領域)でｎ型コレクタ領域を構成してい
る。埋込型のｎ＋型半導体領域３４Ａは基板の深さ方向
の寸法が大きく構成され、ｎ−型ウエル領域３４Ａの深
さが浅く構成されている。
【０２５１】一方、前記Ｂｉ−ＣＭＯＳゲート回路を構
成するＣＭＯＳのｎチャネルＭＩＳＦＥＴＱｎはｎ−型
ウエル領域３５の主面に設けられ、ｐチャネルＭＩＳＦ
ＥＴＱｐはｎ−型ウエル領域３４Ｂの主面に設けられて
いる。前記ｎチャネルＭＩＳＦＥＴＱｎの領域のｎ−型
ウエル領域３５、ｐチャネルＭＩＳＦＥＴＱｐの領域の
ｎ−型ウエル領域３４Ｂの夫々は、前記バイポーラトラ
ンジスタＴ１の真性コレクタ領域であるｎ−型ウエル領
域３４Ａに比べて深い深さで構成されている。ｎチャネ
ルＭＩＳＦＥＴＱｎの領域の埋込型のｐ＋型半導体領域
３２、ｐチャネルＭＩＳＦＥＴＱｐの領域の埋込型のｎ
＋型半導体領域３４Ｂの夫々は、前記バイポーラトラン
ジスタＴ１の埋込型のｎ＋型半導体領域３１Ａに比べて
基板の深さ方向の寸法が小さく構成されている。
【０２５２】すなわち、前記バイポーラトランジスタＴ
１は、ｎ型コレクタ領域のうちの真性コレクタ領域であ
るｎ−型ウエル領域３４Ａを浅くし、ｎ型エミッタ領域
−ｎ型コレクタ領域間（ｎ型エミッタ領域から埋込型の
ｎ＋型半導体領域３１Ａまでの距離）を短縮することが
できるので、電流の走行距離を縮小してベース遮断周波
数を向上し、動作速度の高速化を図ることができる。こ
れに対して、ｎチャネルＭＩＳＦＥＴＱｎは、ｎ−型ウ
エル領域３５の深さを深くし、ソース領域及びドレイン
領域であるｎ＋型半導体領域４８と埋込型のｐ＋型半導
体領域３２とを積極的に離隔することができるので、前
記ｎ＋型半導体領域４８に付加される寄生容量を低減
し、動作速度の高速化を図ることができる。同様に、ｐ
チャネルＭＩＳＦＥＴＱｐは、ｎ−型ウエル領域３４Ｂ
の深さを深くし、ソース領域及びドレイン領域であるｐ
＋型半導体領域４９と埋込型のｎ＋型半導体領域３１Ｂ
とを積極的に離隔することができるので、前記ｐ＋型半
導体領域４９に付加される寄生容量を低減し、動作速度
の高速化を図ることができる。
【０２５３】なお、同図４０に示すバイポーラトランジ
スタＴ２は高耐圧化を図るように構成されている。
【０２５４】前記Ｂｉ−ＣＭＯＳゲート回路のバイポー
ラトランジスタＴ１の埋込型のｎ＋型半導体領域３１
Ａ、ｐチャネルＭＩＳＦＥＴＱｐの領域の埋込型のｎ＋
型半導体領域３１Ｂの夫々は図４１（所定の製造工程に
おける要部断面図）に示すように形成される。つまり、
バイポーラトランジスタＴ１の埋込型のｎ＋型半導体領
域３１Ａはｎ型不純物３１ｎ1、３１ｎ2の夫々を導入す
ることにより形成され、ｐチャネルＭＩＳＦＥＴＱｐの
領域の埋込型のｎ＋型半導体領域３１Ｂはｎ型不純物３
１ｎ1を導入することにより形成される。ｎ型不純物３
１ｎ1は拡散速度の遅い例えばＳｂを使用し、ｎ型不純
物３１ｎ2は拡散速度の速い例えばＰを使用する。ｎ型
不純物３１ｎ1はその拡散速度が遅いので深いｎ−型ウ
エル領域３４Ｂを形成することができる。ｎ型不純物３
１ｎ2はその拡散速度が速いので浅いｎ−型ウエル領域
３１Ｂを形成することができる。
【０２５５】このように、(３１−１５)真性コレクタ領
域、埋込型コレクタ領域の夫々を基体の深さ方向に順次
配置したバイポーラトランジスタＴ１と、前記真性コレ
クタ領域、埋込型コレクタ領域の夫々と同一層でかつ同
一導電型で形成されるウエル領域、埋込型半導体領域の
夫々を基体の深さ方向に順次配置した領域に形成される
ｐチャネルＭＩＳＦＥＴＱｐとを有する混在型半導体集
積回路装置１において、前記バイポーラトランジスタＴ
１の真性コレクタ領域であるｎ−型ウエル領域３４Ａの
基体表面からの深さを、前記ｐチャネルＭＩＳＦＥＴＱ
ｐを形成するｎ−型ウエル領域３４Ｂの基体表面からの
深さに比べて浅く構成する。この構成により、前記バイ
ポーラトランジスタＴ１は、真性コレクタ領域であるｎ
−型ウエル領域３４Ａの基体表面からの深さを浅くし、
電流の走行距離を短くすることができるので、ベース遮
断周波数を高め、動作速度の高速化を図ることができる
と共に、前記ｐチャネルＭＩＳＦＥＴＱｐは、ｎ−型ウ
エル領域３４Ｂの基体表面からの深さを深くし、前記ｐ
チャネルＭＩＳＦＥＴＱｐのソース領域、ドレイン領域
の夫々であるｐ＋型半導体領域４９と前記埋込型のｎ＋
型半導体領域３１Ｂとを離隔することができるので、前
記ｐ＋型半導体領域４９に付加される寄生容量を低減
し、ｐチャネルＭＩＳＦＥＴＱｐの動作速度の高速化を
図ることができる。
【０２５６】（実施の形態５）本実施の形態５は、前記
実施の形態１の混在型半導体集積回路装置１において、
バイポーラトランジスタの周波数特性を向上した、本発
明の第５実施の形態である。
【０２５７】本発明の実施の形態５である混在型半導体
集積回路装置１を図４２(要部断面図)に示す。
【０２５８】本実施の形態５の混在型半導体集積回路装
置１は、図４２に示すように、バイポーラトランジスタ
Ｔ１の真性コレクタ領域として使用されるｎ−型ウエル
領域３４Ｂのｎ型エミッタ領域の直下に高不純物濃度の
埋込型のｎ＋型半導体領域３４Ｃが設けられている。つ
まり、この埋込型のｎ＋型半導体領域３４Ｃは、ｐ型ベ
ース領域の真性ベース領域であるｐ型半導体領域４２と
ｎ型コレクタ領域の埋込型のｎ＋型半導体領域３１Ｂと
の間において、真性コレクタ領域であるｎ−型ウエル領
域３４Ｂの不純物濃度を高めている。
【０２５９】前記ｎ型エミッタ領域の直下に設けられる
埋込型のｎ＋型半導体領域３４Ｃは図４３及び図４４
(所定の製造工程毎に示す要部断面図)に示すように形成
されている。
【０２６０】まず、素子を覆う層間絶縁膜５４に接続孔
５５を形成する。この接続孔５５は、バイポーラトラン
ジスタＴ１のｐ型ベース領域の真性ベース領域であるｐ
型半導体領域４２上において、エミッタ開口として使用
される。
【０２６１】次に、バイポーラトランジスタＴ１のｎ型
エミッタ領域の形成領域上、コレクタ電位引上げ用ｎ＋
型半導体領域４０上の夫々の接続孔５５部分が開口され
た不純物導入マスク９０を形成する。不純物導入マスク
９０は、例えばフォトリソグラフィ技術で形成されたフ
ォトレジスト膜で形成し、前記層間絶縁膜５４上に形成
される。
【０２６２】次に、図４３に示すように、前記不純物導
入マスク９０の開口及び接続孔５５で規定された領域内
において、少なくともバイポーラトランジスタＴ１の真
性コレクタ領域であるｎ−型ウエル領域３４Ｂの主面部
にｎ型不純物３４ｎ3を導入する。ｎ型不純物３４ｎ
3は、ｎ−型ウエル領域３４Ｂの不純物濃度に比べて高
くかつその領域に不純物濃度のピークを有するように、
例えば１０15[atoms／ｃｍ2]程度の不純物濃度のＰを使
用し、約３００[ＫｅＶ]程度の高エネルギのイオン打込
法で導入する。このｎ型不純物３４ｎ3はバイポーラト
ランジスタＴ１のコレクタ電位引上げ用ｎ＋型半導体領
域４０の主面部にも導入される。また、ｎ型不純物３４
ｎ3は、バイポーラトランジスタＴ１のｎ型エミッタ領
域のサイズを規定する接続孔(エミッタ開口)５５に規定
された領域内において導入されるので、ｎ型エミッタ領
域の直下にそれに対して自己整合で導入される。
【０２６３】次に、バイポーラトランジスタＴ１、Ｔ２
の夫々のｐ型半導体領域４２の主面部、コレクタ電位引
上げ用ｎ＋型半導体領域４０の主面部、メモリセルアレ
イＭＡのメモリセルＭのメモリセル選択用ＭＩＳＦＥＴ
Ｑｓの一方のｎ型半導体領域４５の主面部の夫々が開口
された不純物導入マスク９１を形成する。この不純物導
入マスク９１は、例えばフォトリソグラフィ技術を使用
したフォトレジスト膜で形成する。
【０２６４】次に、図４４に示すように、前記不純物導
入マスク９１の開口及び接続孔５５で規定された領域内
において、少なくともｐ型半導体領域４２、ｎ型半導体
領域４５の夫々の主面部にｎ型不純物５６ｎを導入す
る。
【０２６５】次に、前記ｎ型不純物３４ｎ3、ｎ型不純
物５６ｎの夫々に引き伸し拡散を施す。前記ｎ型不純物
３４ｎ3はｎ型エミッタ領域の直下において埋込型のｎ
＋型半導体領域３４Ｃを形成する。前記ｎ型不純物５６
ｎは、ｎ型エミッタ領域であるｎ＋型半導体領域５６、
メモリセル選択用ＭＩＳＦＥＴＱｓのソース領域又はド
レイン領域の一部であるｎ＋型半導体領域５６の夫々を
形成する。
【０２６６】なお、前記埋込型のｎ＋型半導体領域３４
Ｃを形成するｎ型不純物３４ｎ3は、引き伸し拡散量が
多い場合にはｎ型不純物５６ｎの導入前に導入し、引き
伸し拡散を施した後に前記ｎ型不純物５６ｎを導入す
る。この工程順序によれば、ｎ型エミッタ領域であるｎ
＋型半導体領域５６の接合深さを浅くすることができる
ので、バイポーラトランジスタＴ１の高周波特性をさら
に向上することができる。また、前記ｎ型不純物３４ｎ
3は、引き伸し拡散量が少ない場合にはｎ型不純物５６
ｎを導入する後に導入してもよい。
【０２６７】また、前記埋込型のｎ＋型半導体領域３４
Ｃは、図４５(所定の製造工程における要部断面図)に示
すように、不純物導入マスク９３を使用し、ｎ−型ウエ
ル領域３４Ｂを形成するｎ型不純物３４ｎ1の導入の後
(又は前)にｎ型不純物３４ｎ3を導入することにより形
成してもよい。
【０２６８】このように、(３７−１９)ｎ型エミッタ領
域、ｐ型ベース領域、ｎ型コレクタ領域の夫々を順次基
体の表面から深さ方向に向って配置した縦型構造のバイ
ポーラトランジスタＴ１を有する混在型半導体集積回路
装置１において、前記ｎ型コレクタ領域の真性コレクタ
領域であるｎ−型ウエル領域３４Ｂの前記ｎ型エミッタ
領域の直下部分に前記ｎ−型ウエル領域３４Ｂに比べて
高不純物濃度の埋込型のｎ＋型半導体領域３４Ｃを設け
る。この構成により、前記ｎ型コレクタ領域のｎ型エミ
ッタ領域の直下部分のｎ−型ウエル領域３４Ｂの実質的
に電流が流れる領域の抵抗値を低減し、電流の流れる時
間を短縮することができるので、ベース遮断周波数を高
め、バイポーラトランジスタＴ１の動作速度の高速化を
図ることができると共に、前記ｎ型コレクタ領域のエミ
ッタ領域の直下部分以外の真性コレクタ領域は低不純物
濃度のｎ−型ウエル領域３４Ｂで構成され、真性コレク
タ領域とｐ型ベース領域とのｐｎ接合部に形成される寄
生容量を低減することができるので、よりベース遮断周
波数を低減し、バイポーラトランジスタＴ１の動作速度
の高速化を図ることができる。
【０２６９】また、(３８−２０)前記ｎ型コレクタ領域
のエミッタ領域の直下部分の埋込型のｎ＋型半導体領域
３４Ｃは、前記ｎ型エミッタ領域であるｎ＋型半導体領
域５６を規定するエミッタ開口(接続孔５５)に規定され
た領域内において、ｎ型コレクタ領域の真性コレクタ領
域であるｎ−型ウエル領域３４Ｂにｎ型不純物３４ｎ3
を導入することにより形成する。この構成により、前記
ｎ型コレクタ領域のｎ型エミッタ領域の直下部分の高不
純物濃度の埋込型のｎ＋型半導体領域３４Ｃを形成する
不純物導入マスクを形成する工程の一部をエミッタ開口
(接続孔５５)を形成する工程で兼用することができるの
で、このマスクを形成する工程に相当する分、混在型半
導体集積回路装置１の製造工程数を低減することができ
る。
【０２７０】（実施の形態６）本実施の形態６は、１６
[Ｍbit]又はそれ以上の大容量を有するＤＲＡＭを搭載
した混在型半導体集積回路装置１において、消費電力を
低減した、本発明の第６実施の形態である。
【０２７１】本発明の実施の形態６である混在型半導体
集積回路装置１を図４６(要部断面図)に示す。
【０２７２】本実施の形態６の混在型半導体集積回路装
置１は１６[Ｍbit]の大容量のＤＲＡＭを搭載する。こ
のＤＲＡＭのメモリセルアレイＭＡに延在する相補性デ
ータ線(ＤＬ)５７の配線幅寸法はこの相補性データ線５
７とその下層の上層電極層５３との間の層間絶縁膜５４
の膜厚に比べて小さく構成されている。一方、周辺回路
の領域において、相補性データ線５７と同一導電層で形
成される信号用配線５７や電源用配線５７の配線幅寸法
は前記層間絶縁膜５４の膜厚に比べて大きく構成されて
いる。
【０２７３】前記相補性データ線５７の充放電々流は次
式〈１〉で表わされる。
【０２７４】 但し、Ｊd ：データ線の充放電々流 Ｃb ：データ線容量(１本当り) Ｎ ：ワード線選択時に一度に動作するセンスアンプ数
(総ビット数／リフレッシュサイクル) Vw ：書込み電圧(Ｖcc) ｔrc：リフレッシュサイクルタイム η ：係数 １／２Ｖccプリチャージ⇒１／２ Ｖcc又はＶssプリチャージ⇒１ 前記〈１〉式右辺のデータ線容量Ｃbは、相補性データ
線５７−スタックド構造の情報蓄積用容量素子Ｃ間容
量、相補性データ線５７−ワード線４４間容量、半導体
領域(４５等)−基板間容量、ミラー容量等である。この
うち、データ線容量Ｃbは、相補性データ線５７−スタ
ックド構造の情報蓄積用容量素子Ｃの上層電極層(プレ
ート電極)５３間容量が約４０〜５０[％]の大半を占め
る。この相補性データ線５７−上層電極層５３間容量は
次式〈２〉で表わすことができる。
【０２７５】 但し、Ｌd ：データ線長寸法 Ｗd ：データ線幅寸法 α ：係数 ｔox：層間絶縁膜の膜厚 前述の式〈１〉、式〈２〉の夫々から明らかなように、
相補性データ線５７の配線幅寸法Ｗdを減少させ、層間
絶縁膜５４の膜厚ｔoxを増加することにより、相補性デ
ータ線５７−上層電極層５３間容量Ｃdpを減少してデー
タ線容量Ｃbを小さくすることができるので、相補性デ
ータ線５７の充放電々流Ｊdの低減化を図ることができ
る。
【０２７６】また、混在型半導体集積回路装置１のペレ
ットサイズは、１６[Ｍbit]の大容量を有するＤＲＡＭ
を搭載する場合、ＬＯＣ(Ｌead Ｏn Ｃhip)構造の採用
等、樹脂封止型半導体装置２の構造を工夫することによ
り、最大約１４０[ｍｍ2]程度で構成することができ
る。混在型半導体集積回路装置１のうちＤＲＡＭのメモ
リセルアレイＭＡの占有面積は全体の約５５[％]程度を
占めるので、１[bit]当りのメモリセルＭのセルサイズ
は４.５[μｍ2]程度に設定される。ＤＲＡＭは、フォー
ルデットビットライン方式を採用する場合、１[bit]の
メモリセルＭに１本のワード線４４と１組の相補性デー
タ線(２本のデータ線)５７が延在する。このレイアウト
構成上、ワード線垂直方向１に対して相補性データ線垂
直方向２であることが微細加工上でのバランスがよい。
したがって、前記メモリセルＭのセルサイズは１.５×
３.０[μｍ2]の長方形状に形成することが望ましい。つ
まり、図４７(配線の平面図)及び図４８（図４７のIII
−III切断線で切った模写断面図）に示すように、相補
性データ線５７の配線ピッチは３.０[μｍ]となり、相
補性データ線５７のうちの一本のデータ線の配線ピッチ
は１.５[μｍ]で構成される。１６[Ｍbit]の大容量を有
するＤＲＡＭにおいては、最小加工寸法(最小配線間隔)
が０.６[μｍ]、製造工程における２層間合せ余裕が０.
３[μｍ]の夫々である０.６[μｍ]製造プロセスを採用
するので、相補性データ線５７の配線幅寸法Ｗd約０.６
[μｍ]に設定される。これに対して、前記相補性データ
線５７と上層電極層５３との間の層間絶縁膜５４は、前
述のように、相補性データ線５７−上層電極層５３間容
量Ｃdpを減少するために、前述の実施例Ｉの混在型半導
体集積回路装置１に搭載された４[Ｍbit]のＤＲＡＭと
同程度、約７００[ｎｍ]程度の膜厚で形成される。すな
わち、１６[Ｍbit]の大容量を有するＤＲＡＭにおいて
は、相補性データ線５７の配線幅寸法(０.６[μｍ])
は、充放電々流Ｊdを低減して消費電力を低減するため
に、層間絶縁膜５４の膜厚(０.７[μｍ])に比べて小さ
く構成される。
【０２７７】一方、前記図４７及び図４８に示すよう
に、１６[Ｍbit]の大容量を有するＤＲＡＭにおいて
は、周辺回路の信号用配線５７(Ｓ)、電源用配線５７
(Ｖss又はＶcc)の夫々の配線幅寸法は層間絶縁膜５４の
膜厚に比べて大きく構成される。前記信号用配線５７
(Ｓ)は、例えばクロック系信号であり、微細加工よりも
動作速度を速くするために配線幅寸法を大きく構成して
いる。信号用配線５７(Ｓ)は例えば１.０[μｍ]程度の
配線幅寸法で構成される。電源用配線５７(Ｖss又はＶc
c)は、微細加工よりも、ノイズ低減やマイグレーション
耐圧の向上を図るために配線幅寸法を大きく構成してい
る。この電源用配線５７(Ｖss又はＶcc)は、入力用又は
出力用外部端子ＢＰと分岐するまでの間の配線幅寸法が
ワーストケースとなり、例えば１００[μｍ]程度の配線
幅寸法で構成される。
【０２７８】また、前述の混在型半導体集積回路装置１
に２５６[Ｍbit]のさらに大容量のＤＲＡＭを搭載する
場合においては、周辺回路の信号用配線５７(Ｓ)の配線
幅寸法が層間絶縁膜５４の膜厚に比べて小さく構成され
る場合があるが、前記電源用配線５７の外部端子ＢＰか
ら分岐されるまでの配線幅寸法は層間絶縁膜５４の膜厚
に比べて大きく構成される。
【０２７９】このように、(３４−１６)メモリセル選択
用ＭＩＳＦＥＴＱｓとスタックド構造の情報蓄積用容量
素子Ｃとの直列回路でメモリセルＭを構成し、前記スタ
ックド構造の情報蓄積用容量素子Ｃの上層電極層５３上
に層間絶縁膜５４を介在させて延在する相補性データ線
５７を前記メモリセルＭのメモリセル選択用ＭＩＳＦＥ
ＴＱｃの一方のｎ型半導体領域４５に接続するＤＲＡＭ
を備えた混在型半導体集積回路装置１において、前記相
補性データ線５７の配線幅寸法を、前記相補性データ線
５７とその下層のスタックド構造の情報蓄積用容量素子
Ｃの上層電極層５３との間の層間絶縁膜５４の膜厚より
も小さく構成する。この構成により、前記相補性データ
線５７に付加される寄生容量Ｃdを低減し、前記相補性
データ線５７の充放電々流量Ｊdを低減することができ
るので、ＤＲＡＭの消費電力を低減し、結果的に混在型
半導体集積回路装置１の消費電力を低減することができ
る。また、消費電力を低減することができるので、前記
混在型半導体集積回路装置１の集積度を向上することが
できる。
【０２８０】また、(３５−１７)前記ＤＲＡＭの周辺回
路に延在する、前記相補性データ線５７と同一導電層で
形成された信号用配線５７(Ｓ)の配線幅寸法を、その下
層の層間絶縁膜５４の膜厚よりも大きく構成する。この
構成により、前記周辺回路に延在する信号用配線５７
(Ｓ)は、断面々積を増加して抵抗値を低減することがで
きるので、信号伝達速度を速め、混在型半導体集積回路
装置１の動作速度の高速化を図ることができる。
【０２８１】また、(３６−１８)前記ＤＲＡＭの前記相
補性データ線５７と同一導電層で形成された電源用配線
５７の外部端子ＢＰから分岐されるまでの配線幅寸法
を、その下層の層間絶縁膜５４の膜厚よりも大きく構成
する。この構成により、前記電源用配線５７は、断面々
積を増加して抵抗値を低減することができるので、ノイ
ズを低減し、誤動作を防止して、混在型半導体集積回路
装置１の電気的信頼性を向上することができ、又充分な
配線幅寸法を確保することができるので、マイグレーシ
ョン耐圧を確保して断線不良を防止し、混在型半導体集
積回路装置１の電気的信頼性を向上することができる。
【０２８２】（実施の形態７）本実施の形態７は、混在
型半導体集積回路装置において、ＤＲＡＭの集積度を向
上すると共に、バイポーラトランジスタの特に素子分離
領域の面積を縮小して集積度を向上した、本発明の第７
実施の形態である。本実施の形態７は、特に１６[Ｍbi
t]又はそれ以上の大容量のＤＲＡＭを搭載する混在型半
導体集積回路装置に好適である。
【０２８３】本発明の実施の形態７である混在型半導体
集積回路装置１を図４９(要部断面図)に示す。
【０２８４】本実施の形態７の混在型半導体集積回路装
置１に搭載されるＤＲＡＭのメモリセルＭは、図４９及
び第５０図(メモリセルアレイの要部平面図)に示すよう
に、メモリセル選択用ＭＩＳＦＥＴＱｓと細溝型スタッ
クド構造の情報蓄積用容量素子Ｃとの直列回路で構成さ
れている。
【０２８５】前記メモリセルＭのメモリセル選択用ＭＩ
ＳＦＥＴＱｓは、主に、ｐ−型ウエル領域３５（チャネ
ル形成領域）、ゲート絶縁膜４３、ゲート電極４４、ｎ
＋型半導体領域１０７Ａ、ｎ型半導体領域４５及びｎ＋
型半導体領域１０４Ａの夫々で構成されている。メモリ
セルＭの細溝型スタックド構造の情報蓄積用容量素子Ｃ
は、主に、細溝１００、分離用絶縁膜１０１、下層電極
層１０２、誘電体膜１０３、上層電極層１０５の夫々で
構成されている。
【０２８６】前記メモリセル選択用ＭＩＳＦＥＴＱｓの
一方のｎ＋型半導体領域１０７Ａには、サイドウォール
スペーサ４７で規定された領域内において、ゲート電極
４４に対して自己整合でｎ＋型半導体領域１０７Ａの主
面に接続された中間導電膜１０７を介在させて相補性デ
ータ線(ＤＬ)５７が接続されている。前記中間導電膜１
０７は例えばＣＶＤ法で堆積した多結晶珪素膜で形成さ
れ、この多結晶珪素膜には抵抗値を低減するｎ型不純物
例えばＰが導入されている。前記ｎ＋型半導体領域１０
７Ａは前記中間導電膜１０７である多結晶珪素膜に導入
されたｎ型不純物をｐ−型ウエル領域３５の主面部に拡
散することにより形成されている。
【０２８７】メモリセル選択用ＭＩＳＦＥＴＱｓの他方
のｎ型半導体領域４５及びｎ＋型半導体領域１０４Ａ
は、前記分離用絶縁膜１０１に形成された開口１０１Ａ
を通して前記細溝型スタックド構造の情報蓄積用容量素
子Ｃの上層電極層１０４に接続されている。後述する
が、上層電極層１０４は多結晶珪素膜で形成され、この
多結晶珪素膜に導入されたｎ型不純物を開口１０１Ａで
規定された領域内においてｐ−型ウエル領域３５の主面
部に拡散することにより前記ｎ＋型半導体領域１０４Ａ
は形成される。
【０２８８】前記細溝型スタックド構造の情報蓄積用容
量素子Ｃの細溝１００は、ｐ−型ウエル領域３５、埋込
型のｐ＋型半導体領域３２の夫々を突き抜け、ｐ−型半
導体基板３０に底部が達する深さで形成されている。こ
の細溝１００は、例えばＲＩＥ等の異方性エッチングで
形成され、開口サイズに比べて深さが深く構成されてい
る。
【０２８９】前記分離用絶縁膜１０１は、細溝１００の
内壁に沿って設けられ、ｐ−型半導体基板３０、ｐ−型
ウエル領域３５、埋込型のｐ＋型半導体領域３２の夫々
と細溝型スタックド構造の情報蓄積用容量素子Ｃとを電
気的に分離するように構成されている。
【０２９０】前記下層電極層１０２は、分離用絶縁膜１
０１を介在させ、前記細溝１００の内壁に沿って設けら
れている。下層電極層１０２は例えばＣＶＤ法で堆積し
た多結晶珪素膜で形成され、この多結晶珪素膜にはｎ型
不純物例えばＰが導入されている。下層電極層１０２
は、細溝１００の底部の分離用絶縁膜１０１を除去して
形成された開口(符号は付けない)を通して埋込型のｎ＋
型半導体領域１０２Ａに接続されている。この埋込型の
ｎ＋型半導体領域１０２Ａは、前記下層電極層１０２に
導入されたｎ型不純物をｐ−型半導体基板３０の内部に
拡散させることにより形成されている。１６[Ｍbit]の
大容量のＤＲＡＭはメモリセルＭ間の配置ピッチが小さ
く構成されるので、前記埋込型のｎ＋型半導体領域１０
２Ａは、メモリセルＭと相補性データ線５７との接続部
分を除き、ワード線(ＷＬ)４４の延在方向及び相補性デ
ータ線５７の延在方向において、隣接する他のメモリセ
ルＭの埋込型のｎ＋型半導体領域１０２Ａと接続される
(一体に構成される)。埋込型のｎ＋型半導体領域１０２
Ａは、プレート給電部Ｖｐから電源電圧１／２Ｖccが供
給される。１６[Ｍbit]の大容量のＤＲＡＭになると、
内部回路で使用される電源電圧Ｖccが約３.３[Ｖ]にな
るので、前記電源電圧１／２Ｖccは約１.６５[Ｖ]であ
る。
【０２９１】前記プレート給電部Ｖｐは、図４９に示す
ように、細溝１００で周囲を規定された領域内におい
て、基体表面から深さ方向に向って、ｎ＋型半導体領域
４８、ｎ−型ウエル領域３４Ａ、埋込型のｎ＋型半導体
領域３１Ａの夫々を順次配置することにより構成されて
いる。プレート給電部Ｖｐは例えばメモリセルアレイＭ
Ａの周辺領域に配置される。このプレート給電部Ｖｐの
ｎ＋型半導体領域４８には電源電圧１／２Ｖccが印加さ
れた配線５７が接続され、埋込型のｎ＋型半導体領域３
１Ａには埋込型のｎ＋型半導体領域１０２Ａが接続され
る。
【０２９２】前記誘電体膜１０３は前記下層電極層１０
２の表面に設けられている。誘電体膜１０３は例えば窒
化珪素膜の単層、酸化珪素膜の単層又はそれらの複合膜
で形成されている。
【０２９３】前記上層電極層１０５は前記誘電体膜１０
３の表面上に細溝１００内を埋込むように設けられてい
る。この上層電極層１０５は前述したように例えばＣＶ
Ｄ法で堆積した多結晶珪素膜で形成され、この多結晶珪
素膜にはｎ型不純物例えばＰが導入されている。前記実
施の形態１の混在型半導体集積回路装置１に搭載された
スタックド構造の情報蓄積用容量素子Ｃと異なり、細溝
型スタックド構造の情報蓄積用容量素子Ｃは、下層電極
層１０２をプレート電極として形成し、上層電極層１０
５をフローティング電極として形成している。
【０２９４】このように構成される細溝型スタックド構
造の情報蓄積用容量素子Ｃは、所謂ＳＰＣ構造の情報蓄
積用容量素子Ｃと呼ばれ、基体の深さ方向に電荷蓄積量
を増加することができるので、メモリセル面積を縮小
し、混在型半導体集積回路装置１の集積度を向上するこ
とができる。
【０２９５】また、前記ＤＲＡＭのメモリセルアレイＭ
Ａにおいては、同図４９に示すように、ｐ−型ウエル領
域３５の下部にｎチャネルＭＩＳＦＥＴＱｎの領域と同
一層(同一製造工程)で形成された埋込型のｐ＋型半導体
領域３２が設けられている。この埋込型のｐ＋型半導体
領域３２は、混在型半導体集積回路装置１に特有な構造
であり、製造工程を増加しないでメモリセルアレイＭＡ
の領域に設けることができる。このメモリセルアレイＭ
Ａの領域に設けられた埋込型のｐ＋型半導体領域３２
は、ウエル給電部Ｖｗに接続され(一体に構成され)、基
板電位ＶBBが印加される。ウエル給電部Ｖｗは例えばメ
モリセルアレイＭＡの周辺部に配置されている。ウエル
給電部Ｖｗは、細溝１００で周囲を規定された領域内に
おいて、基体表面から深さ方向に向って、ｐ＋型半導体
領域４９、ｐ−型ウエル領域３５、埋込型のｐ＋型半導
体領域３２の夫々を順次配置することにより構成されて
いる。このウエル給電部Ｖｗのｐ＋型半導体領域４９に
は基板電位ＶBBが印加された配線５７が接続されてい
る。
【０２９６】一方、同図４９に示すバイポーラトランジ
スタ領域Ｂｉ(又はＣＭＯＳ領域ＣＭＯＳ)においては、
細溝１００内部に分離用絶縁膜１０１、下層電極層１０
２、誘電体膜１０３、上層電極層１０５の夫々を順次埋
込むことにより素子分離領域を構成している。この素子
分離領域の細溝１００、その内部に埋込まれる層１０
１、１０２、１０３、１０５の夫々は、メモリセルアレ
イＭＡに形成されるものと同一層（同一製造工程）で形
成される。素子分離領域の細溝１００は、素子間の短絡
を防止するために、ｎ型コレクタ領域である埋込型のｎ
＋型半導体領域３１Ｂに比べて底部を深く形成してい
る。また、素子分離領域の細溝１００は、素子間の短絡
を防止するために、底部の分離用絶縁膜１０１は除去さ
れず、結果的に埋込型のｎ＋型半導体領域１０２Ａは設
けられていない。
【０２９７】なお、前記細溝１００内部に埋込まれた下
層電極層１０２の上部にはその上層の導電層と電気的に
分離するために絶縁膜１０６が設けられている。
【０２９８】次に、前述の混在型半導体集積回路装置１
の製造方法について、図５１乃至図５６（各製造工程毎
に示す要部断面図）を用いて、簡単に説明する。
【０２９９】まず、各領域にｎ−型ウエル領域３４Ａ、
３４Ｂ、ｎ型ウエル領域３４Ｂ、ｐ−型ウエル領域３５
の夫々、及び素子間分離用絶縁膜３６、ｐ型チャネルス
トッパ領域３７の夫々を形成する。この後、図５１に示
すように、ｎ−型ウエル領域３４Ａ、３４Ｂ、ｎ型ウエ
ル領域３４Ｂ、ｐ−型ウエル領域３５の夫々の活性領域
の主面を露出する。
【０３００】次に、前記活性領域上を含む基板全面に、
絶縁膜１０８を形成し、この後、図５２に示すように、
絶縁膜１０８上に細溝１００の形成領域が開口されたエ
ッチングマスク１１０を形成する。エッチングマスク１
１０は例えばフォトリソグラフィ技術を使用したフォト
レジスト膜で形成する。
【０３０１】次に、前記エッチングマスク１１０を使用
し、図５３に示すように、絶縁膜１０８、基体の夫々を
順次エッチングすることにより、細溝１００を形成す
る。エッチングは前述のようにＲＩＥ等の異方性エッチ
ングを使用する。
【０３０２】次に、前記細溝１００の内壁を含む基板全
面に分離用絶縁膜１０１を形成する。分離用絶縁膜１０
１は例えばＣＶＤ法で堆積した酸化珪素膜を使用する。
【０３０３】次に、図５４に示すように、前記分離用絶
縁膜１０１上にメモリセルアレイＭＡの領域が開口され
たエッチングマスク１１１を形成する。エッチングマス
ク１１１は例えばフォトリソグラフィ技術を使用したフ
ォトレジスト膜で形成する。
【０３０４】次に、前記エッチングマスク１１１を使用
し、基板全面にエッチングを施すことにより、平坦部特
に細溝１００の底部の平坦部の分離用絶縁膜１０１を除
去する。このエッチングは異方性エッチングで行う。細
溝１００の底部には、分離用絶縁膜１０１が除去された
メモリセルアレイＭＡの領域のみｐ−型半導体基板３０
の表面が露出する。
【０３０５】次に、図５６に示すように、基板全面に下
層電極層１０２を形成する。下層電極層１０２は前述の
ように多結晶珪素膜で形成され、この多結晶珪素膜には
ｎ型不純物が導入される。このｎ型不純物は、メモリセ
ルアレイＭＡの領域の細溝１００の底部において、ｐ−
型半導体基板３０の内部に拡散し、埋込型のｎ＋型半導
体領域１０２Ａを形成する。
【０３０６】次に、誘電体膜１０３、上層電極層１０５
の夫々を順次積層し、下層電極層１０２、誘電体膜１０
３、上層電極層１０５の夫々を所定の形状に加工するこ
とにより、細溝型スタックド構造の情報蓄積用容量素子
Ｃ、素子分離領域の夫々を形成することができる。
【０３０７】この後、通常の製造工程を施すことによ
り、前記図４９及び図５０に示す混在型半導体集積回路
装置１は完成する。
【０３０８】このように、(２３−１２)メモリセル選択
用ＭＩＳＦＥＴＱｓと情報蓄積用容量素子Ｃとの直列回
路でメモリセルＭを構成するＤＲＡＭ、バイポーラトラ
ンジスタＴの夫々を同一基体に構成する混在型半導体集
積回路装置１において、前記ＤＲＡＭのメモリセルＭの
情報蓄積用容量素子Ｃを、前記基体の主面からその深さ
方向に向って形成された細溝１００内に構成し、前記バ
イポーラトランジスタＴの周囲を規定する素子分離領域
を、前記ＤＲＡＭのメモリセルの情報蓄積用容量素子Ｃ
を形成する細溝１００と同一工程で形成された細溝１０
０で構成する。前記ＤＲＡＭのメモリセルＭの情報蓄積
用容量素子Ｃは、前記細溝１００内に下層電極層１０
２、誘電体膜１０３、上層電極層１０４の夫々を順次積
層した細溝型スタックド構造(ＳＰＣ)で構成する。この
構成により、前記ＤＲＡＭのメモリセルＭの情報蓄積用
容量素子Ｃの細溝１００で基体の深さ方向に電荷蓄積量
を増加することができるので、メモリセルＭ面積を縮小
し、混在型半導体集積回路装置１の集積度を向上するこ
とができ、前記バイポーラトランジスタＴの素子分離領
域の細溝１００で基体の深さ方向に離隔寸法を確保する
ことができるので、素子分離領域の面積を縮小し、混在
型半導体集積回路装置１の集積度を向上することがで
き、しかも、前記ＤＲＡＭのメモリセルＭの情報蓄積用
容量素子Ｃの細溝１００と前記バイポーラトランジスタ
Ｔの素子分離領域の細溝１００とを同一製造工程で形成
することができるので、混在型半導体集積回路装置１の
製造工程数を低減することができる。
【０３０９】また、前記バイポーラトランジスタＴは、
素子分離領域を細溝１００で形成しているので、ｐｎ接
合分離に比べて、各動作領域に付加される寄生容量を低
減し、高周波特性を向上することができる。
【０３１０】また、(２８−１３)メモリセル選択用ＭＩ
ＳＦＥＴＱｓと情報蓄積用容量素子Ｃとの直列回路で構
成されたメモリセルＭをｐ−型ウエル領域３５の主面に
配列するＤＲＡＭを備えた混在型半導体集積回路装置１
において、前記ＤＲＡＭのメモリセルＭが配列されたｐ
−型ウエル領域３５の下部にそれと同一導電型でかつそ
れに比べて不純物濃度が高い埋込型のｐ＋型半導体領域
３２を設け、この埋込型のｐ＋型半導体領域３２を介在
させて前記ｐ−型ウエル領域３５にウエル電位(基板電
位ＶBB)を供給する。この構成により、前記ｐ−型ウエ
ル領域３５に発生するノイズをｐ−型ウエル領域３５に
比べて抵抗値が低い埋込型のｐ＋型半導体領域３２を介
在させて吸収することができるので、ＤＲＡＭの情報書
込み動作、情報読出し動作の夫々の誤動作を防止するこ
とができ、又前記ｐ−型ウエル領域３５のメモリセルア
レイＭＡ内でのウエル電位の分布を均一化することがで
きるので、メモリセルＭのメモリセル選択用ＭＩＳＦＥ
ＴＱｓのしきい値電圧の変動を低減することができ、混
在型半導体集積回路装置１の電気的信頼性を向上するこ
とができる。
【０３１１】また、(請求項２９)前記埋込型のｐ＋型半
導体領域３２はｎチャネルＭＩＳＦＥＴＱｎの領域の埋
込型のｐ＋型半導体領域３２と同一層で形成する。この
構成により、混在型半導体集積回路装置１の製造工程数
を低減することができる。
【０３１２】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【０３１３】例えば、本発明は、マイクロコンピュータ
（１チップマイコン）等、ＤＲＡＭを１つのユニットし
て使用する混在型半導体集積回路装置に適用することが
できる。
【０３１４】また、本発明は、前記ＤＲＡＭに限定され
ず、ＳＲＡＭ、ＲＯＭ等他の記憶機能を有する混在型半
導体集積回路装置１に適用することができる。
【０３１５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０３１６】（１）本発明によれば、前記第１ＭＩＳＦ
ＥＴの第１半導体領域と前記ウエル領域の下部の埋込型
半導体領域とを離隔し、この第１ＭＩＳＦＥＴの第１半
導体領域に付加される寄生容量を低減することができる
ので、半導体集積回路装置の動作速度の高速化を図るこ
とができると共に、前記第１半導体領域と配線との製造
工程におけるマスク合せずれが生じても、前記第２半導
体領域を介在させて前記第２ＭＩＳＦＥＴの第１半導体
領域と配線とを確実に接続することができるので、配線
とウエル領域との短絡を防止し、半導体集積回路装置の
電気的信頼性を向上することができる。
【０３１７】（２）本発明によれば、前記ＤＲＡＭのメ
モリセルの情報蓄積用容量素子の細溝で基板の深さ方向
に電荷蓄積量を増加することができるので、メモリセル
面積を縮小し、半導体集積回路装置の集積度を向上する
ことができ、前記バイポーラトランジスタの分離領域の
細溝で基板の深さ方向に離隔寸法を確保することができ
るので、分離面積を縮小し、半導体集積回路装置の集積
度を向上することができ、しかも、前記ＤＲＡＭのメモ
リセルの情報蓄積用容量素子の細溝と前記バイポーラト
ランジスタの分離領域の細溝とを同一製造工程で形成す
ることができるので、半導体集積回路装置の製造工程数
を低減することができる。
【０３１８】（３）本発明によれば、前記ウエル領域に
発生するノイズをウエル領域に比べて抵抗値が低い埋込
型半導体領域を介在させて吸収することができるので、
ＤＲＡＭの情報書込み動作、情報読出し動作の夫々の誤
動作を防止することができ、又前記ウエル領域のメモリ
セルアレイ内でのウエル電位の分布を均一化することが
できるので、メモリセルのメモリセル選択用ＭＩＳＦＥ
Ｔのしきい値電圧の変動を低減することができ、半導体
集積回路装置の電気的信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である混在型半導体集積
回路装置の要部断面図である。
【図２】前記混在型半導体集積回路装置を封止する樹脂
封止型半導体装置の部分断面平面図である。
【図３】前記混在型半導体集積回路装置のチップレイア
ウト図である。
【図４】前記第３図の要部拡大レイアウト図である。
【図５】前記混在型半導体集積回路装置の要部等価回路
図である。
【図６】前記混在型半導体集積回路装置の要部等価回路
図である。
【図７】前記混在型半導体集積回路装置の要部等価回路
図である。
【図８】前記混在型半導体集積回路装置の要部等価回路
図である。
【図９】前記混在型半導体集積回路装置の要部等価回路
図である。
【図１０】前記混在型半導体集積回路装置に搭載された
ＤＲＡＭの要部平面図である。
【図１１】前記ＤＲＡＭの所定の製造工程における要部
平面図である。
【図１２】前記ＤＲＡＭの所定の製造工程における要部
平面図である。
【図１３】前記混在型半導体集積回路装置の入力部の要
部平面図である。
【図１４】前記図１３のXIV−XIV切断線で切った断面図
である。
【図１５】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図１６】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図１７】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図１８】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図１９】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図２０】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図２１】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図２２】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図２３】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図２４】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図２５】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図２６】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図２７】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図２８】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図２９】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図３０】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図３１】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図３２】前記混在型半導体集積回路装置の素子分離領
域の不純物濃度分布図である。
【図３３】前記混在型半導体集積回路装置の要部等価回
路図である。
【図３４】本発明の実施の形態２である混在型半導体集
積回路装置の要部断面図である。
【図３５】本発明の実施の形態２である混在型半導体集
積回路装置の要部断面図である。
【図３６】本発明の実施の形態２である混在型半導体集
積回路装置の要部断面図である。
【図３７】本発明の実施の形態３である混在型半導体集
積回路装置の要部断面図である。
【図３８】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図３９】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図４０】本発明の実施の形態４である混在型半導体集
積回路装置の要部断面図である。
【図４１】前記混在型半導体集積回路装置の所定の製造
工程における要部断面図である。
【図４２】本発明の実施の形態５である混在型半導体集
積回路装置の要部断面図である。
【図４３】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図４４】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図４５】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図４６】本発明の実施の形態６である混在型半導体集
積回路装置の要部断面図である。
【図４７】前記混在型半導体集積回路装置で使用される
配線の平面図である。
【図４８】前記図４７のIII−III切断線で切った模写断
面図である。
【図４９】本発明の実施の形態VIIである混在型半導体
集積回路装置の要部断面図である。
【図５０】前記混在型半導体集積回路装置に搭載された
ＤＲＡＭの要部平面図である。
【図５１】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図５２】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図５３】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図５４】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図５５】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【図５６】前記混在型半導体集積回路装置を製造工程毎
に示す要部断面図である。
【符号の説明】
１…混在型半導体集積回路装置、Ｍ…メモリセル、Ｑｓ
…メモリセル選択用ＭＩＳＦＥＴ、Ｃ…スタックド構造
の情報蓄積用容量素子、Ｔ…バイポーラトランジスタ、
Ｑ…ＭＩＳＦＥＴ、Ｒ…保護抵抗素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丹波 昭浩 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 行武 正剛 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 宮沢 弘幸 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 小林 裕 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 染谷 友幸 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭61−156862（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8222 H01L 21/8242 H01L 21/8249 H01L 27/06

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 主面を有する半導体基板と、前記半導体
    基板の主面に形成されたメモリセルであって、第１ＭＩ
    ＳＦＥＴと、前記第１ＭＩＳＦＥＴに連結された容量素
    子とを含むメモリセルと、 前記半導体基板の主面に形成された周辺回路であって、
    第２ＭＩＳＦＥＴを含む周辺回路と、 前記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴを覆うよう
    に形成された第１絶縁膜を有する半導体集積回路装置に
    おいて、 前記第１ＭＩＳＦＥＴは第１ゲート電極と、前記第１ゲ
    ート電極の両端部の前記半導体基板の主面に形成された
    ソース領域及びドレイン領域を有し、 前記第１ＭＩＳＦＥＴのソース領域は、前記第１ゲート
    電極に対して自己整合で形成された第１半導体領域と、
    前記第１半導体領域に接続された第２半導体領域を有
    し、 前記第１絶縁膜は、前記第１半導体領域の一部を露出す
    る第１接続孔を有し、 前記容量素子は、前記ドレイン領域に連結され、 前記第２ＭＩＳＦＥＴは、第２ゲート電極と、前記第２
    ゲート電極の両端部の前記半導体基板の主面に形成され
    たソース領域及びドレイン領域を有し、 前記第２半導体領域は、前記第１接続孔に対して自己整
    合で形成され、 前記半導体基板の厚さ方向における前記第２半導体領域
    の深さは、前記半導体基板の厚さ方向における前記第２
    ＭＩＳＦＥＴのソース領域及びドレイン領域より深いこ
    とを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦ
    ＥＴは、そのソース領域及びドレイン領域とは反対導電
    型で第１の不純物濃度の第１不純物領域に設けられ、こ
    の第１不純物領域の下部に前記第１不純物領域と同一導
    電型でより高不純物濃度の第２不純物領域が設けられて
    いることを特徴とする請求項１に記載の半導体集積回路
    装置。
  3. 【請求項３】 前記第２ＭＩＳＦＥＴのソース領域及び
    ドレイン領域は、少なくとも、前記第２ゲート電極に対
    して自己整合で形成された一対の第３半導体領域を含む
    ことを特徴とする請求項１又は請求項２に記載の半導体
    集積回路装置。
  4. 【請求項４】 前記第２ゲート電極の側部に形成された
    サイドウォールスペーサを有し、前記第２ＭＩＳＦＥＴ
    のソース領域及びドレイン領域は、前記サイドウォール
    スペーサに対して自己整合で形成された一対の第４半導
    体領域を含むことを特徴とする請求項３に記載の半導体
    集積回路装置。
  5. 【請求項５】 前記一対の第４半導体領域は、前記一対
    の第３半導体領域より高不純物濃度であることを特徴と
    する請求項４に記載の半導体集積回路装置。
  6. 【請求項６】 前記第１絶縁膜上及び前記第１接続孔中
    に形成され、前記第２半導体領域に電気的に接続された
    第１配線層を有することを特徴とする請求項１乃至請求
    項５の何れかに記載の半導体集積回路装置。
  7. 【請求項７】 前記容量素子は、前記ソース領域或いは
    ドレイン領域の一方の上に形成された第１電極と、前記
    第１電極の上に形成された第２電極と、前記第１電極及
    び第２電極間に形成された誘電体膜を有し、 前記第１電極は前記ドレイン領域に電気的に接続されて
    いることを特徴とする請求項１乃至請求項６の何れかに
    記載の半導体集積回路装置。
  8. 【請求項８】 前記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦ
    ＥＴの夫々は、前記半導体基板の主面上に選択的に形成
    されたフィールド絶縁膜に囲まれた領域に形成され、前
    記第４半導体領域は、前記サイドウォールスペーサと前
    記フィールド絶縁膜に対して自己整合で形成されている
    ことを特徴とする請求項１乃至請求項７の何れかに記載
    の半導体集積回路装置。
  9. 【請求項９】 前記第２半導体領域は、前記第１半導体
    領域よりも高不純物濃度であることを特徴とする請求項
    １乃至請求項７の何れかに記載の半導体集積回路装置。
  10. 【請求項１０】 前記第１ＭＩＳＦＥＴ及び第２ＭＩＳ
    ＦＥＴは前記半導体基板の主面に形成されたＰ型半導体
    領域に形成され、そのソース領域及びドレイン領域はＮ
    型であることを特徴とする請求項１乃至請求項７の何れ
    かに記載の半導体集積回路装置。
  11. 【請求項１１】 主面を有する半導体基板と、前記半導
    体基板の主面に形成されたメモリセルであって、第１Ｍ
    ＩＳＦＥＴと、前記第１ＭＩＳＦＥＴに連結された容量
    素子とを含むメモリセルと、 前記半導体基板の主面に形成された周辺回路であって、
    第２ＭＩＳＦＥＴを含む周辺回路とを有する半導体集積
    回路装置の製造方法であって、 前記半導体基板の主面上に、前記第１ＭＩＳＦＥＴの第
    １ゲート電極と、前記第２ＭＩＳＦＥＴの第２ゲート電
    極を形成する工程と、 前記第１ＭＩＳＦＥＴのソース領域及びドレイン領域の
    一部として用いられる一対の第１半導体領域及び前記第
    ２ＭＩＳＦＥＴのソース領域及びドレイン領域の一部と
    して用いられる一対の第２半導体領域を形成するため
    に、前記第１ゲート電極の両端部及び前記第２ゲート電
    極の両端部の前記半導体基板の主面に、前記第１ゲート
    電極及び第２ゲート電極に対して自己整合で第１導電型
    の第１不純物を導入する工程と、 前記第１ゲート電極及び第２ゲート電極の夫々の側部に
    サイドウォールスペーサを形成する工程と、 前記第２ＭＩＳＦＥＴのソース領域及びドレイン領域の
    一部として用いられる一対の第３半導体領域を形成する
    ために、前記第２ゲート電極の両端部の前記半導体基板
    の主面に、前記第２ゲート電極の側部に形成されたサイ
    ドウォールスペーサに対して自己整合で第１導電型の第
    ２不純物を導入する工程と、 前記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴを覆う第１
    絶縁膜を形成する工程と、前記第１ＭＩＳＦＥＴのソース領域の一部として用いら
    れる第４半導体領域を形成するために、 前記第１絶縁膜
    中に、前記第１半導体領域の一方の一部を露出する第１
    接続孔を形成する工程と、 前記第１ＭＩＳＦＥＴのソース領域及びドレイン領域の
    一部として用いられる第４半導体領域を形成するため
    に、前記第１の接続孔によって露出した前記半導体基板
    の主面に、前記第１の接続孔に対して自己整合で第１導
    電型の第３不純物を導入する工程とを有し、 前記半導体基板の厚さ方向における前記第４半導体領域
    の深さは、前記半導体基板の厚さ方向における前記第２
    ＭＩＳＦＥＴのソース領域及びドレイン領域より深く形
    成され、 前記第３不純物は、前記第１接続孔によって露出された
    前記半導体基板の主面にのみ、選択的に導入されること
    を特徴とする半導体集積回路装置の製造方法。
  12. 【請求項１２】 前記第１ＭＩＳＦＥＴ及び第２ＭＩＳ
    ＦＥＴは、そのソース領域及びドレイン領域とは反対導
    電型で第１の不純物濃度の第１不純物領域に設けられ、
    この第１不純物領域の下部に前記第１不純物領域と同一
    導電型でより高不純物濃度の第２不純物領域を形成する
    工程を有することを特徴とする請求項１１に記載の半導
    体集積回路装置の製造方法。
  13. 【請求項１３】 前記第１絶縁膜上及び前記第１接続孔
    中に、第１配線層を形成する工程を含むことを特徴とす
    る請求項１１又は請求項１２に記載の半導体集積回路装
    置の製造方法。
  14. 【請求項１４】 前記第１絶縁膜中に、前記一対の第３
    半導体領域夫々の一部を露出させる第２接続孔及び第３
    接続孔を形成する工程を含み、前記第２接続孔及び第３
    接続孔は、前記第１接続孔と同一工程で形成されること
    を特徴とする請求項１１乃至請求項１３の何れかに記載
    の半導体集積回路装置の製造方法。
  15. 【請求項１５】 前記第１絶縁膜上及び第２接続孔、第
    ３接続孔中に、第２配線層及び第３配線層を夫々形成す
    る工程を含み、前記第２配線層及び第３配線層は、前記
    第１配線層と同一工程で形成されることを特徴とする請
    求項１３又は請求項１４に記載の半導体集積回路装置の
    製造方法。
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