JP2007080945A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 ソフトエラー耐性を向上させることが可能なＳＲＡＭセルを備えた半導体装置とその製造方法を提供する。
【解決手段】 半導体基板に形成されたＳＲＡＭセルと、前記ＳＲＡＭセルのｎ−ウエル２ａとｐ−ウエル２ｂの境界を分離する第１のディープトレンチ３と、前記ＳＲＡＭセルを単位ビットセル１３毎に分離する第２のディープトレンチ１４と、前記第１及び第２のディープトレンチにより分離された領域に、少なくとも1箇所以上の基板電位を取るコンタクト１２を備える。
【選択図】 図３

Description

本発明は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を搭載した半導体装置に関する。

近年、半導体素子の微細化に伴い、α線、中性子線といった宇宙線の半導体装置への影響がクローズアップされている。これは、素子の形成された半導体基板に宇宙線が入射すると、半導体基板中の電子・ホールのペアを生成し、電流となって電極に流れることにより、デバイスの誤作動となるソフトエラー現象を引き起こすというものである。

例えば、図４に示すような半導体素子において、半導体基板１０１中に高エネルギのα線１２０が入射すると、入射軌跡に沿って半導体基板１０１中に電子・ホールのペア１２１を発生させる。そして、発生した電荷は、半導体基板の電位分布に応じて電流として流れ出す。ここでは、素子分離絶縁膜１０８により分離された拡散層ｎ＋は電源電圧Ｖｄｄ、基板部のＰ−ｗｅｌｌ領域１０２はＧＮＤにバイアスされているため、発生した電子は拡散層ｎ＋１０５へ、ホールはＰ−ｗｅｌｌ領域１０２に流れ込む。

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、ＭＯＳＦＥＴ１つと、データを電荷として貯めるキャパシタ１つから、一つのメモリセルが構成されているが、上述のように宇宙線により発生した電荷により、キャパシタの電荷量が容易に変わってしまうという問題があった。このため、ソフトエラー耐性を向上させるとともに、キャパシタの容量を維持するため、平面的なキャパシタから、基板中に形成した深いトレンチ内壁に電極を形成するディープトレンチキャパシタ構造とするといった手法が用いられている。

一方、ＳＲＡＭにおいては、Ｐ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴを交互に組合せてビットセルが構成されている。例えば、図５に断面図を、図６に上面図を示すように、ｐ−半導体基板１０１に形成されたＮ−ウエル１０２ａ、Ｐ−ウエル１０２ｂには、夫々ゲート電極１０４ａ、１０４ｂと、これらの直下を挟むように形成される高濃度の拡散層１０５及び低濃度の拡散層１０６’から構成されるＰ型ＭＯＳＦＥＴ１０７ａ、Ｎ型ＭＯＳＦＥＴ１０７ｂが形成されている。これらは夫々素子分離絶縁膜１０８により分離され、コンタクト１０９によりワード線、ビット線、Ｖｄｄといったメタル配線１１０と接続されている。

このように構成されるＳＲＡＭセルの回路図を図７に示すように、データ保持時にもバイアスがかかり、ＭＯＳＦＥＴ回路にかけられた電圧のバランスによりデータ保持されるため、宇宙線による影響は大きな問題となっていなかった。しかしながら、半導体素子の微細化に伴い、ＳＲＡＭ等の内部容量も１ｆＦ程度まで小さくなり、ソフトエラーによる保持データの破壊が無視できなくなってきた。

これまでソフトエラー耐性の向上のために、種々の手法が提案されている（例えば特許文献１参照）。しかしながら、基板中に入射した宇宙線により発生した複数の電荷が、複数のビットセルのデータ保持電流を乱すため、回路的にデータ補正を行ったとしても、正確なデータ保持は困難であるという問題があった。
特開平７−１８３４００号公報

本発明は、ソフトエラー耐性を向上させることが可能なＳＲＡＭセルを備えた半導体装置とその製造方法を提供することを目的とするものである。

本発明の一態様によれば、半導体基板に形成されたＳＲＡＭセルと、前記ＳＲＡＭセルのｎ−ウエルとｐ−ウエルの境界を分離する第１のディープトレンチと、前記ＳＲＡＭセルを単位ビットセル毎に分離する第２のディープトレンチと、前記第１及び第２のディープトレンチにより分離された領域に、少なくとも1箇所以上の基板電位を取るコンタクトを備えることを特徴とする半導体装置が提供される。

また、本発明の一態様によれば、半導体基板に、ＳＲＡＭセルのｎ−ウエルとｐ−ウエルの境界を分離する第１のディープトレンチを形成する工程と、前記ＳＲＡＭセルを単位ビットセル毎に分離する第２のディープトレンチを形成する工程と、前記第1及び第2のディープトレンチにより分離される領域に、少なくとも１箇所以上の基板電位を取るコンタクトを形成する工程と、前記第１及び／又は第２のディープトレンチを形成する工程と同時に、ＤＲＡＭセルのトレンチキャパシタを形成する工程を備えることを特徴とする半導体装置の製造方法が提供される。

本発明の一実施態様によれば、ＳＲＡＭセルを備えた半導体装置のソフトエラー耐性を向上させることが可能となる。

以下本発明の実施形態について、図を参照して説明する。

本実施形態の半導体装置におけるＳＲＡＭセルの断面図を図１に示す。図に示すように、ｐ−半導体基板１に形成されたＮ−ウエル２ａとＰ−ウエル２ｂはディープトレンチ３により分離されている。ディープトレンチ３内には、壁面及び底面にＳｉＯ_２膜３ａが形成され、その内部にポリシリコン膜３ｂが形成されている。

Ｎ−ウエル２ａ、Ｐ−ウエル２ｂ上には、例えばＳｉＯ_２からなるゲート絶縁膜４１ａ、４１ｂを介して、例えばポリシリコン層４２ａ、４２ｂとシリサイド層（例えばＮｉＳｉ層）４３ａ、４３ｂより構成されるゲート電極４ａ、４ｂが形成され、その表面及び側壁には絶縁膜４４ａ、４４ｂが形成されている。そして、ゲート電極４ａ、４ｂ直下を挟むように形成される深い拡散層５ａ、５ａ’ 、５ｂ、５ｂ’（例えば深さは約０．１〜０．２μｍ）及び浅い拡散層６ａ、６ａ’ 、６ｂ、６ｂ’ （例えば深さは約０．１μｍ以下）とともにＰ型ＭＯＳＦＥＴ７ａ、Ｎ型ＭＯＳＦＥＴ７ｂが構成されている。これらは夫々素子分離絶縁膜８により分離され、拡散層５ａ、５ａ’ 、５ｂ、５ｂ’表面のシリサイド層（例えばＮｉＳｉ層）５１を介してコンタクト９によりメタル配線１０と接続されている。

このようなＳＲＡＭセルの単位ビットセルの上面図を図２に示す。図に示すように、従来と同様に、Ｎ−ウエル２ａ、Ｐ−ウエル２ｂに形成された拡散層５が、コンタクトを介してワード線、ビット線、Ｖｄｄといったメタル配線１０と接続されている。

そして、図３にＳＲＡＭセルの上面図を示すように、Ｐ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴを交互に組合せて構成されるビットセル１１の間に、基板電位をとる基板コンタクト（Ｎ−コンタクト１２ａ、Ｐコンタクト１２ｂ）が配置されている。さらに、３つのビットセル１１を単位ビットセル１３として、単位ビットセル毎にディープトレンチ１４により分離されている。

このように、ＳＲＡＭセルのウエル分離境界と単位ビットセル境界を、ディープトレンチ３、１４により分離することにより、単位ビットセル毎に発生したソフトエラーを、ディープトレンチ３、１４により分離された領域内に閉じ込めて、他のビットセルへの影響を抑えることが可能となる。さらに、回路的に単位ビットセル毎の補正機能を設けることにより、半導体装置としてソフトエラーによる機能劣化を抑制することが可能となる。

また、基板コンタクト１２ａ、１２ｂを設けることにより、基板電位の変動によるラッチアップなどの誤作動を抑制することが可能となる。このとき、ラッチアップ耐性及び素子の微細化を図る上で、各ビットセル（ＭＯＳＦＥＴ）と基板コンタクトの距離をできるだけ短く、例えば０．１μｍ世代で１０μｍ以下とすることが好ましい。また、単位ビットセル毎に1箇所以上形成することが必要であるが、複数個形成されていてもよい。

本実施形態において、ディープトレンチ３、１４により分離される単位ビットセルを、基板コンタクト１２ａ、１２ｂを挟んだ1対のビットセル１１としているが、１対に限定されるものではなく、ビットセルを複数個含むものを単位ビットセルとすることができる。しかしながら、単位ビットセルは小さい（例えば１対のビットセルとする）方が、ソフトエラーによる機能劣化を抑制する上では好ましい。また、ディープトレンチの間隔も素子サイズにもよるが、例えば０．１μｍ世代で１０〜２０μｍ以下に抑えることが好ましい。

尚、ディープトレンチ３、１４は、通常のエッチング加工により形成されるが、ＤＲＡＭのトレンチキャパシタを形成する方法を用いることが可能である。従って、ＤＲＡＭ混載の半導体装置の場合、ＤＲＡＭのトレンチキャパシタを形成すると同時に、同様にディープトレンチ３、１４を形成することにより、工程数を増加させることなく、ディープトレンチを形成することが可能である。また、本実施形態においては、ディープトレンチ内にＳｉＯ_２膜及びポリシリコン膜を形成しているが、絶縁膜が形成されていれば良く、必ずしもポリシリコン膜を形成する必要はない。

尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。

本発明の一態様におけるＳＲＡＭセルの断面図。 本発明の一態様におけるＳＲＡＭセルの単位ビットセルの上面図。 本発明の一態様におけるＳＲＡＭセルの上面図。 半導体素子に対するα線の影響を示す図。 従来のＳＲＡＭセルの断面図。 従来のＳＲＡＭセルの上面図。 ＳＲＡＭセルの回路図。

符号の説明

１、１０１ 半導体基板
２、１０２ ウエル
３、１４ ディープトレンチ
４、１０４ ゲート電極
５、６、１０５、１０６ 拡散層
７、１０７ ＭＯＳＦＥＴ
８、１０８ 素子分離絶縁膜
９、１０９ コンタクト
１０、１１０ メタル配線
１１ ビットセル
１２ 基板コンタクト
１３ 単位ビットセル

Claims (5)

1. 半導体基板に形成されたＳＲＡＭセルと、
   前記ＳＲＡＭセルのｎ−ウエルとｐ−ウエルの境界を分離する第１のディープトレンチと、
   前記ＳＲＡＭセルを単位ビットセル毎に分離する第２のディープトレンチと、
   前記第１及び第２のディープトレンチにより分離された領域に、少なくとも１箇所以上の基板電位を取るコンタクトを備えることを特徴とする半導体装置。
2. 前記コンタクトは、ビットセルからの距離が１０μｍ以下となるように設けられることを特徴とする請求項1に記載の半導体装置。
3. 前記第２のディープトレンチは、１０〜２０μｍ間隔で設けられることを特徴とする請求項１に記載の半導体装置。
4. 前記単位ビットセル毎に補正機能を有する回路を備えることを特徴とする請求項１に記載の半導体装置。
5. 半導体基板に、ＳＲＡＭセルのｎ−ウエルとｐ−ウエルの境界を分離する第１のディープトレンチを形成する工程と、
   前記ＳＲＡＭセルを単位ビットセル毎に分離する第２のディープトレンチを形成する工程と、
   前記第１及び第２のディープトレンチにより分離される領域に、少なくとも１箇所以上の基板電位を取るコンタクトを形成する工程と、
   前記第１及び／又は第２のディープトレンチを形成する工程と同時に、ＤＲＡＭセルのトレンチキャパシタを形成する工程を備えることを特徴とする半導体装置の製造方法。

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