JP2000294624A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000294624A JP11097417A JP9741799A JP2000294624A JP 2000294624 A JP2000294624 A JP 2000294624A JP 11097417 A JP11097417 A JP 11097417A JP 9741799 A JP9741799 A JP 9741799A JP 2000294624 A JP2000294624 A JP 2000294624A
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resist
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impurity
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修一 上野
Tomohiro Yamashita
朋宏 山下
Shuichi Oda
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Abstract

(57)【要約】 【課題】 ウェルがトレンチによって複数に分離されて
いる半導体装置であって、レイアウト面積を小さくする
ことができる半導体装置及びその製造方法を得る。 【解決手段】 素子分離膜Ｔは、半導体基板１００の主
面から深さＬ１で形成され、半導体基板１００のうち、
半導体基板１００の主面から深さＬ１までを複数の第１
領域Ｒ１に区画する。第１ウェルＷ１は、複数の第１領
域Ｒ１の各々内に形成されている。第２ウェルＷ２は、
半導体基板１００のうち、第１ウェルＷ１よりもさらに
深い第２領域Ｒ２に形成され、第１ウェルＷ１のうちの
複数個と接触する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ウェルがトレン
チによって複数に分離されている半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】半導体装置は主にｐ型の半導体基板（例
えば、シリコン基板）を用いて形成される。図２９に示
すように、ｐチャネルのトランジスタｐＴ（ソースドレ
イン領域ＲＮがｎ型）を形成するにはｐ型の半導体基板
９００上に形成すればよいが、ｎチャネルのトランジス
タｎＴ（ソースドレイン領域ＲＰがｐ型）を形成するに
は局所的にｎ型の層ＮＷを形成する必要がある。この層
ＮＷをウェルいう。
【０００３】ウェルには、現在では熱拡散ウェルとレト
ログレードウェルとが存在する。熱拡散ウェルとは、半
導体基板９００の浅い位置に不純物Ｎを注入する（図３
０）。図３０の構造を高い温度で長い時間、熱処理を施
すことによって半導体基板９００内に不純物Ｎを拡散さ
せる（図３１）。このウェルＮＷが熱拡散ウェルであ
る。一方、レトログレードウェルとは、図３２に示すよ
うに、半導体基板９００の深い位置に不純物Ｎを注入す
ることによって形成するウェルＮＷである。
【０００４】図３２の線ＡＡ−ＢＢにおける不純物濃度
のプロファイルを図３３に示す。レトログレードウェル
は不純物Ｎを注入することによって形成するので、任意
に不純物濃度のプロファイルを設定できる。図３３で
は、半導体基板９００の深い位置Ｐ１に不純物濃度の最
大値があり、半導体基板９００の浅い位置Ｐ２での不純
物濃度は半導体基板９００の濃度より高く、チャネルの
不純物濃度より十分低く設定している。これによって、
ウェルＮＷ内のトランジスタｎＴがウェルＮＷの外の電
位から影響を受けないというメリットがある。
【０００５】また、近年では、トランジスタｎＴのサイ
ズが小さくなり、パンチスルー抑制のためには、ウェル
ＮＷの不純物濃度を高くする必要が生じてきている。し
たがって、素子によっては、ウェルＮＷの不純物濃度を
調整するために、意図的にウェルＮＷを半導体基板９０
０の主面にまで分布させる場合もある。
【０００６】不純物濃度の調整は、ｎチャネルのトラン
ジスタｎＴだけでなく、ｐチャネルのトランジスタｐＴ
にも要求される場合がある。この場合は、ｐ型のウェル
ＰＷを形成する（図３４）。
【０００７】さらに、ｐチャネルのトランジスタｐＴの
基板電位（バックゲートの電位）を任意に設定したい場
合は、図３５に示すように、ｎ型のボトムウェルＢＮ
Ｗ、ウェルＮＷによって、ウェルＰＷをこの外の領域か
ら電気的に分離する。
【０００８】ウェルＮＷとウェルＰＷとが接触する場合
（図３６）、その境界面にできる空乏層ＤＲによってウ
ェルＮＷとウェルＰＷとを互いに電気的に分離すること
ができる。このメリットはウェルＮＷとウェルＰＷとを
互いに電気的に分離することを容易に実現できることで
ある。しかし、空乏層ＤＲが広がるため、範囲ＥＵＲの
全てに空乏層が広がる可能性があるため、範囲ＥＵＲ内
にトランジスタを形成できないというデメリットがあ
る。トランジスタを形成しない範囲ＥＵＲには、素子分
離膜Ｔａを形成する（図３７）。
【０００９】上記のデメリットを解消するため、ウェル
ＮＷとウェルＰＷとの境界にトレンチを形成し、そのト
レンチ内に素子分離膜Ｔｂを埋め込む（図３８）。これ
によって、ウェルＮＷとウェルＰＷとのウェル境界（素
子分離膜Ｔｂ付近）には間には空乏層が生じないので、
ウェル境界からトランジスタまでのマージンを縮めて、
範囲ＥＵＲ内にトランジスタを形成できるというメリッ
トがある。しかし、トレンチを用いる工程は複雑かつ高
価である。この点がトレンチの欠点である。
【００１０】現在、トレンチによるウェル分離は２つの
手法が提案されている。一つは素子分離膜を形成する第
１工程とｎ型及びｐ型のウェルを形成する第２工程とに
分ける方法である。この方法により形成された構造を図
３９に示す。この方法では、ウェル境界から素子までの
マージンを縮めても不都合はない反面、トレンチによる
ウェル分離のプロセスは、上記の２つの工程を行わなけ
ればないので、長くなり、製造コストが高くなる。
【００１１】もう一つは、上記の第１工程及び第２工程
とを同時に作る方法である。この方法により形成された
構造を図４０に示す。この方法では、ウェルＮＷ，ＰＷ
の深さに合わせて素子分離膜Ｔｂを深く形成するか（図
４１）、素子分離膜Ｔｂの薄さに合わせてウェルＮＷ，
ＰＷを浅くする（図４２）、もしくは、両方を行うこと
により実現できる。いずれにいても、素子分離膜Ｔｂの
深さは均一にして、素子分離膜ＴｂによってウェルＮ
Ｗ，ＰＷの各々が複数に分離される。
【００１２】
【発明が解決しようとする課題】しかしながら、複数に
分離されたウェルＮＷ，ＰＷの各々に所望の電位を与え
るためには、活性領域毎（つまりは、ウェル毎）にコン
タクト２０１を開ける必要がある（図４３）。このた
め、コンタクト２０１を設けるための領域ＣＲの分、ウ
ェルの面積を大きくしなければならない。つまり、全体
としてみた場合、図３８を用いて説明したトレンチによ
る面積的なメリットを十分に生かされず、ウェル毎に設
ける領域ＣＲの分、レイアウト面積が増大するという問
題点がある。
【００１３】本発明は、これらの問題点を解決するため
になされたものであり、ウェルがトレンチによって複数
に分離されている半導体装置であって、レイアウト面積
を小さくすることができる半導体装置及びその製造方法
を得ることを目的とする。
【００１４】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、半導体基板と、前記半導体基板の主面
から所定の深さで形成され、前記半導体基板のうち、前
記主面から前記所定の深さまでを複数の第１領域に区画
する素子分離膜と、前記複数の第１領域の各々内に形成
された第１ウェルと、前記半導体基板のうち、前記第１
ウエルよりもさらに深い第２領域に形成され、前記第１
ウェルのうちの複数個と接触する第２ウェルとを備え
る。
【００１５】本発明の請求項２に係る課題解決手段は、
前記第２領域及び前記複数の第１領域のうち、所定の境
界に対し、一方側の領域の前記第１及び第２ウェルは第
１導電型であり、他方側の領域の前記第１及び第２ウェ
ルは第２導電型である。
【００１６】本発明の請求項３に係る課題解決手段にお
いて、前記第１導電型の前記第２ウェルと前記第２導電
型の前記第２ウェルとは互いに接触していない。
【００１７】本発明の請求項４に係る課題解決手段にお
いて、前記第２領域のうち、所定の境界に対し、片方側
の領域のみに前記第２ウェルが形成されている。
【００１８】本発明の請求項５に係る課題解決手段にお
いて、前記第２領域のうち、メモリセル部に前記第２ウ
ェルが形成されている。
【００１９】本発明の請求項６に係る課題解決手段にお
いて、前記第２ウェルは、前記第２領域のうち、前記素
子分離膜の底部の近傍にのみ形成されている。
【００２０】本発明の請求項７に係る課題解決手段にお
いて、前記１ウェル及び前記第２ウェルの各々の不純物
濃度は、前記第１領域と第２領域との境界部に近づくほ
ど濃い。
【００２１】本発明の請求項８に係る課題解決手段は、
前記半導体基板のうち、前記第２領域よりもさらに深い
第３領域に形成された第３ウェルをさらに備える。
【００２２】本発明の請求項９に係る課題解決手段は、
（ａ）半導体基板の主面から所定の深さで素子分離膜を
形成することによって、前記半導体基板のうち、前記主
面から前記所定の深さまでを複数の第１領域に区画する
ステップと、（ｂ）前記複数の第１領域の各々内に第１
ウェルを形成するとともに、前記半導体基板のうち、前
記第１ウェルよりもさらに深い第２領域に、前記第１ウ
ェルのうちの複数個と接触する第２ウェルを形成するス
テップとを備える。
【００２３】本発明の請求項１０に係る課題解決手段に
おいて、前記ステップ（ｂ）は、（ｂ−１）前記半導体
基板の主面のうち、所定の境界に対し、一方側の領域を
レジストで覆うステップと、（ｂ−２）前記一方側の領
域を覆うレジストをマスクとして、前記第１領域へ第１
導電型の不純物を注入するステップと、（ｂ−３）前記
一方側の領域を覆うレジストをマスクとして、前記第２
領域へ第１導電型の不純物を注入するステップと、（ｂ
−４）前記一方側の領域を覆うレジストを除去するステ
ップと、（ｂ−５）前記半導体基板の主面のうち、前記
所定の境界に対し、他方側の領域をレジストで覆うステ
ップと、（ｂ−６）前記他方側の領域を覆うレジストを
マスクとして、前記第１領域へ第２導電型の不純物を注
入するステップと、（ｂ−７）前記他方側の領域を覆う
レジストをマスクとして、前記第２領域へ第２導電型の
不純物を注入するステップと、（ｂ−８）前記他方側の
領域を覆うレジストを除去するステップとを含む。
【００２４】本発明の請求項１１に係る課題解決手段に
おいて、前記ステップ（ｂ）は、（ｂ−１）前記半導体
基板の主面のうち、所定の境界に対し、一方側の領域を
第１レジストで覆うステップと、（ｂ−２）前記第１レ
ジストをマスクとして、前記第１領域へ第１導電型の不
純物を注入するステップと、（ｂ−３）前記第１レジス
トを、第２レジストとしてさらに厚く再形成するステッ
プと、（ｂ−４）前記第２レジストをマスクとして、前
記第２領域へ第１導電型の不純物を注入するステップ
と、（ｂ−５）前記第２レジストを除去するステップ
と、（ｂ−６）前記半導体基板の主面のうち、前記所定
の境界に対し、他方側の領域を第３レジストで覆うステ
ップと、（ｂ−７）前記第３レジストをマスクとして、
前記第１領域へ第２導電型の不純物を注入するステップ
と、（ｂ−８）前記第３レジストを、第４レジストとし
てさらに厚く再形成するステップと、（ｂ−９）前記第
４レジストをマスクとして、前記第２領域へ第２導電型
の不純物を注入するステップと、（ｂ−１０）前記第４
レジストを除去するステップとを含む。
【００２５】本発明の請求項１２に係る課題解決手段
は、（ａ）半導体基板の主面から所定の深さでトレンチ
を形成することによって、前記半導体基板のうち、前記
主面から前記所定の深さまでを複数の領域に区画するス
テップと、（ｂ）前記半導体基板の主面の上方から前記
トレンチ内へ第１不純物を注入するステップと、（ｃ）
前記半導体基板の主面の上方から前記複数の領域へ第２
不純物を注入するステップとを備える。
【００２６】
【発明の実施の形態】実施の形態１．図１は本発明の実
施の形態１の半導体装置の構造を模式的に示す平面図で
ある。図１の切断線II−IIでの断面図を図２に示す。
【００２７】図１及び図２に示すように、例えばＳｉＯ
2などの絶縁膜である素子分離膜Ｔはｐ型のシリコンの
半導体基板１００の主面から深さＬ１で形成され、半導
体基板１００のうち、半導体基板１００の主面から深さ
Ｌ１までを複数の第１領域Ｒ１に区画する。深さＬ１は
１０００オングストロームから１００００オングストロ
ームである。
【００２８】複数の第１領域Ｒ１の各々内には第１ウェ
ルＷ１が形成されている。半導体基板１００のうち、第
１ウェルＷ１よりもさらに深い第２領域Ｒ２には第２ウ
ェルＷ２が形成されている。第２ウェルＷ２は複数の第
１ウェルＷ１と接触する。
【００２９】実施の形態１では、半導体基板１００の主
面から第１ウェルＷ１の底面までの距離ＬＷ１は、半導
体基板１００の主面から素子分離膜Ｔの底面までの深さ
Ｌ１よりも長くする。距離ＬＷ１は深さＬ１の例えば
１．１倍にする。一方、第２ウェルＷ２の厚さＬＷ２は
深さＬ１よりも短くする。厚さＬＷ２は深さＬ１の例え
ば０．９倍にする。
【００３０】また、第２領域Ｒ２及び複数の第１領域Ｒ
１のうち、素子分離膜Ｔの上部及び底部を通る所定の境
界ＢＬに対し、一方側の領域Ｒａの第１ウェルＷ１及び
第２ウェルＷ２はｎ型であり、他方側の領域Ｒｂの第１
ウェルＷ１及び第２ウェルＷ２はｐ型である。
【００３１】図２の切断線Ａ−Ｂの不純物濃度を図３に
示す。図３に示すように、第１ウェルＷ１及び第２ウェ
ルＷ２の各々の不純物濃度は、第１領域Ｒ１と第２領域
Ｒ２との境界部（第１領域Ｒ１及び第２領域Ｒ２からな
る領域内であって、第１領域Ｒ１と第２領域Ｒ２との境
界を含む部分）ＢＷに近づくほど濃い。第１ウェルＷ１
の不純物濃度は、素子分離膜Ｔの底面（トレンチ底面）
近くで最大であり、その値は、例えば１×１０18／cm3
である。第２ウェルＷ２の不純物濃度も、トレンチ底面
近くで最大であり、その値は、例えば５×１０18／cm3
である。
【００３２】１つの第１領域Ｒ１には１つの素子（例え
ばＭＯＳトランジスタ）が形成される。第１領域Ｒ１に
ＭＯＳトランジスタが形成される場合、第１ウェルＷ１
は、ソースドレイン間の不純物濃度を決める役割を果た
す。
【００３３】従来と実施の形態１とを比較すると、図３
６の構造では、ｎ型のウェルＮＷとｐ型のウェルＰＷと
の不純物濃度を適切に設定して、空乏層ＤＲが適度に広
がるように設定することによって、ｎ型の第１ウェルＷ
１とｐ型の第１ウェルＷ１との間を互いに絶縁させてい
た。一方、図２の構造では、空乏層ではなく、ｎ型の第
１ウェルＷ１とｐ型の第１ウェルＷ１との間の素子分離
膜Ｔによって、ｎ型の第１ウェルＷ１とｐ型の第１ウェ
ルＷ１との間を絶縁することができるので、図３６の構
造よりは自由にｎ型の第１ウェルＷ１とｐ型の第１ウェ
ルＷ１との不純物濃度を設定できる。
【００３４】また、図３６の構造のようなウェル境界が
図２の構造にはなく、図２の領域３付近に空乏層がない
ので、領域Ｒ３からＭＯＳトランジスタまでのマージン
を縮めても不都合はない。
【００３５】なお、図２の構造ではｎ型の第２ウェルＷ
２とｐ型の第２ウェルＷ２とは第２領域Ｒ２内の境界Ｂ
Ｌにおいて接触しているので、その界面からは空乏層が
広がる。この空乏層によって、ｎ型の第２ウェルＷ２と
ｐ型の第２ウェルＷ２とは互いに絶縁される。また、第
１ウェルＷ１及び第２ウェルＷ２の不純物濃度が素子分
離膜Ｔのトレンチ底面（図３参照）近くで十分高くなる
ように設定すれば、ｎ型の第２ウェルＷ２とｐ型の第２
ウェルＷ２との界面から第１ウェルＷ１内へ空乏層が広
がることを抑えることができる。
【００３６】また、図４３の構造では、全ての第１ウェ
ルＷ１に電位を与えるためには、第１ウェルＷ１毎に第
１ウェルＷ１とのコンタクトのための領域ＣＲを設ける
必要があった。これに対し、図２の構造では、第２ウェ
ルＷ２は複数の第１ウェルＷ１と接触し、これらを電気
的につなぐ役割を果たす。これによって、複数の第１ウ
ェルＷ１のうちの少なくとも１つにコンタクトを設けれ
ば、複数の第１ウェルＷ１の全てに電位を与えることが
でき、しかも、コンタクト２０１が少ない分、レイアウ
ト面積を小さくできる。
【００３７】さらに、第１ウェルＷ１と第２ウェルＷ２
との電気的に接続をｎ型、ｐ型に分けて行うことができ
る。
【００３８】実施の形態２．次に、実施の形態１で説明
したような構造を有する半導体装置の製造方法につい
て、図４〜図９を用いて説明する。
【００３９】まず、ｐ型の半導体基板１００の主面から
深さＬ１（１０００オングストローム〜１００００オン
グストローム）でトレンチを例えばエッチングによって
形成し、そのトレンチ内に素子分離膜Ｔを形成する。こ
れによって、半導体基板１００のうち、半導体基板１０
０の主面から深さＬ１までを複数の第１領域Ｒ１に区画
する（図４）。
【００４０】次に、半導体基板１００の主面のうち、領
域ＲｂをレジストＭＰ１で覆う。そして、レジストＭＰ
１をマスクとして、半導体基板１００の主面の領域Ｒａ
側の上方から第１領域Ｒ１へｎ型の不純物Ｎ１を注入す
る。これによって、第１領域Ｒ１内にｎ型の第１ウェル
Ｗ１を形成する（図５）。
【００４１】なお、不純物Ｎ１は例えばボロンであり、
このドーズ量は例えば１×１０13／cm2である。また、
半導体基板１００の主面から第１ウェルＷ１の底面まで
の距離ＬＷ１は、半導体基板１００の主面から素子分離
膜Ｔの底面までの深さＬ１よりも短くしてもよく、深さ
Ｌ１の例えば０．９倍にする。
【００４２】次に、レジストＭＰ１をマスクとして、半
導体基板１００の主面の領域Ｒａ側の上方から第２領域
Ｒ２へｎ型の不純物Ｎ２を注入する。これによって、第
２領域Ｒ２内にｎ型の第２ウェルＷ２を形成する（図
６）。
【００４３】なお、不純物Ｎ２は例えばボロンであり、
このドーズ量は例えば１×１０13／cm2である。また、
第２ウェルＷ２の厚さＬＷ２は深さＬ１よりも長くして
もよく、深さＬ１の例えば１．１倍にする。
【００４４】次に、レジストＭＰ１を除去する。次に、
半導体基板１００の主面のうち、領域Ｒａ側をレジスト
ＭＮ１で覆う。そして、レジストＭＮ１をマスクとし
て、半導体基板１００の主面の領域Ｒｂ側の上方から第
１領域Ｒ１へｐ型の不純物Ｐ１を注入する。これによっ
て、第１領域Ｒ１内にｐ型の第１ウェルＷ１を形成する
（図７）。
【００４５】なお、不純物Ｐ１は例えばリンであり、こ
のドーズ量は例えば１×１０13／cm 2である。また、半
導体基板１００の主面から第１ウェルＷ１の底面までの
距離ＬＷ１は、半導体基板１００の主面から素子分離膜
Ｔの底面までの深さＬ１よりも短くしてもよく、深さＬ
１の例えば０．９倍にする。
【００４６】次に、レジストＭＮ１をマスクとして、半
導体基板１００の主面の領域Ｒｂ側の上方から第２領域
Ｒ２へｐ型の不純物Ｐ２を注入する。これによって、第
２領域Ｒ２内にｐ型の第２ウェルＷ２を形成する（図
８）。
【００４７】なお、不純物Ｐ２は例えばリンであり、こ
のドーズ量は例えば１×１０13／cm 2である。また、第
２ウェルＷ２の厚さＬＷ２は深さＬ１よりも長くしもよ
く、深さＬ１の例えば１．１倍にする。
【００４８】次に、レジストＭＮ１を除去すれば、実施
の形態１で説明したような構造が得られる（図９）。以
上のように、複数の第１領域Ｒ１の各々内に第１ウェル
Ｗ１を形成し、半導体基板１００のうち、第１ウェルＷ
１よりもさらに深い第２領域Ｒ２に、複数の第１ウェル
Ｗ１と接触する第２ウェルＷ２を形成する（図５〜図
９）。
【００４９】その後、例えば膜厚が５０オングストロー
ムのゲート酸化膜（図示せず）を形成し、チャネルドー
プを行うなどして、第１領域Ｒ１内にトランジスタなど
の素子（図示せず）を形成する。そして、所定の様々な
工程（例えばアセンブラ工程など）を経ることによっ
て、半導体装置が完成する。
【００５０】実施の形態１で述べたように、複数の第１
ウェルＷ１のうちの少なくとも１つにコンタクトを設け
ればよいので、コンタクトを設ける工程やコンタクトに
接続される配線を設ける工程などを簡略することができ
る。
【００５１】また、レジストＭＰ１を不純物Ｎ１，Ｎ２
の注入で兼用し、レジストＭＮ１を不純物Ｐ１，Ｐ２の
注入で兼用しているので、製造工程が簡単になる。
【００５２】実施の形態３．図１０は本発明の実施の形
態３の半導体装置の構造を説明するための断面図であ
る。実施の形態３は実施の形態１の変形である。実施の
形態１では図２に示すようにｎ型の第２ウェルＷ２とｐ
型の第２ウェルＷ２とは境界ＢＬにおいて接触していた
が、実施の形態３では図１０に示すようにｎ型の第２ウ
ェルＷ２とｐ型の第２ウェルＷ２とは境界ＢＬにおいて
互いに接触していない。
【００５３】なお、境界ＢＬにおける素子分離膜Ｔの脇
の第１ウェルＷ１と第２ウェルＷ２とは接触している。
また、第１ウェルＷ１と第２ウェルＷ２との接触長Ｌ２
は例えば１μｍあればよい。
【００５４】図１０の構造ではｎ型の第２ウェルＷ２と
ｐ型の第２ウェルＷ２とは互いに接触していないので、
第２領域Ｒ２内の境界ＢＬから第１ウェルＷ１内へ空乏
層が広がることはない。
【００５５】実施の形態４．次に、実施の形態３で説明
したような構造を有する半導体装置の製造方法につい
て、図４、図１１〜図１４を用いて説明する。
【００５６】まず、ｐ型の半導体基板１００の主面から
深さＬ１（１０００オングストローム〜１００００オン
グストローム）でトレンチを例えばエッチングによって
形成し、そのトレンチ内に素子分離膜Ｔを形成する。こ
れによって、半導体基板１００のうち、半導体基板１０
０の主面から深さＬ１までを複数の第１領域Ｒ１に区画
する（図４）。
【００５７】次に、半導体基板１００の主面のうち、領
域Ｒｂ側をレジストＭＰ１で覆う。そして、レジストＭ
Ｐ１をマスクとして、半導体基板１００の主面の領域Ｒ
ａ側の上方から第１領域Ｒ１へｎ型の不純物Ｎ１を注入
する。これによって、第１領域Ｒ１内にｎ型の第１ウェ
ルＷ１を形成する（図１１）。
【００５８】なお、不純物Ｎ１は例えばボロンであり、
このドーズ量は例えば１×１０13／cm2である。また、
距離ＬＷ１は深さＬ１の例えば０．９倍にする。
【００５９】次に、レジストＭＰ１を、レジストＭＰ２
としてさらに厚く再形成する（図１２）。この工程を詳
しく説明すると、例えば、レジストＭＰ１を除去して、
先程と同様な条件で、半導体基板１００の主面のうち、
領域Ｒｂ側をレジストＭＰ２で覆う。ただし、レジスト
ＭＰ２の膜厚をレジストＭＰ１と比較して厚くなるよう
に条件を設定する。あるいは、レジストＭＰ１を除去せ
ずに、レジストＭＰ１上にレジストを積むことによっ
て、さらに膜厚の厚いレジストＭＰ２として形成しても
よい。
【００６０】これは、後に注入する不純物Ｎ２を不純物
Ｎ１より高いエネルギーで注入するので、不純物Ｎ２が
レジストＭＰ２を通過して所要でない領域に注入されな
いようにするため、レジストＭＰ２の膜厚を厚くした方
がよいからである。レジストＭＰ２は厚いほど、テーパ
ーが顕著になる。よって、図１２に示すように、レジス
トＭＰ２のテーパーの部分が境界ＢＬを越えて領域Ｒａ
側へはみ出す。
【００６１】次に、レジストＭＰ２をマスクとして、半
導体基板１００の主面の領域Ｒａ側の上方から第２領域
Ｒ２へｎ型の不純物Ｎ２を注入する。これによって、第
２領域Ｒ２内にｎ型の第２ウェルＷ２を形成する。
【００６２】なお、不純物Ｎ２は例えばボロンであり、
このドーズ量は例えば１×１０13／cm2である。また、
厚さＬＷ２は深さＬ１の例えば１．１倍にする。
【００６３】次に、レジストＭＰ２を除去する。次に、
半導体基板１００の主面のうち、領域Ｒａ側をレジスト
ＭＮ１で覆う。そして、レジストＭＮ１をマスクとし
て、半導体基板１００の主面の領域Ｒｂ側の上方から第
１領域Ｒ１へｐ型の不純物Ｐ１を注入する。これによっ
て、第１領域Ｒ１内にｐ型の第１ウェルＷ１を形成する
（図１３）。
【００６４】なお、不純物Ｐ１は例えばリンであり、こ
のドーズ量は例えば１×１０13／cm 2である。また、距
離ＬＷ１は深さＬ１の例えば０．９倍にする。
【００６５】次に、レジストＭＮ１を、レジストＭＮ２
としてさらに厚く再形成する（図１４）。この工程を詳
しく説明すると、例えば、レジストＭＮ１を除去して、
先程と同様な条件で、半導体基板１００の主面のうち、
領域Ｒａ側をレジストＭＮ２で覆う。ただし、レジスト
ＭＮ２の膜厚をレジストＭＮ１と比較して厚くなるよう
に条件を設定する。あるいは、レジストＭＮ１を除去せ
ずに、レジストＭＮ１上にレジストを積むことによっ
て、さらに膜厚の厚いレジストＭＮ２として形成しても
よい。
【００６６】これも、後に注入する不純物Ｐ２を不純物
Ｐ１より高いエネルギーで注入するので、不純物Ｐ２が
レジストＭＮ２を通過して所要でない領域に注入されな
いようにするため、レジストＭＮ２の膜厚を厚くした方
がよいからである。レジストＭＮ２は厚いほど、テーパ
ーが顕著になる。よって、図１４のように、レジストＭ
Ｎ２のテーパーの部分が境界ＢＬを越えて領域Ｒｂ側へ
はみ出す。
【００６７】次に、レジストＭＮ２をマスクとして、半
導体基板１００の主面の領域Ｒｂ側の上方から第２領域
Ｒ２へｐ型の不純物Ｐ２を注入する。これによって、第
２領域Ｒ２内にｐ型の第２ウェルＷ２を形成する。
【００６８】なお、不純物Ｐ２は例えばリンであり、こ
のドーズ量は例えば１×１０13／cm 2である。また、厚
さＬＷ２は深さＬ１の例えば１．１倍にする。
【００６９】次に、レジストＭＮ２を除去すれば、実施
の形態３で説明したような構造が得られる。以上のよう
に、複数の第１領域Ｒ１の各々内に第１ウェルＷ１を形
成し、半導体基板１００のうち、第１ウェルＷ１よりも
さらに深い第２領域Ｒ２に、複数の第１ウェルＷ１と接
触する第２ウェルＷ２を形成する（図１１〜図１４）。
【００７０】その後、例えば膜厚が５０オングストロー
ムのゲート酸化膜（図示せず）を形成し、チャネルドー
プを行うなどして、第１領域Ｒ１内にトランジスタなど
の素子（図示せず）を形成する。そして、所定の様々な
工程（例えばアセンブラ工程など）を経ることによっ
て、半導体装置が完成する。
【００７１】次に、実施の形態４の効果を説明すると、
レジストＭＰ２，ＭＮ２を厚くするとレジストＭＰ２，
ＭＮ２のテーパーが顕著になることを利用することによ
って、ｎ型の第２ウェルＷ２とｐ型の第２ウェルＷ２と
が互いに接触しない構造を容易に得ることができる。
【００７２】しかし、テーパーが顕著になると、次のよ
うな不具合が生じることが知られている。テーパーが顕
著でないレジストＭ１をマスクとして不純物Ｄ１を半導
体基板９００の第２領域Ｒ２内へ注入してウェルＷを形
成する場合（図４４）と、テーパーが顕著なレジストＭ
２をマスクとして不純物Ｄ１を半導体基板９００の第２
領域Ｒ２内へ注入してウェルＷを形成する場合（図４
５）とを比較すると、図４５の構造では、レジストＭ２
のテーパーを不純物Ｄ１が通過することによって、その
テーパーの直下の領域ＷＲで、半導体基板９００の深い
位置から浅い位置に亙って、不純物Ｄ１が注入される
（これを浮き上がり現象と称す）。一方、図４４の構造
ではそのような不純物の浮き上がり現象が生じない。不
純物の浮き上がり現象が生じると、不純物濃度のプロフ
ァイルが変わることになる。特に、半導体基板９００と
不純物Ｄ１との極性が異なる場合は、電気的特性が著し
く違ってくる。
【００７３】一方、図１２及び図１４に示すように、不
純物Ｎ２及び不純物Ｐ２を半導体基板１００の第２領域
Ｒ２内へ注入する前に、第１領域内に既に第１ウェルＷ
１が形成されている。よって、不純物の浮き上がり現象
が生じたとしても、この浮き上がり現象に係る不純物は
第１ウェルＷ１に含まれることになるので、不純物濃度
のプロファイルが著しく変化することを抑えることがで
きる。
【００７４】実施の形態５．図１５は本発明の実施の形
態５の半導体装置の構造を説明するための断面図であ
る。実施の形態５は実施の形態３の変形である。実施の
形態３では図１０に示すように第２領域Ｒ２のうち、第
１領域Ｒ１（境界ＢＬの両脇の第１領域Ｒ１を除く）下
向の全ての領域に第２ウェルＷ２を形成した。これに対
して、実施の形態５では図１５に示すように、第２ウェ
ルＷ２は、素子分離膜Ｔの第２領域Ｒ２内の底部に沿う
ようにして、素子分離膜Ｔの第２領域Ｒ２内の底部の近
傍にのみ形成されている。この場合でも、第２ウェルＷ
２は複数の第１ウェルＷ１と接触し、これらを電気的に
つなぐ役割を果たすことができる。
【００７５】実施の形態６．次に、実施の形態５で説明
したような構造を有する半導体装置の製造方法につい
て、図１６〜図２１を用いて説明する。
【００７６】まず、トレンチ（溝）を形成する前のｐ型
の半導体基板１００の平らな主面のうち、トレンチを形
成する領域以外をレジストＭＴで覆う。レジストＭＴを
マスクとして半導体基板１００をエッチングすることに
よって、半導体基板１００の主面から深さＬ１（１００
０オングストローム〜１００００オングストローム）の
トレンチＴ１（溝）を形成する。これによって、半導体
基板１００のうち、半導体基板１００の主面から深さＬ
１までを複数の第１領域Ｒ１に区画する（図１６）。
【００７７】次に、境界ＢＬのトレンチＴ１及び半導体
基板１００の主面のうちの領域ＲｂをレジストＭＰ２で
覆う。そして、レジストＭＰ２及びレジストＭＴをマス
クとして、半導体基板１００の主面の領域Ｒａ側の上方
からトレンチＴ１内へｎ型の不純物Ｎ２を注入する。こ
れによって、トレンチＴ１の内壁や、第２領域Ｒ２のう
ちの素子分離膜Ｔの下方にｎ型の第２ウェルＷ２を形成
することができる（図１７）。
【００７８】なお、不純物Ｎ２は例えばボロンであり、
このドーズ量は例えば１×１０13／cm2である。また、
厚さＬＷ２は深さＬ１の例えば０．１倍にする。
【００７９】次に、レジストＭＰ２を除去した後（レジ
ストＭＴは残す）、境界ＢＬのトレンチＴ１及び半導体
基板１００の主面のうちの領域ＲａをレジストＭＮ２で
覆う。そして、レジストＭＮ２及びレジストＭＴをマス
クとして、半導体基板１００の主面の領域Ｒｂ側の上方
からトレンチＴ１内へｐ型の不純物Ｐ２を注入する。こ
れによって、トレンチＴ１の内壁や、素子分離膜Ｔの下
方にｐ型の第２ウェルＷ２を形成することができる（図
１８）。
【００８０】なお、不純物Ｐ２は例えばリンであり、こ
のドーズ量は例えば１×１０13／cm 2である。厚さＬＷ
２は深さＬ１の例えば０．１倍にする。
【００８１】次に、レジストＭＮ２及びレジストＭＴを
除去し、トレンチＴ１内に素子分離膜Ｔを形成する（図
１９）。必要ならば、素子分離膜Ｔを平坦にする。
【００８２】次に、半導体基板１００の主面のうち、領
域Ｒｂ側をレジストＭＰ１で覆う。そして、レジストＭ
Ｐ１をマスクとして、半導体基板１００の主面の領域Ｒ
ａ側の上方から第１領域Ｒ１へｎ型の不純物Ｎ１を注入
する。これによって、第１領域Ｒ１内にｎ型の第１ウェ
ルＷ１を形成する（図２０）。
【００８３】なお、不純物Ｎ１は例えばボロンであり、
このドーズ量は１×１０13／cm2である。距離ＬＷ１は
深さＬ１の例えば０．９倍にする。
【００８４】次に、レジストＭＰ１を除去した後、半導
体基板１００の主面のうち、領域Ｒａ側をレジストＭＮ
１で覆う。そして、レジストＭＮ１をマスクとして、半
導体基板１００の主面の領域Ｒｂ側の上方から第１領域
Ｒ１へｐ型の不純物Ｐ１を注入する。これによって、第
１領域Ｒ１内にｐ型の第１ウェルＷ１を形成する（図２
１）。
【００８５】なお、不純物Ｐ１は例えばリンであり、こ
のドーズ量は１×１０13／cm2である。また、距離ＬＷ
１は深さＬ１の例えば０．９倍にする。
【００８６】次に、レジストＭＮ１を除去れば、実施の
形態５で説明したような構造が得られる。
【００８７】その後、例えば膜厚が５０オングストロー
ムのゲート酸化膜（図示せず）を形成し、チャネルドー
プを行うなどして、第１領域Ｒ１内にトランジスタなど
の素子（図示せず）を形成する。そして、所定の様々な
工程（例えばアセンブラ工程など）を経ることによっ
て、半導体装置が完成する。
【００８８】以上のように、トレンチＴ１及びこれを形
成するために用いたレジストＭＴを利用して、第２ウェ
ルＷ２を形成することができる。
【００８９】実施の形態７．図２２は本発明の実施の形
態７の半導体装置の構造を説明するための断面図であ
る。実施の形態７は実施の形態１〜６の変形である。実
施の形態１〜６では、ｎ型の第２ウェルＷ２とｐ型の第
２ウェルＷ２との両方を形成した。これに対して、実施
の形態７では、半導体基板１００がｐ型の場合はｐ型の
第２ウェルＷ２を省略し、ｎ型の第２ウェルＷ２だけを
形成する。逆に、半導体基板１００がｎ型の場合はｎ型
の第２ウェルＷ２を省略し、ｐ型の第２ウェルＷ２だけ
を形成する。
【００９０】例えば、図２２は図９のような構造からｐ
型の第２ウェルＷ２を省略した場合を示している。
【００９１】このように、第２領域Ｒ２のうち、境界Ｂ
Ｌに対し、片方側の領域のみに第２ウェルＷ２を形成す
る。
【００９２】ｐ型の第２ウェルＷ２あるいはｎ型の第２
ウェルＷ２のどちらか一方を省略することによって、工
程を簡略にし、製造コストを削減できる。例えば、実施
の形態２では図８の不純物Ｐ２を注入する工程を削減で
き、実施の形態４及び６では、図１４及び図１８のレジ
ストＭＮ２を形成する工程及び不純物Ｐ２を注入する工
程を削減できる。
【００９３】実施の形態８．図２３は本発明の実施の形
態８の半導体装置の構造を説明するための断面図であ
る。実施の形態８は実施の形態１〜６の変形である。実
施の形態１〜６では、ｎ型の第２ウェルＷ２とｐ型の第
２ウェルＷ２との両方を形成した。これに対して、実施
の形態８では、必要に応じて不要なｎ型の第２ウェルＷ
２あるいはｐ型の第２ウェルＷ２を省略する。
【００９４】例えば、図２３では図９のような構造から
ｎ型の第２ウェルＷ２を省略した場合を示している。図
２３では、素子分離膜Ｔ及び第１領域Ｒ１を絶縁膜３０
０で覆い、複数のｎ型の第１ウェルＷ１をコンタクト２
０１及び配線２０２によって互いに電気的に接続してい
る。よって、ｎ型の第２ウェルＷ２を省略しても、複数
のｎ型の第１ウェルＷ１の各々に電位を与えることがで
きる。
【００９５】このように、第２領域Ｒ２のうち、境界Ｂ
Ｌに対し、片方側の領域のみに第２ウェルＷ２を形成す
る。
【００９６】ｐ型の第２ウェルＷ２あるいはｎ型の第２
ウェルＷ２のどちらか一方を省略することによって、工
程を簡略にし、製造コストを削減できる。例えば、実施
の形態２では図６の不純物Ｎ２を注入する工程を削減で
き、実施の形態４及び６では、図１２及び図１７のレジ
ストＭＰ２を形成する工程及び不純物Ｎ２を注入する工
程を削減できる。
【００９７】実施の形態９．実施の形態９は実施の形態
１〜８に関わる。半導体基板１００に形成される全ての
素子に対して、第２ウェルＷ２を設けなくてもよく、特
に必要な素子に対して第２ウェルＷ２を形成すればよ
い。このように、特定の素子を選択して第２ウェルＷ２
を設ければ、工程を簡略することができ、製造コストを
削減することができる。
【００９８】例えば、半導体装置がＳＲＡＭの場合、図
２４に示すように、メモリセル部ＳＲに第２ウェルＷ２
を設ければよい。なお、図２４の各符号は図２３の各符
号に対応している。
【００９９】メモリセルとは周知のように、メモリの記
憶の最小単位であって、例えば１ビットを記憶する領域
である。そして、メモリセル領域とはメモリセルが設け
られた領域を指す。
【０１００】ＳＲＡＭの１つのメモリセルの平面図の例
を図２５に示す。図２５の各符号は図２４の各符号に対
応している。図２５の構造から配線２０２及び素子分離
膜Ｔを削除したものを図２６に示す。ＳＲＡＭでは、図
２６の構造の単位が例えば数１００万個形成されている
ため、メモリセル部ＳＲを選択して第２ウェルＷ２を設
けることが非常に効果的である。つまり、ＳＲＡＭ内の
多数の素子のうち、メモリセル部ＳＲのみに第２ウェル
Ｗ２を設け、その他の素子については第２ウェルＷ２の
どちらか一方を省略することによって、工程を簡略に
し、製造コストを削減でき、しかも、例えば数１００万
個のメモリセルの各々にコンタクト２０１を設けなくて
済むので、レイアウト面積を非常に小さくできる。
【０１０１】実施の形態１０．図２７は本発明の実施の
形態１０の半導体装置の構造を説明するための断面図で
ある。図２４ではＳＲＡＭのメモリセル部ＳＲに第２ウ
ェルＷ２を設けた場合を示したが、この他に、実施の形
態１０ではＤＲＡＭのメモリセル部ＤＲに第２ウェルＷ
２を設けてもよい。
【０１０２】実施の形態１１．図２８は本発明の実施の
形態１１の半導体装置の構造を説明するための断面図で
ある。実施の形態１１は実施の形態１〜１０の変形であ
る。実施の形態１１では、半導体基板１００のうち、第
２領域Ｒ２よりもさらに深い第３領域Ｒ３内に第３ウェ
ルＷ３（ボトムウェル）をさらに備える。
【０１０３】例えば、図２８は図９のような構造にｎ型
の第３ウェルＷ３を追加した場合を示している。これに
よって、第１ウェルＷ１及び第２ウェルＷ２を第３ウェ
ルＷ３よりもさらに下方の領域から電気的に分離するこ
とができるので、第１ウェルＷ１及び第２ウェルＷ２の
電位を第３ウェルＷ３よりもさらに下方の電位から独立
して設定することができる。また、第３ウェルＷ３をソ
フトエラー（メモリの記憶内容が消失する現象）の対策
として利用できる。
【０１０４】
【発明の効果】請求項１に記載の発明によれば、第１ウ
ェルのうちの複数個は、第２ウェルを介して互いに電気
的につながる。よって、当該複数個の第１ウェルのうち
の少なくとも１つにコンタクトを設ければ、当該複数個
の全ての第１ウェルに電位を与えることができる。これ
によって、レイアウト面積を小さくできる。
【０１０５】請求項２に記載の発明によれば、第１ウェ
ルと第２ウェルとの電気的に接続を導電型毎に分けて行
うことができる。
【０１０６】請求項３に記載の発明によれば、第１導電
型の第２ウェルと第２導電型の第２ウェルとは互いに接
触していないので、第２領域内の第３領域から第１ウェ
ル内へ空乏層が広がることはない。
【０１０７】請求項４に記載の発明によれば、請求項２
記載の半導体装置と比較して、工程を簡略にし、製造コ
ストを削減できる。
【０１０８】請求項５に記載の発明によれば、メモリセ
ル部のみに適用すれば、工程の簡略化、製造コストの削
減、レイアウト面積の縮小の点で、非常に効果的であ
る。
【０１０９】請求項６に記載の発明によれば、例えば、
トレンチを利用して第２ウェルを形成することができ
る。
【０１１０】請求項７に記載の発明によれば、第１領域
と第２領域との境界部の第１ウェル及び第２ウェルの不
純物濃度を十分高く設定すれば、たとえ、空乏層が第２
ウェル側で生じたとしても、その空乏層が第１ウェル内
へ広がることを抑えることができる。
【０１１１】請求項８に記載の発明によれば、第１ウェ
ル及び第２ウェルの電位を第３ウェルよりもさらに下方
の電位から独立して設定することができる。
【０１１２】請求項９に記載の発明によれば、請求項１
に記載の半導体装置を製造できる。また、複数の第１ウ
ェルのうちの少なくとも１つにコンタクトを設ければよ
いので、コンタクトを設ける工程やコンタクトに接続さ
れる配線を設ける工程などを簡略することができる。
【０１１３】請求項１０に記載の発明によれば、請求項
２に記載の半導体装置を製造できる。また、レジストを
第１及び第２領域への不純物の注入で兼用しているの
で、製造工程が簡単になる。
【０１１４】請求項１１に記載の発明によれば、請求項
３に記載の半導体装置を製造できる。また、レジストを
厚くするとレジストのテーパーが顕著になることを利用
することによって、第１導電型の第２ウェルと第２導電
型の第２ウェルとが互いに接触しない構造を容易に得る
ことができる。しかも、第２及び第４レジストの顕著な
テーパーによって、不純物の浮き上がり現象が生じたと
しても、この浮き上がり現象に係る不純物は第１ウェル
に含まれることになるので、不純物濃度のプロファイル
が著しく変化することを抑えることができる。
【０１１５】請求項１２に記載の発明によれば、請求項
６に記載の半導体装置を製造できる。また、トレンチを
利用して第２ウェルを形成することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の構造を
模式的に示す平面図である。
【図２】 本発明の実施の形態１の半導体装置の構造を
説明するための断面図である。
【図３】 本発明の実施の形態１の半導体装置のウェル
の不純物濃度を示すグラフである。
【図４】 本発明の実施の形態２の半導体装置の製造方
法を示す断面図である。
【図５】 本発明の実施の形態２の半導体装置の製造方
法を示す断面図である。
【図６】 本発明の実施の形態２の半導体装置の製造方
法を示す断面図である。
【図７】 本発明の実施の形態２の半導体装置の製造方
法を示す断面図である。
【図８】 本発明の実施の形態２の半導体装置の製造方
法を示す断面図である。
【図９】 本発明の実施の形態２の半導体装置の製造方
法を示す断面図である。
【図１０】 本発明の実施の形態３の半導体装置の構造
を説明するための断面図である。
【図１１】 本発明の実施の形態４の半導体装置の製造
方法を示す断面図である。
【図１２】 本発明の実施の形態４の半導体装置の製造
方法を示す断面図である。
【図１３】 本発明の実施の形態４の半導体装置の製造
方法を示す断面図である。
【図１４】 本発明の実施の形態４の半導体装置の製造
方法を示す断面図である。
【図１５】 本発明の実施の形態５の半導体装置の構造
を説明するための断面図である。
【図１６】 本発明の実施の形態６の半導体装置の製造
方法を示す断面図である。
【図１７】 本発明の実施の形態６の半導体装置の製造
方法を示す断面図である。
【図１８】 本発明の実施の形態６の半導体装置の製造
方法を示す断面図である。
【図１９】 本発明の実施の形態６の半導体装置の製造
方法を示す断面図である。
【図２０】 本発明の実施の形態６の半導体装置の製造
方法を示す断面図である。
【図２１】 本発明の実施の形態６の半導体装置の製造
方法を示す断面図である。
【図２２】 本発明の実施の形態７の半導体装置の構造
を説明するための断面図である。
【図２３】 本発明の実施の形態８の半導体装置の構造
を説明するための断面図である。
【図２４】 本発明の実施の形態９の半導体装置の構造
を説明するための断面図である。
【図２５】 本発明の実施の形態９の半導体装置の構造
を説明するための平面図である。
【図２６】 本発明の実施の形態９の半導体装置の構造
を説明するための平面図である。
【図２７】 本発明の実施の形態１０の半導体装置の構
造を説明するための断面図である。
【図２８】 本発明の実施の形態１１の半導体装置の構
造を説明するための断面図である。
【図２９】 従来の半導体装置の構造を説明するための
断面図である。
【図３０】 従来の半導体装置の構造を説明するための
断面図である。
【図３１】 従来の半導体装置の構造を説明するための
断面図である。
【図３２】 従来の半導体装置の構造を説明するための
断面図である。
【図３３】 従来の半導体装置のウェルの不純物濃度を
示すグラフである。
【図３４】 従来の半導体装置の構造を説明するための
断面図である。
【図３５】 従来の半導体装置の構造を説明するための
断面図である。
【図３６】 従来の半導体装置の構造を説明するための
断面図である。
【図３７】 従来の半導体装置の構造を説明するための
断面図である。
【図３８】 従来の半導体装置の構造を説明するための
断面図である。
【図３９】 従来の半導体装置の構造を説明するための
断面図である。
【図４０】 従来の半導体装置の構造を説明するための
断面図である。
【図４１】 従来の半導体装置の構造を説明するための
断面図である。
【図４２】 従来の半導体装置の構造を説明するための
断面図である。
【図４３】 従来の半導体装置の構造を説明するための
断面図である。
【図４４】 従来の半導体装置の構造を説明するための
断面図である。
【図４５】 従来の半導体装置の構造を説明するための
断面図である。
【符号の説明】
１００ 半導体基板、Ｔ 素子分離膜、Ｒ１ 第１領
域、Ｒ２ 第２領域、Ｒ３ 第３領域、ＢＬ 境界、Ｂ
Ｗ 境界部、Ｗ１ 第１ウェル、Ｗ２ 第２ウェル、Ｗ
３ 第３ウェル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾田 秀一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA35 CA01 CA03 CA17 CA20 CA23 DA43 DA78

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の主面から所定の深さで形成され、前記
    半導体基板のうち、前記主面から前記所定の深さまでを
    複数の第１領域に区画する素子分離膜と、 前記複数の第１領域の各々内に形成された第１ウェル
    と、 前記半導体基板のうち、前記第１ウエルよりもさらに深
    い第２領域に形成され、前記第１ウェルのうちの複数個
    と接触する第２ウェルと、を備えた半導体装置。
  2. 【請求項２】 前記第２領域及び前記複数の第１領域の
    うち、所定の境界に対し、一方側の領域の前記第１及び
    第２ウェルは第１導電型であり、他方側の領域の前記第
    １及び第２ウェルは第２導電型である請求項１記載の半
    導体装置。
  3. 【請求項３】 前記第１導電型の前記第２ウェルと前記
    第２導電型の前記第２ウェルとは互いに接触していない
    請求項２記載の半導体装置。
  4. 【請求項４】 前記第２領域のうち、所定の境界に対
    し、片方側の領域のみに前記第２ウェルが形成されてい
    る請求項１記載の半導体装置。
  5. 【請求項５】 前記第２領域のうち、メモリセル部に前
    記第２ウェルが形成されている請求項４記載の半導体装
    置。
  6. 【請求項６】 前記第２ウェルは、前記第２領域のう
    ち、前記素子分離膜の底部の近傍にのみ形成されている
    請求項１から５までのいずれかに記載の半導体装置。
  7. 【請求項７】 前記１ウェル及び前記第２ウェルの各々
    の不純物濃度は、前記第１領域と第２領域との境界部に
    近づくほど濃い請求項１から６までのいずれかに記載の
    半導体装置。
  8. 【請求項８】 前記半導体基板のうち、前記第２領域よ
    りもさらに深い第３領域に形成された第３ウェルをさら
    に備えた請求項１から７までのいずれかに記載の半導体
    装置。
  9. 【請求項９】 （ａ）半導体基板の主面から所定の深さ
    で素子分離膜を形成することによって、前記半導体基板
    のうち、前記主面から前記所定の深さまでを複数の第１
    領域に区画するステップと、 （ｂ）前記複数の第１領域の各々内に第１ウェルを形成
    するとともに、前記半導体基板のうち、前記第１ウェル
    よりもさらに深い第２領域に、前記第１ウェルのうちの
    複数個と接触する第２ウェルを形成するステップと、を
    備えた半導体装置の製造方法。
  10. 【請求項１０】 前記ステップ（ｂ）は、 （ｂ−１）前記半導体基板の主面のうち、所定の境界に
    対し、一方側の領域をレジストで覆うステップと、 （ｂ−２）前記一方側の領域を覆うレジストをマスクと
    して、前記第１領域へ第１導電型の不純物を注入するス
    テップと、 （ｂ−３）前記一方側の領域を覆うレジストをマスクと
    して、前記第２領域へ第１導電型の不純物を注入するス
    テップと、 （ｂ−４）前記一方側の領域を覆うレジストを除去する
    ステップと、 （ｂ−５）前記半導体基板の主面のうち、前記所定の境
    界に対し、他方側の領域をレジストで覆うステップと、 （ｂ−６）前記他方側の領域を覆うレジストをマスクと
    して、前記第１領域へ第２導電型の不純物を注入するス
    テップと、 （ｂ−７）前記他方側の領域を覆うレジストをマスクと
    して、前記第２領域へ第２導電型の不純物を注入するス
    テップと、 （ｂ−８）前記他方側の領域を覆うレジストを除去する
    ステップと、を含む請求項９記載の半導体装置の製造方
    法。
  11. 【請求項１１】 前記ステップ（ｂ）は、 （ｂ−１）前記半導体基板の主面のうち、所定の境界に
    対し、一方側の領域を第１レジストで覆うステップと、 （ｂ−２）前記第１レジストをマスクとして、前記第１
    領域へ第１導電型の不純物を注入するステップと、 （ｂ−３）前記第１レジストを、第２レジストとしてさ
    らに厚く再形成するステップと、 （ｂ−４）前記第２レジストをマスクとして、前記第２
    領域へ第１導電型の不純物を注入するステップと、 （ｂ−５）前記第２レジストを除去するステップと、 （ｂ−６）前記半導体基板の主面のうち、前記所定の境
    界に対し、他方側の領域を第３レジストで覆うステップ
    と、 （ｂ−７）前記第３レジストをマスクとして、前記第１
    領域へ第２導電型の不純物を注入するステップと、 （ｂ−８）前記第３レジストを、第４レジストとしてさ
    らに厚く再形成するステップと、 （ｂ−９）前記第４レジストをマスクとして、前記第２
    領域へ第２導電型の不純物を注入するステップと、 （ｂ−１０）前記第４レジストを除去するステップと、
    を含む請求項９記載の半導体装置の製造方法。
  12. 【請求項１２】 （ａ）半導体基板の主面から所定の深
    さでトレンチを形成することによって、前記半導体基板
    のうち、前記主面から前記所定の深さまでを複数の領域
    に区画するステップと、 （ｂ）前記半導体基板の主面の上方から前記トレンチ内
    へ第１不純物を注入するステップと、 （ｃ）前記半導体基板の主面の上方から前記複数の領域
    へ第２不純物を注入するステップと、を備えた半導体装
    置の製造方法。
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