CN101030585B - 半导体存储器件以及其制造方法 - Google Patents

半导体存储器件以及其制造方法 Download PDF

Info

Publication number
CN101030585B
CN101030585B CN200710085087.7A CN200710085087A CN101030585B CN 101030585 B CN101030585 B CN 101030585B CN 200710085087 A CN200710085087 A CN 200710085087A CN 101030585 B CN101030585 B CN 101030585B
Authority
CN
China
Prior art keywords
layer
film
semiconductor
support substrates
diffusion layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200710085087.7A
Other languages
English (en)
Other versions
CN101030585A (zh
Inventor
筱智彰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN101030585A publication Critical patent/CN101030585A/zh
Application granted granted Critical
Publication of CN101030585B publication Critical patent/CN101030585B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Abstract

提供可以用低成本制造，尺寸较小，数据读出时的阈值电压差较大，并且，可以抑制双极干扰的半导体存储器件以及其制造方法。半导体存储器件具备：由半导体材料构成的支撑衬底(SUB)，设在支撑衬底上的绝缘膜(BGI)，贯通绝缘膜、与支撑衬底连接的半导体膜(11)，设在绝缘膜上的漏极层(D)，设在绝缘膜上、与半导体膜连接的源极层(S)，设在漏极层和源极层之间、呈电浮置状态、可以为了存储数据而存储电荷的主体区域(B)，设在主体区域上的栅极绝缘膜(GI)，和设在栅极绝缘膜上的栅极(G)。

Description

半导体存储器件以及其制造方法
技术领域
本发明涉及半导体存储器件以及其制造方法。
背景技术
FBC存储器与1T-1C(1晶体管-1电容器)型的DRAM相比，在微细化方面较好。因此，作为代替DRAM的半导体存储器件，FBC(浮体单元)存储器正受到注目。
FBC存储单元通常由形成在SOI衬底上的MISFET构成。在FBC中，源极、漏极以及主体区域形成在SOI层上。夹在源极和漏极之间的主体区域是电浮置状态。例如，在FBC由N型FET构成时，存储单元可以利用存储在该主体区域上的空穴的量存储数据。
如果存储数据“0”的存储单元的读出时的阈值电压，和存储数据“1”的存储单元的读出时的阈值电压的差ΔVth较小，则数据“0”和数据“1”的识别较难，不良位数增加。作为ΔVth变小的原因，存在支撑衬底的表面耗尽化，主体和支撑衬底之间的电容Csub变小的问题。
存储单元共有邻接的存储单元和源极或漏极。因而，在以往的FBC中，存在由于被选择的存储单元的空穴流入与之邻接的非选择的存储单元，因而错误地将数据编程到非选择的存储单元的现象。例如，通过在选择存储单元的栅极上施加1.5V，在漏极上施加2.2V，在漏极和主体区域之间的PN结附近引起冲击离子化。由此，在选择存储单元的主体区域上存储空穴，并将数据“1”编程。在该数据“1”的写入时，空穴的一部分向源极方向扩散，从而流入与选择存储单元邻接的非选择存储单元的主体区域。由此，错误地将数据“1”编程到非选择存储单元的主体区域。另外，也有选择存储单元的空穴经由漏极流入非选择存储单元的情况。这种现象被称为双极干扰。
当相邻的存储单元没有共有漏极或源极时，就不会发生这些问题。但是，这时，单元面积明显地增大。
另外，由于SOI衬底比通常的体衬底昂贵约10倍左右，因此以往的FBC与形成在体衬底上的DRAM等相比，成本较高。
专利文献1：特开2005-158869号公报
发明内容
本发明的目的在于提供尺寸较小、可以用低成本制造，数据读出时的阈值电压差较大，并且，可以抑制双极干扰的半导体存储器件以及其制造方法。
本发明的实施方式的半导体存储器件具备：
由半导体材料构成的支撑衬底；
设在所述支撑衬底上的绝缘膜；
贯通所述绝缘膜、与所述支撑衬底连接的半导体膜；
设在所述绝缘膜上的第1扩散层；
设在所述绝缘膜上、与所述半导体膜连接的第2扩散层；
设在所述第1扩散层和所述第2扩散层之间、呈电浮置状态、为了存储数据而存储或释放电荷的主体区域；
设在所述主体区域上的栅极绝缘膜；和
设在所述栅极绝缘膜上的栅极。
本发明的其他的实施方式的半导体存储器件具备：
由半导体材料构成的支撑衬底；
设在所述支撑衬底的上方、由半导体材料构成的板极；
设在所述板极上的绝缘膜；
贯通所述绝缘膜以及所述板极、与所述支撑衬底连接的半导体膜；
设在所述绝缘膜上的第1扩散层；
设在所述绝缘膜上、与所述半导体膜连接的第2扩散层；
设在所述第1扩散层和所述第2扩散层之间、呈电浮置状态、为了存储数据而存储或释放电荷的主体区域；
设在所述主体区域上的栅极绝缘膜；和
设在所述栅极绝缘膜上的栅极。
本发明的实施方式的半导体存储器件的制造方法，是具备设在第1扩散层和第2扩散层之间、并呈电浮置状态的主体区域、利用存储在该主体区域上的电荷量存储数据的半导体存储器件的制造方法，包括以下步骤：
在由半导体材料形成的支撑衬底上形成绝缘膜；
通过除去位于所述第2扩散层的形成区域上的所述绝缘膜，使所述支撑衬底的表面露出；
在所述第2扩散层的形成区域上露出的所述支撑衬底上形成第1半导体膜；
在所述第1半导体膜上以及所述绝缘膜上形成第2半导体膜；
在所述第2半导体膜中的所述主体区域上形成栅极绝缘膜以及栅极；
通过向相邻的所述栅极之间导入杂质，在所述第2半导体膜上形成所述第2扩散层以及所述第1扩散层。
本发明的实施方式的半导体器件的制造方法，是具备设在第1扩散层和第2扩散层之间、呈电浮置状态的主体区域、利用存储在该主体区域上的电荷量存储数据的半导体存储器件的制造方法，包括以下步骤：
准备具有经由绝缘膜设在支撑衬底上的半导体层的衬底；
除去位于所述第2扩散层的形成区域上的所述半导体层以及所述绝缘膜；
通过在除去所述半导体层以及所述绝缘膜而形成的开口部内埋入半导体膜，形成连接所述支撑衬底和所述半导体层的半导体膜；
在所述半导体层上形成栅极绝缘膜以及栅极；
通过向相邻的所述栅极之间导入杂质，在所述半导体层上形成所述第1扩散层以及所述第2扩散层。
本发明的其他的实施方式的半导体器件的制造方法，是具备设在第1扩散层和第2扩散层之间、呈电浮置状态的主体区域、利用存储在该主体区域上的电荷量存储数据的半导体存储器件的制造方法，包括以下步骤：
准备具有经由绝缘膜设在支撑衬底上的半导体层的衬底；
除去位于元件隔离区域上的所述半导体层；
将元件隔离部件埋入所述元件隔离区域；
除去位于相邻的所述第2扩散层的形成区域之间的所述元件隔离部件以及所述绝缘膜；
通过在除去所述元件隔离部件以及所述绝缘膜而形成的开口部内埋入半导体膜，形成连接所述支撑衬底和所述半导体层的半导体膜；
在所述半导体层上形成栅极绝缘膜以及栅极；
通过向相邻的所述栅极之间导入杂质，在所述半导体层上形成所述第1扩散层以及所述第2扩散层。
本发明的半导体存储器件，尺寸较小，可以用低成本制造，数据读出时的阈值电压差较大，并且，可以抑制双极干扰。
附图说明
图1是本发明的第1实施方式的FBC存储器件的平面图。
图2是本发明的第1实施方式的FBC存储器件的平面图。
图3是沿着图1的3-3线的剖面图。
图4是沿着图2的4-4线的剖面图。
图5A是沿着图1的5-5线的源极层S部分的剖面图。
图5B是模拟数据读出动作的阈值电压和板极电压的关系的结果曲线图。
图5C是模拟所采用的输入波形。
图6是沿着图1的6-6线的栅极G以及主体区域B部分的剖面图。
图7是存储单元区域、设在其周边的板极线接触PLC、和逻辑电路区域的平面图。
图8是沿着图7的8-8线的剖面图。
图9是展示第1实施方式的FBC存储器件的制造方法的平面图。
图10是接着图9展示FBC存储器件的制造方法的剖面图。
图11是接着图10展示FBC存储器件的制造方法的剖面图。
图12是接着图11展示FBC存储器件的制造方法的剖面图。
图13是接着图12展示FBC存储器件的制造方法的剖面图。
图14是接着图13展示FBC存储器件的制造方法的剖面图。
图15是接着图14展示FBC存储器件的制造方法的平面图。
图16是沿着图15(A)的16-16线的剖面图。
图17是沿着图15(A)的17-17线的剖面图。
图18是沿着图15(B)的18-18线的剖面图。
图19是接着图15展示FBC存储器件的制造方法的平面图。
图20是接着图19展示FBC存储器件的制造方法的剖面图。
图21是接着图20展示FBC存储器件的制造方法的剖面图。
图22是本发明的第2实施方式的FBC存储器件的剖面图。
图23是本发明的第3实施方式的FBC存储器件的平面图。
图24是沿着图23的24-24线的剖面图。
图25是本发明的第4实施方式的FBC存储器件的剖面图。
图26是展示本发明的第4实施方式的FBC存储器件的制造方法的剖面图。
图27是接着图26展示FBC存储器件的制造方法的剖面图。
图28是接着图27展示FBC存储器件的制造方法的剖面图。
图29是接着图28展示FBC存储器件的制造方法的剖面图。
图30是接着图29展示FBC存储器件的制造方法的剖面图。
图31是展示第4实施方式的变形例的FBC存储器件的制造方法的剖面图。
图32是接着图31展示FBC存储器件的制造方法的剖面图。
图33是接着图32展示FBC存储器件的制造方法的剖面图。
图34是接着图33展示FBC存储器件的制造方法的剖面图。
图35是本发明的第5实施方式的FBC存储器件的剖面图。
图36是存储单元区域以及逻辑电路区域的剖面图。
图37是展示第5实施方式的FBC存储器件的制造方法的剖面图。
图38是接着图37展示FBC存储器件的制造方法的剖面图。
图39是本发明的第6实施方式的FBC存储器件的平面图。
图40是沿着图39的40-40线的剖面图。
图41是本发明的第6实施方式的FBC存储器件的剖面图。
图42是本发明的第6实施方式的FBC存储器件的平面图。
图43是沿着图42(A)的42-42线的剖面图。
图44是沿着图42(A)的43-43线的源极层S的形成区域的剖面图。
图45是沿着图42(A)的44-44线的主体区域B的形成区域的剖面图。
图46是沿着图42(B)的45-45线的逻辑电路区域的剖面图。
图47是本发明的第7实施方式的FBC存储器件的剖面图。
图48是展示第7实施方式的FBC存储器件的制造方法的剖面图。
图49是接着图48展示FBC存储器件的制造方法的剖面图。
图50是接着图49展示FBC存储器件的制造方法的剖面图。
图51是接着图50展示FBC存储器件的制造方法的剖面图。
图52是边界B2的附近的剖面图。
图53是本发明的第8实施方式的FBC存储器件的平面图。
图54是沿着图53的54-54线的剖面图。
图55是本发明的第8实施方式的FBC存储器件的剖面图。
图56是本发明的第8实施方式的FBC存储器件的剖面图。
图57是本发明的第8实施方式的FBC存储器件的剖面图。
图58是展示第8实施方式的FBC存储器件的制造方法的剖面图。
图59是接着图58展示FBC存储器件的制造方法的剖面图。
图60是接着图59展示FBC存储器件的制造方法的剖面图。
图61是本发明的第9实施方式的FBC存储器件的平面图。
图62是本发明的第9实施方式的FBC存储器件的剖面图。
图63是本发明的第9实施方式的FBC存储器件的剖面图。
图64是展示第9实施方式的FBC存储器件的制造方法的剖面图。
图65是接着图64展示FBC存储器件的制造方法的剖面图。
图66是接着图65展示FBC存储器件的制造方法的剖面图。
图67是本发明的第9实施方式的第1变形例的FBC存储器件的剖面图。
图68是展示第9实施方式的第1变形例的FBC存储器件的制造方法的剖面图。
图69是接着图68展示FBC存储器件的制造方法的剖面图。
图70是本发明的第9实施方式的第2变形例的FBC存储器件的剖面图。
图71是本发明的第10实施方式的FBC存储器件的平面图。
图72是本发明的第10实施方式的FBC存储器件的剖面图。
图73是本发明的第10实施方式的FBC存储器件的剖面图。
图74是本发明的第10实施方式的FBC存储器件的剖面图。
图75是本发明的第10实施方式的FBC存储器件的剖面图。
图76是展示第10实施方式的FBC存储器件的制造方法的剖面图。
图77是接着图76展示FBC存储器件的制造方法的剖面图。
图78是接着图77展示FBC存储器件的制造方法的剖面图。
图79是接着图78展FBC存储器件的制造方法的剖面图。
图80是接着图79展示FBC存储器件的制造方法的剖面图。
图81是接着图80展示FBC存储器件的制造方法的剖面图。
图82是接着图81展示FBC存储器件的制造方法的剖面图。
图83是接着图82展示FBC存储器件的制造方法的剖面图。
图84是本发明的第11实施方式的FBC存储器件的平面图。
图85是本发明的第11实施方式的FBC存储器件的剖面图。
图86是展示第11实施方式的FBC存储器件的制造方法的剖面图。
图87是接着图86展示FBC存储器件的制造方法的剖面图。
图88是接着图87展示FBC存储器件的制造方法的剖面图。
图89是接着图88展示FBC存储器件的制造方法的剖面图。
图90是接着图89展示FBC存储器件的制造方法的剖面图。
图91是接着图90展示FBC存储器件的制造方法的剖面图。
图92是接着图91展示FBC存储器件的制造方法的剖面图。
图93是接着图92展示FBC存储器件的制造方法的剖面图。
图94是本发明的第12实施方式的FBC存储器件的剖面图。
图95是展示第12实施方式的FBC存储器件的制造方法的剖面图。
图96是接着图95展示FBC存储器件的制造方法的剖面图。
图97是接着图96展示FBC存储器件的制造方法的剖面图。
图98是接着图97展示FBC存储器件的制造方法的剖面图。
图99是展示模拟数据读出动作的阈值电压和板极电压的关系的结果的曲线图。
图100是本发明的第13实施方式的FBC存储器件的剖面图。
图101是本发明的第13实施方式的FBC存储器件的剖面图。
图102是本发明的第13实施方式的FBC存储器件的剖面图。
图103是展示第13实施方式的FBC存储器件的制造方法的剖面图。
图104是接着图103展示FBC存储器件的制造方法的剖面图。
图105是接着图104展示FBC存储器件的制造方法的剖面图。
图106是接着图105展示FBC存储器件的制造方法的剖面图。
图107是接着图106展示FBC存储器件的制造方法的剖面图。
图108是接着图107展示FBC存储器件的制造方法的剖面图。
图109是接着图108展示FBC存储器件的制造方法的剖面图。
图110是本发明的第14实施方式的FBC存储器件的剖面图。
图111是展示第14实施方式的FBC存储器件的制造方法的剖面图。
图112是接着图111展示FBC存储器件的制造方法的剖面图。
图113是接着图112展示FBC存储器件的制造方法的剖面图。
图114是接着图113展示FBC存储器件的制造方法的剖面图。
标号说明
SUB   支撑衬底         BGI    背栅绝缘膜
D     漏极层           S      源极层
B     主体区域         11     第1半导体膜
12    第2半导体膜      GI     栅极绝缘膜
G     栅极             BL     位线
SL    源极线           BLC    位线接触
SLC   源极线接触       REC    再结合中心
具体实施方式
以下，参照附图说明本发明的实施方式。本实施方式不是限定本发明的。
(第1实施方式)
图1以及图2是本发明的第1实施方式的FBC存储器件的平面图。图1展示了存储单元区域内的存储单元，图2展示了逻辑电路区域内的1个MISFET。
在存储单元区域中，位线BL和字线WL(栅极)交叉。存储单元与位线BL和字线WL的交叉点相对应地设置。源极线SL与字线WL平行地延伸。有源区域AA在位线BL之下，与位线BL大致平行地延伸成条纹状。STI(浅沟槽隔离)将有源区域AA之间隔离。
在逻辑区域中，在有源区域AA上形成由源极S、漏极D以及栅极G构成的MISFET。
图3是沿着图1的3-3线的剖面图。如图3所示，本实施方式的FBC存储器件具备支撑衬底SUB、背栅绝缘膜BGI、漏极层D、源极层S、主体区域B、栅极绝缘膜GI、栅极G(字线WL)、第1半导体膜11、第2半导体膜12、位线BL、和源极线SL。
支撑衬底SUB由半导体材料构成，例如体硅衬底。背栅绝缘膜BGI设在支撑衬底SUB上。背栅绝缘膜BGI是由具有约2nm的厚度的氧化硅膜，以及具有约5nm至20nm的厚度的氮化硅膜构成的层叠膜。背栅绝缘膜BGI也可以是由氧化硅膜或氮化硅膜构成的单层膜。或者，也可以是由氧化硅膜、氮化硅膜以及氧化硅膜构成的层叠膜(ONO膜)。通过在背栅绝缘膜BGI上采用层叠膜，使通过背栅绝缘膜BGI的漏电流降低。另外，由于氮化硅膜与氧化硅膜相比，电容率较高，因此通过在背栅绝缘膜BGI中含有氮化硅膜，可以使主体区域-衬底(板极)间电容增大。为了进一步使主体区域-衬底间电容增大，作为背栅绝缘膜BGI，也可以采用硅酸铪等高电介质材料。通过主体区域-衬底间电容的增大，可以增大存储数据“0”的存储单元，和存储数据“1”的存储单元之间的阈值电压差，并且，数据保持时间(data retention time)变长。
在源极层S之下，不设置背栅绝缘膜BGI，而设有第1半导体膜11。第1半导体膜11例如由单晶硅等半导体材料构成，设在源极层S之下的支撑衬底SUB上。第2半导体膜12例如由单晶硅等半导体材料构成，设在背栅绝缘膜BGI以及第1半导体膜11上。第1以及第2半导体膜11、12含有杂质，作为导体起作用。
在第1半导体膜11之下，设有与第1半导体膜11相同导电型(例如n型)的扩散层88。扩散层88通过将第1半导体膜11的杂质向支撑衬底SUB扩散的方式形成。第2半导体膜12、背栅绝缘膜BGI、扩散层88以及板极构成栅控二极管。由此，如图5B所示，可以增大数据“0”和数据“1”的阈值电压差ΔVth。
源极层S、漏极层D以及主体区域B设在第2半导体膜12内。漏极层D以及主体区域B设在背栅绝缘膜BGI上。由此，漏极层D与支撑衬底SUB被电绝缘。主体区域B设在漏极层D和源极层S之间，是电浮置状态。主体区域B为了存储数据，可以存储电荷。源极层S设在背栅绝缘膜BGI以及第1半导体膜11上。由此，源极层S与第1半导体膜11连接，并经由第1半导体膜11与支撑衬底SUB电连接。栅极绝缘膜GI例如由氧化硅膜、氮化硅膜等构成，设在主体区域B上。栅极G例如由多晶硅构成，设在栅极绝缘膜GI上。在源极层S以及漏极层D各自的表面上设有硅化物层15。
源极层S以及漏极层D例如含有约1020cm-3的N型杂质。支撑衬底SUB的表面区域，例如形成有含有1018cm-3至1019cm-3的P型杂质的阱(也称为板极)。源极层S与该板极电连接。
位线BL经由位线接触BLC与存储单元的漏极层D连接。源极线SL经由源极线接触SLC与存储单元的源极层S连接。栅极G也作为字线WL起作用。
在漏极层D上设有再结合中心REC。再结合中心REC是使第2半导体膜12固相横向外延生长(Solid Phase Lateral EpitaxialGrowth)时形成的单晶硅的错配部分。
图4是沿着图2的4-4线的剖面图。在图4中，代表性地展示了1个MISFET的剖面。MISFET具备源极S、漏极D、栅极绝缘膜GI、栅极G、接触LC、和布线LIC。源极S以及漏极D设在支撑衬底SUB上。栅极G经由栅极绝缘膜GI设在支撑衬底SUB上。布线LIC经由接触LC与分别设在源极S以及漏极D上的硅化物层15连接。
图5A是沿着图1的5-5线的源极层S部分的剖面图。图6是沿着图1的6-6线的栅极G以及主体区域B部分的剖面图。如图5A所示，第1半导体膜11存在于源极层S之下，由此，源极层S与支撑衬底SUB电连接。如图6所示，背栅绝缘膜BGI存在于主体区域B之下，并且，栅极绝缘膜GI存在于主体区域B上。进而，如图3所示，主体区域B由源极层S、漏极层D、STI围绕在其前后左右。由此，主体区域B呈现电浮置状态。
在存储单元区域中，漏极层D、源极层S、主体区域B、栅极绝缘膜GI以及栅极G构成存储单元，同样结构的存储单元被排列成矩阵状。
图5B是模拟数据读出动作的阈值电压和板极电压(衬底电压)的关系的结果。该模拟所采用的结构的SOI层的膜厚是15nm，背栅绝缘膜的膜厚是8nm，栅极绝缘膜的膜厚是6nm，栅极长是0.12μm，沟道的杂质浓度是1×1017cm-3，板极的杂质浓度是1×1018cm-3。图5C是模拟所使用的输入波形。
如图5B的线L1所示，在以往的FBC中，数据“1”的存储单元的阈值电压上升，并接近数据“0”的存储单元的阈值电压。这是由于如果板极电压低于-1.5V，支撑衬底的表面便成为翻转状态，主体-板极间的电容减少。其结果，当板极电压位-1.5V时，ΔVth是最大0.543V。
线L2在本实施方式中，是将源极连接在P型的板极上的结构(图3)的模拟结果。在本实施方式中，当板极电压为-3V时，ΔVth是最大0.738V。另外，虽然图未示，但如果使板极的浓度从1×1018cm-3上升到1×1019cm-3，当板极电压为-2V时，ΔVth增大到0.908V。如图5B所示，采用了P型板极的FBC存储器件，与后述的采用了N型板极的FBC存储器件相比，用接近0V的板极电压可以得到较大的阈值电压差。因而，在采用了P型板极的FBC存储器件中，消耗电力降低。
本实施方式的阈值电压差ΔVth与以往的相比较大的理由如下。在本实施方式中，正如参照图3说明的那样，在支撑衬底SUB的表面上形成有栅控二极管。所谓的栅控二极管，是具备由P型半导体以及形成在其表面上的N型扩散层构成的PN结，和进而形成在该N型扩散层上的栅极绝缘膜以及栅极的结构。在栅控二极管结构中，当支撑衬底SUB的表面翻转时，从N型扩散层88向翻转层提供电子。因此，形成在主体正下方的支撑衬底SUB的表面上的耗尽层宽度变小，主体B和支撑衬底SUB(板极)的电容Csub变大。其结果，可以抑制数据“1”的存储单元MC的阈值电压的上升。
另外，在N型扩散层88中包括背栅绝缘膜BGI和支撑衬底SUB的界面端部E。并且，N型扩散层88与源极层S连接。在这样的结构中，本实施方式的数据“0”的存储单元的阈值电压，在板极电压较低的区域内，与以往结构相比增大。这是由于在板极电压较低的区域内，SOI层中的载流子分布被调制，其结果，写入数据0阶段的主体电位变低。
根据本实施方式，如图3所示那样将源极层S与支撑衬底SUB(板极)电连接。在数据的写入时，通常，支撑衬底SUB被维持在低于源极线SL的电压。例如，源极线SL为0V，支撑衬底SUB为-3V。由此，因冲击离子化而产生的空穴不会向非选择存储单元流动，而被向支撑衬底SUB排除。例如，如果数据“1”的写入时的选择存储单元是图3的MC1，非选择存储单元是MC2，则空穴如图3的箭头A所示那样经由源极层S以及第1半导体膜11向支撑衬底SUB流动。其结果，抑制了双极干扰。
另外，根据本实施方式，如图3所示那样在漏极层D的中间设有再结合中心REC。由此，因冲击离子化而产生的空穴不会向非选择存储单元流动。例如，如果数据“1”的写入时的选择存储单元是MC1，非选择存储单元时MC3，则从存储单元MC1流入漏极层D的空穴被再结合中心REC阻止，不会到达非选择存储单元MC3。其结果，抑制了双极干扰。
如以上所述，根据本实施方式，由于流入源极层S的空穴被向板极排除，并且流入漏极层D的空穴被再结合中心REC阻止，因此抑制了双极干扰。
本实施方式的FBC存储器件，如图3所示，漏极层D或源极层S与主体区域B被交替重复排列。即，在第2半导体膜12中，漏极层D、源极层S以及主体区域B以D-B-S-B-D-B-S-B-...的方式排列。这种排列可以通过各个存储单元与邻接的存储单元共用漏极层D或源极层S的方式实现。由于相邻的存储单元共用漏极层D或源极层S，因此存储单元区域的面积变小。由此，FBC存储器件整体的尺寸变小。
图7是存储单元区域、设在其周边的板极线接触PLC、和逻辑电路区域的平面图。图8是沿着图7的8-8线的剖面图。图7的虚线框表示存储单元区域和逻辑电路区域的边界B1。该边界位于STI区域。如图7所示，板极线接触PLC以围绕存储单元区域的方式设置。如图8所示，板极线PL经由板极线接触PLC与P型板极连接。P型板极被N型阱包围。
板极线接触PLC将作为布线的板极线PL和支撑衬底SUB(板极)之间连接。在逻辑电路区域中，接触LC将布线LIC和源极层S或漏极层D之间连接。
在此，板极线接触PLC的接触插塞的深度D0与逻辑侧接触LC的接触插塞的深度D0大致相等。换言之，以支撑衬底SUB的表面为基准，板极线接触PCL的接触插塞的高度和逻辑侧接触LC的接触插塞的高度大致相等。
以往，板极线接触PLC以贯通元件隔离区域的方式形成。但是，该以往的方法必须有蚀刻元件隔离区域的工序。进而，这时，由于板极线接触的深度与逻辑电路区域的接触的深度不同，因此产生了接触的缺陷率变高的问题。
在本实施方式中，由于板极线接触PLC形成到与逻辑侧接触LC大致相等的深度，因此到支撑衬底SUB的表面为止的接触孔的深度不会参差不齐。因而，可以降低接触的缺陷率。进而，由于没必要形成贯通元件隔离区域的接触孔，因此削减了制造成本。
图9(A)至图21(B)是展示第1实施方式的FBC存储器件的制造方法的平面图以及剖面图。图9(A)、图10(A)、图11(A)、图12(A)、图13(A)、图14(A)、图15(A)、图19(A)、图20(A)、图21(A)展示了存储单元区域，图9(B)、图10(B)、图11(B)、图12(B)、图13(B)、图14(B)、图15(B)、图19(B)、图20(B)、图21(B)展示了逻辑电路区域。
首先，在支撑衬底SUB上作为绝缘膜淀积氧化硅膜20以及氮化硅膜30。氧化硅膜20以及氮化硅膜30的层叠膜成为背栅绝缘膜BGI。其次，用光刻技术以及RIE(反应离子蚀刻)除去位于源极层S的形成区域上的氧化硅膜20以及氮化硅膜30。由此，如图10(A)所示，源极层S的形成区域的支撑衬底SUB露出。再者，这时如图10(B)所示，在逻辑电路区域中，氧化硅膜20以及氮化硅膜30覆盖在支撑衬底SUB上。其次，通过将P型杂质(例如硼)离子注入到存储单元区域的支撑衬底SUB中，形成板极(图未示)。板极的浓度例如是约1019cm-3。
其次，如图11(A)所示，在源极层S的形成区域中露出的支撑衬底SUB上使单晶硅进行选择外延生长。由此，形成作为第1半导体膜的硅层40。
其次，如图12(A)以及图12(B)所示，在氮化硅膜30以及硅层40上淀积非结晶硅膜50。接着，在约600℃的氮环境中进行数小时的退火。由此，在存储单元区域上，产生固相横向外延生长。更详细地说，如图13(A)所示，非结晶硅膜50通过热处理，从与硅层40接触的部分开始被单晶化。通过非结晶硅膜50向单晶硅变质，形成作为第2半导体膜的硅层60。当该单晶化进行时，在相邻的硅层40之间的中间附近产生错配。该错配作为漏极层D内的再结合中心REC起作用。
再者，如图13(B)所示，在逻辑电路区域中，由于非结晶硅膜50被淀积在氮化硅膜30上，因此非结晶硅膜50没有被单晶化，而成为多晶硅51。硅层60和多晶硅51的边界B1，如图7所示，形成在从第1半导体膜11离开一定的距离D1的位置上。距离D1是进行了固相外延生长的硅层60的横向的尺寸。将距离D1设定为比相邻的源极层S之间的距离的一半长。
其次，如图14(B)所示，用HCL气体等除去逻辑电路区域的多晶硅51。进而，除去逻辑电路区域的氮化硅膜30以及氧化硅膜20。再者，从硅层40的形成开始到该多晶硅的除去为止的工序，可以用同样的半导体制造器件连续地进行。即，可以用原有工序(In-situProcess)处理这些工序。因而，本实施方式非常有助于制造成本的降低。
其次，如图15(A)以及图15(B)所示，在无源区域上形成STI。在存储单元区域中，STI以贯通氮化硅膜30以及氧化硅膜20后到达支撑衬底SUB的方式形成。存储单元区域和逻辑电路区域的边界B1，由于不同的膜结构相对，因此在表面上产生台阶差。但是，在STI形成后，随着经过的制造工序，该台阶差逐渐变得平滑。因而，不会出现由边界B1的台阶差引起的栅极多晶硅等蚀刻残渣。图16是沿着图15(A)的16-16线的剖面图。在图16中，出现了硅层40(第1半导体膜)以及硅层60(第2半导体膜)的剖面。图17是沿着图15(A)的17-17线的剖面图。在图17中，出现了氧化硅膜20、氮化硅膜30以及硅层60的剖面。图18是沿着图15(B)的18-18线的逻辑电路区域的剖面图。以下，为了方便，将硅层40作为第1半导体膜11，将硅层60作为第2半导体膜12。
在形成了栅极绝缘膜之后，如图19(A)以及图19(B)所示，形成栅极G。
图20(A)是沿着图19(A)的20A-20A线的剖面图。图20(B)是沿着图19(B)的20B-20B线的剖面图。如图19(A)～图20(B)所示，在第2半导体膜12之中的主体区域B上，形成栅极绝缘膜GI以及栅极G。
其次，根据需要在源极/漏极区域上形成扩展层(图未示)。进而，如图21(A)以及图21(B)所示，在栅极G的侧面形成侧壁膜80。将栅极G以及侧壁膜80用作掩模，在源极/漏极区域上离子注入N型杂质。然后，通过进行热处理，使N型杂质经由第1半导体膜11扩散到支撑衬底SUB的表面，形成N型扩散层88。或者在离子注入的阶段，向第1半导体膜11以及支撑衬底SUB的表面导入N型杂质，之后进行热处理。进而，在源极/漏极区域以及栅极的表面形成硅化物层15。
之后，经过以往的工序，形成层间绝缘膜IL、接触SLC、BLC、LC、布线BL、SL、LIC。源极线接触SLC贯通层间绝缘膜IL后到达源极层S，并经由该源极层S以及第1半导体膜11与支撑衬底SUB电连接。由此，FBC存储器件完成。
以往，在形成FBC存储器件时，用SOI衬底。特别是，BOX层为10nm左右非常薄的SOI衬底，花费通常的体硅衬底的10倍以上的成本。
与此相对，在本实施方式的制造方法中，形成连接板极和存储单元的源极的第1半导体膜11，之后形成包括主体区域B的第2半导体膜12。因而，不用SOI衬底，用体硅衬底就可以形成FBC存储器件。由此，大幅度地降低了制造成本。
通过用体衬底形成FBC，逻辑电路也可以形成在同样的体衬底上。在将逻辑电路形成在体衬底上时，逻辑电路的电路设计技术有着继承于以往的丰富的存储。因而，可以将FBC存储器以及逻辑电路都形成在同样的体衬底上的做法，在设计上是有利的。
在本实施方式中，通过利用固相横向外延生长形成第2半导体膜12，在体衬底上形成SOI结构。这时，当从相邻的源极形成区域沿着横向固相生长的单晶碰在一起时，产生错配。
一般来说，错配使PN结的漏电流增加。或者为了避免错配，电路面积变大。特别是在存储单元阵列中，单元面积的增大是很大的问题。
在本实施方式中，在漏极层D内形成错配，并且一面抑制漏电流，一面避免双极干扰。即，本实施方式通过积极地利用一般来说不理想的错配(再结合中心)，抑制了双极干扰。
在以往的制造方法中，用于板极形成的杂质在STI形成之后，经由SOI层以及BOX层被离子注入到支撑衬底。但是在该方法中，当BOX层较薄时，杂质不只被注入到支撑衬底，还被注入到SOI层。因而，不能与SOI层的浓度独立地设定支撑衬底的表面浓度。为了抑制结漏电流，主体区域的浓度必须设为1018cm-3左右以下。因此，支撑衬底的浓度也不得不设为1018cm-3左右。其结果，在数据的读出时以及写入时，在支撑衬底上形成耗尽层，不能增大主体-板极间电容。
另一方面，在本实施方式的制造方法中，在向支撑衬底SUB离子注入了杂质之后，形成第2半导体膜12。因而，板极的杂质浓度能够以与第2半导体膜12的杂质浓度独立的方式设定。例如，可以在形成了具有1018cm-3以上的杂质浓度的板极之后，形成具有小于1018cm-3的杂质浓度的主体区域。由此，本实施方式可以增大存储数据“0”的存储单元和存储数据“1”的存储单元的阈值电压差，同时可以抑制结漏电流而延长数据保持时间。
进而，如以上所述，板极线接触PLC形成为与逻辑侧接触LC大致相同的深度。由此，由于没必要形成贯通元件隔离区域的接触孔，因此本实施方式的FBC存储器件与以往相比，可以很容易地制造。
当将漏极D连接在支撑衬底SUB上时，位线BL和支撑衬底SUB之间的寄生电容增大。位线BL在进行数据的读出/写入时由较高的电压或较低的电压驱动。在第1实施方式中，由于漏极D和支撑衬底SUB被背栅绝缘膜BGI隔离，因此与第2实施方式相比，寄生电容较小，电路的动作速度变快，并且消耗电力降低。
再者，也可以省略用图11说明的选择外延工序。这时，非结晶硅50为单晶，起到第1半导体膜以及第2半导体膜的作用。在省略了选择外延生长的制造方法中，制造成本降低。
另一方面，在使用选择外延生长的制造方法中，由于通过固相生长进行单晶化的距离较短，因此在结晶内产生缺陷的概率变低。由此，该制造方法可以制造数据保持时间较长的存储器。
(第2实施方式)
图22是本发明的第2实施方式的FBC存储器件的剖面图。第2实施方式在漏极层D与支撑衬底SUB(板极)电连接，并且在源极层S上设有再结合中心REC这些方面与第1实施方式不同。第2实施方式的其他的构成与第1实施方式的构成相同即可。漏极层D设在第1半导体膜11上，并经由该第1半导体膜11与支撑衬底SUB电连接。源极层S设在背栅绝缘膜BGI上，虽然没有与支撑衬底SUB连接，但在源极层S中设有再结合中心REC。
通过将漏极层D与支撑衬底SUB电连接，在数据写入时因冲击离子化而产生的空穴，从漏极层D向支撑衬底SUB流动。其结果，可以抑制空穴流入非选择存储单元的情况。另外，通过在源极层S内设置再结合中REC，因冲击离子化而产生的空穴不会流入非选择存储单元。这样，第2实施方式便可以抑制双极干扰。即，虽然第2实施方式和第1实施方式的源极层S以及漏极层D的位置关系是相反的，但可以得到与第1实施方式同样的效果。
(第3实施方式)
图23是本发明的第3实施方式的FBC存储器件的平面图。图24是沿着图23的24-24线的剖面图。第3实施方式在用硅化物层15连接多个源极层S，并且没有源极线接触SLC以及源极线SL这些方面与第1实施方式不同。第3实施方式的其他的构成与第1实施方式的构成相同即可。
根据第3实施方式，由于可以进一步缩短源极线接触SLC和栅极G之间的距离，因此可以缩小存储单元的尺寸。进而，第3实施方式可以具有第1实施方式的效果。
(第4实施方式)
在第1实施方式中，如图14所示，除去淀积在逻辑电路区域上的非结晶硅膜50、氮化硅膜30以及氧化硅膜20。因此，形成逻辑电路的支撑衬底SUB的表面，与形成存储单元的第2半导体膜12的表面的高度的水平不同。这在栅极G的形成时的光刻中有时会在存储单元和逻辑电路之间引起焦点偏移。其结果，有芯片的合格率降低的可能。
于是，最好将图14所示的存储单元区域的硅层60(第2半导体膜)的表面，和逻辑电路区域的支撑衬底SUB的表面设为相同的高度水平。由此，第4实施方式的FBC存储器件如图25所示，逻辑电路区域的支撑衬底SUB的上面是与存储单元的主体区域B的上面大致相同的高度水平。另外，第4实施方式的制造方法可以将存储单元区域的硅层60的表面，和逻辑电路区域的支撑衬底SUB的表面设为相同的高度水平。
图26(A)至图31(B)是展示本发明的第4实施方式的FBC存储器件的制造方法的剖面图。图26(A)、图27(A)、图28(A)、图29(A)、图30(A)、图31(A)展示了存储单元区域的剖面，图26(B)、图27(B)、图28(B)、图29(B)、图30(B)、图31(B)展示了逻辑电路区域的剖面。
首先，如图26(A)以及图26(B)所示，在支撑衬底上淀积氧化硅膜24以及氮化硅膜34。其次，用光刻法以及湿蚀刻除去位于存储单元区域的氧化硅膜24以及氮化硅膜34。在此，所谓的存储单元区域，指的是图7所示的边界B1的内侧的区域。进而，通过将支撑衬底SUB热氧化，如图27(A)所示，在支撑衬底SUB上形成氧化硅膜44。通过调整氧化硅膜44的膜厚，最终可以将第2半导体膜12的高度和逻辑电路区域的支撑衬底SUB的高度设为相同的水平。进而，用氟化铵除去氧化硅膜44。
接着，在存储单元区域的支撑衬底SUB上离子注入硼等P型杂质。由此，形成具有约1019cm-3的浓度的板极。
其次，如图28(A)所示，将支撑衬底SUB热氧化，形成氧化硅膜20。进而，在氧化硅膜20上淀积氮化硅膜30。氧化硅膜20以及氮化硅膜30作为背栅绝缘膜BGI起作用。其次，除去位于源极层S的形成区域的氧化硅膜20以及氮化硅膜30。这时，逻辑电路区域如图28(B)所示，与图27(A)的构成基本没有变化。
其次，如图29(A)所示，和第1实施方式同样地，形成硅层40以及硅层60。这时，在逻辑电路区域中，将多晶硅膜51形成在氮化硅膜34上。硅层60和多晶硅膜51的边界是图7所示的边界B1，与氮化硅膜34的边界相一致。
其次，如图30所示，除去多晶硅膜51、氮化硅膜34以及氧化硅膜24。图30所示的结构虽然与图14所示的结构类似，但在存储单元区域的硅层60(第2半导体膜)的表面的高度和逻辑电路区域的支撑衬底SUB的表面的高度是相同的水平这一点上，与图14所示的结构不同。之后，经过与在第1实施方式中用图15(A)～图21(B)所示的工序同样的工序，第4实施方式的FBC存储器件完成。
第4实施方式可以应用于第2或第3实施方式。由此，第4实施方式也可以得到第2或第3实施方式的效果。
(第4实施方式的变形例)
图31(A)至图34(B)是展示第4实施方式的变形例的FBC存储器件的制造方法的剖面图。用本变形例的方法，也可以如第4实施方式那样，将存储单元区域的第2半导体膜12的表面的高度和逻辑电路区域的支撑衬底SUB的表面的高度设为相同的水平。
首先，在形成了与第1实施方式的图10(A)以及图10(B)同样的结构之后，如图31所示，除去逻辑电路区域的氮化硅膜30以及氧化硅膜20。在此，逻辑区域的边界是图7所示的边界B1。由此，露出存储单元区域的源极形成区域的支撑衬底SUB以及逻辑电路区域的支撑衬底SUB的表面。
其次，如图32(A)以及图32(B)所示，通过选择外延生长，在露出的支撑衬底SUB上形成由单晶硅构成的硅层40。
其次，如图33(A)以及图33(B)所示，在硅层40以及氮化硅膜30上淀积非结晶硅膜50。接着，在约600℃的氮环境中进行约60分钟的退火。由此，在存储单元区域上，如以上所述那样产生固相横向外延生长。另外，在逻辑电路区域上，也产生固相横向外延生长。由此，由单晶硅构成的硅层60形成在存储单元区域以及逻辑电路区域这两方上。接着，在1000℃的氢环境中，在100Torr的气压下，进行约1分钟的退火。由此，引起硅原子的变位，硅层60的表面的平坦性提高。再者，硅层40成为第1半导体膜11，硅层60成为第2半导体膜12。
之后，经过第1实施方式的图15(A)～图21(B)所示的工序，FBC存储器件完成。在此，在逻辑电路区域中，电路元件不是形成在支撑衬底SUB上，而是形成在硅层60上。逻辑电路区域的硅层60的表面的高度是与存储单元区域的硅层60的表面的高度相同的水平。因而，通过将逻辑电路元件形成在硅层60上，可以与第4实施方式同样地制造图25所示的FBC存储器件。
(第5实施方式)
图35是本发明的第5实施方式的FBC存储器件的剖面图。在第5实施方式中，板极是N型半导体。P型的隔离区域(隔离扩散层)98在板极内形成在扩散层88的周围。
根据本实施方式，由于板极的导电型是N型，因此当向板极提供负电压时，支撑衬底SUB的表面成为存储状态。由此，可以避免主体-板极间的电容的降低。如图5B的线L4所示，在板极是N型的情况下，当板极电压在-4V附近时，ΔVth是最大值0.969V。即，具有N型板极的FBC存储器件与具有P型板极的FBC存储器件相比，可以得到较大的阈值电压差ΔVth。
当向板极提供-3V的电位时，在源极S和P型的隔离区域98之间的PN结上受到反向偏压。在P型隔离区域98和板极之间的PN结上受到正向偏压。在该状态下，当来自于数据“1”的存储单元MC的空穴到达源极S时，空穴立即被电场吸出到支撑衬底SUB侧。由此，抑制了双极干扰。
图36是存储单元区域以及逻辑电路区域的剖面图。在存储单元区域形成有N型板极，并以环绕存储单元区域的周围的方式形成有板极线接触PLC。存储单元区域的STI的深度D3、边界B1附近的STI的深度D4、以及逻辑电路区域的STI的深度D5相同。由此，STI的形成变得容易。具有代表性的，是STI的深度为0.3μm左右。
说明第5实施方式的制造方法。首先，如图37(A)以及图37(B)所示，在存储单元区域离子注入N型杂质，形成N型板极。例如，向支撑衬底SUB导入浓度1018cm-3的磷。其次，在支撑衬底SUB上淀积氧化硅膜20以及氮化硅膜30。其次，在氮化硅膜30上淀积氧化硅膜210。用光刻法以及RIE除去位于源极层S的形成区域的氧化硅膜210。这时，也除去位于逻辑电路区域上的氧化硅膜210。
其次，将氧化硅膜20以及氮化硅膜30用作掩模材料，然后用加速能量5keV离子注入剂量为1014cm-2的硼。之后，在950℃的氮环境中进行60分钟退火。由此，形成图38(A)以及图38(B)所示的P型扩散层98。该P型杂质的横向的扩散距离X，可以通过调节氧化硅膜20以及氮化硅膜30的边缘，以及退火的温度和时间的方式控制。另外，通过调整硼的剂量，提高图35所示的从扩散层88的端到隔离区域98的端的宽度W为最小的部分的硼浓度。由此，可以抑制源极S和支撑衬底SUB因击穿现象而电短路的情况。
在除去了氧化硅膜210之后，如参照图32至图34说明的那样，形成硅层40以及60。之后，进行第1实施方式的图15至图21所示的工序。其结果，图35所示的器件完成。
P型的隔离区域98也可以设在第2实施方式的漏极层D的下方。由此，可以将第5实施方式的效果应用于第2实施方式。
(第6实施方式)
在第5实施方式中，如图36所示，STI的深度D3、D4以及D5相等，例如，是0.3μm左右。第2半导体膜12具有代表性的是从10nm至50nm。但是，如果STI较深，则从板极线接触PLC到存储单元区域的中心的存储单元MC的路径L1变长。另外，STI变得越深，板极的薄薄膜电阻变得越高。其结果，路径L1的电阻变高，主体区域B的正下方的板极电位变得不稳定。一旦板极电位变得不稳定，就有可能不能充分地确保存储数据“0”的存储单元和存储数据“1”的存储单元的阈值电压差。
图39是本发明的第6实施方式的FBC存储器件的平面图。图40是沿着图39的40-40线的剖面图。在第6实施方式中，设在板极线接触PLC和存储单元区域之间的STI较浅，其底面的高度比支撑衬底SUB的表面高。由此，从板极线接触PLC到存储单元区域的中心的存储单元MC的路径L2变得比较短。另外，由于STI较浅，因此板极的薄薄膜电阻较低。其结果，路径L2的电阻变低。由于从板极线接触PLC到存储单元区域的电阻降低，因此主体区域B的正下方的板极电位稳定化，可以使主体-板极间电容增大。其结果，能够充分地确保存储数据“0”的存储单元和存储数据“1”的存储单元的阈值电压差。图41是本发明的第6实施方式的FBC存储器件的剖面图。该图是相当于第1实施方式的图6的剖面图。如图41所示，STI在除去主体B以及第2半导体膜11之后形成。因而，主体B的侧面S与板极的距离LS1与第1实施方式的LS2(参照图6)相比较短。其结果，主体-板极间的边缘电容变大，可以使存储数据“0”的存储单元和存储数据“1”的存储单元的阈值电压差增大。
其次，说明第6实施方式的FBC存储器件的制造方法。图42(A)至图46是展示本实施方式的FBC存储器件的制造方法的平面图以及剖面图。首先，与第5实施方式同样地实行图37(A)～图38(B)、以及图32(A)～图34(B)的工序。氮化硅膜30以及氧化硅膜20所存在的区域和它们不存在的区域的边界是图39的边界B2。该边界B2在之后进行的工序中包括在元件区域内。其次，如图42(A)以及图42(B)所示，形成STI。图43是沿着图42(A)的42-42线的剖面图。该剖面图是和第1实施方式的图15所示的剖面图相同的。
图44是沿着图42(A)的43-43线的源极层S的形成区域的剖面图。在源极层S的形成区域上，STI以到达支撑衬底SUB的方式形成。图45是沿着图42(A)的44-44线的主体区域B的形成区域的剖面图。在主体区域B的形成区域上，STI虽然形成到氮化硅膜30，但没有到达支撑衬底SUB。图46是沿着图42(B)的45-45线的逻辑电路区域的剖面图。在逻辑电路区域上，STI与图44所示的STI同样地形成的比较深。之后，经过图19(A)～图21(B)所示的工序，第6实施方式的FBC存储器件完成。
在将图44以及图46的支撑衬底SUB进行各向异性蚀刻时，将氮化硅膜30用作蚀刻停止层。由此，在主体区域B的形成区域上，由于STI没有到达支撑衬底SUB，因此可以得到图40所示的构成。
(第7实施方式)
如果图35所示的P型隔离区域98的宽度W较小，则有可能在源极层S和支撑衬底SUB之间产生击穿现象。为了防止该情况，可以考虑使隔离区域98沿着横向进一步较大地扩散。这时，由于P型隔离区域98扩大到主体B之下，因此主体-板极间电容降低，随之，阈值电压差ΔVth降低。
图47是本发明的第7实施方式的FBC存储器件的剖面图。本实施方式的FBC存储器件，具备形成在连接源极层S和支撑衬底SUB的第1半导体膜11的侧面的衬垫701。即，衬垫701形成在为了贯通第1半导体膜11而形成在背栅绝缘膜BIG上的开口的侧面。衬垫701的材料例如可以是氧化硅膜或氮化硅膜。衬垫701能够使形成的半导体膜11的宽度Y小于能用光刻法形成的最小线宽。N型的第1半导体膜11形成在从主体B沿着横向离开衬垫701的厚度的量的位置上。随之，P型隔离区域98也可以形成在从主体区域B沿着横向离开衬垫701的厚度的量的位置上。另一方面，第1半导体膜11的端到隔离区域98的端为止的宽度W可以与图35所示的宽度W大致相等。其结果，本实施方式的FBC存储器件可以一面抑制源极层S和支撑衬底SUB之间的击穿现象，一面使阈值电压差ΔVth增大。
其次，说明第7实施方式的FBC存储器件的制造方法。首先，在存储单元区域的支撑衬底SUB上离子注入N型杂质，形成板极。例如，导入浓度1018cm-3的磷。其次，如图48(A)所示，在支撑衬底SUB上形成由氧化硅膜20、氮化硅膜30、氧化硅膜210构成的掩模材料。将氧化硅膜20和氮化硅膜30的厚度的和设为H1。用光刻法以及RIE除去位于源极层S的形成区域的掩模材料。这时，在逻辑电路区域上，掩模材料覆盖在支撑衬底SUB上。其次，用RIE在支撑衬底SUB上形成深度H2的槽703。
其次，通过将硼等进行离子注入，如图49所示，形成隔离区域98。为了在槽703的侧面形成P型扩散层，也可以从斜向离子注入硼。由此，可以很容易地确保宽度W。进而，通过进行热处理，使杂质激活。其次，在支撑衬底SUB上淀积氮化硅膜，并将其进行各向异性蚀刻。由此，在隔离区域98、氧化硅膜20以及氮化硅膜30(背栅绝缘膜BGI)的侧壁上形成衬垫701。
其次，用氢氟酸等除去氧化硅膜210。这时，由于衬垫701覆盖背栅绝缘膜BGI的侧壁(边缘)，因此背栅绝缘膜BGI不会被蚀刻。其次，除去逻辑电路区域的氧化硅膜20以及氮化硅膜30。其次，如图50所示，通过选择外延生长形成第1半导体膜40、41。第1半导体膜40、41的膜厚是H1+H2。在存储单元区域上，由于在支撑衬底SUB上形成有深度H2的槽703(图48)，因此存储单元区域的氮化硅膜30的表面的高度，比半导体膜41的表面的高度大致低H2。在此，虽然作为选择外延生长的前处理，用氢氟酸除去支撑衬底SUB上的氧化硅膜，但由于衬垫701覆盖背栅绝缘膜BGI的侧壁，因此背栅绝缘膜BGI的侧壁不会被蚀刻。这样，如果防止了背栅绝缘膜BGI的侧壁的蚀刻，就不会在主体区域B的附近形成第1半导体膜40。由此，可以抑制在源极S-支撑衬底SUB之间发生击穿现象。
其次，在第1半导体膜40上形成热氧化膜702，并除去位于存储单元区域的半导体膜40上的热氧化膜。其次，如参照图12以及图13说明的那样，在存储单元区域上形成第2半导体膜60。由此，可以得到图51所示的结构。第2半导体膜60的厚度是H2。在该阶段，存储单元区域的第2半导体膜60的高度与逻辑电路区域的第1半导体膜41的高度相同。在图52中展示了该阶段的边界B2附近的剖面图。在存储单元区域中，由于第2半导体膜60从第1半导体膜40外延生长，因此是单晶硅。在逻辑电路区域上，多晶硅61在氧化硅膜702上生长。如图52所示，在边界B2的附近，第2半导体膜60和多晶硅膜61邻接。将从该邻接部到第1半导体膜40的距离设为D1。再者，之后，用HCL气体除去多晶硅61。
如参照图42～图46说明的那样，形成STI，之后，通过形成栅极、源极/漏极层、接触、布线，图47所示的结构完成。
所述的制造方法，具备在支撑衬底SUB上形成第1厚度H1的绝缘膜20、30的工序，在存储单元的源极区域的绝缘膜20、30和支撑衬底SUB上形成槽703的工序，在所述槽703和逻辑电路区域上同时形成第3厚度(H1+H2)的第1半导体膜40、41的工序，和在存储单元区域的所述绝缘膜20、30上形成第4厚度H4的第2半导体膜60的工序。再者，将从支撑衬底SUB表面开始的深度设为第2深度H2。存储单元区域的有源区域的高度，是从支撑衬底SUB表面高出第1厚度H1和第4厚度H4的和的水平。逻辑电路区域的有源区域的高度，是第3厚度(H1+H2)。通过使H1+H4＝H1+H2，可以将存储单元区域以及逻辑电路区域设为大致相同的高度。由此，可以防止光刻的焦点偏移，因此能够可靠并且容易地形成存储单元以及逻辑电路。在本实施方式中，第3厚度与第1厚度H1和第2厚度H2的和相等。由此，源极区域的表面成为与有源区域的表面大致相同的高度。
在形成第1半导体膜40的工序中，由于衬垫701覆盖槽703的侧面(背栅绝缘膜BGI的侧面)，因此第1半导体膜不会被淀积在槽703的侧面上。根据该方法，可以用较低的成本形成表面的高度大致相同的存储单元区域和逻辑电路区域。
在有选择地除去多晶硅61之后，可能在边界B2上的硅60和硅41之间形成间隙，或者形成硅60和硅41的重复部。是形成间隙还是形成重复部，取决于抗蚀剂图形的对准偏移。在将边界B2设为有源区域时，在该间隙或重复部上产生台阶差。该台阶差在栅极蚀刻中有可能成为使应该被蚀刻的多晶硅残存的原因。
为了防止该台阶差，使得即便在产生细微的光刻对准偏移的情况下，即，即便在D1稍微偏移的情况下，也如图7的边界B1那样使STI含有硅60和硅41的间隙或重复部。由此，虽然有必要形成较深的STI用的沟槽，但由于STI的表面是平坦的，因此不会发生栅极多晶硅的蚀刻残留。另外，由于存储单元区域的STI较浅，因此可以达成边缘电容的增大和板极的薄薄膜电阻的降低。
虽然第7实施方式具备N型的板极，但即便是P型的板极，也不会丧失本实施方式的效果。如果是P型的板极，在隔离区域98内导入N型杂质，并将隔离区域98和源极层S连接。这时，隔离区域98起到与第1实施方式的N型扩散层88相同的作用。另外，第7实施方式也可以与第2实施方式同样地，将漏极层D与支撑衬底SUB(板极)电连接，并在源极层S上设置再结合中心REC。
(第8实施方式)
图53是本发明的第8实施方式的存储单元区域、板极线接触PLC、和逻辑电路区域的平面图。板极线接触PLC以包围存储单元区域的方式形成为环状。由此，从板极线接触PLC到各存储单元的板极电阻变得较低。
区域R1表示源极层S的形成区域。在第1实施方式中，第1半导体膜11形成在有源区域AA和区域R1的重复区域上。但是，在第8实施方式中，第1半导体膜11没有形成在有源区域AA和区域R1的重复区域上，而是形成在位于有源区域AA间(源极层形成区域间)的区域R1(用R10表示的区域)上。
图54是沿着图53的54-54线的剖面图。由于第8实施方式的逻辑电路由形成在SOI层上的晶体管构成，因此源极接触以及漏极接触的各自的深度便大致相同。由此，与图8所示的方式相比，接触的缺陷率降低。另外，由于板极线接触和存储单元区域之间，即，板极线接触PLC的环内的STI的底面，比支撑衬底SUB的表面水平高，因此与图8所示的方式相比，板极线PL的电阻变低。
存储单元区域的平面结构也可以与图23所示的结构相同。图55相当于沿着图23的24-24线的剖面图。图56是沿着字线WL的源极层S的剖面图，图57是板极线接触区域的剖面图。
在图56中，在位线BL的下方形成有背栅绝缘膜BGI。连接层11(第1半导体膜)在图56的剖面中，沿着字线WL形成在背栅绝缘膜BGI的左右。连接层11将支撑衬底SUB和源极层S电连接。N型扩散层88在沿着源极层S的剖面中，形成在连接层11的下方的支撑衬底SUB的表面上。扩散层88与连接层11、源极层S电连接。这样，在第8实施方式中，连接层11以及扩散层88不是设在源极层S的正下方，而是在沿着字线WL的源极层S的剖面中，设在源极层S的左右。即，连接层11以及扩散层88的形成区域是图53的区域R10。
这时，N型扩散层88和主体区域B的距离，变得比设在源极层S的正下方时(图3、图24)的距离长。如果N型扩散层88过于接近主体区域B，则在驱动栅极G时，在主体区域B的下方的板极上形成耗尽层。该耗尽层使主体-板极间电容降低，由此成为使阈值电压差ΔVth降低的原因。
但是，根据第8实施方式，由于N型扩散层88和主体区域B的距离变得较长，因此可以防止所述耗尽层的形成。进而，第8实施方式也可以得到在第1实施方式中说明的读出时的阈值电压差的增大效果。
如图56所示，相邻的源极层由硅化物层15连接，并作为源极线起作用。源极线被拉向存储单元阵列(图未示)的外侧，并经由源极线接触被供给电位。这样，在第8实施方式中，由于在存储单元阵列内不需要源极线接触，因此可以缩小单元尺寸。再者，在第8实施方式中，虽然位线BL用第2层的布线层形成，但也可以用第1层的布线层形成。
另外，根据第8实施方式，可以抑制存储单元MC1的空穴通过源极层S后流入相邻的存储单元MC2的现象。这是由于如图56的箭头所示那样，空穴在到达存储单元MC2之前经由连接层11流入支撑衬底侧。
在图57所示的板极线接触PLC的下方，以贯通背栅绝缘板BGI以及STI的方式形成有第1半导体层11。第1半导体层11在板极线接触区域上，连接支撑衬底SUB和板极线接触PLC，同时使板极线接触PLC的深度与逻辑电路区域的源极·漏极的接触的深度大致相等。
图58(A)至图60(B)是展示第8实施方式的FBC存储器件的制造方法的剖面图。图58(A)、图59(A)、图60(A)展示了沿着源极线的剖面，图58(B)、图59(B)、图60(B)展示了板极线接触PLC的剖面。
首先，如图58(A)以及图58(B)所示，准备SOI衬底99。SOI衬底99包括具有约50nm的厚度的埋入氧化膜(BOX)101，和具有约50nm的厚度的SOI层102。其次，在SOI层102上依次形成具有约2nm的厚度的氧化硅膜103、具有约200nm的厚度的氮化硅膜104。
其次，形成图53所示的有源区域AA的抗蚀剂图形，并用RIE依次蚀刻氮化硅膜104、氧化硅膜103、SOI层102。在除去抗蚀剂之后，淀积氧化硅膜，并在有源区域AA之间填充该氧化硅膜。进而，将氮化硅膜104用作停止层，用CMP研磨该氧化硅膜，并在有源区域AA之间形成元件隔离STI。
其次，如图59(A)以及图59(B)所示，形成将图53所示的区域R1开口的抗蚀剂图形，并将STI以及BOX层101进行各向异性蚀刻。由此，除去位于相邻的源极层形成区域间的元件隔离STI的部分以及位于其下方的BOX层101。即，除去位于区域R10的氧化硅膜以及BOX层101。
其次，如图60(A)以及图60(B)所示，淀积非结晶硅110，并用CDE进行蚀刻。由此，将非结晶硅110的表面的高度设为与SOI层的表面的高度相同的水平。接着，在约600℃的氮环境中进行数小时的退火。其结果，非结晶硅110成为单晶硅。这样，将非结晶硅110埋入通过元件隔离STI以及BOX层101的除去而形成的开口部内。非结晶硅110作为连接支撑衬底SUB和SOI层102的半导体膜起作用。
之后，除去氧化硅膜103以及氮化硅膜104。进而，如参照图19～图21说明的那样，在SOI层102上形成栅极绝缘膜以及栅极，并在相邻的所述栅极之间导入杂质，从而在SOI层102上形成源极层以及漏极层。在栅极、源极层以及漏极层上形成硅化物，进而，通过形成层间绝缘膜、接触插塞、位线等，图55～图57所示的FBC存储器件完成。
通过将非结晶硅110进行热处理而形成的单晶硅相当于连接层(第1半导体层)11。源极层S形成在SOI层102上。由此，如图56所示，源极层S经由连接层11与支撑衬底SUB连接。在本实施方式中，支撑衬底SUB还起到板极的作用。
第8实施方式的制造方法，由于使用了SOI衬底，因此不能实现第1实施方式的制造方法那样的低成本化。但是，通常，在使用SOI衬底的制造方法中，形成用于调节到支撑衬底SUB的接触的深度的半导体膜的工序，和形成连接存储单元的源极层S以及支撑衬底SUB的半导体膜的工序，被分别实行。这时，为了形成与支撑衬底SUB连接的接触，必须追加光刻工序以及蚀刻工序。
另一方面，在本实施方式的制造方法中，同时进行形成用于调节到支撑衬底SUB的接触的深度的半导体膜的工序，和形成连接存储单元的源极层S以及支撑衬底SUB的半导体膜的工序。因而，第8实施方式的制造方法在使用SOI衬底的制造方法中，可以抑制成本的增加。
(第9实施方式)
图61是本发明的第9实施方式的存储单元区域、板极线接触PLC、和逻辑电路区域的平面图。板极线接触PLC以包围存储单元区域的方式形成为环状。由此，从板极线接触PLC到各存储单元的板极电阻变得较低。
区域R2表示源极层S以及漏极层D的形成区域。在第9实施方式中，第1半导体膜11形成在有源区域AA和区域R2的重复区域R20上。
图62是第9实施方式的存储单元区域的剖面图。在第9实施方式中，源极层S以及漏极层D这两者，经由以N型扩散层88以及P型支撑衬底SUB构成的PN结与支撑衬底SUB(板极)电连接。由此，可以抑制存储单元MC1的空穴流入在两侧邻接的存储单元MC2以及MC3的情况。另外，可以使阈值电压差ΔVth增大。
在第1半导体膜11的大致中央，存在沿着纵向延伸的晶体错配。虽然图未示，但在该晶体错配所存在的部分上，硅化物变厚。在形成硅化物时，金属原子向晶体错配中扩散，晶体错配的金属原子浓度变高。晶体错配、金属原子以及硅化物作为再结合中心REC起作用。由于再结合中心REC通过再结合消灭空穴，因此可以有效地阻止空穴的流动。
进而，在金属原子扩散的再结合中心REC的区域上，导入高浓度的N型杂质。由此，可以抑制源极·漏极和P阱之间的逆向PN结电流的增大。
如图62所示，第1半导体膜11的宽度比接触的宽度窄。由此，也可以将N型扩散层88的宽度缩窄，并可以将N型扩散层88从主体区域B隔离。其结果，可以防止数据读出时的阈值电压差ΔVth的降低。另外，由于N型扩散层88的面积变小，因此抑制源极·漏极和支撑衬底SUB之间的逆向PN结电流的增大。
图63是第9实施方式的板极线接触PLC的剖面图。在板极线接触PLC的下方，设有贯通了背栅绝缘膜BGI以及STI的第1半导体层11。在第1半导体膜11的周围的背栅绝缘膜BGI上，设有第2半导体膜12。第1半导体膜11以及第2半导体膜12在各自的侧面接触。
图64(A)至图66(B)是展示第9实施方式的FBC存储器件的制造方法的剖面图。图64(A)、图65(A)、图66(A)展示了存储单元区域的剖面，图64(B)、图65(B)、图66(B)展示了板极线接触部的剖面。
首先，如图64(A)以及图64(B)所示，准备SOI衬底99。SOI衬底99包括具有约50nm的厚度的埋入氧化膜(BOX)101，和具有约50nm的厚度的SOI层102。其次，在SOI层102上依次形成具有约2nm的厚度的氧化硅膜103、具有约200nm的厚度的氮化硅膜104。其次，形成将图61所示的区域R2开口的抗蚀剂图形，用RIE蚀刻氮化硅膜104以及氧化硅膜103。
其次，如图65(A)以及图65(B)所示，淀积氮化硅膜，并用RIE将该氮化硅膜进行各向异性蚀刻。由此，在氮化硅膜104的侧面形成衬垫118。用衬垫118，可以形成具有比抗蚀剂的最小限宽度窄的槽的掩模材料(118以及104)。其次，将氮化硅膜104以及衬垫118用作掩模，将SOI层102以及BOX层101进行各向异性蚀刻。淀积非结晶硅110，并将其蚀刻到与SOI层102的表面的高度相同的水平。由此，在通过SOI层102以及BOX层101的蚀刻形成的槽内填充非结晶硅110。
其次，如图66(A)以及图66(B)所示，除去氧化硅膜103以及氮化硅膜104。其次，通过固相外延生长，使非结晶硅110变质成单晶硅108。在第9实施方式中，为了从支撑衬底SUB以及SOI层102引起单晶化，如图66(A)以及图66(B)所示，将再结合中心REC形成为倒T字状。另外，在平面图中，如图61所示，在线状的区域R2的中央部形成再结合中心REC。之后，在有源区域以外的元件隔离区域上形成STI。
进而，如参照图19～图21说明的那样，通过形成栅极绝缘膜、栅极、硅化物、层间绝缘膜、接触插塞、位线等，图62以及图63所示的FBC存储器件完成。
(第9实施方式的变形例1)
图67是第9实施方式的变形例1的存储单元的剖面图。在本变形例中，第1半导体膜11的中间部的硅化物15的上面的高度(H5)，比衬垫111的端部(硅化物15和衬垫111的接触部)的硅化物15的上面的高度(H6)低。同样，第1半导体膜11的中间部的硅化物15的底面的高度，比衬垫111的端部的硅化物15的底面的高度低。由此，源极线接触SLC以及位线接触BLC都接近第1半导体膜11，邻接的存储单元的源极以及漏极各自的中间部变窄。也可以说邻接的存储单元的源极以及漏极分别被硅化物15隔离。
一般来说，空穴在电位较低的源极·漏极层的底面上扩散。因而，如图67所示，通过将源极·漏极层的中间部缩窄，在源极·漏极层上扩散的空穴通过再结合消灭的概率变高。由此，可以更有效地抑制空穴流入邻接的存储单元的情况。
另外，在图61(A)以及图61(C)中，在衬垫111的端部，在硅化物层15之下，都使SOI层102残存膜厚T1。这是为了增大硅化物层15和SOI层102(源极·漏极层)的接触面积。如果增大硅化物层15和源极·漏极层的接触面积，寄生电阻变小，并且可以增大晶体管的驱动电流。
另一方面，如果主体-源极间或者主体-漏极间的PN结的附近的金属原子浓度变高，就发生PN结的漏电流增大，数据保持时间变短的问题。但是，通过在衬垫111的端部，在硅化物层15之下使SOI层102残存膜厚T1，硅化物层15内的金属原子便很难向所述PN结扩散。其结果，抑制了这些PN结上的漏电流。
硅化物层15沿着纵向的晶体错配局部地变厚。这使硅化物层15和SOI层102的接触面积增大，使寄生电阻降低。再者，由于这使得空穴很难通过邻接的存储单元之间，因此较理想。
通常，如果接触更深，则接触的缺陷率上升。因而，当第1半导体膜11上的硅化物层15的上面的高度低于源极·漏极层上的硅化物层15的上面的高度时，如果接触SLC、BLC的宽度比第1半导体膜11的宽度窄，则接触SLC、BLC的深度变深。
但是，在本变形例中，第1半导体膜11的宽度比接触SLC、BLC的宽度宽。由此，在接触SLC、BLC内形成较浅的区域，因此缺陷率减少。进而，由于接触SLC、BLC和硅化物层15的接触面积变大，因此接触SLC、BLC的寄生电阻变小。
图68(A)至图69(B)是展示第9实施方式的变形例1的制造方法的剖面图。本变形例，到图65(A)以及图65(B)所示的工序为止，以与第9实施方式同样的方式制造。
在图65(A)以及图65(B)的非结晶硅110的蚀刻中，非结晶硅110以其上面成为只比SOI层102的上面低T1的水平的方式被蚀刻。由此，可以得到图68(A)以及图68(B)所示的结构。
其次，如图69(A)以及图69(B)所示，除去氧化硅膜103以及氮化硅膜104。其次，通过固相外延生长，使非结晶硅110变质成单晶硅108。
之后，通过形成栅极绝缘膜、栅极、硅化物、层间绝缘膜、接触、布线等，图67所示的结构完成。
(第9实施方式的变形例2)
图70是展示第9实施方式的变形例2的剖面图。一般来说，如果主体区域B的硅膜的膜厚较薄，便具有如下的优点。读出时的阈值电压差ΔVth变大。数据1的写入时间变短。PN结的漏电流减少，并且数据保持时间变长。
于是，在变形例2中，一面将主体区域B的硅膜厚(第2半导体膜12的膜厚)变薄，一面在源极·漏极层上形成选择外延硅层。
在衬垫111的端部上，在硅化物层15之下残存有SOI层102(源极·漏极层)。由此，硅化物层15和源极·漏极层的接触面积增大，源极·漏极层的寄生电阻变小。另外，第1半导体膜11的中间部的硅化物15的上面的高度(H5)，比衬垫111的端部(硅化物15和衬垫111的接触部)的硅化物15的上面的高度(H6)低。由此，变形例2具有与所述变形例1同样的效果。变形例2还具有变形例1的其他的效果。
进而，硅化物15的上面的高度为H5的区域的宽度，比变形例1的该宽度窄。因而，接触SLC、BLC和硅化物层15的接触面积进一步变大，因此接触SLC、BLC的寄生电阻与变形例1相比变小。
变形例2的制造方法，是在图69(A)以及图69(B)所示的阶段中，将SOI层102进一步蚀刻得较薄。另外，在形成了栅极之后，使选择外延硅层在源极·漏极层上生长。在该阶段，形成在第1半导体膜11上的选择外延硅层的上面，低于源极·漏极区域的选择外延硅层的上面。其次，在选择外延硅层的表面上形成均匀的膜厚的硅化物层15。第2变形例的其他的工序可以与所述第1变形例的工序相同。
变形例1以及变形例2除了所述效果之外，还具有第9实施方式的效果。进而，变形例1以及变形例2进行以下工序：贯通SOI层102以及BOX层101，形成沿着源极线的线状的开口部，在该开口部内埋入第1半导体膜11，之后形成元件隔离区域STI。由此，如图61所示，以完全地横断邻接的存储单元之间的空穴电流路径的方式形成再结合中心REC。另外，只要调整硅化物15的上面的高度H5就可以抑制空穴的流动。即，不用增大成本，就可以制造有效地抑制双极干扰的再结合中心。
(第10实施方式)
图71是本发明的第10实施方式的FBC存储器件的平面图。逻辑电路区域的MISFET的平面结构可以与其他的任意一个实施方式(例如图2)相同。
图72(A)是沿着图68的A-A线的存储单元区域的剖面图。如图72(A)所示，第10实施方式的存储单元具备支撑衬底SUB、板极PT、背栅绝缘膜BGI(第1绝缘膜)、BOX层101(第2绝缘膜)、第1半导体膜11、漏极层D、源极层S、主体区域B、栅极绝缘膜GI、栅极G(字线WL)、位线BL、和源极线SL。
支撑衬底SUB由半导体材料构成，例如是硅衬底。支撑衬底SUB形成有导入了浓度1×1018cm-3的硼的P型阱。进而，在支撑衬底SUB上设有第1半导体膜11以及BOX层101。第1半导体膜11连接支撑衬底SUB和SOI层102。
第1半导体膜11一直延伸到主体区域B的正下方。第10实施方式在这一点上与第1至第9实施方式不同。在第1至第9实施方式中，第1半导体膜11起到连接支撑衬底SUB和SOI层102的连接器的作用。在第10实施方式中，半导体膜11不仅起到连接器的作用，还起到板极PT的作用。板极PT与P阱连接，并从P阱得到电位。或者，也可以将板极PT引到存储单元阵列的外侧，在该引出的板极PT上形成接触，并从该接触付与电位。
在板极PT的上面上设有背栅绝缘膜BGI。背栅绝缘膜BGI例如是具有约8nm的厚度的氧化硅膜。
在板极PT的表面上设有N型扩散层88。背栅绝缘膜BGI的一端在N型扩散层88内终止。N型扩散层88与源极层S连接。因而，源极层S经由位于扩散层88和板极PT之间的PN结与支撑衬底SUB连接。由此，如图5B所示，可以增大数据“0”和数据“1”的阈值电压差ΔVth。进而，由于源极层S与支撑衬底SUB连接，因此抑制了双极干扰。
源极层S、漏极层D以及主体区域B设在背栅绝缘膜BGI上。由此，漏极层D与板极PT电绝缘。背栅绝缘膜BGI的膜厚变得越薄，数据“0”和数据“1”的识别就变得容易，并且数据保持时间变长。这是由于通过将背栅绝缘膜BGI变薄，主体-板极间电容变大了。另一方面，在漏极层D之下，残存有比背栅绝缘膜BGI厚的BOX层101。因此，降低了位线BL的寄生电容，能够实现高速且低耗电力的存储器件。
在源极层S以及漏极层D的各表面上，设有硅化物层15。由于源极层S以及漏极层D的厚度降低了它们的电阻，因此也可以利用选择外延硅层使其比主体区域B厚。
与第1实施方式同样地，将板极PT的P型杂质浓度提高到1018cm-3以上，另一方面，将主体区域B的P型杂质浓度降到1018cm-3以下。由此，可以抑制向主体区域B和源极·漏极层之间的PN结流动的电流，并延长数据保持时间。进而，可以抑制板极PT的表面的耗尽化，从而增大数据读出时的阈值电压差ΔVth。
图72(B)相当于沿着图2的4-4线的逻辑晶体管(SOI晶体管)的剖面图。与第8实施方式相比，由于第10实施方式的SOI晶体管在漏极层D之下具有较厚的BOX层101，因此支撑衬底SUB和SOI晶体管之间的寄生电容降低。这使得逻辑电路的动作高速化，并且使消耗电力降低。
图73是沿着图71的B-B线的源极层S的剖面图。源极线SL经由源极线接触SLC、硅化物层15、扩散层88以及第1半导体层11与P型阱(支撑衬底SUB)连接。
图74是沿着图71的C-C线的栅极G以及主体区域B的剖面图。栅极G经由栅极绝缘膜GI设在主体区域B上。第1半导体膜11经由背栅绝缘膜BGI设在主体区域B之下。
图75是沿着图71的D-D线的P型阱接触PWC的剖面图。P型阱接触PWC经由硅化物层15、SOI层102、N型扩散层88、第1半导体层11与P型阱连接。再者，向SOI层102导入高浓度的P型杂质。
图76(A)至图83(B)是展示第10实施方式的FBC存储器件的制造方法的剖面图。图76至图81所示的(A)相当于沿着图71的A-A线的剖面，图76至图83所示的(B)相当于沿着图71的E-E线的剖面。
首先，与第8实施方式的制造方法同样地，准备SOI衬底99，并在SOI层102上形成氧化硅膜103以及氮化硅膜104。其次，形成将沿着图71所示的源极线的线状的区域R11开口的抗蚀剂图形。接着，通过RIE蚀刻氮化硅膜104、氧化硅膜103以及SOI层102。由此，以贯通氮化硅膜104、氧化硅膜103以及SOI层102的方式形成图76(A)以及图76(B)所示的沟槽112。
其次，如图77(A)以及图77(B)所示，淀积具有约20nm的厚度的氮化硅膜，并用RIE将其进行各向异性蚀刻。由此，在沟槽112的侧面形成衬垫105。其次，通过采用了NH4的湿蚀刻，经由沟槽112对BOX层101进行各向同性蚀刻。由此，在SOI层102之下形成空洞113。空洞部113的形成区域用图71的虚线展示。这时，使漏极D的形成区域的下方残存BOX层101的支柱。其次，根据需要，对SOI层102也进行各向同性蚀刻。例如，也可以将SOI层102氧化，然后用湿蚀刻除去氧化硅膜。或者，也可以用CDE蚀刻SOI层102的背面。通过该蚀刻，主体区域B的形成区域的SOI层102的膜厚例如变为约25nm。这样，一旦将主体区域B的膜厚变薄，如以上所述，存储单元的特性提高。
另一方面，在逻辑电路区域中，SOI层(图未示)没有被蚀刻。因而，逻辑电路区域的SOI层比较厚，只将存储单元区域的SOI层蚀刻的较薄。根据该制造方法，不用追加新的光刻工序，就能够使存储单元区域以及逻辑电路区域的各SOI层成为最合适的膜厚。这时，由于可以将存储单元区域以及逻辑电路区域的各SOI层的表面的高度设为相同水平，因此可以避免光刻工序的焦点容限的劣化的问题。
其次，如图78(A)以及图78(B)所示，在除去衬垫105之后，通过热氧化在空洞113的内面形成厚度约8nm的背栅绝缘膜BGI以及氧化硅膜106。其次，在形成了覆盖图71所示的区域R12的抗蚀剂图形之后，通过RIE除去背栅绝缘膜BGI。由此，如图78(A)所示，沿着沟槽112的开口部，除去位于空洞部113的底部的氧化硅膜106。
再者，如图78(B)所示，在支撑衬底SUB上残存区域11和区域R12的重复区域的氧化硅膜106。这是为了在其次的选择外延工序中，在空洞部113内填充外延硅。
其次，如图79(A)以及图79(B)所示，通过选择外延生长，形成选择外延硅层107。硅层107作为第1半导体层11起作用。在该选择外延生长中，从沟槽112的正下方的支撑衬底SUB的表面开始使硅层107生长。这时，通过横向过生长(Lateral Over Growth)在氧化硅膜106上也形成硅层107。当选择外延生长进行时，在图79(A)中，可以看到沟槽112的开口好象被堵塞。但是，在图71的区域12中，由于氧化硅膜106就那样残存，因此区域12的沟槽112没有被堵塞。因而，空洞113经由区域12的沟槽112与外部相连，并从那里被供给空气。
如图80(A)以及图80(B)所示，在区域R12中，如果沟槽112也被硅层107堵塞，则横向过生长结束。硅层107例如含有浓度1018cm-3以上的P型杂质。
其次，将氮化硅膜104用作停止层，用CMP研磨硅层107。进而进行蚀刻，使硅层107的表面低于背栅绝缘膜BGI。之后，除去形成在SOI层102的侧面的背栅绝缘膜BGI。由此，得到图81(A)以及图81(B)所示的结构。
其次，如图82(A)以及图82(B)所示，在沟槽112内形成选择外延硅层114。这时，从SOI层102的侧面以及硅层107的上面开始产生硅层114的结晶生长。在硅层114内形成再结合中心REC。其次，蚀刻硅层114，以使得硅层114的端部的高度成为SOI层102的表面的高度水平。进而，除去氧化硅膜103以及氮化硅膜104。由此，如图83(A)所示，板极PT(107)以及背栅绝缘膜BGI完成。
其次，如图83(B)所示，在无源区域上形成STI109。其次，向存储单元的主体B(SOI层102)以及支撑衬底导入P型杂质。主体B的杂质浓度例如是约1018cm-3以下。也向构成逻辑电路的NMOS晶体管的主体区域适当导入P型杂质。再者，当BOX层的厚度为150nm以上时，也可以不在逻辑电路区域上形成阱。
之后，如参照图19～图21说明的那样，通过形成栅极绝缘膜、栅极、层间绝缘膜、接触插塞、位线等，图71～图74所示的FBC存储器件完成。
根据第10实施方式的制造方法，第1半导体层11的P型杂质浓度，可以与主体B的P型杂质浓度独立地设定。因而，第10实施方式可以实现高性能的存储单元。
硅层107同时具有连接存储单元的源极层S和支撑衬底SUB的连接层、板极PT、和用于调节支撑衬底接触的深度的连接层的功能。
进而，第10实施方式可以应用于BOX层较厚的SOI衬底。因而，可以一面抑制逻辑电路以及位线的寄生电容，一面在存储单元区域上形成较薄的背栅绝缘膜。其结果，不用增大制造成本，就可以制造高性能的FBC存储器件。
(第11实施方式)
图84是本发明的第11实施方式的FBC存储器件的平面图。在第11实施方式中，逻辑电路包括图72(B)所示的SOI晶体管和图4所示的体晶体管。SOI晶体管以及体晶体管为了提高迁移率，也可以形成在结晶方位不同的硅层上。另外，在第11实施方式中，板极线接触PLC、体晶体管的源极·漏极接触以及体晶体管的阱接触，与图36所示的构成同样地形成为相同的高度水平。因而，可以缩小这些接触的缺陷率。
图85是第11实施方式的FBC存储器件的剖面图。第11实施方式的存储器件，在源极层S以及漏极层D这两方经由PN结与支撑衬底SUB连接这一点上与第10实施方式不同。根据第11实施方式，可以进一步抑制双极干扰。
图86(A)至图93(B)是展示第11实施方式的FBC存储器件的制造方法的剖面图。图86～图93的(A)展示了存储单元区域的剖面，图86～图93的(B)展示了逻辑电路区域(体晶体管形成区域)的剖面。
首先，如图86(A)以及图86(B)所示，准备SOI衬底99。SOI衬底99包括具有约150nm的厚度的埋入氧化膜(BOX)101，和具有约50nm的厚度的SOI层102。其次，在SOI层102上依次形成具有约2nm的厚度的氧化硅膜103，具有约200nm的厚度的氮化硅膜104。其次，形成将图84所示的区域R3开口的抗蚀剂图形，并用RIE蚀刻氮化硅膜104以及氧化硅膜103。
其次，如图87(A)以及图87(B)所示，在氮化硅膜104的侧壁上形成TEOS衬垫400。接着，将氮化硅膜104以及衬垫400用作掩模，然后通过RIE将SOI层102以及BOX层101进行各向异性蚀刻。由此，在源极·漏极的形成区域上形成沟槽115。沟槽115可以形成的比光刻的最小线宽度窄。
其次，如图88(A)以及图88(B)所示，在SOI层102的侧面形成氧化硅膜401。其次，形成选择外延硅层157。硅层157作为漏极的连接器起作用。这时，硅层157的上面的高度以比SOI层102的上面的高度稍低的方式设置。
其次，在除去了衬垫400以及氧化硅膜401之后，再次进行选择外延生长。由此，淀积硅层402直到与氮化硅膜104的上面相同水平为止。硅层402的高度作为SiN膜的高度。其次，淀积非结晶硅403、氮化硅膜404。由此，得到图89(A)以及图89(B)所示的结构。
其次，形成将图84的区域R4(源极区域)开口的抗蚀剂图形，并用RIE蚀刻氮化硅膜404、非结晶硅403以及硅层402。由此，如图90(A)以及图90(B)所示那样形成沟槽116。
其次，如图91(A)以及图91(B)所示，在沟槽116的侧面形成SiN衬垫405。接着，用RIE蚀刻源极区域的硅层157。进而，用湿蚀刻将BOX层101蚀刻。由此，在SOI层102(主体)之下形成空洞117。
其次，如参照图78～图81说明的那样，形成背栅绝缘膜BGI、氧化硅膜106、选择外延硅层107。其次，淀积非结晶硅408。由此，得到图92(A)以及图92(B)所示的结构。
其次，如图93(A)以及图93(B)所示，用CMP研磨非结晶硅408等，使SOI层102的表面露出。
其次，如图93(A)以及图93(B)所示，形成元件隔离STI。其次，向SOI层102以及支撑衬底SUB导入硼。其次，通过热处理使被埋入源极区域的非结晶硅变质成硅层108。
之后，如参照图19～图21说明的那样，通过形成栅极绝缘膜、栅极、硅化物、层间绝缘膜、接触插塞、位线等，图84～图85所示的FBC存储器件完成。
(第12实施方式)
图94是本发明的第12实施方式的FBC存储器件的剖面图。在第12实施方式中，源极层S经由第1半导体膜11与支撑衬底SUB电连接。第1半导体膜11作为源极层S的连接层起作用。由此，抑制经由源极层S产生双极干扰的情况。
另一方面，板极PT以及漏极层D被罩氧化膜119相互隔离。因而，板极PT不作为漏极层D的连接器起作用。由于板极PT以及漏极层D被相互隔离，因此所述栅控二极管的电子供给源不存在。另外，即便提高板极PT的P型杂质浓度，在漏极层D和板极PT之间也不会产生漏电流。
由于侧壁氧化膜120的作用，第1半导体膜11和板极PT隔离。因而，即便提高板极PT的杂质浓度，源极层S和板极PT之间的漏电流也不会增大。为了使板极PT的P型杂质浓度使存储单元的阈值电压差ΔVth增大，因此例如设为1019cm-3。
在第12实施方式中，板极PT也可以设为N型。即便用N型板极PT，由于设有侧壁氧化膜120以及罩氧化膜119，因此也没必要形成P型隔离区域。
罩氧化膜119比背栅氧化膜厚。由此，可以降低位线电容。由于在漏极层D的中央存在再结合中REC，因此抑制了经由漏极层D的双极干扰现象。
图95(A)至图98(B)是展示第12实施方式的制造方法的剖面图。首先，实行图86(A)至图91(B)所示的工序。但是，在图90(A)以及图90(B)所示的工序中，虽然使用了将源极区域开口的抗蚀剂图形(图84的区域R4)，但在第12实施方式中，使用将漏极区域开口的抗蚀剂图形来代替。
其次，如图95(A)以及图95(B)所示，形成背栅氧化膜106，并淀积P型多晶硅406。将P型多晶硅406的膜厚设定为不到其开口径的1/2，使其不会完全掩埋沟槽116的开口部。
其次，如图96(A)以及图96(B)所示，用RIE蚀刻P型多晶硅406。接着，用RIE除去背栅氧化膜106。
其次，如图97(A)以及图97(B)所示，再次淀积P型多晶硅406。在用RIE蚀刻之后，使多晶硅406的表面的高度低于背栅氧化膜106。
其次，如图98(A)以及图98(B)所示，通过热氧化形成罩氧化膜407。在除去形成在SOI层的侧面的SiN衬垫405之后，淀积非结晶硅408。之后，通过进行第11实施方式的图92(A)以后的工序，图94所示的FBC存储器件完成。
图99是模拟数据读出动作的阈值电压和板极电压(衬底电压)的关系的结果。SOI层的膜厚、背栅绝缘膜的膜厚、栅极绝缘膜的膜厚、栅极长以及通道的杂质浓度，可以与图5B所示的第1实施方式的相同。
线L5表示板极PT的P型杂质浓度为1×1019cm-3的以往例的结果。这样，当板极PT的P型杂质浓度较高时，不会在支撑衬底的表面上形成翻转层。模拟的结果是当板极电压为-1.5V时，ΔVth为最大0.853V。
另一方面，线L6表示板极PT的P型杂质浓度为1×1019cm-3的第12实施方式的存储单元MC的模拟结果。该存储单元MC具有连接源极S和支撑衬底SUB的第1半导体膜11。侧壁绝缘膜120将第1半导体膜11和板极PT之间隔离。在漏极D之下，设有罩氧化膜119，由此，漏极和板极PT被隔离。模拟的结果是当板极电压为-2V时，ΔVth为最大0.909V。
线L7表示板极PT的N型杂质浓度为8×1017cm-3的以往例的结果。这样，如果是板极的N型杂质浓度，则由于支撑衬底SUB的表面是存储状态，因此即便该N型杂质浓度较低，也不会产生阈值电压差ΔVth的劣化。在该结构中，当板极电压为-2.8V时，ΔVth是最大0.908V。与此相对，在如图35所示的第5实施方式那样经由P型隔离层98将源极层S连接在支撑衬底SUB上的结构中，阈值电压差ΔVth是最大值0.969V。
线L8表示具有N型板极PT的第12实施方式的存储单元MC的模拟结果。板极PT的N型杂质浓度是8×1017cm-3。该存储单元MC具有连接源极S和支撑衬底SUB的第1半导体膜11。侧壁绝缘膜120将第1半导体膜11和N型板极PT之间隔离。在漏极D之下，设有罩氧化膜119，由此，漏极和N型板极PT被隔离。模拟的结果是当板极电压为-4V时，阈值电压差ΔVth为最大值0.967V。
再者，在N型板极的计算中，将图5C所示的写入时的字线电压设为2V。虽然数据“0”的阈值电压是1.7V以上，较高，但在数据的读出/写入时也无妨。
(第13实施方式)
图100(A)以及图100(B)是本发明的第13实施方式的FBC存储器件的剖面图。在第13实施方式中，板极PT以被背栅绝缘膜BGI、氧化硅膜106以及侧壁绝缘膜120包围的方式构成。但是，板极PT的一部分通过与第1半导体膜11产生PN结而被隔离。板极PT，在主体B正下方的部分由N型半导体构成。为了隔离板极PT表面的N型半导体和源极层S，在第1半导体层11的侧面具有侧壁绝缘膜120。背栅绝缘膜BGI、氧化硅膜106以及侧壁绝缘膜120由同样的材料构成。源极层S与第1半导体膜11连接。第1半导体膜11作为将源极层S和P型阱(支撑衬底SUB)连接的连接器起作用。
图100(B)是P阱接触区域的剖面图。P阱接触PWC为了向形成在支撑衬底SUB上的P型阱提供电位而设置。在P型阱上被供给了比源极层S低的电位。由此，在形成在存储单元的各源极层S和第1半导体膜11之间的PN结上造成反向偏压。
图101以及图102是板极线接触PLC的区域的剖面图。板极线接触PLC为了向板极PT提供电位而设置。板极PT的电位可以是与P型阱的电位相同的电位，另外，也可以高于P型阱的电位。
图103(A)至图109(B)是展示第13实施方式的FBC存储器件的制造方法的剖面图。首先，与第10实施方式的制造方法同样，准备SOI衬底99，并在SOI层102上形成氧化硅膜103以及氮化硅膜104。其次，在源极层S的形成区域上形成沟槽121。这时，用RIE蚀刻源极区域的氮化硅膜104、氧化硅膜103以及SOI层102，进而，将BOX层101的上部也除去。由此，沟槽121贯通氮化硅膜104、氧化硅膜103以及SOI层102，进而形成到BOX层101的中途为止。
其次，如图104(A)以及图104(B)所示，在沟槽121的侧面形成SiN衬垫105。其次，用沟槽121将BOX层101进行各向同性蚀刻。由此，在主体B的形成区域之下形成空洞117。
其次，如图105(A)以及图105(B)所示，用CVD法在空洞117的内面上淀积氧化硅膜200。氧化硅膜200的膜厚例如是约8nm。氧化硅膜200成为背栅绝缘膜BGI、侧壁绝缘膜120、氧化硅膜106。
其次，如图106(A)以及图106(B)所示，与第10实施方式同样地形成选择外延硅层107。其次，如图107(A)以及图107(B)所示，淀积N型多晶硅201。N型多晶硅201例如是磷掺杂多晶硅或者砷掺杂多晶硅等。
其次，蚀刻N型多晶硅201，以使得N型多晶硅201的表面的高度低于背栅绝缘膜BGI的高度。其次，通过除去淀积在沟槽121的侧面上的氧化硅膜106以及衬垫105，如图108(A)以及图108(B)所示，使SOI层102的侧面露出。
其次，与第8实施方式同样地形成硅层108。由此，如图109(A)以及图109(B)所示，连接SOI层102和选择外延硅层107。
之后，图参照图19～图21说明的那样，通过形成栅极绝缘膜、栅极、硅化物、层间绝缘膜、接触插塞、位线等，图100(A)以及图100(B)所示的FBC存储器件完成。
(第14实施方式)
图110(A)以及图110(B)是本发明的第14实施方式的FBC存储器件的剖面图。在第14实施方式中，位于主体B的正下方的板极PT的表面是P型半导体。为了使FBC存储器的阈值电压差ΔVth增大，将板极PT的P型杂质浓度设为1019cm-3以上。
N型源极层S与连接层11连接。源极层S的N型杂质浓度是1020cm-3以上。形成侧壁绝缘膜120，以使得高浓度P型区域的板极PT和高浓度N型区域的源极层S不会直接连接。在第14实施方式中，侧壁绝缘膜120由与背栅绝缘膜BGI不同的材料构成。第1半导体层11的P型杂质浓度是约1018cm-3。第1半导体层11作为源极层S和P型阱的连接器起作用。这样，通过使第1半导体层11的杂质浓度低于板极PT的杂质浓度，可以抑制源极层S和P型阱之间的PN结的漏电流的增大。即，根据第14实施方式，可以一面使存储单元的阈值电压差ΔVth增大，一面抑制源极-支撑衬底间的漏电流。
图111(A)至图114(B)是展示第14实施方式的FBC存储器件的制造方法的剖面图。首先，与第10实施方式的制造方法同样地准备SOI衬底99，并在SOI层102上形成氧化硅膜103以及氮化硅膜104。其次，用RIE蚀刻源极区域的氮化硅膜104、氧化硅膜103以及SOI层102。由此，在源极层S的形成区域上形成沟槽121。这时，利用衬垫(图未示)将沟槽121的宽度形成得比光刻的最小线宽度窄。进而，将BOX层101的上部进行各向同性蚀刻。由此，沟槽121贯通氮化硅膜104、氧化硅膜103以及SOI层102，进而，形成到BOX层101的中途为止。
其次，如图112(A)以及图112(B)所示，在沟槽121的侧面形成SiN衬垫105。其次，用沟槽121将BOX层101进行各向同性蚀刻。由此，在主体B的形成区域之下形成空洞117。
其次，通过热氧化，在空洞117的内面形成氧化硅膜106以及背栅绝缘膜BGI。氧化硅膜106的膜厚是约8nm。
其次，如图113(A)以及图113(B)所示，与第10实施方式同样地形成选择外延硅层107以及300。硅层107是没有导入杂质的非掺杂硅，硅层300是导入了1019cm-3以上的浓度的硼的掺杂硅。进而，蚀刻硅层300，以使得硅层300的表面的高度成为低于背栅绝缘膜BGI的高度的水平。
其次，除去形成在SOI层102的侧面的背栅绝缘膜BGI以及SiN衬垫105。与第8实施方式同样地形成硅层108。由此，如图114(A)以及图114(B)所示，连接SOI层102和硅层107。
之后，如参照图19～图21说明的那样，通过形成STI、栅极绝缘膜、栅极、硅化物、层间绝缘膜、接触插塞、位线等，图110(A)以及图110(B)所示的FBC存储器件完成。

Claims (7)

1.一种半导体存储器件，具备：
由半导体材料构成的支撑衬底；
设在所述支撑衬底上的绝缘膜；
贯通所述绝缘膜、与所述支撑衬底连接的第1半导体膜；
设在所述绝缘膜上的第2半导体膜；
设在所述第2半导体膜中的第1扩散层；
设在所述第2半导体膜中、与所述第1半导体膜连接的第2扩散层；
设在所述第1扩散层和所述第2扩散层之间、呈电浮置状态、为了存储数据而存储或释放电荷的主体区域；
设在所述主体区域上的栅极绝缘膜；和
设在所述栅极绝缘膜上的栅极，
所述第2扩散层作为源极层。
2.一种半导体存储器件，具备：
由半导体材料构成的支撑衬底；
设在所述支撑衬底的上方、与所述支撑衬底连接的第1半导体膜；
设在所述第1半导体膜中的板极；
设在所述板极上的绝缘膜；
设在所述绝缘膜上的第2半导体膜；
设在所述第2半导体膜中的第1扩散层；
设在所述第2半导体膜中、与所述第1半导体膜连接的第2扩散层；
设在所述第1扩散层和所述第2扩散层之间、呈电浮置状态、为了存储数据而存储或释放电荷的主体区域；
设在所述主体区域上的栅极绝缘膜；和
设在所述栅极绝缘膜上的栅极，
所述第2扩散层作为源极层。
3.如权利要求1或2所述的半导体存储器件，其特征在于，进而具备形成在开口的侧面的衬垫，所述开口被形成在所述绝缘膜上。
4.一种半导体存储器件的制造方法，所述半导体存储器件具备设在第1扩散层和第2扩散层之间、呈电浮置状态的主体区域，利用存储在该主体区域上的电荷量存储数据，所述半导体存储器件的制造方法包括以下步骤：
在由半导体材料形成的支撑衬底上形成绝缘膜；
通过除去位于作为源极层的所述第2扩散层的形成区域上的所述绝缘膜，使所述支撑衬底的表面露出；
在所述第2扩散层的形成区域上露出的所述支撑衬底上形成第1半导体膜；
在所述第1半导体膜上以及所述绝缘膜上形成第2半导体膜；
在所述第2半导体膜中的所述主体区域上形成栅极绝缘膜以及栅极；
通过向相邻的所述栅极之间导入杂质，在所述第2半导体膜中形成所述第2扩散层以及所述第1扩散层。
5.一种半导体存储器件的制造方法，所述半导体存储器件具备设在第1扩散层和第2扩散层之间、呈电浮置状态的主体区域，利用存储在该主体区域上的电荷量存储数据，所述半导体存储器件的制造方法包括以下步骤：
准备具有经由绝缘膜设在支撑衬底上的半导体层的衬底；
除去位于作为源极层的所述第2扩散层的形成区域上的所述半导体层以及所述绝缘膜；
通过在除去所述半导体层以及所述绝缘膜而形成的开口部内埋入半导体膜，形成连接所述支撑衬底和所述半导体层的半导体膜；
在所述半导体层上形成栅极绝缘膜以及栅极；
通过向相邻的所述栅极之间导入杂质，在所述半导体层中形成所述第1扩散层以及所述第2扩散层。
6.如权利要求4或权利要求5所述的半导体存储器件的制造方法，其特征在于，进而包括以下的步骤：在除去位于所述第2扩散层的形成区域上的所述绝缘膜之后，在开口部的侧面形成衬垫，其中所述开口部形成在该绝缘膜上。
7.一种半导体存储器件的制造方法，所述半导体存储器件具备设在第1扩散层和第2扩散层之间、呈电浮置状态的主体区域，利用存储在该主体区域上的电荷量存储数据，所述半导体存储器件的制造方法包括以下步骤：
准备具有经由绝缘膜设在支撑衬底上的半导体层的衬底；
除去位于元件隔离区域上的所述半导体层；
将元件隔离部件埋入所述元件隔离区域；
除去位于相邻的所述第2扩散层的形成区域之间的所述元件隔离部件以及所述绝缘膜；
通过在除去所述元件隔离部件以及所述绝缘膜而形成的开口部内埋入半导体膜，形成连接所述支撑衬底和所述半导体层的半导体膜；
在所述半导体层上形成栅极绝缘膜以及栅极；
通过向相邻的所述栅极之间导入杂质，在所述半导体层上形成所述第1扩散层以及作为源极层的所述第2扩散层。
CN200710085087.7A 2006-02-28 2007-02-28 半导体存储器件以及其制造方法 Expired - Fee Related CN101030585B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2006053460 2006-02-28
JP2006-053460 2006-02-28
JP2006053460 2006-02-28
JP2006-277743 2006-10-11
JP2006277743 2006-10-11
JP2006277743A JP2007266569A (ja) 2006-02-28 2006-10-11 半導体記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN101030585A CN101030585A (zh) 2007-09-05
CN101030585B true CN101030585B (zh) 2010-08-04

Family

ID=37975616

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710085087.7A Expired - Fee Related CN101030585B (zh) 2006-02-28 2007-02-28 半导体存储器件以及其制造方法

Country Status (4)

Country Link
US (1) US7795658B2 (zh)
EP (1) EP1826819A3 (zh)
JP (1) JP2007266569A (zh)
CN (1) CN101030585B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008177273A (ja) * 2007-01-17 2008-07-31 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP5270876B2 (ja) * 2007-08-22 2013-08-21 セイコーインスツル株式会社 半導体装置
JP2009099598A (ja) * 2007-10-12 2009-05-07 Toshiba Corp 半導体装置及びその製造方法
KR101442175B1 (ko) * 2008-05-23 2014-09-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법
JP2010114360A (ja) * 2008-11-10 2010-05-20 Toshiba Corp 半導体装置及びその製造方法
US8148780B2 (en) * 2009-03-24 2012-04-03 Micron Technology, Inc. Devices and systems relating to a memory cell having a floating body
US7929343B2 (en) * 2009-04-07 2011-04-19 Micron Technology, Inc. Methods, devices, and systems relating to memory cells having a floating body
US8803213B2 (en) * 2009-06-25 2014-08-12 Micron Technology, Inc. Floating body memory cell apparatus and methods
US8431994B2 (en) * 2010-03-16 2013-04-30 International Business Machines Corporation Thin-BOX metal backgate extremely thin SOI device
JP6872132B2 (ja) * 2016-03-07 2021-05-19 ソニーグループ株式会社 半導体記憶素子、半導体装置、電子機器、および半導体記憶素子の製造方法
US10950703B2 (en) * 2017-11-07 2021-03-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
KR20200111187A (ko) * 2018-01-25 2020-09-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 재료 및 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1440071A (zh) * 2002-02-19 2003-09-03 精工电子有限公司 半导体器件及其制造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326879A (ja) * 1992-05-20 1993-12-10 Sanyo Electric Co Ltd 半導体記憶装置
JP2891325B2 (ja) 1994-09-01 1999-05-17 日本電気株式会社 Ｓｏｉ型半導体装置およびその製造方法
JP3376204B2 (ja) * 1996-02-15 2003-02-10 株式会社東芝 半導体装置
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
JP4383718B2 (ja) * 2001-05-11 2009-12-16 株式会社東芝 半導体メモリ装置及びその製造方法
JP2003017588A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 半導体記憶装置
JP4469553B2 (ja) 2003-03-04 2010-05-26 株式会社東芝 半導体装置
US6714436B1 (en) * 2003-03-20 2004-03-30 Motorola, Inc. Write operation for capacitorless RAM
JP2004342889A (ja) * 2003-05-16 2004-12-02 Sharp Corp 半導体記憶装置、半導体装置、半導体記憶装置の製造方法、および携帯電子機器
JP4282388B2 (ja) * 2003-06-30 2009-06-17 株式会社東芝 半導体記憶装置
JP4077381B2 (ja) * 2003-08-29 2008-04-16 株式会社東芝 半導体集積回路装置
JP2005150262A (ja) * 2003-11-13 2005-06-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4058403B2 (ja) 2003-11-21 2008-03-12 株式会社東芝 半導体装置
JP2005158952A (ja) * 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法
JP2005175090A (ja) 2003-12-09 2005-06-30 Toshiba Corp 半導体メモリ装置及びその製造方法
JP4559728B2 (ja) * 2003-12-26 2010-10-13 株式会社東芝 半導体記憶装置
KR100615085B1 (ko) * 2004-01-12 2006-08-22 삼성전자주식회사 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들
JP4028499B2 (ja) * 2004-03-01 2007-12-26 株式会社東芝 半導体記憶装置
JP3962729B2 (ja) * 2004-06-03 2007-08-22 株式会社東芝 半導体装置
JP2006012991A (ja) 2004-06-23 2006-01-12 Toshiba Corp 半導体記憶装置
US7605033B2 (en) * 2004-09-01 2009-10-20 Micron Technology, Inc. Low resistance peripheral local interconnect contacts with selective wet strip of titanium
JP5172083B2 (ja) * 2004-10-18 2013-03-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法、並びにメモリ回路
US7385251B2 (en) * 2006-01-18 2008-06-10 International Business Machines Corporation Area-efficient gated diode structure and method of forming same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1440071A (zh) * 2002-02-19 2003-09-03 精工电子有限公司 半导体器件及其制造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开2003-17588A 2003.01.17
JP特开2005-158869A 2005.06.16

Also Published As

Publication number Publication date
JP2007266569A (ja) 2007-10-11
EP1826819A3 (en) 2014-11-26
US20070200157A1 (en) 2007-08-30
CN101030585A (zh) 2007-09-05
EP1826819A2 (en) 2007-08-29
US7795658B2 (en) 2010-09-14

Similar Documents

Publication Publication Date Title
CN101030585B (zh) 半导体存储器件以及其制造方法
JP7097952B2 (ja) 高バンド・ギャップ材料を含むストリング・ドライバを備えたデバイス及びシステム、並びに形成の方法
US7468299B2 (en) Non-volatile memory cells and methods of manufacturing the same
US9362418B2 (en) Semiconductor structures including bodies of semiconductor material and methods of forming same
JP4893971B2 (ja) 溝形チャネルの負性微分抵抗をベースとするメモリセル
KR100568645B1 (ko) 초박형 수직 바디 트랜지스터를 구비한 플래시 메모리
KR101878006B1 (ko) 수직 메모리 디바이스 및 그것의 제조 방법
JP5229635B2 (ja) サラウンディングゲートを有するナノワイヤ・トランジスタ
US6734063B2 (en) Non-volatile memory cell and fabrication method
KR102476806B1 (ko) 강유전체막을 포함하는 반도체 메모리 장치
US10229922B2 (en) Methods of forming memory devices with isolation structures
WO2017053329A1 (en) 3d semiconductor device and structure
CN100585861C (zh) 非易失性半导体存储装置
CN104218037A (zh) 半导体器件及其制造方法
US7994012B2 (en) Semiconductor device and a method of manufacturing the same
CN109087947B (zh) 包括具有增强功能的包埋式绝缘层的晶体管元件
US8357967B2 (en) Methods of forming memory cells
US20070212833A1 (en) Methods for making a nonvolatile memory device comprising a shunt silicon layer
US20040175897A1 (en) Optimized buried strap formation utilizing polycrystalline SixC1-x
US20120261740A1 (en) Flash memory and method for fabricating the same
KR20210047592A (ko) 전자 소자 및 그 제조방법
WO2023212887A1 (en) Memory peripheral circuit having recessed channel transistors with elevated sources/drains and method for forming thereof
US7767517B2 (en) Semiconductor memory comprising dual charge storage nodes and methods for its fabrication
CN115004369A (zh) 具有凹槽式沟道晶体管的存储器外围电路及其形成方法
KR20110117391A (ko) 메모리소자 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100804

Termination date: 20140228