CN100585861C - 非易失性半导体存储装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 28
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 22
- 238000003860 storage Methods 0.000 claims description 18
- 239000012528 membrane Substances 0.000 claims description 13
- OBNDGIHQAIXEAO-UHFFFAOYSA-N [O].[Si] Chemical compound [O].[Si] OBNDGIHQAIXEAO-UHFFFAOYSA-N 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- 229910052735 hafnium Inorganic materials 0.000 claims description 5
- 229910052726 zirconium Inorganic materials 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 229910052746 lanthanum Inorganic materials 0.000 claims description 2
- 239000012212 insulator Substances 0.000 abstract description 6
- 230000003746 surface roughness Effects 0.000 abstract description 5
- 238000009825 accumulation Methods 0.000 abstract description 4
- 238000007667 floating Methods 0.000 description 59
- 230000003647 oxidation Effects 0.000 description 34
- 238000007254 oxidation reaction Methods 0.000 description 34
- 229920005591 polysilicon Polymers 0.000 description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 32
- 238000000034 method Methods 0.000 description 23
- 230000005684 electric field Effects 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 239000002585 base Substances 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000010410 layer Substances 0.000 description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 10
- 230000006866 deterioration Effects 0.000 description 10
- 238000003475 lamination Methods 0.000 description 10
- 239000001301 oxygen Substances 0.000 description 10
- 229910052760 oxygen Inorganic materials 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000007788 roughening Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000012141 concentrate Substances 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229960002050 hydrofluoric acid Drugs 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 235000014347 soups Nutrition 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 3
- 210000003323 beak Anatomy 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000012876 topography Methods 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 102000054766 genetic haplotypes Human genes 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 229940090044 injection Drugs 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 241000220317 Rosa Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000003917 TEM image Methods 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000033001 locomotion Effects 0.000 description 1
- 230000003446 memory effect Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000003595 mist Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000006213 oxygenation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 229910021642 ultra pure water Inorganic materials 0.000 description 1
- 239000012498 ultrapure water Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
本发明的目的是提供一种能够抑制通过栅电极间绝缘膜的泄漏电流，提高电可靠性的非易失性半导体存储装置。具备：在半导体基板上形成为行列状的多个存储器单元；选择性地连接于同一列方向的多个存储器单元的多个位线；连接于同一行方向的多个存储器单元的多个字线；各存储器单元具备：依次形成于半导体基板上的第1栅绝缘膜，电荷存储层，第2栅绝缘膜，控制电极，和沿着与电荷存储层相对的侧面，在所述硅基板上面形成的1对杂质注入层，其中，在沿着与位线垂直的剖面，在设电荷存储层的上部角部或者表面凹凸部的曲率半径为r、第2栅绝缘膜的氧化硅膜换算厚度为d时，r/d大于等于0.5。
Description
技术领域
本发明涉及能够以电的方式进行数据的写入/擦除的非易失性半导体存储装置，尤其涉及具有层积栅结构的非易失性半导体存储装置。
背景技术
一般在M0S型半导体器件的制造工序中，在刚刚进行完栅电极加工后，在栅电极的侧壁部分露出作为电极材料的多晶硅，另外栅氧化膜的栅电极的加工部附近受到加工时的损伤。因此，需要基于后氧化的损伤恢复和基于绝缘膜的栅电极的覆盖。尤其在具有层积栅结构的非易失性存储器的情况下，由于在浮置栅电极中保持电荷，所以浮置栅电极的角部附近的栅氧化膜的膜质对器件的特性有很大影响。因此，关于栅电极角部的改良，有很多提案被提出。
例如，在专利文献1中，在浮置栅电极的侧壁部和控制栅电极的上部及侧壁部选择性地形成SiON膜后，通过在氧化性氛围中实施退火处理实施后氧化工序。这样，在隧道氧化膜或层间多晶(interpoly)绝缘膜的边沿部，生长氧化膜。这样，通过预先在浮置栅电极的侧壁部形成SiON膜，一边抑制在该部分的氧化，一边使浮置栅电极的边沿部以角部分变圆的方式形成。
另一方面，在专利文献2中，对使用ONO膜(氧化硅膜/氮化硅膜/氧化硅膜的复合膜)作为层积栅的电极间绝缘膜，设置栅侧壁绝缘膜的半导体器件进行了公开。在形成栅侧壁绝缘膜时，利用氧基氧化，使浮置栅电极和控制栅电极的与ONO膜连接的一侧的角变圆，缓和电极端部的电场集中。进一步，提出了层间多晶绝缘膜和栅电极角部的曲率半径的优选关系。
另外，在具有隧道绝缘膜和电极间绝缘膜的浮置栅型非易失性存储器中，为了抑制在电极间绝缘膜中流动的泄漏电流，通常增大该绝缘膜的膜厚、并且降低施加的电场。与膜厚的增加相伴，电极间绝缘膜的电容量降低，所以必须增加浮置栅电极的表面积。通常，不使浮置栅电极的形成有电极间绝缘膜的表面的形状为简单的平面，而是使所述表面三维地突出来增加电容器面积，从而实现电容量的增加。在这里作为三维化时的问题点，在三维电容器上必定形成多个凸部。在向控制栅电极施加电压时，电场在这些凸部集中，所以成为泄漏电流的主要通路。进一步由于电流集中，发生局部的绝缘破坏耐性的劣化并诱发电可靠性的劣化。
另外通常在浮置栅电极上采用多晶硅，但由于存在晶界使得存在凹凸，而不是均匀的表面形貌。在该凹凸部也有基于电场集中的泄漏电流的增大，有电可靠性的劣化。如何控制这些三维电容器的凹凸，抑制泄漏电流是非常重要的。
专利文献1：特开平11-154711号公报
专利文献2：特开2003-31705号公报
可是，在由上述专利文献等了解到的以往技术中，由于在层积栅的电极间绝缘膜端部形成鸟嘴(bird’s beak)状的氧化区域，所以存在引起电极间绝缘膜的电容量降低、层积电极间的耦合比降低的问题。另外，大的问题是：层积电极的三维电容器的表面的凹凸的控制(尤其是浮置栅电极上面的凹凸的控制)、通过电极间绝缘膜的泄漏电流的抑制。
发明内容
本发明的目的是提供一种能够抑制通过电极间绝缘膜的泄漏电流，提高电可靠性的非易失性半导体存储装置。
为了解决上述课题，本发明的第1种半导体存储装置，其特征在于，具备：半导体基板；在所述半导体基板上形成为行列状的多个存储器单元；选择性地连接于同一行方向的所述多个存储器单元的多个位线；连接于同一列方向的所述多个存储器单元的多个字线；所述多个存储器单元的每一个，具备：形成于所述半导体基板上的第1栅绝缘膜；形成于所述第1栅绝缘膜上的电荷存储层；形成于所述电荷存储层上的第2栅绝缘膜；形成于所述第2栅绝缘膜上的控制电极；在沿着与所述位线垂直的方向的剖面，在设所述电荷存储层的上部角部或者表面凹凸部的曲率半径为r、所述第2栅绝缘膜的氧化硅膜换算厚度为d时，r/d大于等于0.5。
另外，本发明的第2种半导体存储装置，其特征在于，沿着与所述位线垂直的方向的剖面的所述电荷存储层的上角部的曲率半径比沿着与所述字线垂直的方向的剖面的所述电荷存储层的上角部的曲率半径大。
本发明的第3种半导体存储装置，其特征在于，具备：半导体基板；形成于所述半导体基板上的第1栅绝缘膜；形成于所述第1栅绝缘膜上的电荷存储层；形成于所述电荷存储层上的第2栅绝缘膜；形成于所述第2栅绝缘膜上的控制电极；所述第2栅绝缘膜的氧化硅膜换算厚度d和从所述电荷存储层的表面凹凸部的顶部到底部的距离PV的比率d/PV大于等于2。
根据本发明，能够抑制通过第2栅绝缘膜(栅电极间绝缘膜)的泄漏电流，提高电可靠性。
附图说明
图1是表示NAND型闪速存储器的单元阵列结构，(a)是平面图、(b)是等价电路图。
图2是用于说明本发明的的第1实施方式的半导体装置的制造方法的剖面图，是沿着图1的B-B线的剖面图。
图3是接着图2的工序的剖面图。
图4是接着图3的工序的剖面图。
图5是接着图4的工序的剖面图。
图6是接着图5的工序的剖面图。
图7是接着图6的工序的剖面图。
图8是接着图7的工序的剖面图。
图9是接着图8的工序的剖面图。
图10是接着图9的工序的剖面图。
图11是接着图10的工序的剖面图。
图12是接着图10的工序，是沿着A-A’线的剖面图。
图13是接着图12的工序，是沿着A-A’线的剖面图。
图14是表示浮置栅角部的曲率半径和泄漏电流的关系的特性图。
图15是用于说明在图14中被使用的测定部位的示意图。
图16是用于说明本发明的层积栅电极的形状的特征的示意图。
图17是用于说明本发明的效果的示意图。
图18是用于说明非易失性存储器的问题点的沿着B-B’线的方向剖面图。
图19是用于说明非易失性存储器的问题点的沿着A-A’线的剖面图。
图20是表示栅电极绝缘膜的氧化硅换算膜厚d与曲率半径r的比率和泄漏电流密度的关系的特性图。
图21是表示栅宽度和泄漏电流密度的关系的特性图。
图22是用于说明浮置栅电极的角部和电极表面凹凸部的电流集中的特性图。
图23是表示栅电极间绝缘膜的膜厚d与浮置栅电极表面的粗糙度PV的比率和泄漏电流密度的关系的特性图。
图24是用于说明第3实施方式的非易失性存储器的制造工序的剖面图。
图25是接着图24的工序的剖面图。
图26是接着图25的工序的剖面图。
图27是接着图26的工序的剖面图。
图28是接着图27的工序的剖面图。
图29是接着图28的工序的剖面图。
符号说明
1：硅基板；2：氧化硅膜；3：氧氮化硅膜(第1栅绝缘膜)；4：(第1)多晶硅膜(浮置栅)；5：氮化硅膜；6：氧化硅膜；7：光刻胶；8：埋入绝缘膜；9：第2栅绝缘膜；10：(第2)多晶硅膜(控制栅)；11：氮化硅膜；12：光刻胶；13：氧化硅膜；14：杂质注入层；20：电力线。
具体实施方式
在说明本发明的实施方式之前，作为半导体非易失性存储装置的一例，先简单地说明NAND型闪速存储器的结构，和其特性上的问题点。图1是表示NAND型闪速存储器的单元阵列结构的图，(a)是平面图、(b)是等价电路图。即，由具有浮置栅和控制栅的n沟道MOSFET构成的多个单元晶体管CG1～CGn串联连接，一端侧的漏通过选择用的NMOS晶体管Q1连接到位线BLi(i＝1、2～)，另一端侧的源通过选择用的NMOS晶体管Q2连接到源线SL。
上述各晶体管形成在同一个阱(基板)上，单元晶体管CG1～CGn的控制电极连接到在行方向连续排列的字线WL1～n上，选择晶体管Q1的控制电极连接到选择线SG1上，选择晶体管Q2的控制电极连接到选择线SG2上。另外，字线的一端具有通过金属布线与周边电路连接的焊盘，为形成于单元分离膜上的结构。
本器件的关键点在于：通过向浮置栅注入电子，调整单元晶体管的阈值。通过保持被注入浮置栅的电子，非易失性存储器动作变得可靠。在这里，现状的单元结构的浮置栅的形状是立体三维结构。为了降低流过电极间绝缘膜的泄漏电流，通常把该绝缘膜的膜厚加大并降低施加的电场。由于与膜厚的增加相伴电极间绝缘膜的电容量降低，使得必须增加浮置栅电极的表面积。通常，浮置栅电极的形成有电极间绝缘膜的表面的形状不是简单的平面，而是使所述表面三维地突起来增加电容器面积，从而实现电容量的增加。在这里作为三维化时的问题点，在三维电容器上必定形成多个凸部。在向控制栅电极施加电压时，电场在该凸部集中，所以成为泄漏电流的主要通路。进一步由于电流集中，发生局部的绝缘破坏耐性的劣化，从而诱发电可靠性的劣化。
下面，参照附图说明解决上述问题的本发明的实施方式。
(第1实施方式)
以沿着所述的图1的A-A’线、B-B’线的剖面图为基础，说明第1实施方式的NAND单元型闪速存储器的单元阵列的制造工序。而且，从图2～图11是沿着B-B’线的剖面图(以后，称为B-B’剖面图)。
首先，如图2所示，在硅基板1上采用热氧化法形成氧化硅膜2。利用NH3气体进行氮化使该氧化硅膜2成为氧氮化硅膜3(图3)。该氧氮化硅膜3起到第1绝缘膜的作用，一般被称为隧道氧化膜。进一步在氧氮化硅膜3上利用CVD法淀积多晶硅膜4、氮化硅膜(第1牺牲绝缘膜)5、氧化硅膜(第2牺牲绝缘膜)6(图4)。一般该多晶硅膜4起到电荷存储层的作用，被称为浮置栅电极。
然后，涂敷光刻胶7后，利用光刻法加工氧化硅膜6(图5)。除去光刻胶7，接着加工氮化硅膜5、多晶硅膜4、氧氮化硅膜3和硅基板1(图6)。
然后在氧化形成于硅基板1的沟槽的内壁之后，利用等离子CVD法淀积主要由SiO2构成的埋入绝缘膜8。利用CMP法把该埋入绝缘膜8抛光并平坦化到氮化硅膜5为止(图7)。在利用湿式处理剥离氮化硅膜5之后，采用反应离子蚀刻(RIE)处理降低埋入绝缘膜8的高度(图8)。
在这样形成的单元分离结构之上形成第2栅绝缘膜9。第2栅绝缘膜9可以包括氧化硅膜，氮化硅膜，氧氮化硅膜，包括Al、Hf、Zr、La中的至少一种的金属氧化物膜，包括Al、Hf、Zr、La中的至少一种的金属氧氮化膜，以上的薄膜中的任意一个单层膜，或包含2个或2个以上所述薄膜的层积结构。形成第2栅绝缘膜9之后(图9)，在第2栅绝缘膜9上利用LPCVD法形成多晶硅膜10。该多晶硅膜10成为控制电极，一般被称为控制栅。
在控制栅10上采用LPCVD法形成氮化硅膜11。进一步在氮化硅膜11上涂敷光刻胶12(图10)。采用光刻法加工成所期望的图案，然后除去光刻胶12。以氮化硅膜11为掩模依次在垂直方向蚀刻控制栅10、第2栅绝缘膜9和浮置栅4。把此时的相当于沿着图1的B-B’线的剖面图表示于图11，把相当于沿着A-A’线的剖面图(以后，称为A-A’剖面图)表示于图12。
然后，如图13(A-A’剖面图)所示，以修复由RIE蚀刻引起的氧化膜的损伤为目的，利用热氧化法形成氧化硅膜13。一般把该氧化工序称为后氧化工序，把此时形成的氧化膜13称为后氧化膜。
在这里，作为氧化硅膜13的形成方法，优选进行基氧化。基氧化的特征是：作为氧化物质采用氧基在低温下进行氧化，由此几乎不进行利用热能的氧化。基氧化物质，侵入到约数nm的深度，并在那里失效。在利用通常的热能形成氧化硅膜13的情况下，基氧化物质在第2栅绝缘膜9和氧氮化硅膜3之中扩散。作为结果，在浮置栅4和控制栅10之间，进一步在硅基板1和浮置栅4之间形成鸟嘴。此时，沿着与浮置栅4的字线垂直的方向的剖面(图13、A-A’剖面图)的角部变圆，不能形成本实施方式希望做到的浮置栅的形状。
对此，在进行基氧化时，在对多晶硅4和10的侧壁进行数nm氧化的同时，在第2栅绝缘膜9和氧氮化硅膜3之中扩散。但是进入长度是数nm，不形成明确的鸟嘴，沿着与浮置栅4的字线垂直的方向的剖面(图13、A-A’剖面图)的角部不显著变圆。基氧化的条件，优选在约300～600℃的温度，利用等离子体激励在氧气中混合了惰性气体He、Ne、Kr、Xe之中的至少一种以上气体的气体，利用从中产生的氧基。根据情况，也可以在氧气和惰性气体的混合气体中混入氢气，产生水分子基。此时的氧化物质，不是氧基而是水分子基，但与氧基同样侵入长度是数nm，所以能得到与氧基相同的效果。
在形成该后氧化膜13后，利用离子注入把离子打入到硅基板内以形成源、漏，通过热退火使其活性化来形成存储器晶体管(图13)。
如前述的图7所示，在进行用于剥离氮化硅膜5的湿式处理后，通过进行降低埋入绝缘膜8的高度的RIE处理，如图8所示，具有浮置栅4的角部由RIE处理被蚀刻而变圆的效果。如果浮置栅4的曲率半径比第2栅绝缘膜9的膜厚大，则在角部相关电场降低。图14(a)是表示浮置栅角部的曲率半径r与第2栅绝缘膜(层间多晶绝缘膜)的膜厚d的比，和在控制栅10和浮置栅4之间施加14V时流过第2栅绝缘膜9的泄漏电流密度(A/cm2)的关系，如果上述的比变大则泄漏电流密度急剧减少(换句话说施加于角部的电场变低)。由图14(a)可知，如果r/d大于等于1(或d/r小于等于1)，则泄漏电流实际上收敛到一定值。图14(b)描绘图14(a)的曲线的斜率(曲线的微分值)，在r/d大于等于0.5的区域发生泄漏电流的急剧下降，优选使r/d≥0.5。
进一步，与通过改变后氧化膜13形成方法增大浮置栅4的曲率半径的情况不同，在本实施方式中如图16所示，仅在与浮置栅4的位线垂直的方向的剖面(沿着图1的B-B’线的剖面)使角圆化，在与字线垂直的方向(沿着图1的A-A’线的剖面)的剖面不使角圆化。因此，比基于后氧化的栅圆化的情况相比，更能够抑制第2栅绝缘膜13的电容量降低即耦合比降低。
(第2实施方式)
下面，对第2实施方式的NAND单元型闪速存储器的单元阵列的制造工序进行说明。附图因为与第1实施方式相同，所以使用图2～图13进行说明。
首先，图2～图7与第1实施方式相同地进行。然后，在以与氮化硅膜5的选择比小的蚀刻处理降低埋入绝缘膜8的高度后，进行用于剥离氮化硅膜5的湿式处理(图8)。在这样形成的单元分离结构之上形成第2栅绝缘膜9后(图9)，与第1实施方式相同，实施图10～图13的工序。
这样通过在以与氮化硅膜5的选择比小的蚀刻条件下降低埋入绝缘膜8的高度，具有氮化硅膜和浮置栅4的特别是角部被蚀刻而圆化的效果(参照图8)。作为选择比小的蚀刻条件，例如有使RIE中所使用的C4F8的流量比减小的方法。并且，如果浮置栅4的曲率半径r是第2栅绝缘膜9的膜厚d的1/2或是其1/2以上(r/d≥0.5)，则施加到角部的电场下降，尤其是在大于等于1的情况下能够急剧地降低第2栅绝缘膜9的泄漏电流。
进一步，与通过改变后氧化膜13形成方法增大浮置栅4的曲率半径的现有技术不同，在第2实施方式中也与图16相同，仅在与浮置栅4的位线垂直的方向的剖面(B-B’剖面图)使角圆化，在与字线垂直的方向的剖面(A-A’剖面图)的剖面不使角圆化。因此，与基于后氧化的栅圆化的情况相比，更能够抑制第2栅绝缘膜9的电容量降低即耦合比降低。
在图17(a)说明本实施方式的栅结构和已往的栅结构的泄漏电流的比较。横轴是第2栅绝缘膜9的氧化膜换算膜厚、纵轴是在控制栅10和浮置栅4之间施加14V时流过第2栅绝缘膜9的泄漏电流密度(A/cm2)。图17(a)中被标记为(b)的曲线，表示如图17(b)所示的第1栅电极4的上部角部被圆化的本发明的栅结构，被标记为(c)的曲线，表示如图17(c)所示的第1栅电极4’的上部角部是锐角的比较例的栅结构。通过采用本实施方式的结构，能够使泄漏电流降低一个数量级。
在第1和第2实施方式中，对浮置栅的上部角部的泄漏电流的抑制进行了叙述，但在层积栅结构中，泄漏电流并不限于角部，在平坦部的凹凸上也产生同样的问题。另外，角部如果微观地看，有时也由多个凹凸构成。第三实施方式及其后的实施方式，对抑制这样的问题的技术进行叙述。
(第3实施方式)
在图18、19重新表示了非易失性半导体存储装置的剖面。图18是图16中所言及的沿着与位线垂直的方向的剖面图(B-B’剖面图)，图19是沿着与字线垂直的方向的剖面图(A-A’剖面图)。在这里图18表示在浮置栅4上接有电极间绝缘膜9的部位，电极间绝缘膜9不是平面而是被三维化为剖面呈倒U字型，并使层积栅电极间的电容量增加。如果象这样进行三维化，则浮置栅4的凸部连接栅电极间绝缘膜，变得存在角部C。图20(b)示意地表示了该角(凸)部。设曲率半径为r，电极间绝缘膜9的膜厚(氧化硅膜换算厚度)为d，把研究的与流过电极间绝缘膜的泄漏电流密度的关系在图20(a)进行表示。而且，该样品的栅长度L是90nm。
在图20(a)中，横轴是r(nm)/d(nm)，纵轴是在控制栅10和浮置栅4之间施加-12V时流过电极间绝缘膜9的泄漏电流密度(A/cm2)。通过使浮置栅蚀刻时的RIE的条件变化、进一步调整RIE时的掩模材料的膜厚等，改变曲率半径。由图20(a)可知，如果r/d变得比1小，则耐泄漏性渐渐劣化。其原因是：如果曲率半径变小、电场集中于角端部，则栅电极间绝缘膜的电子的隧穿概率变高。虽然曲率半径大到某种程度有利于泄漏，但作为其目标，如与前述的图14相关联地所说明的那样，只要r/d大于等于0.5(优选r/d大于等于1)即有效。
现状是在多数情况下采用14～16nm的电极间绝缘膜厚d。此时，为了使r/d大于等于1，r也必须大于等于14nm。今后，随着单元尺寸变小，三维结构的浮置栅电极形状的平坦部面积也变小。该r/d值的控制变得非常重要。
图21，横轴是位线方向的栅宽度W(nm)，纵轴是在控制栅10和浮置栅4之间施加-12V时流过电极间绝缘膜9的泄漏电流密度(A/cm2)。栅绝缘膜的厚度以氧化硅膜换算(EOT)为14nm。在r/d＝0.1～0.2的情况下，电极上面的角部非常尖，如果栅宽度变窄则泄漏电流急剧增加。对此，在r/d～1.25的情况下，随着栅宽度变小泄漏电流缓慢增加。曲率半径和电容器表面积是从TEM图像的分析算出的，虽然含有若干误差，但定性的动作还是表现出来。
在角部尖的情况下，随着栅宽度减少泄漏电流增大，其在小于等于90nm的情况下变得显著。虽然泄漏电流的主要通路是角部，但栅宽度W大时，由于电极面积大，作为把泄漏电流用电容器面积除的电流密度，表现为低值。
对此如果栅宽度W变小，则电流密度增加。在栅宽度W小的情况下，泄漏电流几乎全都在角部流动。因此，在栅长度小于等于90nm时，使r/d≥1的效果非常大。
在这里，浮置栅电极经常采用多晶硅，在该多晶硅表面具有细的凹凸，也存在曲率半径非常小的凸部。该凸部也成为耐泄漏性劣化的主要原因。但是该凹凸对耐泄漏性劣化的影响比图18的角部C小。
图22表示向浮置栅电极4的角部和多晶硅表面的凹凸部的电场集中的示意图(利用虚线表示电力线20)。相对于上部的控制栅电极10附近的电力线密度即电场相同，特别地向角部集中的电力线的密度大。对此，在多晶硅表面，由于电力线不向一个凸部集中，所以难以发生局部的电场集中。可以说电场集中的程度在电极角部和表面凹凸部是不同的。
然后，图23表示电极间绝缘膜膜厚(氧化硅膜换算膜厚)d与多晶硅表面的粗糙度PV(峰到谷：Peak to Valley)的比率和泄漏电流密度的关系。横轴是d(nm)/PV(nm)，纵轴是J-V特性中的-12V处的泄漏电流密度(A/cm2)。而且，此时位线方向的栅长度L是90nm。改变向多晶硅表面的碱洗时间来形成PV值不同的多晶硅表面。由图可知，在d/PV小于等于2时，泄漏电流密度急剧上升。浮置栅电极的表面角部，由于特别在该部分发生电场集中，所以相对于表面粗糙度变化耐泄漏性敏感地变化。可以说在角部控制表面粗糙度，对提高耐泄漏性非常重要。在使r/d大于等于1的状态下，通过使d/PV大于等于2，耐泄漏性劣化被抑制到最小限。
进一步，在构成角部的多晶硅的结晶粒中，如果设成为凸的部位的曲率为r’，则通过使该曲率r’/d≥1而不产生耐泄漏性劣化。设r’/d的部位是最接近上部电极的凸部的顶端形状。而且曲率半径r’的控制，通过首先在表面进行基氧化，把凸部平坦化，增大r’。充分满足最接近上部电极的凸部的r’/d≥1。进一步在浮置栅电极加工时的反应离子蚀刻处理中，也能够实现角部圆化、r’/d≥1。
而且，在这里，现在的电极间绝缘膜厚d多数情况下采用14～16nm。此时，为了使d/PV大于等于2，必须使PV值小于等于7～8nm。虽然通常在浮置栅上使用多晶硅，但经过各种各样的热工序后，其表面形貌变糙，PV值通常大于等于7nm。需要减少多晶硅表面粗糙度的手段。
因此，在图24～图29中说明r/d大于等于1、d/PV小于等于2的非易失性半导体存储装置的形成方法。这些图是与字线垂直的方向的剖面图(沿着图1的A-A’线的剖面图)。为了容易理解，与第1实施方式相同的部分赋予相同符号。
首先，在硅基板1上采用热氧化法形成氧化硅膜2(图24)。利用NH3气体进行氮化使该氧化硅膜2成为氧氮化硅膜3(图25)。在该氧氮化硅膜3上利用CVD法形成作为杂质添加了磷的非晶质硅膜4。该非晶质硅膜4在后面的热工序进行结晶，成为作为电荷存储层的浮置栅多晶硅电极。
而且在为了平坦化而多结晶化非晶质硅膜4时，进行以下的处理。对非晶质硅膜4，在400℃的氧基氛围下形成氧化硅膜之后，实施约900℃的热工序。该低温基氧化对抑制表面粗糙度的增加非常有用。
形成氧化硅膜，用于防止硅中的掺杂剂向外方扩散，并且能够防止后面的900℃的热工序的表面硅原子的迁移，抑制表面变糙。在400℃的氧化中，硅保持非晶质不变。通过使该硅处于非晶质的状态，针对表面进行基氧化处理，其后使其结晶化，能够抑制表面粗糙，是新的见解。氧化温度只要是小于等于非晶质硅尚不结晶化的550℃即可，接下来的结晶化热处理工序，只要是大于等于700℃即可。
进一步，通过900℃的热工序，结晶粒的生长充分地进行，在比这些工序更靠后的热工序中看不到明显的结晶粒生长。而且，在本实施方式中，在形成氧化硅膜时，利用了采用基氧化物质的氧化。对此，在分子状氧的氧化处理的情况下，发生由多晶硅中的掺杂剂浓度不均匀引起的局部的氧化率的差，表面反而变糙。
最后，利用氟酸剥离在浮置栅多晶硅膜4的表面利用基氧化形成的氧化硅膜。而且氟酸药液也成为使多晶硅表面变糙的主要原因。虽然氟酸药液或超纯水等是在洗净处理中使用的药液，但由于液中的OH离子，硅表面被蚀刻。由于该蚀刻率因面方位而不同，所以通过仅进行氧化膜剥离的洗净处理，多晶硅表面的粗糙度增加。因此为了抑制药液处理时的表面变糙，需要使用OH量尽量少的低pH的溶液。例如，氧化膜剥离时，采用稀氟酸和盐酸的混合溶液，进一步缩短纯水洗净处理时间。
以上，通过使用于浮置栅的多晶硅的结晶粒尺寸稳定化、采用尽可能不使表面变糙的洗净等，能够使PV小于等于7～8nm。
然后，在多晶硅膜4之上形成成为电极间绝缘膜的第2栅绝缘膜9。第2栅绝缘膜9可以包括氧化硅膜、氮化硅膜、氧氮化硅膜、包括Al、Hf、Zr、La的至少一种的金属氧化物薄膜，包括Al、Hf、Zr、La中的至少一种的金属氧氮化物膜，以上的薄膜中的任意一个单层膜、或包含大于等于2个所述薄膜的层积结构。在该第2栅绝缘膜9上利用LPCVD法形成作为杂质添加有磷的多晶硅膜10。该多晶硅膜10是后来作为控制栅电极而发挥作用的栅多晶硅。在该栅多晶硅膜10上采用LPCVD法形成氮化硅膜11(图26)。进一步在氮化硅膜11上涂敷光刻胶12。采用光刻法加工成所期望的图案(图27)，然后除去光刻胶12。以氮化硅膜11为掩模依次在垂直方向蚀刻控制栅多晶硅膜10、浮置栅绝缘膜9和浮置栅多晶硅膜4(图28)。进一步利用离子注入把磷(P)注入到硅基板内以形成源、漏，通过热退火活性化来形成非易失性半导体存储装置(图29)。
通过如上形成层积栅电极，控制浮置栅电极的表面形貌，提高浮置栅绝缘膜的耐泄漏性，显著提高电可靠性。
以上通过实施方式说明了本发明，根据本发明，抑制通过第2栅绝缘膜(电极间绝缘膜)的泄漏电流并提高了电可靠性。另外，本发明并不限于上述的实施方式。例如，虽然在第1实施方式中以NAND闪速存储器为例进行了说明，例如也可以适用于在浮置栅中使用了作为电荷蓄积层的氮化硅膜的MONOS等。
进一步，本发明并不局限于实施实施方式原样，而是在实施阶段在不脱离其主旨的范围内对构成要素进行变形而具体化。另外，通过适当组合上述实施方式所述的多个构成要素，能够形成多种发明。例如，也可以从实施方式所示的全部构成要素中删除几个构成要素。进一步，也可以适当组合不同的实施方式中的构成要素。
Claims (2)
1.一种非易失性半导体存储装置，其特征在于，具备：
半导体基板；
在所述半导体基板上形成为行列状的多个存储器单元；
选择性地连接于同一列方向的所述多个存储器单元的多个位线；以及
连接于同一行方向的所述多个存储器单元的多个字线；
所述多个存储器单元的每一个，具备：
形成于所述半导体基板上的第1栅绝缘膜；
形成于所述第1栅绝缘膜上的电荷存储层；
形成于所述电荷存储层上的第2栅绝缘膜；以及
形成于所述第2栅绝缘膜上的控制电极；
其中，沿着与所述位线垂直的方向的剖面的所述电荷存储层的上角部的曲率半径比沿着与所述字线垂直的方向的剖面的所述电荷存储层的上角部的曲率半径大。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：所述第2栅绝缘膜包括由氧化硅膜、氮化硅膜、氧氮化硅膜、和包括Al、Hf、Zr、La的至少一种的金属氧化物膜构成的膜组中的任意一个膜或者包含大于等于2个所述膜的层积结构。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006197258 | 2006-07-19 | ||
| JP197258/2006 | 2006-07-19 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009102248528A Division CN101714561B (zh) | 2006-07-19 | 2007-07-17 | 非易失性半导体存储装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101110426A CN101110426A (zh) | 2008-01-23 |
| CN100585861C true CN100585861C (zh) | 2010-01-27 |
Family
ID=38970621
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009102248528A Active CN101714561B (zh) | 2006-07-19 | 2007-07-17 | 非易失性半导体存储装置 |
| CN200710136087A Active CN100585861C (zh) | 2006-07-19 | 2007-07-17 | 非易失性半导体存储装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009102248528A Active CN101714561B (zh) | 2006-07-19 | 2007-07-17 | 非易失性半导体存储装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US7906804B2 (zh) |
| JP (1) | JP2012044229A (zh) |
| KR (1) | KR100853323B1 (zh) |
| CN (2) | CN101714561B (zh) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7906804B2 (en) * | 2006-07-19 | 2011-03-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
| JP2008205288A (ja) * | 2007-02-21 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| JP5313547B2 (ja) * | 2008-05-09 | 2013-10-09 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| CN102024821B (zh) * | 2009-09-18 | 2012-08-22 | 中芯国际集成电路制造(上海)有限公司 | 非易失性存储装置、非易失性存储器件及其制造方法 |
| KR101070291B1 (ko) | 2009-12-18 | 2011-10-06 | 주식회사 하이닉스반도체 | 저항성 메모리 소자 및 그 제조 방법 |
| JP2012069706A (ja) * | 2010-09-22 | 2012-04-05 | Toshiba Corp | 半導体記憶装置 |
| JP5966301B2 (ja) * | 2011-09-29 | 2016-08-10 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| CN103779217A (zh) * | 2012-10-18 | 2014-05-07 | 中芯国际集成电路制造(上海)有限公司 | 一种鳍片型场效应晶体管及其制作方法 |
| US9276011B2 (en) | 2013-03-15 | 2016-03-01 | Micron Technology, Inc. | Cell pillar structures and integrated flows |
| US9437604B2 (en) * | 2013-11-01 | 2016-09-06 | Micron Technology, Inc. | Methods and apparatuses having strings of memory cells including a metal source |
| US9431410B2 (en) | 2013-11-01 | 2016-08-30 | Micron Technology, Inc. | Methods and apparatuses having memory cells including a monolithic semiconductor channel |
| US10541172B2 (en) * | 2016-08-24 | 2020-01-21 | International Business Machines Corporation | Semiconductor device with reduced contact resistance |
| JP2018156975A (ja) | 2017-03-15 | 2018-10-04 | 東芝メモリ株式会社 | 半導体記憶装置 |
| US10381376B1 (en) | 2018-06-07 | 2019-08-13 | Sandisk Technologies Llc | Three-dimensional flat NAND memory device including concave word lines and method of making the same |
| CN111129035A (zh) * | 2019-12-24 | 2020-05-08 | 云谷（固安）科技有限公司 | 阵列基板、显示面板及显示装置 |
| CN114446890B (zh) * | 2020-11-06 | 2024-05-07 | 长鑫存储技术有限公司 | 存储器的制造方法及存储器 |
Family Cites Families (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900007214B1 (ko) * | 1987-08-31 | 1990-10-05 | 삼성전자 주식회사 | 고임피던스를 이용한 스태틱램의 데이타 출력버퍼 |
| JP2724149B2 (ja) | 1988-03-07 | 1998-03-09 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3140023B2 (ja) | 1989-10-18 | 2001-03-05 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
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-
2007
- 2007-05-17 US US11/798,888 patent/US7906804B2/en active Active
- 2007-07-10 KR KR1020070069245A patent/KR100853323B1/ko active IP Right Grant
- 2007-07-17 CN CN2009102248528A patent/CN101714561B/zh active Active
- 2007-07-17 CN CN200710136087A patent/CN100585861C/zh active Active
-
2011
- 2011-02-16 US US13/028,730 patent/US8133782B2/en active Active
- 2011-11-30 JP JP2011262049A patent/JP2012044229A/ja active Pending
-
2012
- 2012-02-14 US US13/372,731 patent/US8330206B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US7906804B2 (en) | 2011-03-15 |
| US20120139032A1 (en) | 2012-06-07 |
| KR100853323B1 (ko) | 2008-08-20 |
| CN101714561B (zh) | 2012-08-29 |
| US8133782B2 (en) | 2012-03-13 |
| US20080017911A1 (en) | 2008-01-24 |
| CN101110426A (zh) | 2008-01-23 |
| KR20080008234A (ko) | 2008-01-23 |
| CN101714561A (zh) | 2010-05-26 |
| US20110136330A1 (en) | 2011-06-09 |
| US8330206B2 (en) | 2012-12-11 |
| JP2012044229A (ja) | 2012-03-01 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
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