JP2008205288A - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Abstract
【解決手段】まず、半導体基板101上に、積層絶縁膜102、下部多結晶シリコン膜103、及びシリコン窒化膜104を順次形成する。次に、フォトレジスト105をマスクとしたエッチングにより、シリコン窒化膜104の側面を順テーパー状に形成する。次に、シリコン窒化膜104をマスクとしたエッチングにより、多結晶シリコン膜103をほぼ垂直形状に形成する。次に、半導体基板101の主面の法線方向に対して傾斜した注入角度でポケット注入1aを行った後、半導体基板101の主面の法線方向に沿ってビットライン注入を行う。次に、多結晶シリコン膜103間を埋め込み絶縁膜109で埋め込み、上部多結晶シリコン膜110を形成する。
【選択図】図1
Description
s>x
x=h・tan(90−θ)=h/tan(θ)
でなければならない。
以下に、本発明の第1の実施形態に係る不揮発性半導体記憶装置について、図1(a)〜(f)及び図2(a)〜(f)を参照しながら説明する。
s>x
t=h2・tan(90−α)= h2/tan(α)
x=(h1+h2)・tan(θ)−t
の関係であるので、これらの式をまとめると、
tan(α)<h2/[(h1+h2)tan(θ)−s]
となり、テーパー角αは、
α<tan−1[h2/{(h1+h2)tan(θ)−s}]
となる。
以下に、本発明の第2の実施形態に係る不揮発性半導体記憶装置について、図4(a)〜(f)及び図5(a)〜(g)を参照しながら説明する。
以下に、本発明の第3の実施形態に係る不揮発性半導体記憶装置について、図6(a)〜(f)及び図7(a)〜(g)を参照しながら説明する。
以下に、本発明の第4の実施形態に係る不揮発性半導体記憶装置について、図8(a)〜(f)及び図9(a)〜(f)を参照しながら説明する。
次に、図8(d)に示すように、シリコン窒化膜404をマスクとして、多結晶シリコン膜403及びトンネル膜411を順次エッチング除去することにより半導体基板401を露出させる。このとき、露出した半導体基板401を挟んで隣り合う多結晶シリコン膜403間のスペースは例えば80nmである。
102、202、302、602、702 積層絶縁膜
103、203、303、403、603、703 下部多結晶シリコン膜
104、204、304、404、604 シリコン窒化膜
105、205、305、405 フォトレジスト
106、206、306、406 注入保護膜
107、207、307、407、705 ポケット注入層
108、208、308、408、608、708 ビットライン拡散層
109、209、309、409、609 埋め込み絶縁膜
110、210、310、410、610 上部多結晶シリコン膜
411 トンネル膜
412 電極間絶縁膜
600 素子分離
713 スペーサー
1a、1b、2a、2b、3a、3b、4a、4b、704、707 イオン注入
Claims (12)
- 半導体基板の表面領域に列方向に並ぶように形成された拡散層からなる複数のビットラインと、前記ビットラインと交差する行方向に並ぶように形成された複数のワードラインとからなるメモリアレイ構造を有する不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に積層絶縁膜を形成する工程(a)と、
前記積層絶縁膜上に第1の導電膜を形成する工程(b)と、
前記導電膜上に第1の絶縁膜を形成する工程(c)と、
列方向に並んで残存するようにパターン化された前記第1の絶縁膜及び前記第1の導電膜からなる積層パターンを形成する工程(d)と、
前記積層パターンをマスクに用いて、前記半導体基板の主面の法線方向に対して傾斜角度を持つ方向に沿って第1の不純物注入を行なうことにより、前記半導体基板の導電型と同一導電型の第1の不純物拡散層を形成する工程(e)とを備え、
前記工程(d)は、上面の幅が下面の幅よりも短い形状を有するように、前記第1の絶縁膜をパターン化する工程を含む、不揮発性半導体記憶装置の製造方法。 - 請求項1に記載の不揮発性半導体記憶装置の製造方法において、
前記工程(d)よりも後に、前記パターン化された第1の絶縁膜及び第1の導電膜をマスクに用いて、前記半導体基板の主面の法線方向に沿って第2の不純物注入を行なうことにより、前記半導体基板の導電型と逆導電型の第2の不純物拡散層を形成する工程(f)をさらに備える、不揮発性半導体記憶装置の製造方法。 - 請求項2に記載の不揮発性半導体記憶装置の製造方法において、
前記工程(e)及び前記工程(f)よりも後に、前記第1の絶縁膜及び前記第1の導電膜が前記パターン化の際に除去された領域上に第2の絶縁膜を埋め込む工程(g)をさらに備える、不揮発性半導体記憶装置の製造方法。 - 請求項3に記載の不揮発性半導体記憶装置の製造方法において、
前記工程(g)の後に、
前記第1の絶縁膜を除去して前記第1の導電膜の表面を露出させる工程(h)と、
前記露出した第1の導電膜の表面と直接接続すると共に前記第2の絶縁膜上を覆うように第2の導電膜を形成する工程(i)と、
選択的エッチングにより、行方向に並んで残存するようにパターン化された前記第2の導電膜を形成する工程(j)とをさらに備える、不揮発性半導体記憶装置の製造方法。 - 請求項1〜4のうちのいずれか1項に記載の不揮発性半導体装置の製造方法において、
前記工程(d)は、
選択的エッチングにより、前記列方向に並んで残存すると共に前記上面の幅が下面の幅よりも短い形状を有するように、前記第1の絶縁膜をパターン化する工程(da1)と、
前記工程(da1)の後に、前記パターン化された第1の絶縁膜をマスクに用いて、前記第1の導電膜を略垂直形状にパターン化する工程(da2)とを含む、不揮発性半導体記憶装置の製造方法。 - 請求項1〜4のうちのいずれか1項に記載の不揮発性半導体装置の製造方法において、
前記工程(d)は、
選択的エッチングにより、前記列方向に並んで残存するように前記第1の絶縁膜をパターン化する工程(db1)と、
前記工程(db1)の後に、前記上面の幅が下面の幅よりも短い形状を有するように、前記第1の絶縁膜をエッチングする工程(db2)と、
前記工程(db2)の後に、前記エッチングされた第1の絶縁膜をマスクに用いて、前記第1の導電膜を略垂直形状にパターン化する工程(db3)とを含む、不揮発性半導体装置の製造方法。 - 請求項1〜4のうちのいずれか1項に記載の不揮発性半導体装置の製造方法において、
前記工程(d)は、
選択的エッチングにより、前記列方向に並んで残存するように前記第1の絶縁膜をパターン化する工程(dc1)と、
前記工程(dc1)の後に、前記パターン化された第1の絶縁膜をマスクに用いて、前記第1の導電膜を略垂直形状にパターン化する工程(dc2)と、
前記工程(dc2)の後に、前記上面の幅が下面の幅よりも短い形状を有するように、前記第1の絶縁膜をエッチングする工程とを含む、不揮発性半導体装置の製造方法。 - 請求項1〜7のうちのいずれか1項に記載の不揮発性半導体記憶装置の製造方法において、
前記積層絶縁膜は、電荷トラップ膜を含む、不揮発性半導体記憶装置の製造方法。 - 半導体基板の表面領域に列方向に並ぶように形成された拡散層からなる複数のビットラインと、前記ビットラインと交差する行方向に並ぶように形成された複数のワードラインとからなるメモリアレイ構造を有する不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上にトンネル絶縁膜を形成する工程(k)と、
前記トンネル絶縁膜上に第1の導電膜を形成する工程(l)と、
前記第1の導電膜上に第1の絶縁膜を形成する工程(m)と、
選択的エッチングにより、列方向に並んで残存するようにパターン化された前記第1の絶縁膜を形成する工程(n)と、
前記パターン化された第1の絶縁膜をマスクに用いたエッチングにより、略垂直形状にパターン化された前記第1の導電膜を形成する工程(o)と、
前記パターン化された第1の絶縁膜及び第1の導電膜をマスクに用いて、前記半導体基板の主面の法線方向に対して傾斜角度を持つ方向に沿って第1の不純物注入を行なうことにより、前記半導体基板の導電型と同一導電型の第1の不純物拡散層を形成する工程(p)と、
前記パターン化された第1の絶縁膜及び第1の導電膜をマスクに用いて、前記半導体基板の主面の法線方向に沿って第2の不純物注入を行なうことにより、前記半導体基板の導電型と逆の導電型の第2の不純物拡散層を形成する工程(q)と、
前記工程(p)及び前記工程(q)の後に、前記第1の絶縁膜及び前記第1の導電膜が前記パターン化の際に除去された領域上に第2の絶縁膜を埋め込む工程(r)と、
前記工程(r)の後に、前記第1の絶縁膜を除去して前記第1の導電膜の表面を露出させる工程(s)と、
前記露出した第1の導電膜の表面上及び前記第2の絶縁膜上を覆うように積層絶縁膜を形成する工程(t)と、
前記積層絶縁膜上に第2の導電膜を形成する工程(u)とを備え、
前記工程(n)は、上面の幅が下面の幅よりも短い形状を有するように、前記第1の絶縁膜をパターン化する工程を含む、不揮発性半導体記憶装置の製造方法。 - 請求項9に記載の不揮発性半導体記憶装置の製造方法において、
前記積層絶縁膜は下方より順に形成された、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜からなる、不揮発性半導体記憶装置の製造方法。 - 請求項1〜10のうちのいずれか1項に記載の不揮発性半導体記憶装置の製造方法において、
前記第1の絶縁膜が有する前記上面の幅が下面の幅よりも短い形状は、順テーパー形状である、不揮発性半導体記憶装置の製造方法。 - 請求項1〜10のうちのいずれか1項に記載の不揮発性半導体記憶装置の製造方法において、
前記第1の絶縁膜が有する前記上面の幅が下面の幅よりも短い形状は、前記第1の絶縁膜の上部が丸味を帯びた形状である、不揮発性半導体記憶装置の製造方法。
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US20060084219A1 (en) * | 2004-10-14 | 2006-04-20 | Saifun Semiconductors, Ltd. | Advanced NROM structure and method of fabrication |
JP2006310662A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 不揮発性半導体メモリ装置 |
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CN101241898B (zh) | 半导体器件及其制造方法 |
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