CN107210202A - 用金属栅和逻辑器件形成自对准分裂栅存储单元阵列的方法 - Google Patents

用金属栅和逻辑器件形成自对准分裂栅存储单元阵列的方法 Download PDF

Info

Publication number
CN107210202A
CN107210202A CN201680006700.9A CN201680006700A CN107210202A CN 107210202 A CN107210202 A CN 107210202A CN 201680006700 A CN201680006700 A CN 201680006700A CN 107210202 A CN107210202 A CN 107210202A
Authority
CN
China
Prior art keywords
area
polysilicon layer
substrate
piece
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680006700.9A
Other languages
English (en)
Other versions
CN107210202B (zh
Inventor
J-W.杨
C-M.陈
M-T.吴
F.周
X.刘
C-S.苏
N.杜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Priority claimed from PCT/US2016/014393 external-priority patent/WO2016118785A1/en
Publication of CN107210202A publication Critical patent/CN107210202A/zh
Application granted granted Critical
Publication of CN107210202B publication Critical patent/CN107210202B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开了一种形成存储器件的方法，所述方法通过以下步骤进行：形成间隔开的第一区和第二区，在所述第一区和所述第二区之间具有沟道区；形成在所述沟道区的第一部分上方并且与所述第一部分绝缘的浮动栅；形成在所述浮动栅上方并且与所述浮动栅绝缘的控制栅；形成在所述第一区上方并且与所述第一区绝缘的擦除栅；以及形成在所述沟道区的第二部分上方并且与所述第二部分绝缘的选择栅。形成所述浮动栅包括在所述衬底上形成第一绝缘层，在所述第一绝缘层上形成第一导电层，以及执行两个单独的蚀刻以穿过所述第一导电层形成第一沟槽和第二沟槽。所述第一导电层的侧壁在所述第一沟槽处具有负斜率，并且所述第一导电层的侧壁在所述第二沟槽处是竖直的。

Description

用金属栅和逻辑器件形成自对准分裂栅存储单元阵列的方法
相关申请
本申请要求2015年1月23日提交的美国临时申请62/107,077的权益。
技术领域
本发明涉及非易失性存储单元阵列。
背景技术
本领域众所周知的是将分裂栅存储单元形成为此类单元的阵列。例如，美国专利7,868,375(出于所有目的以引用方式并入本文)公开了存储单元的阵列，其中每个存储单元包括浮动栅、控制栅或耦合栅、选择栅、擦除栅，它们全部形成在具有限定在源极区和漏极区之间的沟道区的衬底上。为了有效利用空间，存储单元成对地形成，其中每对共享共同的源极区和擦除栅。
还已知的是在与存储单元的阵列相同的晶圆管芯上形成低电压逻辑器件和高电压逻辑器件两者。此类逻辑器件可包括晶体管，所述晶体管各自具有源极和漏极，以及控制源极和漏极之间的沟道区的导电性的多晶硅栅。
发明内容
形成存储器件的方法包括在第一导电类型的衬底中形成第二导电类型的间隔开的第一区和第二区，从而在第一区和第二区之间限定沟道区；形成浮动栅，该浮动栅设置在沟道区的与第一区相邻的第一部分上方并且与该第一部分绝缘；形成控制栅，该控制栅设置在浮动栅上方并且与该浮动栅绝缘；形成擦除栅，该擦除栅设置在第一区上方并且与该第一区绝缘；以及形成选择栅，该选择栅在沟道区的与第二区相邻的第二部分上方并且与该第二部分绝缘。形成浮动栅包括在衬底上形成第一绝缘层，在第一绝缘层上形成第一导电层，执行第一蚀刻以穿过第一导电层形成第一沟槽，以及执行不同于第一蚀刻的第二蚀刻以穿过第一导电层形成第二沟槽。浮动栅构成第一沟槽和第二沟槽之间的第一导电层。第一区设置在第一沟槽下方。第一导电层的侧壁在第一沟槽处具有负斜率，并且第一导电层的侧壁在第二沟槽处是竖直的。
形成存储器件的方法包括在第一导电类型的衬底中形成第二导电类型的间隔开的第一区和第二区，从而在第一区和第二区之间限定沟道区；形成浮动栅，该浮动栅设置在沟道区的与第一区相邻的第一部分上方并且与该第一部分绝缘；形成控制栅，该控制栅设置在浮动栅上方并且与该浮动栅绝缘；形成擦除栅，该擦除栅设置在第一区上方并且与该第一区绝缘；以及形成选择栅，该选择栅在沟道区的与第二区相邻的第二部分上方并且与该第二部分绝缘。形成浮动栅包括将第一多晶硅层沉积在衬底上方并且与该衬底绝缘，以及蚀刻穿过第一多晶硅层，留下第一多晶硅层的块，该块构成浮动栅。形成控制栅包括将第二多晶硅层沉积在第一多晶硅层上方并且与该第一多晶硅层绝缘，以及蚀刻穿过第二多晶硅层，留下第二多晶硅层的块，该块构成控制栅。形成擦除栅包括将第三多晶硅层沉积在第一区上方并且与该第一区绝缘。形成选择栅包括将第四多晶硅层沉积在衬底上方并且与该衬底绝缘，以及蚀刻穿过第四多晶硅层，留下第四多晶硅层的与浮动栅和控制栅侧向相邻并且与该浮动栅和控制栅绝缘的第一块。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1A至图7A是示出形成本发明的存储单元器件的步骤的侧剖视图(在存储区域中沿单元WL方向)。
图1B至图7B是示出形成本发明的存储单元器件的步骤的侧剖视图(沿单元BL方向)。
图8至图26是示出形成本发明的存储单元器件的步骤的侧剖视图。
图27是示出本发明的存储单元器件的替代实施例的侧剖视图。
具体实施方式
本发明是用于用金属栅，以及在与存储单元阵列相同的晶圆管芯上的低电压逻辑器件和高电压逻辑器件来形成自对准分裂栅存储单元的技术。
该过程开始于提供半导体衬底10。氧化物层12形成在衬底10上。第一多晶硅(多晶硅)层14形成在氧化物层12上。氮化物层16形成在多晶硅层14上。氮化物层16可在其上包括BARC涂层。使用光刻光致抗蚀剂沉积18、掩模曝光和光致抗蚀剂蚀刻将结构图案化。在结构的暴露部分上进行BARC、氮化物、多晶硅、氧化物和硅蚀刻，以形成延伸穿过所有这些层并进入衬底10的沟槽20。沟槽20将衬底划分成一个或多个存储单元区域22、一个或多个HV/MV器件区域24以及一个或多个核心器件区域26，并且将存储单元区域22划分成有源区22a和隔离区22b。所得结构示于图1A(在存储区域22中，沿单元WL方向的横截面)和图1B(沿单元BL方向的横截面)中。
在去除光致抗蚀剂18之后，用绝缘材料(例如，STI氧化物)填充沟槽20。优选地，这涉及常规STI工艺，其中沟槽衬有氧化物层，随后是氧化物沉积，退火和CMP(化学机械抛光)氧化物蚀刻。然后通过氮化物蚀刻去除氮化物层16。所得结构示于图2A和图2B中。
优选地，在暴露的多晶硅层14上进行多晶硅注入。然后，使用氧化物蚀刻将STI绝缘体28的上表面降低到多晶硅层14的上表面下方，如图3A和图3B所示。
通过氧化物、氮化物、氧化物沉积和退火在结构上方形成ONO(氧化物、氮化物、氧化物)绝缘体30。第二多晶硅层32形成在结构上方，随后进行多晶硅注入和退火。接下来，在该结构上形成氮化物层34，随后是氧化物层36，随后是另一个氮化物层38，随后是另一个氧化物层40，如图4A和图4B所示。
使用光刻工艺(光致抗蚀剂，掩模曝光和蚀刻)来选择性地暴露存储单元区域22中的结构的部分。氧化物、氮化物和氧化物蚀刻用于将沟槽42形成到结构的暴露部分中，如图5A和图5B所示(去除光致抗蚀剂之后)。执行氧化物沉积和蚀刻以沿着沟槽42的侧壁形成氧化物的间隔物44。间隔物的形成是本领域所熟知的，并且涉及材料在结构轮廓上方的沉积，随后进行各向异性蚀刻工艺，由此将该材料从该结构的水平表面去除，同时该材料在该结构的竖直取向表面上在很大程度上保持完整(具有圆化的上表面)。氮化物蚀刻用于去除氮化物层34在沟槽42(在间隔物44之间)的底部处的暴露部分。多晶硅蚀刻用于去除第二多晶硅层32在沟槽42(在间隔物44之间)的底部处的暴露部分。所得结构示于图6A和图6B中。
执行HTO(热氧化物)沉积以在结构上(以及在沟槽42中)形成氧化物层46，随后进行HTO退火。然后，执行氧化物、ONO和多晶硅蚀刻以将沟槽42向下延伸到氧化物层12。多晶硅蚀刻优选地为各向同性的，使得在第一多晶硅层14的侧壁上存在轻微的底切14a(即，负斜率)。所得结构示于图7A和图7B中。然后将屏蔽氧化物层48沉积在结构上，随后进行注入和退火，以便在沟槽42下方的衬底中形成源极(第一)区50，如图8所示。
执行氧化物蚀刻以去除屏蔽氧化物层48。然后执行氧化物沉积，以在第一多晶硅层14的底切边缘处形成隧道氧化物52。然后将多晶硅沉积在结构上，随后进行多晶硅CMP回蚀刻，这用多晶硅填充沟槽。如图9所示，另外的多晶硅回蚀刻在每个沟槽42的底部处留下多晶硅块54。氧化物沉积和CMP氧化物蚀刻用于用氧化物56填充沟槽42。然后使用氮化物蚀刻去除氮化物层38，如图10所示。
执行氧化物蚀刻以去除氧化物层36并暴露下面的氮化物层34。然后使用氮化物蚀刻去除氮化物层34的暴露部分，随后进行多晶硅蚀刻以去除第二多晶硅层32的暴露部分。执行HTO沉积和退火。然后，执行HTO、ONO和多晶硅蚀刻以去除ONO层30和第一多晶硅层14的暴露部分，如图11所示，留下构成一对存储单元的堆叠结构58。虽然仅示出了单个堆叠结构58，但是应当理解，在存储单元区域22中存在此类堆叠结构的阵列。
然后在该结构上形成光致抗蚀剂60，并且从与每个堆叠结构58相邻的存储单元区域中的这些部分选择性地去除。然后在衬底的对应部分(最终将在其上方形成字线栅)上执行注入工艺，如图12所示。在去除光致抗蚀剂54之后，执行热氧化以在第一多晶硅层14的暴露侧上形成氧化物62。执行氮化物沉积和氮化物蚀刻以在堆叠结构58的侧面上形成氮化物间隔物64，如图13所示。
在该阶段处，可形成光致抗蚀剂并且选择性地去除以选择性地暴露晶圆的各个部分以用于注入。例如，可以执行HV/MV器件区域和核心器件区域中的字线注入和Vt注入。然后使用氧化物蚀刻去除衬底表面上的氧化物层12的暴露部分。然后通过RTO和HTO在结构上形成氧化物66(衬底上的氧化物层和氧化物沿着堆叠结构侧壁的间隔物)，随后进行HTO退火，如图14所示。
在该阶段处，可形成光致抗蚀剂并且选择性地去除以选择性地暴露晶圆的各个部分以用于进一步注入。例如，可根据需要在核心器件区域中执行P阱和N阱注入。然后在存储单元区域22和核心器件区域26上方形成光致抗蚀剂，留下暴露的HV/MV器件区域24。使用氧化物蚀刻去除HV/MV器件区域24中的衬底表面上的氧化物66，随后进行氧化工艺以形成较厚的氧化物层68。在去除光致抗蚀剂之后，在HV/MV器件区域24上方形成额外的光致抗蚀剂，留下暴露于氧化物蚀刻的存储单元区域22和核心器件区域26，该氧化物蚀刻去除衬底表面上的氧化物层66，沿着存储单元区域结构58的氧化物间隔物66以及沿着存储单元区域结构顶部表面的氧化物，如图15所示(去除光致抗蚀剂之后)。
在该结构上方形成高K绝缘材料层70，随后形成TiN层72、第三多晶硅层74和氧化物层76。使用光刻法将氧化物层图案化以从存储单元区域22去除氧化物层76，但在HV/MV器件区域24和核心器件区域26中使其保持完整。然后执行另一种多晶硅沉积，以增厚存储单元区域22中的多晶硅74，并且在HV/MV器件和核心器件区域中的氧化物层76上方形成多晶硅层78，如图16所示。
在BARC涂层之后，执行多晶硅蚀刻以使多晶硅层74变薄并去除多晶硅层78。然后，通过氧化物蚀刻去除氧化物层76，从而在HV/MV器件区域24和核心器件区域26中相对于其厚度在存储单元区域22中留下具有更大厚度的多晶硅层74，如图17所示。在结构上方形成氧化物层80，其通过光刻法而被图案化以选择性地暴露下面的多晶硅74的部分。在暴露的多晶硅部分上执行多晶硅蚀刻，从而在各个区域中留下多晶硅块74，如图18所示(去除光刻光致抗蚀剂之后)。
再次使用光刻法(即，光致抗蚀剂沉积、掩模曝光、多晶硅蚀刻、氧化物蚀刻)对氧化物层80进行图案化，以去除存储单元区域中的氧化物层80的部分，从而使多晶硅块74的下面部分暴露。在去除光致抗蚀剂之后，然后执行多晶硅蚀刻以去除多晶硅块74的这些暴露部分(即，减小存储单元区域22中的多晶硅块74的宽度)。然后执行TiN蚀刻以去除TiN层72的暴露部分。然后执行氧化物蚀刻，其去除多晶硅块74上方的氧化物层80，并且去除衬底表面上的高K绝缘体70。在图19中示出了所得结构。
使用氧化工艺在衬底的暴露表面部分上形成氧化物层。然后执行一系列注入以在各个区域中形成源极/漏极区。例如，光致抗蚀剂形成在结构上方，并且仅从存储单元区域22去除。然后，执行LDD注入以形成漏极区82。在去除光致抗蚀剂之后，在结构上方形成额外的光致抗蚀剂，并且仅从核心器件区域26去除。然后，执行注入以在核心器件区域26中形成源极区84和漏极区86。然后执行氧化物蚀刻以去除核心器件区域26中的衬底表面上的氧化物层。在去除光致抗蚀剂之后，在结构上方形成额外的光致抗蚀剂88，并且仅从HV/MV器件区域24去除。然后，执行高电压注入以在HV/MV器件区域24中形成源极区90和漏极区92，如图20所示(在氧化物蚀刻用于去除HV/MV器件区域24中的衬底表面上的氧化物层之后)。通过分离注入，三个区域中的各种源极/漏极区可用不同的击穿电压形成，并且适应不同导电类型的阱(即，P阱与N阱)中各种区域的形成。
在去除光致抗蚀剂之后，执行氧化物和氮化物沉积和回蚀刻，以沿着结构的侧壁形成氧化物/氮化物间隔物94。可执行额外的注入以完成源极/漏极区形成，其中间隔物阻止该注入，使得缓变结产生，如图21所示。在结构上方形成光致抗蚀剂，并且通过光刻法选择性地去除该光致抗蚀剂，以选择性地暴露存储单元区域22中的结构。然后执行氧化物蚀刻以去除存储单元区域22中的多晶硅块上的氧化物。在去除光致抗蚀剂之后，硅化物96形成在多晶硅块的暴露的顶部表面和衬底的暴露的上表面上。然后在结构上方形成绝缘材料97(例如，氧化物)和98(例如，ILDO-层间电介质)。在图22中示出了所得结构。
执行ILDO蚀刻以暴露HV/MV器件区域24和核心器件区域26中的多晶硅块74，并且对于存储单元区域22中的每个堆叠结构58暴露外部多晶硅块74。可使用图案化的光致抗蚀剂来保护存储单元区域，以在HV/MV器件区域和核心器件区域中进行额外的ILDO蚀刻，以到达这些区域中的多晶硅块74。然后通过多晶硅蚀刻去除暴露的多晶硅块74，留下沟槽100，如图23所示。沟槽100通过金属沉积和回蚀刻(即，形成用于逻辑器件和存储单元的金属栅)填充有金属材料块102。对于不同区域，可使用用于其他区域的保护性光致抗蚀剂分别执行金属沉积和回蚀刻。在图24中示出了所得结构。
然后在结构上方形成绝缘材料104(例如，ILD0)，并使用CMP蚀刻将其平坦化。光致抗蚀剂然后形成在结构上，并通过光刻法图案化以选择性地暴露绝缘材料。然后使用蚀刻去除绝缘材料的暴露部分，以形成穿过绝缘材料104的接触孔106，该接触孔下至并暴露源极区和漏极区，如图25所示(去除光致抗蚀剂后)。接触孔106然后用适当的导电材料填充以产生用于源极区/漏极区的电触点108。最终结构示于图26中。
存储单元各自包括源极区50和漏极区82、多晶硅浮动栅110、多晶硅控制(耦合)栅112、多晶硅擦除栅114、和金属字线或选择栅116。存储单元成对地形成，共享共同的擦除栅114和共同的源极区50。HV/MV器件区域24中的每个逻辑器件包括源极区90和漏极区92，以及金属栅102。核心器件区域26中的每个逻辑器件包括源极区84和漏极区86，以及金属栅102。
上述形成工艺具有许多优点。首先，存储单元和逻辑器件在其多晶硅栅被去除并被金属材料替代之前在自对准工艺中完全地形成。存储单元部件，特别是浮动栅、控制栅、擦除栅以及浮动栅和擦除栅之间的隧道氧化物首先形成，并且由绝缘材料保护以免受稍后实施的金属栅形成处理。浮动栅的侧面通过单独的处理步骤形成，使得源极区上方的浮动栅侧壁可形成有轻微的底切以增强面向擦除栅的尖锐边缘，而与选择栅相邻的浮动栅侧壁形成为竖直取向。许多元件彼此自对准，这减少了所需的光刻掩模步骤的数量。
应当理解，本发明不限于上述和本文所示的实施例。例如，本文中对本发明的提及并不意在限制任何权利要求或权利要求术语的范围，而是仅参考可由一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所要求的精确顺序进行，而是需要以允许适宜地形成存储单元对和相关联的逻辑器件的任意顺序来进行。材料的单个层可形成为此类材料或类似材料的多个层，并且反之亦然。最后，金属选择栅116可由导电材料的复合材料制成。例如，不是由固体金属块制成，选择栅116可替代地由L形金属材料120和多晶硅块122形成，如图27所示。又如，选择栅116可以保留多晶硅(即，图22所示的存储单元区域22中的外部多晶硅块74不会被去除并被金属块替代，如图23-图24所示)。
应该指出的是，如本文所用，术语“在…上方”和“在…上”两者包容地包含“直接在…上”(之间未设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“被安装到”包括“被直接安装到”(之间没有设置中间材料、元件或空间)和“被间接安装到”(之间设置有中间材料、元件或空间)，并且“被电连接到”包括“被直接电连接到”(之间没有将元件电连接在一起的中间材料或元件)和“被间接电连接到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在其之间没有中间材料/元件的情况下在衬底上直接形成元件，以及在其之间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。

Claims (13)

1.一种形成存储器件的方法，所述方法包括：
在第一导电类型的衬底中形成第二导电类型的间隔开的第一区和第二区，从而在所述第一区和所述第二区之间限定沟道区；
形成浮动栅，所述浮动栅设置在所述沟道区的与所述第一区相邻的第一部分上方并且与所述第一部分绝缘；
形成控制栅，所述控制栅设置在所述浮动栅上方并且与所述浮动栅绝缘；
形成擦除栅，所述擦除栅设置在所述第一区上方并且与所述第一区绝缘；
形成选择栅，所述选择栅在所述沟道区的与所述第二区相邻的第二部分上方并且与所述第二部分绝缘；
其中所述形成所述浮动栅包括：
在所述衬底上形成第一绝缘层，
在所述第一绝缘层上形成第一导电层，
执行第一蚀刻以穿过所述第一导电层形成第一沟槽，以及
执行不同于所述第一蚀刻的第二蚀刻以穿过所述第一导电层形成第二沟槽，
其中所述浮动栅构成所述第一沟槽和所述第二沟槽之间的所述第一导电层，
其中所述第一区设置在所述第一沟槽下方，
其中所述第一导电层的侧壁在所述第一沟槽处具有负斜率，并且其中所述第一导电层的侧壁在所述第二沟槽处是竖直的。
2.根据权利要求1所述的方法，其中所述形成所述选择栅包括将多晶硅层沉积在所述衬底上方并且与所述衬底绝缘，以及蚀刻穿过所述多晶硅层，留下所述多晶硅层的与所述浮动栅和所述控制栅侧向相邻并且与所述浮动栅和所述控制栅绝缘的第一块。
3.根据权利要求2所述的方法，所述方法还包括通过以下步骤在所述衬底上形成第一逻辑器件：
形成在所述衬底上方并且与所述衬底绝缘的第一逻辑栅；
在所述衬底中形成所述第二导电类型的间隔开的第三区和第四区，从而在所述第三区和所述第四区之间限定第二沟道区；
其中所述第一逻辑栅设置在所述第二沟道区上方并且通过以下步骤形成：
蚀刻穿过所述多晶硅层，留下所述多晶硅层的第二块，
去除所述多晶硅层的所述第二块并用构成所述第一逻辑栅的第一金属材料块替代所述多晶硅层的所述第二块。
4.根据权利要求3所述的方法，所述方法还包括通过以下步骤在所述衬底上形成第二逻辑器件：
形成在所述衬底上方并且与所述衬底绝缘的第二逻辑栅；
在所述衬底中形成所述第二导电类型的间隔开的第五区和第六区，从而在所述第五区和所述第六区之间限定第三沟道区；
其中所述第二逻辑栅设置在所述第三沟道区上方并且通过以下步骤形成：
蚀刻穿过所述多晶硅层，留下所述多晶硅层的第三块，
去除所述多晶硅层的所述第三块并用构成所述第二逻辑栅的第二金属材料块替代所述多晶硅层的所述第三块。
5.根据权利要求4所述的方法，其中：
所述第一逻辑栅通过第二绝缘层与所述衬底绝缘；
所述第二逻辑栅通过第三绝缘层与所述衬底绝缘；
所述第二绝缘层比所述第三绝缘层厚。
6.根据权利要求4所述的方法，其中所述第一逻辑栅和所述第二逻辑栅各自具有比选择栅的高度低的高度。
7.一种形成存储器件的方法，所述方法包括：
在第一导电类型的衬底中形成第二导电类型的间隔开的第一区和第二区，从而在所述第一区和所述第二区之间限定沟道区；
形成浮动栅，所述浮动栅设置在所述沟道区的与所述第一区相邻的第一部分上方并且与所述第一部分绝缘；
形成控制栅，所述控制栅设置在所述浮动栅上方并且与所述浮动栅绝缘；
形成擦除栅，所述擦除栅设置在所述第一区上方并且与所述第一区绝缘；
形成选择栅，所述选择栅在所述沟道区的与所述第二区相邻的第二部分上方并且与所述第二部分绝缘；
其中所述形成所述浮动栅包括将第一多晶硅层沉积在所述衬底上方并且与所述衬底绝缘，以及蚀刻穿过所述第一多晶硅层，留下所述第一多晶硅层的块，所述块构成所述浮动栅；
其中所述形成所述控制栅包括将第二多晶硅层沉积在所述第一多晶硅层上方并且与所述第一多晶硅层绝缘，以及蚀刻穿过所述第二多晶硅层，留下所述第二多晶硅层的块，所述块构成所述控制栅；
其中所述形成所述擦除栅包括将第三多晶硅层沉积在所述第一区上方并且与所述第一区绝缘；
其中所述形成所述选择栅包括将第四多晶硅层沉积在所述衬底上方并且与所述衬底绝缘，以及蚀刻穿过所述第四多晶硅层，留下所述第四多晶硅层的与所述浮动栅和所述控制栅侧向相邻并且与所述浮动栅和所述控制栅绝缘的第一块。
8.根据权利要求7所述的方法，其中所述第四多晶硅层的所述第一块构成所述选择栅。
9.根据权利要求7所述的方法，其中所述形成所述选择栅还包括：
去除所述第四多晶硅层的所述第一块并用构成所述选择栅的第一金属材料块替代所述第四多晶硅层的所述第一块。
10.根据权利要求7所述的方法，所述方法还包括通过以下步骤在所述衬底上形成第一逻辑器件：
形成在所述衬底上方并且与所述衬底绝缘的第一逻辑栅；
在所述衬底中形成所述第二导电类型的间隔开的第三区和第四区，从而在所述第三区和所述第四区之间限定第二沟道区；
其中所述第一逻辑栅设置在所述第二沟道区上方并且通过以下步骤形成：
蚀刻穿过所述第四多晶硅层，留下所述第四多晶硅层的第二块，
去除所述第四多晶硅层的所述第二块并用构成所述第一逻辑栅的第一金属材料块替代所述第四多晶硅层的所述第二块。
11.根据权利要求10所述的方法，所述方法还包括通过以下步骤在所述衬底上形成第二逻辑器件：
形成在所述衬底上方并且与所述衬底绝缘的第二逻辑栅；
在所述衬底中形成所述第二导电类型的间隔开的第五区和第六区，从而在所述第五区和所述第六区之间限定第三沟道区；
其中所述第二逻辑栅设置在所述第三沟道区上方并且通过以下步骤形成：
蚀刻穿过所述第四多晶硅层，留下所述第四多晶硅层的第三块，
去除所述第四多晶硅层的所述第三块并用构成所述第二逻辑栅的第二金属材料块替代所述第四多晶硅层的所述第三块。
12.根据权利要求11所述的方法，其中：
所述第一逻辑栅通过第一绝缘层与所述衬底绝缘；
所述第二逻辑栅通过第二绝缘层与所述衬底绝缘；
所述第一绝缘层比所述第二绝缘层厚。
13.根据权利要求11所述的方法，其中所述第一逻辑栅和所述第二逻辑栅各自具有比选择栅的高度低的高度。
CN201680006700.9A 2015-01-23 2016-01-21 用金属栅和逻辑器件形成自对准分裂栅存储单元阵列的方法 Active CN107210202B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562107077P 2015-01-23 2015-01-23
US62/107077 2015-01-23
PCT/US2016/014393 WO2016118785A1 (en) 2015-01-23 2016-01-21 Method of forming self-aligned split-gate memory cell array with metal gates and logic devices

Publications (2)

Publication Number Publication Date
CN107210202A true CN107210202A (zh) 2017-09-26
CN107210202B CN107210202B (zh) 2018-11-09

Family

ID=59904539

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680006700.9A Active CN107210202B (zh) 2015-01-23 2016-01-21 用金属栅和逻辑器件形成自对准分裂栅存储单元阵列的方法

Country Status (2)

Country Link
EP (1) EP3248214B1 (zh)
CN (1) CN107210202B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108133940A (zh) * 2017-12-21 2018-06-08 上海华力微电子有限公司 具有侧墙型选择栅的非易失存储器及其制造方法
CN108598082A (zh) * 2018-05-22 2018-09-28 武汉新芯集成电路制造有限公司 闪存制备方法
CN109887914A (zh) * 2019-03-07 2019-06-14 上海华虹宏力半导体制造有限公司 分栅快闪存储器及其制备方法
CN114078864A (zh) * 2020-08-17 2022-02-22 硅存储技术股份有限公司 通过导电块上的硅化物在基底上制造存储器单元、高电压设备和逻辑设备的方法
CN115000072A (zh) * 2021-03-01 2022-09-02 硅存储技术股份有限公司 在衬底上形成具有存储器单元、高电压设备和逻辑设备的半导体设备的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1805146A (zh) * 2005-12-06 2006-07-19 北京大学 一种快闪存储器结构及其制备方法
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US20140126299A1 (en) * 2012-11-07 2014-05-08 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US20140374815A1 (en) * 2013-06-21 2014-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory Devices with Floating Gate Embedded in Substrate

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861698B2 (en) * 2002-01-24 2005-03-01 Silicon Storage Technology, Inc. Array of floating gate memory cells having strap regions and a peripheral logic device region

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1805146A (zh) * 2005-12-06 2006-07-19 北京大学 一种快闪存储器结构及其制备方法
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US20140126299A1 (en) * 2012-11-07 2014-05-08 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US20140374815A1 (en) * 2013-06-21 2014-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory Devices with Floating Gate Embedded in Substrate

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108133940A (zh) * 2017-12-21 2018-06-08 上海华力微电子有限公司 具有侧墙型选择栅的非易失存储器及其制造方法
CN108133940B (zh) * 2017-12-21 2020-06-30 上海华力微电子有限公司 具有侧墙型选择栅的非易失存储器及其制造方法
CN108598082A (zh) * 2018-05-22 2018-09-28 武汉新芯集成电路制造有限公司 闪存制备方法
CN109887914A (zh) * 2019-03-07 2019-06-14 上海华虹宏力半导体制造有限公司 分栅快闪存储器及其制备方法
CN114078864A (zh) * 2020-08-17 2022-02-22 硅存储技术股份有限公司 通过导电块上的硅化物在基底上制造存储器单元、高电压设备和逻辑设备的方法
CN115000072A (zh) * 2021-03-01 2022-09-02 硅存储技术股份有限公司 在衬底上形成具有存储器单元、高电压设备和逻辑设备的半导体设备的方法

Also Published As

Publication number Publication date
EP3248214B1 (en) 2021-12-01
CN107210202B (zh) 2018-11-09
EP3248214A1 (en) 2017-11-29

Similar Documents

Publication Publication Date Title
TWI590313B (zh) 形成含有金屬閘及邏輯裝置之自我對準分離閘記憶體單元陣列之方法
CN107112328B (zh) 具有同时形成的低电压逻辑器件和高电压逻辑器件的非易失性存储器阵列
US8378409B2 (en) Non-volatile memory device and method for fabricating the same
TWI520275B (zh) 記憶裝置與其形成方法
US9613967B1 (en) Memory device and method of fabricating the same
KR102504258B1 (ko) 반도체 소자 및 이의 제조방법
CN109196649A (zh) 将finfet cmos器件与嵌入式非易失性存储器单元集成的方法
CN105009286B (zh) 具有增大沟道区有效宽度的非易失性存储器单元及其制作方法
CN107210202B (zh) 用金属栅和逻辑器件形成自对准分裂栅存储单元阵列的方法
CN107251199A (zh) 形成分裂栅存储器单元阵列及低和高电压逻辑器件的方法
US10546867B2 (en) Method for manufacturing semiconductor device and semiconductor device
CN102646679A (zh) 半导体器件及其制造方法
CN107210203A (zh) 高密度分裂栅存储器单元
KR100423765B1 (ko) 종형 트랜지스터를 포함하는 집적 회로 및 그 제조 방법
US20170256556A1 (en) Nonvolatile memory device and method for fabricating the same
KR20130023993A (ko) 반도체 소자 및 그 제조 방법
US20240114689A1 (en) Fabrication method for a three-dimensional memory array of thin-film ferroelectric transistors formed with an oxide semiconductor channel
CN100517656C (zh) 制造非易失性存储器件的方法
CN104662647B (zh) 用单个多晶硅层形成浮动栅极存储单元的半导体存储阵列的自对准方法
US20130146962A1 (en) Semiconductor device and method of manufacturing the same
CN101901813B (zh) 一种垂直结构的半导体存储器及其制造方法
JP2008192890A (ja) 半導体装置およびその製造方法
KR20140090420A (ko) 반도체 메모리 소자의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant