CN108598082A - 闪存制备方法 - Google Patents

闪存制备方法 Download PDF

Info

Publication number
CN108598082A
CN108598082A CN201810497115.4A CN201810497115A CN108598082A CN 108598082 A CN108598082 A CN 108598082A CN 201810497115 A CN201810497115 A CN 201810497115A CN 108598082 A CN108598082 A CN 108598082A
Authority
CN
China
Prior art keywords
layer
polysilicon
flash memory
protective layer
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810497115.4A
Other languages
English (en)
Inventor
张超然
周俊
李赟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN201810497115.4A priority Critical patent/CN108598082A/zh
Publication of CN108598082A publication Critical patent/CN108598082A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供了一种闪存制备方法，包括：提供一具有逻辑区和存储区的衬底，所述存储区上形成有多个闪存栅极结构，每个所述闪存栅极结构包括隧道氧化层；在所述衬底以及多个闪存栅极结构上形成第一层多晶硅；采用硅酸乙酯在所述第一层多晶硅表面形成氧化硅保护层；去除所述存储区上方的氧化硅保护层以暴露出所述存储区上方的第一层多晶硅；在所述存储区上方的第一层多晶硅上以及所述逻辑区上方的氧化硅保护层上形成第二层多晶硅；去除部分所述多晶硅使得剩余的多晶硅达到所需高度；对所述逻辑区上剩余的多晶硅进行离子注入。形成的氧化硅保护层能轻松刻蚀去除，并且还可以减少刻蚀的时间，从而减少隧道氧化层的损失，增加闪存的存储功能。

Description

闪存制备方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种闪存制备方法。
背景技术
存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器。其中，闪存存储器成为非易失性半导体存储技术的主流，即使在供电电源关闭后仍能保持片内信息，闪存存储器具有成本低、密度大的特点。
嵌入式闪存(Embedded-Flash)技术将闪存存储器电路嵌入到标准的逻辑或混合电路工艺中，由于高效集成的优势，已被广泛应用到各种消费电子产品、工业应用、个人电脑和有线通讯设备。
然而，现有的闪存器件的性能还有待提高。
发明内容
本发明的目的在于提供一种闪存制备方法，以提高闪存的性能。
为了达到上述目的，本发明提供了提供一种闪存制备方法，包括：一具有逻辑区和存储区的衬底，所述存储区上形成有多个闪存栅极结构，每个所述闪存栅极结构包括隧道氧化层；
在所述衬底以及多个闪存栅极结构上形成第一层多晶硅，所述存储区上方的第一层多晶硅中具有沟壑；
采用硅酸乙酯在所述第一层多晶硅表面形成氧化硅保护层以至少填充所述第一层多晶硅中的沟壑；
去除所述存储区上方的氧化硅保护层以暴露出所述存储区上方的第一层多晶硅；
在所述存储区上方的第一层多晶硅上以及所述逻辑区上方的氧化硅保护层上形成第二层多晶硅以填充所述第一层多晶硅中的沟壑；
去除部分所述第一层多晶硅和部分所述第二层多晶硅使得剩余的多晶硅达到所需高度；以及
对所述逻辑区上剩余的多晶硅进行离子注入。
可选的，在所述的闪存制备方法中，所述衬底上还形成有一浮栅氧化层，所述第一层多晶硅和所述闪存栅极结构位于所述浮栅氧化层上。
可选的，在所述的闪存制备方法中，所述闪存栅极结构还包括依次位于所述衬底上的浮栅、绝缘层、控制栅、闪存保护层以及位于所述浮栅、所述绝缘层、所述控制栅和所述闪存保护层的侧面的氮化硅保护层，所述隧道氧化层位于所述浮栅、所述绝缘层、所述控制栅和所述闪存保护层的侧面并且所述隧道氧化层位于所述氮化硅保护层内层和外侧。
可选的，在所述的闪存制备方法中，所述氧化硅保护层的厚度大于1000埃。
可选的，在所述的闪存制备方法中，形成所述第一层多晶硅和所述第二层多晶硅的方法均包括低压化学气相沉积方法。
可选的，在所述的闪存制备方法中，所述第一层多晶硅和所述第二层多晶硅的形成过程中，温度均为600摄氏度～650摄氏度。
可选的，在所述的闪存制备方法中，去除部分所述第一层多晶硅和部分所述第二层多晶硅使得剩余的多晶硅达到所需高度的步骤包括：
化学机械研磨所述第一层多晶硅和所述第二层多晶硅使得研磨后的多晶硅高度与所述闪存栅极结构高度一致；
刻蚀所述研磨后的多晶硅以暴露所述逻辑区的氧化硅保护层。
可选的，在所述的闪存制备方法中，刻蚀所述研磨后的多晶硅的方法包括：使用HBr和O2，干法刻蚀所述研磨后的多晶硅。
可选的，在所述的闪存制备方法中，所述闪存制备方法还包括对所述逻辑区上剩余的多晶硅进行离子注入之前，去除所述逻辑区的氧化硅保护层；。
可选的，在所述的闪存制备方法中，去除逻辑区上方的氧化硅保护层的方法包括：使用氢氟酸，湿法刻蚀去除所述逻辑区上方的氧化硅保护层。
在本发明提供的闪存制备方法中，采用硅酸乙酯工艺在第一层多晶硅上形成氧化硅保护层，形成的氧化硅保护层能轻松刻蚀去除，减少氧化硅保护层的残留，并且还可以减少刻蚀的时间，从而减少隧道氧化层的损失，增加闪存的存储功能。
附图说明
图1是本发明实施例的闪存制备方法的流程图；
图2至图9是本发明实施例的闪存制备方法的剖面示意图；
图中：100-衬底、110-逻辑区、120-存储区、130-浅槽隔离、200-闪存栅极结构、210-浮栅、220-绝缘层、230-控制栅、240-闪存保护层、250-隧道氧化层、300-第一层多晶硅、400-氧化硅保护层、500-第二层多晶硅、600-浮栅氧化层、700-光刻胶、800-研磨后的多晶硅、900-刻蚀后的多晶硅。
具体实施方式
在嵌入式闪存逻辑区的逻辑栅和存储区的选择栅及擦除栅形成过程中，为了消除逻辑区和存储区的高度差，发明人尝试使用氧化硅保护层及二次多晶硅淀积，具体而言，利用PE CVD(等离子体增强化学的气相沉积法)工艺沉积氧化硅保护层，利用PE OX(等离子增强型氧化硅)工艺沉积氧化硅保护层；之后利用DHF(稀释后的氢氟酸)去除氧化硅保护层，但是PE OX(等离子增强型氧化硅)的刻蚀速率较慢，导致逻辑区有残留的氧化硅保护层，可能影响闪存器件的电阻，并且完全去除氧化硅需要较长的刻蚀时间,若刻蚀时间过长，可能损失过多存储区的隧道氧化层，从而影响闪存器件的功能。
基于上述发现，本发明实施例采用硅酸乙酯在第一层多晶硅上沉积氧化硅保护层，形成的氧化硅保护层能轻松刻蚀去除，减少氧化硅保护层的残留，并且还可以减少刻蚀的时间，从而减少隧道氧化层的损失，增加闪存的存储功能。
图1是本发明实施例的闪存制备方法的流程图。参照图1，所述闪存制备方法包括：
S11：提供一衬底，衬底包括逻辑区和存储区，衬底表面具有多个闪存栅极结构，所述闪存栅极结构包括隧道氧化层，多个所述闪存栅极结构之间形成有沟壑；
S12：在衬底上和多个闪存栅极结构上形成第一层多晶硅，第一层多晶硅在所述存储区形成有沟壑；
S13：采用硅酸乙酯在第一层多晶硅表面形成氧化硅保护层以填充所述第一层多晶硅形成的沟壑；
S14：去除存储区上方的氧化硅保护层以暴露出存储区上方的第一层多晶硅；
S15：在存储区上方的第一层多晶硅上和逻辑区上方的氧化硅保护层上形成第二层多晶硅以填充所述第一层多晶硅形成的沟壑；
S16：去除所述第一层多晶硅和部分所述第二层多晶硅使得剩余的多晶硅达到所需高度；以及
S17：对逻辑区的剩余的多晶硅进行离子注入以形成逻辑栅。
下面将结合剖面示意图2-9对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
首先，参照图2，提供一衬底100，所述衬底100可以是一硅衬底，衬底100上沉积有一浮栅氧化层600，衬底100包括逻辑区110和存储区120，逻辑区110和存储区120通过一浅沟槽隔130隔离开。所述存储区120上方的浮栅氧化层600上制作有多个闪存栅极结构200，所述闪存栅极结构200包括依次位于所述衬底上的浮栅210、绝缘层220、控制栅230、闪存保护层240和位于所述浮栅、所述绝缘层、所述控制栅和所述闪存保护层的侧面的氮化硅保护层，还包括隧道氧化层250，所述隧道氧化层250位于所述浮栅210、所述绝缘层220、所述控制栅230和所述闪存保护层240的侧面，并且所述隧道氧化层位于所述氮化硅保护层内层和外侧。
进一步的，参照图3，在衬底100上和闪存栅极结构200上沉积第一层多晶硅300，具体的，可以使用低压化学气相沉积法在浮栅氧化层600和闪存栅极结构200上沉积第一层多晶硅300，第一层多晶硅300的厚度可以为900埃～1100埃。由于闪存栅极结构200具有一定高度，相邻的闪存栅极结构200之间自然会形成有沟壑，因此沉积在存储区120上方的第一层多晶硅300也具有沟壑。在第一层多晶硅300的沉积过程中，温度可以为600摄氏度～650摄氏度，此温度还对第一层多晶硅300有退火作用。
进一步的，参照图4，沉积第一层多晶硅300后，继续在第一层多晶硅300上沉积一层氧化硅保护层400，氧化硅保护层400的厚度大于1000埃以使得氧化硅保护层400可以填满存储区120上方的第一层多晶硅300形成的沟壑。在现有技术中，氧化硅保护层为等离子增强型氧化硅(PE OX)，本发明实施例氧化硅保护层为硅酸乙酯(TEOS OX)，硅酸乙酯从液态蒸发成气态，在第一层多晶硅300表面淀积生成氧化硅保护层400，形成的氧化硅保护层400能够被氢氟酸轻松地刻蚀去除，不会在逻辑区110形成残留，从而不会影响器件的电阻。而且，使用氢氟酸湿法刻蚀TEOS制成的氧化硅保护层400的时间比起现有技术的刻蚀时间将会缩短，使用的氢氟酸量也将减少，从而可以减小湿法刻蚀过程中对隧道氧化层的影响。
进一步的，参照图4和图5，在逻辑区110和存储区120的第一层多晶硅300上沉积氧化硅保护层400后，去除存储区120上方的氧化硅保护层400以暴露出存储区120的第一层多晶硅300，保留逻辑区110的氧化硅保护层400。具体的，首先使用光刻胶700遮住逻辑区120上方的氧化硅保护层400，通过湿法刻蚀去除存储区120上方的氧化硅保护层400，湿法刻蚀可以使用氢氟酸。
进一步的，清除存储区120的氧化硅保护层暴露出存储区120的第一层多晶硅300后，清洗掉光刻胶700，此时，逻辑区110最上面一层是氧化硅保护层400，存储区120最上面一层是第一层多晶硅300。参照图6，在存储区120上方的第一层多晶硅300上和逻辑区110上方的氧化硅保护层400上沉积第二层多晶硅500以填满逻辑区120的闪存栅极结构200之间的沟壑，具体的，存储区120的氧化硅保护层400去除后，闪存栅极结构200之间又形成了沟壑，继续沉积第二层多晶硅500以填满闪存栅极结构200之间的沟壑，同时，沉积的第二层多晶硅500还可以消除存储区120的闪存栅极结构200与逻辑区110的氧化硅保护层400之间的高度差。第二层多晶硅300的沉积过程中，温度为600摄氏度～650摄氏度，此温度还对第二层多晶硅300有退火作用。
进一步的，参照图7，首先研磨第二层多晶硅500，然后研磨第一层多晶硅300，直到研磨后的多晶硅800(包括第一层多晶硅和第二层多晶硅)的高度与闪存栅极结构200的高度一致。进一步的，参照图8，通过干法刻蚀逻辑区110和存储区120的研磨后的多晶硅800直到逻辑区110上方的氧化硅保护层400完全暴露，并且逻辑区110刻蚀后的多晶硅的表面与存储区120刻蚀后的多晶硅的表面持平，具体的，在刻蚀气体HBr和O2下，对研磨后的多晶硅800进行刻蚀，直到逻辑区110上方的氧化硅保护层400完全暴露，而此时干法刻蚀后的多晶硅900的厚度大约为800埃～1300埃。
进一步的，参照图9，暴露出逻辑区110的氧化硅保护层400后，使用湿法刻蚀去除逻辑区110上方的氧化硅保护层400，如果湿法刻蚀时间过长，容易损坏隧道氧化层，从而影响闪存的功能。本实施例中，氧化硅保护层为硅酸乙酯(TEOS OX)，比起现有技术，使用的氢氟酸减少，并且去除氧化硅保护层400的速度增加，经过试验，大约可以快1.75倍。使用200埃的氢氟酸不但可以将逻辑区110上方的氧化硅保护层400清除干净，并且还能减少刻蚀时间，从而减小隧道氧化层的损失，最终可以提高闪存的性能。进一步的，在逻辑区110的氧化硅保护层400去除之后，对逻辑区110上方的刻蚀后的多晶硅900注入N+离子，例如注入磷离子。
综上，在本发明实施例提供的闪存制备方法中，采用硅酸乙酯工艺在第一层多晶硅上形成氧化硅保护层，形成的氧化硅保护层能轻松刻蚀去除，减少氧化硅保护层的残留，并且还可以减少刻蚀的时间，从而减少隧道氧化层的损失，增加闪存的存储功能。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种闪存制备方法，其特征在于，包括：
提供一具有逻辑区和存储区的衬底，所述存储区上形成有多个闪存栅极结构，每个所述闪存栅极结构包括隧道氧化层；
在所述衬底以及多个闪存栅极结构上形成第一层多晶硅，所述存储区上方的第一层多晶硅中具有沟壑；
采用硅酸乙酯在所述第一层多晶硅表面形成氧化硅保护层以至少填充所述第一层多晶硅中的沟壑；
去除所述存储区上方的氧化硅保护层以暴露出所述存储区上方的第一层多晶硅；
在所述存储区上方的第一层多晶硅上以及所述逻辑区上方的氧化硅保护层上形成第二层多晶硅以填充所述第一层多晶硅中的沟壑；
去除部分所述第一层多晶硅和部分所述第二层多晶硅使得剩余的多晶硅达到所需高度；以及
对所述逻辑区上剩余的多晶硅进行离子注入。
2.如权利要求1所述的闪存制备方法，其特征在于，所述衬底上还形成有一浮栅氧化层，所述第一层多晶硅和所述闪存栅极结构位于所述浮栅氧化层上。
3.如权利要求1所述的闪存制备方法，其特征在于，所述闪存栅极结构还包括依次位于所述衬底上的浮栅、绝缘层、控制栅、闪存保护层以及位于所述浮栅、所述绝缘层、所述控制栅和所述闪存保护层的侧面的氮化硅保护层，所述隧道氧化层位于所述浮栅、所述绝缘层、所述控制栅和所述闪存保护层的侧面并且所述隧道氧化层位于所述氮化硅保护层内层和外侧。
4.如权利要求1所述的闪存制备方法，其特征在于，所述氧化硅保护层的厚度大于1000埃。
5.如权利要求1所述的闪存制备方法，其特征在于，形成所述第一层多晶硅和所述第二层多晶硅的方法均包括低压化学气相沉积方法。
6.如权利要求5所述的闪存制备方法，其特征在于，所述第一层多晶硅和所述第二层多晶硅的形成过程中，温度均为600摄氏度～650摄氏度。
7.如权利要求1所述的闪存制备方法，其特征在于，去除部分所述第一层多晶硅和部分所述第二层多晶硅使得剩余的多晶硅达到所需高度的步骤包括：
化学机械研磨所述第一层多晶硅和所述第二层多晶硅使得研磨后的多晶硅高度与所述闪存栅极结构高度一致；
刻蚀所述研磨后的多晶硅以暴露所述逻辑区的氧化硅保护层。
8.如权利要求7所述的闪存制备方法，其特征在于，刻蚀所述研磨后的多晶硅的方法包括：使用HBr和O2，干法刻蚀所述研磨后的多晶硅。
9.如权利要求8所述的闪存制备方法，其特征在于，所述闪存制备方法还包括对所述逻辑区上剩余的多晶硅进行离子注入之前，去除所述逻辑区的氧化硅保护层。
10.如权利要求9所述的闪存制备方法，其特征在于，去除逻辑区上方的氧化硅保护层的方法包括：使用氢氟酸，湿法刻蚀去除所述逻辑区上方的氧化硅保护层。
CN201810497115.4A 2018-05-22 2018-05-22 闪存制备方法 Pending CN108598082A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810497115.4A CN108598082A (zh) 2018-05-22 2018-05-22 闪存制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810497115.4A CN108598082A (zh) 2018-05-22 2018-05-22 闪存制备方法

Publications (1)

Publication Number Publication Date
CN108598082A true CN108598082A (zh) 2018-09-28

Family

ID=63632633

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810497115.4A Pending CN108598082A (zh) 2018-05-22 2018-05-22 闪存制备方法

Country Status (1)

Country Link
CN (1) CN108598082A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110098190A (zh) * 2019-04-22 2019-08-06 上海华虹宏力半导体制造有限公司 闪存存储器及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5605867A (en) * 1992-03-13 1997-02-25 Kawasaki Steel Corporation Method of manufacturing insulating film of semiconductor device and apparatus for carrying out the same
US6121156A (en) * 1998-04-28 2000-09-19 Cypress Semiconductor Corporation Contact monitor, method of forming same and method of analyzing contact-, via-and/or trench-forming processes in an integrated circuit
US20080211037A1 (en) * 2007-01-04 2008-09-04 Hynix Semiconductor Inc. Semiconductor Device and Method of Forming Isolation Layer Thereof
US20090039420A1 (en) * 2007-08-08 2009-02-12 Trivedi Vishal P Finfet memory cell having a floating gate and method therefor
US9117695B1 (en) * 2014-07-10 2015-08-25 United Mircoelectronics Corp. Method for fabricating semiconductor device
CN107210202A (zh) * 2015-01-23 2017-09-26 硅存储技术公司 用金属栅和逻辑器件形成自对准分裂栅存储单元阵列的方法
CN107408557A (zh) * 2015-03-04 2017-11-28 硅存储技术公司 分裂栅闪存阵列和逻辑器件的集成

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5605867A (en) * 1992-03-13 1997-02-25 Kawasaki Steel Corporation Method of manufacturing insulating film of semiconductor device and apparatus for carrying out the same
US6121156A (en) * 1998-04-28 2000-09-19 Cypress Semiconductor Corporation Contact monitor, method of forming same and method of analyzing contact-, via-and/or trench-forming processes in an integrated circuit
US20080211037A1 (en) * 2007-01-04 2008-09-04 Hynix Semiconductor Inc. Semiconductor Device and Method of Forming Isolation Layer Thereof
US20090039420A1 (en) * 2007-08-08 2009-02-12 Trivedi Vishal P Finfet memory cell having a floating gate and method therefor
US9117695B1 (en) * 2014-07-10 2015-08-25 United Mircoelectronics Corp. Method for fabricating semiconductor device
CN107210202A (zh) * 2015-01-23 2017-09-26 硅存储技术公司 用金属栅和逻辑器件形成自对准分裂栅存储单元阵列的方法
CN107408557A (zh) * 2015-03-04 2017-11-28 硅存储技术公司 分裂栅闪存阵列和逻辑器件的集成

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110098190A (zh) * 2019-04-22 2019-08-06 上海华虹宏力半导体制造有限公司 闪存存储器及其制备方法
CN110098190B (zh) * 2019-04-22 2020-12-25 上海华虹宏力半导体制造有限公司 闪存存储器及其制备方法

Similar Documents

Publication Publication Date Title
US7256091B2 (en) Method of manufacturing a semiconductor device with a self-aligned polysilicon electrode
US7453134B2 (en) Integrated circuit device with a circuit element formed on an active region having rounded corners
US7727893B2 (en) Method of forming a dielectric layer pattern and method of manufacturing a non-volatile memory device using the same
US7427533B2 (en) Methods of fabricating semiconductor devices including trench device isolation layers having protective insulating layers and related devices
CN101383321B (zh) 在半导体元件中形成隔离层的方法
US20060094203A1 (en) Method of forming a trench isolation layer and method of manufacturing a non-volatile memory device using the same
CN107180832B (zh) 闪存结构及其形成方法
CN104716098B (zh) 闪存的制作方法
US20100048015A1 (en) Methods of Forming Void-Free Layers in Openings of Semiconductor Substrates
CN100373552C (zh) 非易失性存储装置中形成栅电极的方法
CN108899321A (zh) 快闪存储器的制造方法
CN108010915B (zh) 浮栅型闪存sab制作方法以及浮栅型闪存结构
CN108447866B (zh) 浮栅器件及其制作方法
CN106206598A (zh) 分栅式闪存器件制造方法
KR100953050B1 (ko) 비휘발성 메모리 소자 및 그의 제조 방법
CN106206596A (zh) 分栅式闪存器件制造方法
CN109979818A (zh) 具有具不同特征尺寸的图案的半导体装置及其制造方法
US20070148864A1 (en) Method of manufacturing flash memory device
CN108109656B (zh) 闪存阵列的制作方法及闪存阵列
CN108598082A (zh) 闪存制备方法
US20070004099A1 (en) NAND flash memory device and method of manufacturing the same
CN109887915A (zh) 闪存器件及其制造方法
US6872667B1 (en) Method of fabricating semiconductor device with separate periphery and cell region etching steps
US20090004820A1 (en) Method of Forming Isolation Layer in Flash Memory Device
US11239089B2 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180928