CN100373552C - 非易失性存储装置中形成栅电极的方法 - Google Patents
非易失性存储装置中形成栅电极的方法 Download PDFInfo
- Publication number
- CN100373552C CN100373552C CNB2005100055274A CN200510005527A CN100373552C CN 100373552 C CN100373552 C CN 100373552C CN B2005100055274 A CNB2005100055274 A CN B2005100055274A CN 200510005527 A CN200510005527 A CN 200510005527A CN 100373552 C CN100373552 C CN 100373552C
- Authority
- CN
- China
- Prior art keywords
- film
- polysilicon film
- gas
- etch process
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 70
- 230000008569 process Effects 0.000 claims abstract description 40
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 14
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 64
- 229920005591 polysilicon Polymers 0.000 claims description 64
- 238000005530 etching Methods 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 238000002161 passivation Methods 0.000 claims description 7
- 239000003595 mist Substances 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 description 28
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 230000001771 impaired effect Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000003064 anti-oxidating effect Effects 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 2
- 150000001721 carbon Chemical class 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明公开一种形成非易失性存储装置的栅电极的方法。根据本发明，在用于确定栅电极的栅电极蚀刻工艺中，该蚀刻步骤是通过选择性添加含碳附加气体来执行的。其可防止在蚀刻浮动栅时在控制栅的侧壁上形成底切。因此可形成具有垂直轮廓的栅电极。
Description
技术领域
本发明涉及在非易失性存储装置中形成栅电极的方法，尤其是涉及非易失性存储装置中形成栅电极的方法，其中其可防止在用于确定栅电极的蚀刻栅电极的工艺中在控制栅中形成底切。
背景技术
非易失性存储装置(NVM)，例如EPROM(可抹除可编程只读存储器)、EEPROM(电子可抹除可编程只读存储器)和闪存，通常包含其中叠置两个电极的栅电极。一般来说，设置于较低层的电极称为‘浮动栅(floating gate)’，而设置于较高层的电极称为‘控制栅’。此外，用于使程序化电子储存于浮动栅中的多晶硅间氧化(IPO)膜(在下文中称为‘介电膜’)被插入浮动栅和控制栅之间。
现在将参照图9和图10说明用于形成构造如上的非易失性存储装置的栅电极的方法。图9和图10是说明现有技术中形成非易失性存储装置的栅电极的方法的截面图。
参照图9和图10，在半导体衬底10上依次沉积隧道氧化膜(tunnel oxidefilm)11、浮动栅12、介电膜13、控制栅14、硅化钨层15以及硬掩模16。然后执行利用供栅电极构图的掩模的蚀刻工艺，以首先对硬掩模16构成图案。去除供栅电极构图的掩模。随后，执行使用该被构成图案的硬掩模16作为蚀刻掩模的蚀刻工艺，以依次对硅化钨层15、控制栅14、介电膜13、浮动栅12以及隧道氧化膜11构成图案。
然而，在图案化栅电极的工艺中，当在图案化控制栅14之后对介电膜13和浮动栅12构成图案时，控制栅14中会产生底切(参见图10中的‘A’)。在控制栅14中产生底切的原因是：当对介电膜13和浮动栅12构成图案时，控制栅14的侧壁会被蚀刻气体损坏。如果这样在控制栅14中产生底切，则栅电极的临界尺寸比C/B会降低。
从而，在用以补偿在对栅电极构成图案后受损部分的氧化栅电极的工艺中，在介电膜13中会严重产生莞尔现象(smiling phenomenon)。因此，产生介电膜13的厚度增加的现象。此时，栅电极的临界尺寸比C/B是控制栅的临界尺寸C与浮动栅的临界尺寸B的比例。因此，从装置特性来看，会产生程序速度变慢的问题。
发明内容
从而，鉴于上述问题作出了本发明，且本发明的目的是提供形成非易失性存储装置中的栅电极的方法，其中可防止在用于确定栅电极的栅电极蚀刻工艺中在控制栅中形成底切。
为了达到上述目的，根据本发明，提供了一种形成非易失性存储装置的栅电极的方法，该方法包括步骤：提供半导体衬底，其中形成隧道氧化膜、作为浮动栅的第一多晶硅膜、介电膜以及作为控制栅的第二多晶硅膜；执行第一蚀刻工艺，其中将含碳附加气体添加于主要蚀刻气体中，从而对部分该第二多晶硅膜、该介电膜和该第一多晶硅膜构成图案；以及阻断附加气体的供应，并且然后执行仅使用主要蚀刻气体的第二蚀刻工艺，由此对第一多晶硅膜和保持未被构成图案的隧道氧化膜构成图案。
附图说明
图1是说明根据本发明优选实施例用以形成非易失性存储装置的栅电极的方法的电路图；
图2是示出图1中非易失性存储装置的平面图；
图3是示出沿图2中线A-A的非易失性存储装置的截面图；
图4至图8是示出沿图2中线B-B的非易失性存储装置的截面图；以及
图9和图10是说明现有技术中形成非易失性存储装置的栅电极方法的截面图。
具体实施方式
现在将参照附图说明根据本发明的优选实施例。由于为了使本领域技术人员能够了解本发明而提出优选实施例，它们可以按各种不同的方式加以修改，并且本发明的范围并不局限于稍后所述的优选实施例。
图1是用于说明根据本发明优选实施例用以形成非易失性存储装置的栅电极的方法的电路图。图2是示出图1中非易失性存储装置的平面图。图3是示出沿着图2中线A-A的非易失性存储装置的截面图。图4至图8是示出沿着图2中线B-B的非易失性存储装置的截面图。在本发明中，示出了NAND闪存装置以便于说明。此外，相同附图标记用于表示相同或相似部件。
参照图1、2、3和4，提供由预处理清洁工艺加以清洁的半导体衬底110。该预处理清洁工艺可在以DHF(稀释的HF)清洁半导体衬底后使用SC-1(NH4OH/H2O2/H2O)来执行，或者可在以BOE(缓冲氧化物蚀刻剂)清洁半导体衬底后使用SC-1来执行。
随后，在半导体衬底110上形成筛氧化膜(screen oxide film)(未显示)。该筛氧化膜用于防止半导体衬底110的表面在作为后续工艺执行的阱离子注入工艺(well ion implant process)或阈值电压离子注入工艺中受损。此时，为了在半导体衬底110中形成阱区域而执行阱离子注入工艺，并为了控制阈值电压而执行阈值电压离子注入工艺。
随后，执行阱离子注入工艺和阈值电压离子注入工艺。从而，在半导体衬底110中形成阱区域(未显示)。此时，该阱区域可形成为具有三重结构(triple structure)。
然后在半导体衬底110上形成隧道氧化膜111。此时，可通过在750℃到800℃范围的一温度下经由湿氧化工艺形成纯氧化膜，然后在900℃到910℃范围的一温度下使用N2气体在纯氧化膜上执行退火工艺20至30分钟来形成隧道氧化膜111。在形成纯氧化膜后在该纯氧化膜上使用N2气体执行退火工艺的原因是，为了最小化隧道氧化膜111和半导体衬底110表面间的缺陷密度。
为形成隔离膜112，通过自对准浅沟槽隔离(SelfAligned Shallow TrenchIsolation，SASTI)工艺在隧道氧化膜111上沉积多晶硅膜(未显示)(下文中称为‘第一多晶硅膜’)。然而在此情况中，在本发明的优选实施例中，隔离膜112可由STI工艺代替SASTI工艺而形成。同时，第一多晶硅膜可通过沉积低抗氧化特性的非掺杂非晶硅膜或低浓度的掺杂非晶硅膜来形成。
在第一多晶硅膜上沉积氮化膜基的覆盖层(未显示)。此时，考虑到随后化学机械抛光(CMP)工艺中的凹陷，优选充分厚地沉积覆盖层。覆盖层用于在随后的CMP工艺中保护第一多晶硅膜。
随后，通过光刻工艺的方式蚀刻覆盖层、第一多晶硅膜、隧道氧化膜111和部分该半导体衬底110，从而形成沟槽(未显示)。从而，确定场区域和有源区域。
接着，可在形成沟槽的整个表面上实施氧化工艺，以在沟槽的内侧、隧道氧化膜111和第一多晶硅膜上形成阱氧化膜(未显示)。此时，可在800℃到900℃范围的一温度下执行该氧化工艺，以防止第一多晶硅膜的再结晶，且可执行该氧化工艺，以相对于监控晶片指标(monitoring wafer target)形成厚度为
至
的阱氧化膜。执行该氧化工艺的原因是：补偿在用于形成沟槽的蚀刻工艺中受到损坏的沟槽中的侧壁。此外，为了使沟槽环绕的顶部/底部边缘部分的轮廓圆滑并缩小有源区域中的临界尺寸(CD)，而执行该氧化工艺。
然后将作为隔离膜的绝缘膜沉积在形成沟槽的整个表面上，从而间隙填充(gap-filled)沟槽。此时，作为隔离膜的绝缘膜采用高密度等离子体(HDP)氧化膜。该HDP氧化膜具有良好的沟槽间隙填充特性。
包括HDP氧化膜的整个表面通过使用覆盖层作为蚀刻停止层(etch-stoplayer)的CMP加以抛光。随后，通过使用磷酸(H3P04)的蚀刻工艺剥离该覆盖层。
然后将作为浮动栅的多晶硅膜113(在下文中称为‘第二多晶硅膜’)沉积于已剥离覆盖层的整个表面。此时，可使用低抗氧化特性的非掺杂非晶硅膜或者低浓度的掺杂非晶硅膜来沉积第二多晶硅膜113。此时，可通过使用SiH4气体的低压化学气相沉积(LPCVD)方式在480℃到550℃范围的一温度下来沉积厚度为
到
的非掺杂非晶硅膜。也可在4800C到5500C范围的一温度下及O.1torr到0.3torr范围的一低压下通过使用Si2H6和PH3气体的LPCVD来沉积厚度为
到
的掺杂非晶硅膜。
接着通过使用光刻工艺的蚀刻工艺对第二多晶硅膜113构成图案。从而，相对于隔离膜112分割第二多晶硅膜113。同时，在执行光致抗蚀剂工艺前可在第二多晶硅膜113上沉积抗反射膜(未显示)。该抗反射膜用于在光刻工艺中防止光被反射。
介电膜114沿着台阶沉积于包括已构成图案的第二多晶硅膜113的整个表面上。此时，可使用氧化膜/氮化膜/氧化膜(SiO2/Si3N4/SiO2)来形成介电膜114。此外，可通过使用具有良好耐压特性和良好TDDB(与时间相关的介电击穿)特性的DCS(二氯硅烷，SiH2Cl2)和N2O气体作为源来沉积热温度氧化膜而形成该氧化膜。此时，可在具有良好台阶覆盖特性的工艺状态下通过CVD、等离子体增强CVD(PECVD)或者常压CVD(APCVD)来沉积该氧化膜，其中在从600℃到700℃温度范围的一温度下加载半导体衬底110时，压力为0.1至3torr并且温度范围从810℃到850℃。同时，可在低压1至3torr和接近650℃到800℃的一温度下使用DCS和NH3气体通过具有良好台阶覆盖特性的CVD、PECVD或APCVD来沉积该氮化膜。
然后，在介电膜114上沉积作为控制栅的多晶硅膜115(在下文中称为‘第三多晶硅膜’)。此时，可使用与第二多晶硅膜113相同的形成方法来形成第三多晶硅膜115。然而，第三多晶硅膜115的厚度可根据器件的规格而改变。
随后，在第三多晶硅膜115上形成金属硅化物层116。金属硅化物层116用于降低第三多晶硅膜115的阻值。此时，金属硅化物层116可使用任何一种金属(例如钨、钛和镍)来形成。形成金属硅化物层116的方法包含步骤：在第三多晶硅膜115上沉积金属层，然后至少执行一次热处理工艺。
然后可在金属硅化物层116上沉积硬掩模117。此时，可使用氮化物(LP(低压)氮化物或PE(等离子体增强)氮化物)或氧氮化物膜，或者PE-TEOS(等离子体增强原硅酸盐四乙酯)、LP-TEOS(低压TEOS)、HTO(高温氧化物)或USG(非掺杂硅酸盐玻璃)氧化膜来形成硬掩模117。
同时，未示于图1和图2中的附图标记MC1到MC3代表存储单元。
在说明形成该栅电极的方法中，为便于说明，将参照沿着图2中的线B-B的截面图说明后续工艺。如果需要的话，可以改变图中的各元件的厚度。
参照图5，在硬掩模117上形成光致抗蚀剂图案118。此时，可通过在硬掩模117上涂覆光致抗蚀剂剂并且然后使用用于确定栅电极的光掩模来执行曝光及显影工艺以形成该光致抗蚀剂图案118。
然后执行使用光致抗蚀剂图案118的蚀刻工艺以对硬掩模117构成图案。随后，通过剥离工艺剥离光致抗蚀剂图案118。
参照图6，通过使用已构成图案的硬掩模117作为蚀刻掩模的蚀刻工艺将对金属硅化物层116构成图案。此时，该蚀刻工艺可使用Cl2和O2的混合气体、SF6气体或者上述气体的混合气体。
参照图7，通过蚀刻工艺对部分第三多晶硅膜115、介电膜114和第二多晶硅膜113构成图案，其中将含碳附加气体添加于主要蚀刻气体中。此时，在此蚀刻工艺中，设定蚀刻指标(etch target)，从而甚至部分第二多晶硅膜113的顶部也被构成图案。同时，含碳附加气体可以是CF4、CHF3、C2F6、CH2F2、C4F8、C3F8、C5F8和CH3F中的任何一种，或者其中混合有至少两种上述气体的混合气体。此外，在此蚀刻工艺中，该含碳附加气体的比例比作为主要蚀刻气体的Cl2或HBr的比例高0.5到2倍。
例如，可通过阻断向用以对金属硅化物层116构成图案的蚀刻腔中供应SF6气体，并在供应HBr气体以取代SF6气体时供应含碳附加气体以执行第三多晶硅膜115的图案化工艺。使用HBr气体来取代SF6气体的理由是可稳定地形成多晶硅膜的轮廓。在蚀刻第三多晶硅膜115的蚀刻工艺中，Cl2气体只可用来作为主要蚀刻气体。然而，考虑到该多晶硅膜的轮廓，优选地使用HBr气体或者Cl2气体和HBr气体的混合气体。
同时，在蚀刻第三多晶硅膜115的蚀刻工艺中，由主要蚀刻气体蚀刻第三多晶硅膜115并从而对其构成图案。然而，在第三多晶硅膜115的蚀刻工艺中，该附加气体中所含的碳会渗透至第三多晶硅膜115的侧壁中。从而，在第三多晶硅膜115、介电膜114和第二多晶硅膜113的一部分(事实上是在第三多晶硅膜的蚀刻工艺中暴露的部分)的侧壁上形成钝化层119。钝化层119具有降低由主要气体产生的第三多晶硅膜115的蚀刻率的功能。由此，当蚀刻介电膜114和第二多晶硅膜113时，钝化层119起到减缓作用，以防止在第三多晶硅膜115中产生底切。另外，在蚀刻第三多晶硅膜115的蚀刻工艺中，蚀刻指标是达到部分第二多晶硅膜113的顶部。从而可防止第三多晶硅膜115中的底切。因此，可形成具有垂直轮廓的第三多晶硅膜115。
参照图8，在阻断向蚀刻腔中供应的含碳附加气体之后，通过仅使用主要蚀刻气体的蚀刻工艺对第二多晶硅膜113和隧道氧化膜111构成图案。因此会暴露部分半导体衬底110。通过在第二多晶硅膜113的蚀刻工艺中阻断该含碳附加气体，则不会进一步形成钝化层119，但仅完好地对第二多晶硅膜113和隧道氧化膜111构成图案。从而，确定了由金属硅化物层116、第三多晶硅膜115、介电膜114、第二多晶硅膜113和隧道氧化膜111组成的栅电极。
同时，图7中形成的钝化层119由后续氧化工艺去除。氧化工艺中供应的O2和钝化层119中含有的碳发生反应，从而去除碳。此时，执行该氧化工艺以补偿在对栅电极构成图案时受损的部分，且该氧化工艺在O2气氛下执行于该栅电极的侧壁上。
如上所述，根据本发明，在用以确定栅电极的栅电极蚀刻工艺中，该蚀刻工艺是通过选择性添加含碳附加气体而执行的。其可防止当蚀刻浮动栅时在控制栅侧壁上形成底切。因此可形成具有垂直轮廓的栅电极。从而，该栅电极的临界尺寸比即使在经过后续氧化工艺后仍可保持在90％以上。
虽然参照优选实施例进行了上述说明，但是应当理解，在不脱离本发明和所附权利要求的精神和范围内，本领域普通技术人员可对本发明进行改变和改进。
Claims (11)
1.一种形成非易失性存储装置的栅电极的方法，包括以下步骤：
(a)提供半导体衬底，其中形成隧道氧化膜、作为浮动栅的第一多晶硅膜、介电膜以及作为控制栅的第二多晶硅膜；
(b)执行第一蚀刻工艺，其中将含碳附加气体添加于主要蚀刻气体中，从而对部分该第二多晶硅膜、该介电膜和该第一多晶硅膜构成图案；及
(c)阻断附加气体的供应，并且然后执行仅使用主要蚀刻气体的第二蚀刻工艺，由此对第一多晶硅膜和保持未被构成图案的隧道氧化膜构成图案。
2.如权利要求1所述的方法，其中该主要蚀刻气体采用Cl2或HBr。
3.如权利要求1所述方法，其中以比该主要蚀刻气体多0.5至2倍的量供应该附加气体。
4.如权利要求3所述的方法，其中该附加气体为CF4、CHF3、C2F6、CH2F2、C4F8、C3F8、C5F8和CH3F中任一种，或者上述气体中至少两种的混合气体。
5.如权利要求1所述的方法，其中在步骤(b)中在部分该第二多晶硅膜、该介电膜和该第一多晶硅膜上形成钝化层，其中所述部分该第二多晶硅膜、该介电膜和该第一多晶硅膜在第一蚀刻工艺中由附加气体中的碳构成图案并暴露。
6.如权利要求1所述的方法，还包括在步骤(a)中在第二多晶硅膜上形成金属硅化物层的步骤。
7.如权利要求6所述的方法，其中在步骤(b)前，由使用Cl2和O2的混合气体、SF6气体或者上述气体的混合气体的第三蚀刻工艺对该金属硅化物层进行蚀刻并构成图案。
8.如权利要求7所述的方法，其中第一到第三蚀刻工艺是在相同的蚀刻腔中执行的。
9.如权利要求6所述的方法，还包括在步骤(a)中在该金属硅化物层上形成硬掩模的步骤。
10.如权利要求9所述的方法，其中该硬掩模在第一蚀刻工艺中用作蚀刻掩模。
11.如权利要求1所述的方法，其中第一和第二蚀刻工艺是在相同的蚀刻腔中执行的。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040073679A KR100616193B1 (ko) | 2004-09-15 | 2004-09-15 | 비휘발성 메모리 소자의 게이트 전극 형성방법 |
| KR0073679/04 | 2004-09-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1750235A CN1750235A (zh) | 2006-03-22 |
| CN100373552C true CN100373552C (zh) | 2008-03-05 |
Family
ID=36164697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100055274A Active CN100373552C (zh) | 2004-09-15 | 2005-01-20 | 非易失性存储装置中形成栅电极的方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7259063B2 (zh) |
| JP (1) | JP4863616B2 (zh) |
| KR (1) | KR100616193B1 (zh) |
| CN (1) | CN100373552C (zh) |
| DE (1) | DE102004060446B4 (zh) |
| TW (1) | TWI265562B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100810417B1 (ko) * | 2005-11-28 | 2008-03-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
| US7589005B2 (en) * | 2006-09-29 | 2009-09-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of forming semiconductor structures and systems for forming semiconductor structures |
| JP2008098281A (ja) | 2006-10-10 | 2008-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| US7538034B2 (en) * | 2006-12-22 | 2009-05-26 | Qimonda Ag | Integrated circuit having a metal element |
| KR101488417B1 (ko) * | 2008-08-19 | 2015-01-30 | 삼성전자주식회사 | 전하의 측면 이동을 억제하는 메모리 소자 |
| JP5250476B2 (ja) * | 2009-05-11 | 2013-07-31 | 株式会社日立ハイテクノロジーズ | ドライエッチング方法 |
| KR101683072B1 (ko) | 2010-09-13 | 2016-12-21 | 삼성전자 주식회사 | 반도체 소자의 형성 방법 |
| JP2012164865A (ja) | 2011-02-08 | 2012-08-30 | Toshiba Corp | 半導体装置の製造方法 |
| KR101819744B1 (ko) | 2011-04-26 | 2018-01-18 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조방법 |
| CN110571151B (zh) * | 2019-09-02 | 2021-10-26 | 武汉新芯集成电路制造有限公司 | 多晶硅层的制作方法、闪存及其制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5933729A (en) * | 1997-12-08 | 1999-08-03 | Advanced Micro Devices, Inc. | Reduction of ONO fence during self-aligned etch to eliminate poly stringers |
| US6458655B1 (en) * | 2000-01-17 | 2002-10-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device and flash memory |
| US20030134472A1 (en) * | 2001-12-22 | 2003-07-17 | In Kwon Yang | Method of manufacturing a flash memory cell |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951574A (ja) * | 1982-09-17 | 1984-03-26 | Mitsubishi Electric Corp | Ｍｏｓ形半導体不揮発性メモリ装置の製造方法 |
| US4528066A (en) * | 1984-07-06 | 1985-07-09 | Ibm Corporation | Selective anisotropic reactive ion etching process for polysilicide composite structures |
| JP2844654B2 (ja) * | 1989-04-14 | 1999-01-06 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JPH0846064A (ja) * | 1994-07-27 | 1996-02-16 | Nkk Corp | 不揮発性半導体メモリ装置 |
| US6159860A (en) * | 1998-07-17 | 2000-12-12 | Advanced Micro Devices, Inc. | Method for etching layers on a semiconductor wafer in a single etching chamber |
| KR20000043917A (ko) | 1998-12-29 | 2000-07-15 | 김영환 | 플래쉬 메모리 소자의 제조 방법 |
| JP2002270585A (ja) * | 2001-03-08 | 2002-09-20 | Sharp Corp | 半導体装置の製造方法 |
| JP2002359231A (ja) * | 2001-05-31 | 2002-12-13 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US6541320B2 (en) * | 2001-08-10 | 2003-04-01 | International Business Machines Corporation | Method to controllably form notched polysilicon gate structures |
| US6955964B2 (en) * | 2003-11-05 | 2005-10-18 | Promos Technologies, Inc. | Formation of a double gate structure |
-
2004
- 2004-09-15 KR KR1020040073679A patent/KR100616193B1/ko active IP Right Grant
- 2004-12-13 TW TW093138523A patent/TWI265562B/zh active
- 2004-12-13 US US11/010,986 patent/US7259063B2/en active Active
- 2004-12-14 DE DE102004060446A patent/DE102004060446B4/de active Active
- 2004-12-22 JP JP2004371269A patent/JP4863616B2/ja active Active
-
2005
- 2005-01-20 CN CNB2005100055274A patent/CN100373552C/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5933729A (en) * | 1997-12-08 | 1999-08-03 | Advanced Micro Devices, Inc. | Reduction of ONO fence during self-aligned etch to eliminate poly stringers |
| US6458655B1 (en) * | 2000-01-17 | 2002-10-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device and flash memory |
| US20030134472A1 (en) * | 2001-12-22 | 2003-07-17 | In Kwon Yang | Method of manufacturing a flash memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI265562B (en) | 2006-11-01 |
| CN1750235A (zh) | 2006-03-22 |
| JP4863616B2 (ja) | 2012-01-25 |
| KR100616193B1 (ko) | 2006-08-25 |
| DE102004060446A1 (de) | 2006-03-30 |
| KR20060025295A (ko) | 2006-03-21 |
| TW200610038A (en) | 2006-03-16 |
| JP2006086486A (ja) | 2006-03-30 |
| US20060057805A1 (en) | 2006-03-16 |
| DE102004060446B4 (de) | 2011-05-12 |
| US7259063B2 (en) | 2007-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100373552C (zh) | 非易失性存储装置中形成栅电极的方法 | |
| US7053444B2 (en) | Method and apparatus for a flash memory device comprising a source local interconnect | |
| KR100426485B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100426483B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| JP2003197787A (ja) | フラッシュメモリセル及びその製造方法 | |
| KR100649974B1 (ko) | 리세스드 플로팅게이트를 구비한 플래시메모리소자 및 그의제조 방법 | |
| JP2004214621A (ja) | フラッシュメモリ素子の製造方法 | |
| US20050106813A1 (en) | Method of manufacturing flash memory device | |
| KR100875067B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| JP4843205B2 (ja) | 半導体素子の製造方法 | |
| CN100481390C (zh) | 用于制造半导体器件的方法 | |
| US20080227268A1 (en) | Method of forming an isolation layer in a semiconductor memory device | |
| KR100554835B1 (ko) | 플래시 소자의 제조 방법 | |
| US7192883B2 (en) | Method of manufacturing semiconductor device | |
| KR100482760B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20070093672A (ko) | 패턴 형성 방법 및 이를 이용한 불휘발성 메모리 장치의플로팅 게이트 형성 방법 | |
| KR20030043498A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100870303B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100854896B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20050086297A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20050002248A (ko) | 플래시 메모리 소자의 플로팅 게이트 형성 방법 | |
| KR20050122649A (ko) | 플래시 메모리 소자의 소자 분리막 및 그 형성방법 | |
| KR20060077195A (ko) | 비휘발성 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |