JPS5951574A - Ｍｏｓ形半導体不揮発性メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は紫外線消去方式のＭＯ８形半導体不揮発性メ
モリ装置〔以下ｒ　ＦＡＭＯ８Ｊ　（Ｆｌｏａｔｉｎｇ
ｇａｔｅ　ａｖａｌａｎｃｈｅｉｎｊｅｃｔｉｏｎ　Ｍ
ＯＳ）と呼ぶ〕の製造方法に関するものである。

第１図（Ａ）〜（Ｇ＞は従来の’ＦＡＭＯ８の製造方法
の一例の主要段階の状態を示す断面図である。

１ず、ｉ１図（Ａ）に示すように、ｐ形シリコン基板（
１）の生面部に素子を形成すべき部分を取シ囲んで分離
するための膜厚の厚い素子分離用の酸化シリコン膜（２
）を選択的に形成し、次いで、ｐ形シリコン基板（１）
の主面の酸化シリコン膜（２）によって分離された部分
」二に比較的厚さの薄いす５１のゲート酸化膜形成用の
酸化シリコン膜（３）を形成する。次に、ぎ７１図（Ｂ
）に示すように、酸化シリコン膜（２）。

（３）の各表向上にわたって浮遊ゲート電極形成用の多
結晶シリコン膜（４）を成膜し、絖いてこの多結晶シリ
コン膜（４）の比抵抗を所望の値にするためのリンなど
の不純物の注入せたは熱拡散を行う。次いで、多結晶・
／リコン膜（４）の表面部を酸化して第２のゲート酸化
膜形成用の酸化シリコン膜（６）を形成し、この酸化シ
リコン膜（５）の表面上に制御ゲート電゛極形成用の多
結晶シリコン膜（６）を成膜し、続いて、この多結晶シ
リコン膜（６）の比抵抗を所望の値にするためのリンな
どの不純物の注入または熱拡散を行う。しかるのち、多
結晶シリコン膜（６１の制御ゲート電極となるべき部分
上にエツチングマスク用のフォトレジスト膜（７）を選
択的に形成する。

次に、第１図（０）に示すように、フォトレジスト膜（
７）をマスクにしたエツチングを多結晶シリコン膜（６
）に施してフオトレジス）　ＩＦ　（’ｒｓＯ下に制御
ゲート軍ｇ　（６ａ　）を残す。次いで、第１図ＣＤ）
に示すように、フォトレジスト膜（７）および制御ゲー
ト電極（６ａ）をマスクにしたエツチングを酸化シリコ
ン膜（５）に施して制御ゲート電極（６ａ）の下に第２
のゲート酸化膜（５ａ）を残す。次に、詑、１閉口Ｅ）
に示すように、フォトレジスト膜（７）、制御ゲート電
極（６ａ）および第２のゲート酸化１］’Ｘ（５ａ）を
マスクにしたエツチングを多結晶シリコン膜（４）に施
して第２のゲート酸化膜（５ａ）の下に浮遊ゲート電極
（４ａ）を残す。この多結晶シリコン膜（４）のエツチ
ング時に等方性エツチング法を用いた場合には、多結晶
シリコン膜（４）へのエツチングと同時に制御ゲート電
極（６ａ）の側面・＼のザイドエツチ／りも進むので、
制御ゲート電極（６ａ）のゲート長は浮遊ゲート電極（
４ａ）のゲート長より短くなる。また、多結晶シリコン
膜（４）のエツチング時に異方性エツチング法を用いた
場合には、制御ゲート電極（６ａ、）の側面へのサイド
エツチングがほとんどないので、制御ゲート電極（６ａ
）のゲート長は浮遊ゲート電極（４ａ）のゲート長とほ
ぼ同一になる。次に、第１図（Ｔ’）に示すように、フ
ォトレジスト膜（７）を除去し、しかるのち、制御ゲー
ト電極（６ａ）、第２のゲート酸化膜（５ａ）および浮
遊グーｌ−電極（４ａ）をマスクにしたエツチングを酸
化シリコン膜（３）に施して浮ｉ、１／？、ゲートｍ　
ｈ　（４，ａ）の下に第１のゲート酸化膜（３ａ）を残
すとともにｐ形シリコン基板ｉ１１の主面の一和３を露
出させる。なお、このときのエツチングによって、第２
のゲート酸化膜（５ａ）の大きさは制御ゲー　ト電極（
６ａ）の太きさより小さくなる。

次いで、ｐ形シリコン基板ｉｌｌの露出主面部に、ｎ形
不純物を選択的にイオン注入捷たは熱拡散してｎ形ソー
ス・ドレイン領域（ｓａ’）、　（８ｂ）を形成する。

次に、第１図（Ｇ）に示すように、気相成長法などによ
って、ｎ形ソース・ドレイン領域（８ａ）、　（８ｂ）
、第１のゲート酸化膜（３ａ）、浮遊ケ−１−直Ｉｓ　
（ａａ）、第２のゲート酸化膜（５ａ）および制御ゲー
ト電極（６ｅ、）の各表面上にわたって膜厚の薄い酸化
シリコン膜（９）を形成し、更に、気相成長法などによ
って、酸化シリコン膜（９）および酸化シリコン膜（２
）の各表面上にわたってリンを含んだ酸化シリコン膜（
１０）を形成する。しかるのち、酸化シリコンＱ　（ｌ
ｕ＋の表面上にアルミニウム配線膜（１１）を形成し、
最後に、酸化シリコン膜（１０）の表面上にアルミニウ
ム配線膜（ＩＩ）を恨うようにパッシベーション膜０２
）を形成すると、この従来例の方法になるＦＡＭＯ６が
得られる。

次に、この従来例の方法になるＦ’Ａ、ＭＯＳ（第１図
（Ｇ）に図示〕の動作について説明する。

例えば、ｎ形ソース・ドレイン領域（８ａ）とｐ形シリ
コン基板ｉｌｌとの間に形成されたｐｎ接合に逆方向電
圧を印加してアバランシェ破壊を起させると、高エネル
ギーを有するホットエレクトロン（熱い電子）（以下「
電子」と略称する）か生成する。

この生成した電子が、制御ゲート電極（６ａ）に正の高
’ＩＱ、’圧印加するとトンネル現象によって浮遊ゲー
）　％１．　ｈ　（４＋’Ｌ　）内に注入され蓄積され
る。このように、浮遊ゲート電極（４ａ）内に電子が蓄
積されているかいないかによって論理信号が記憶される
。寸だ、記憶されている論理信号を消去するときには、
一点鎖線で図示する矢印の方向から紫外線（ＵＶ）を浮
遊ゲート′７１Ｌ極（４ａ）の側面に照射してこれに蓄
積されている電子を浮遊ゲート電極（４ａ）の外部へ於
出させる。

ところで、この従来例の方法になるＦＡＭＯ８では、第
１図（ト））に示した段階における浮遊ゲート電極（４
ａ）の形成時に、等方性エツチング法を用いた場合には
制御ゲート電極（６ａ）のゲート長が浮遊ゲート電極（
４ａ）のゲート長より短かくなり、異方性エツチングを
用いた場合でも制御ゲート電極（６ａ）のゲート長と浮
遊ケート電極（４ａ）のゲート長とかほぼ同一になるの
で、けい光灯や太陽光の照明のもとで使用されると、こ
れらの照明光が浮遊ゲート１極（４ａ）の側面を面接照
射引る。従って、浮遊ゲート電極（４ａ）の蓄積電子の
照明光による外部への放出が大きく、論理（ｆｉ号の記
憶保持特性が悪くなり、短詩ｒ＝」で動作不能になる。

例えば、けい光灯の照明のもとでは１１３時間で動作不
能になり、太陽プＣ（曇天時）の照明のもとでは４１時
間で動作不能をこなったことが軸台されている。

この発明は、上述の点に鑑みてなされたもので、制御ゲ
ート酸化膜のゲート長を浮遊ケート電極のゲート長より
長くすることによって、照明光の浮遊ケート電極の側面
への直接照射を制御ゲート電極によってしやへいして、
論理信号の記憶保持特性を同上さぜ７こＦＡＭＯ６を製
造する）！５法を提供することを目的とする。

第２図（Ａ）　＝　（Ｅ）はこの発明の一実施例のＦＡ
ＭＯＳの製造方法の主要段階の状態を示す断面図である
。

図において、第１図に示した従来例のね号と四−打ちは
同等性す分を示す。

第２図（Ａ）に示す段階は、第１図（Ａ）〜（０）に示
した従来例の段階と同様の段階を経て第１図（Ｄ）に示
した従来例の段階に対応するものである。

この段階において、第２図（Ａ）に示すように、フォト
レジスト膜（７）および制御ゲート電極（６ａ）をマス
クにしたエツチングによって制御ゲート電極（６ａ）の
下に第２のゲート酸化膜（５ａ）を残すに当り、ｆｔｔ
制御ゲート知：極（６ａ）の側面に多結晶シリコンをエ
ツチングするエツチング剤によってエツチングされない
エツチング保護膜０編を形成する。この段階でのエツチ
ングに、例えば四フッ化炭素（ＯＦ４）と水素（Ｈ２）
との混合ガヌによる乾式酸化膜エツチング性を用いると
きには、制御ゲート電極（６ａ）の側面にニフツ化炭素
（ＯＦ２）系−のポリマｉ））らなるエツチング保護膜
（１３）が自動的に形成される。しかし、湿式酸化膜エ
ツチング法を用いるときには、エツチング保護膜（１３
１が自動的に形成されないので、あらかじめフォトレジ
スト膜（７）を百数十度（°Ｃ）程度の温度に加熱して
流動化させて制御ゲート電極（６ａ）の側面が板積され
るように垂れ下げさせるか、またけ制御ゲート電極（６
ａ）の側面にフォトレジスト剤を選択的に塗布してエツ
チング保護膜（１３）を形成する。

次に、第２図（Ｂ）に示すように、フォトレジスト膜（
７）、側面にエツチング保護膜０３１が形成された制御
ゲート電極（６ａ）および第２のゲート酸化膜（５ａ）
をマスクにしＩニエッチングを多品シリコン膜（４）に
施して第２のゲート酸化１１７％（５ａ）の下に浮遊ゲ
ート電極（４ａ）を残す。このとき、制御ゲート電極（
６ａ、）の側面がエツチング保’＆　膜（ｔ３＋によっ
て保護されているので、制御ゲー）　’ｆｐｊ　４傘（
６ａ　）がサイドエツチングされることがなく、浮フ１
タゲート電極（４ａ）のみがツ°イドエツチングされる
から、浮遊ゲート？ｉｉｆ：（４ａ）のケート・長が制
御ケート電極（６ａ）のゲート長より９豆＜　ｌ（る。

次に、シｊ、　２　＋ｆ）：Ｊ　（ｃ）に示すように、
／：ｌ’　トレシスト膜（７）を除去する。このとき、
フォトレジスト膜（７）を酸素プラ；〈マによつで除去
すれば、これと同時にエツチング保護膜（１（６）も体
Ｊ三大される。し７かるのち、休１１　ｆａ中ゲート１
呪極（６ａ）、縞２のゲート酸化膜（！、ａ　）および
浮遊ケート電極（４ａ）をマスクにしたエツチングを酸
化シリコン膜にう）に施して浮遊ゲーｌ、　４　：朧（
４ａ）の−１に第１のゲート酸比膜（３ａ）をム丁とと
もにｐ形シリコン基板（１）の工面の−・部を露出さぜ
る。なふ−、このときのエツチングによって、第２のゲ
ート酸化膜（５ａ）の大きさは浮遊ゲート電極（４ａ）
の大きさより小さくなる。

次に、ｐ形シリコン基板＋１１の露出主面部に、第１の
ゲート酸化膜（３ａ）　＋浮遊ゲート電極（４ａ）　。

第２のゲート酸化膜（５ａ）および制電ゲート電極（６
ａ）と酸化シリコン膜（２）とをマスクにしたｎ形不純
物のイオン注入または熱拡散によってｎ形ソース・ドレ
イン領域を形成する段階であるが、若しも、ｎ形ソース
・ドレイン領域をｎ形不純物のイオン注入で形成する場
合には、制御ゲート電極（６ａ）のゲート長が浮遊ゲー
ト電極（４ａ）およびゲート酸化膜（３ａ）＋　（５ａ
）のそれより長いので、第２図（Ｄ）に示すように、ｐ
形シリコン基板＋１１の露出主面部に形成されたｎ形ソ
ース・ドレイン領域（１４ａ）、　（ｘ４ｂ）がｐ形シ
リコン基板（１）の主面部の第１のゲート酸化膜（３ａ
）の直下の部分に達しないので、ＦＡＭＯ８としての動
作が不能になる。従って、ｎ形ソース・ドレイン領域（
１４ａ）、　（１４ｂ）の形成後に、更にｐ形シリコン
基板（１）の露出主面部にリンなどのｎ形不純物の熱拡
散によってｎ形不純物拡散層（１５ａ）、　（ｘ５ｂ）
を形成する。このとき、ｎ形不純物ｔｌ［（１５ａ）、
　（１５ｂ）の拡散深さをｎ形ソース・ドレイン領域（
１４ａ）、　（１４ｂ）の拡散深さより浅くするために
、例えばリンの熱拡散である場合には、ｎ形不純物拡散
層（１５ａ）、　（１５ｂ）のシート抵抗が数百Ω／口
程度であることが望ましい。次に、第２図（功に示すよ
うに、第１図（Ｇ）に示した段階と同様に、ｎ形ソース
−ドレイン領域（ｌａ）、　（１４ｂ）、ｎ形不純物拡
散層（１５ａ）、　（１５ｂ）　、第１のゲート酸化膜
（３ａ）、浮遊ゲート電極（４ａ、）　、第２のゲート
酸化膜（５ａ）および制御ゲート電極（６ａ）の各表面
上を被覆する酸化シリコン膜（９）を形成し、更に酸化
シリコン膜（９）および酸化シリコン膜（２）の各表面
上にわたってリンを含んだ酸化シリコン膜（ｉｏ）を形
成する。

しかるのち、酸化シリコン膜（１ｏ）の表面上にアルミ
ニウム配線膜（Ｉｌｌを形成し、最後に、アルミニウム
配線膜（＋１）を覆い酸化シリコン膜（１ｏ）の表面上
にパッシベーション膜（１２）を形成すると、この実施
例の方法になるＦＡＭＯ８が得られる。

この実施例の方法になるＦＡＭＯ８では、論理信号を記
憶させる場合には第１図に示した従来例の方法になるＦ
ＡＭＯ８の場合と同様であり、また、浮遊ゲート電極（
４ａ）内に記憶されている論理信号を消去する場合には
、制御ゲート電極（６ａ）が妨げにならない一点鎖線で
図示する矢印の斜め方向から紫外線（ＵＶ）を浮遊ゲー
ト電極（４ａ）の側面に照射する。しかも、実施例の方
法になるＦＡＭＯ８では、制御ゲート電極（６ａ）のゲ
ート長が浮遊゛ゲート電極（４ａ）のゲート長より長い
ので、けい光灯や太陽光の照明のもとで使用されても、
これらの照明光の浮遊ゲート電極（４ａ）の側面への直
接照射を制御ゲート電極（６ａ）によってしやへいする
ことができる。従って、照明光が少なくともｐ形シリコ
ン基板ｆｌ＋の主面などで反射して浮遊ゲート電極（４
ａ）の側面を照射するので、照明光の浮遊ゲート電極（
４ａ）の側面への照射強度が小さくなり、浮遊ゲート電
極（４ａ）の蓄積電子の照明光による外部への放出が減
少して、論理信号の記憶保持特性が向上し、動作不能に
なるまでの時間が長くなる。発明者らの実験結果によれ
ば、制御ゲート電極（６ａ）のゲート長を浮遊ゲート電
極（４ａ）のゲート長より０．７μｍ長くした場合には
、けい光灯または太陽光のもとで使用したときにおいて
、動作不能になるまでの時間が、第１図に示した従来例
の方法になるＦＡＭＯ８のそれに比べて、約１．５倍長
くなった。

なお、この実施例では、ｐ形シリコン基板（１１を用い
たが、この発明はｎ形シリコン基板を用いる場合にも適
用することができる。

以上、説明したように、この発明のＦＡＭＯ８の製造方
法では、制御ゲート電極のゲート長を浮遊ゲート電極の
ゲート長より長くするので、照明光の浮遊ゲート電極の
側面への直接照射を制御ゲート電極によってしやへいす
ることができる。従って、照明光の浮遊ゲート電極の側
面への照射強度が小さくなり、浮遊ゲート電極の蓄積電
子の照明光による外部への放出が減少して、論理信号の
記憶保持特性が向上し、動作不能になるまでの時間を長
くすることができる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｇ）は従来のＦＡＭＯＢの製造方法の
一例の主要段階の状態を示す断面図、第２図（蜀〜（Ｅ
）はこの発明の一実施例のＦＡＭＯ８の製造方法の主要
段階の状態を示す断面図である。 図において、（１）はｐ形シリコン基板（第１伝導形の
シリコン基板）、（２）は素子分離用酸化シリコン膜、
（３）は第１のゲート酸化膜形成用酸化シリコン膜、（
３ａ）は第１のゲート酸化膜、（４）は浮遊ゲート電極
形成用多結晶シリコン膜、（４ａ）は浮遊ゲート電極、
（５）は第２のゲート酸化膜形成用酸化シリコン膜、（
５ａ）は第２のゲート酸化膜、（６）は制御ゲート電極
形成用多結晶シリコン膜、（６ａ）は制御ゲート電極、
（７）はエツチングマスク用フォトレジスト膜、（１３
１はエツチング保護膜、（Ｘ４ａ）および（ｌａｂ）は
ｎ形ソース・ドレイン領域（第２伝導形のソース・ドレ
イン領域）、（１５ａ）および（１５ｂ）はｎ形不純物
拡散層（第２伝導形のソース・ドレイン領域の構成要素
）Ｔ：ある。 なお、図中同一符号はぞれぞれ同一または相当部分を示
す。 代理人　　　葛　野　信　−（はが−名）第１図 ｆ’許庁長信殿 ］、事件の表示　　　　特願昭５’ｉ’−１６２６０９
号２、　　’ｊｌ明の名称　　　　　ＭＯ８形半導体不
揮発性メモリ装置の裏層方法３、補正をする各 ５、補正の対象 明線１書の特許請求の範囲の１１７円および発明の詳細
な説明の欄 ６、補正の内容 （１）明細書の′時ら７１請求のｉｌｉ’；囲を添付別
紙のとおりに訂正する。 （２）　　明細書の第２頁第２０行にｒａｖａｌａｎｃ
ｈｅｉｎ；づｅｃ−ｔｉｏｎ　Ｊとあるのｆ　ｒａｖａ
ｌａｎｃｈｅ　１ｎｊｅｃｔｉｏｎＪと訂正する０ （３）　　同、第６頁第１８行〜第１９行に「（熱い電
子）」とあるのを削除する。 （４）　　同、＠１０頁第５行〜湧６行に「このとき、
制御ゲート電極」とあるのを「このとき、エツチング時
間を適切に選べば制ｆｆ１ｌ　ｗｖＡＪと訂正する。 （５）　　同、第１Ｏ頁第１２行に「オドレジスト膜」
とあるのを「フォトレジスト膜」と訂正する。 （６）　　同、第１０頁第２０行に「主面の−￥べを露
出させる。」とあるのを「主面の一部ｆ露出させてもよ
い。」と訂正する。 （７）　　同、第１２頁第７行に「望ｔ【１．い。」と
ある次［ｒなお、この工程は上記ｐ形シリコン基板（１
）の主面を露出させなければリンがシリコン基板（１）
内に熱拡散しないので行えない。」を追加する。 ７、添付再傾の目録 訂正後の特許請求σパパα囲を示す臀１１￥ｉ　　　１
通以上 特許請求の範囲 （１）第１伝導形のシリコン基板の主面部に素子形成部
分舌・取り囲む素子分離用酸化シリコン膜を選択的に形
成する第１の工程、上記シリコン基板の主面の上記素子
分離用酸化シリコン膜によって分離された部分上に第１
のゲート酸化１ｌｆｌ形成用酸化シリコン膜、浮遊ゲー
ト電極形成用多結晶シリ。 コン膜、第２のゲート酸゛化膜杉１ノｙ用酸化シリコン
膜および制御ゲート電極形成用多結晶シリコン膜を順次
形成する４Ｉ２の工程、上記制御ゲート７Ｔｔ極形成用
多結晶シリコン１漢の１ｆｉｌｌ　ｍｖゲートは（祇と
なるべき部分上にエツチングマスク用フォトレジスト膜
を形成する第３の工程、上記フォトレジスト膜をマスク
にしたエツチングを上記制御ゲート１株極形成用多結晶
シリコン膜に施して上記フォトレジスト膜の下に；ト制
御ゲート電極を残す第４の工程、ともに上記制匈ゲート
電極の側面に多結晶シリコンをエツチングするエツチン
グ剤によってエツチングされないエツチング保内膜を形
成する第５のゲー）Ｍ化膜を残すとともに上記シリコン
基板の主面の一部を露出きせる第６の工程、並びに上記
シリコン基板の露出主面部に第２伝導形の不純物を選択
的に導入して＠２伝導形のソース・ドレイン領域を形成
する第７の工程を備えたＭＯ８形半導体不揮発性メモリ
装置の製造一方法。

Claims (1)

【特許請求の範囲】
1. ｆｌｌ　　第１伝導形のシリコン基板の主面部に素子形
   成部分を取り囲む素子分離用酸化シリコン膜を選択的に
   形成する第１の工程、上記シリコン基板の主面の上記素
   子分離用酸化シリコン膜によって分ｈＩトされた部分上
   に第１のゲート酸化膜形成用酸化シリコン膜、浮遊ゲー
   ト電極形成用多結晶シリコン膜、第２のゲート酸化膜形
   成用酸化シリコン膜および制御ケート電極形成用多結晶
   シリコン膜を順次形成する第２の工程、上記制御ゲート
   電極形成用多結晶シリコン膜の制御ゲート電極となるべ
   き部分上にエツチングマスク用フォトレジスト膜を形成
   する第３の工程、上記フォトレジスト膜をマスクにした
   エツチングを上記制御ケート電極形成用多結晶シリコン
   膜に施して上記フォトレジスト膜の下に制御ケート電極
   を残す第４の工程、上記制御ケート電極の側面に多結晶
   シリコンをエツチングするエツチング剤によってエツチ
   ングされないエツチング保護膜を形成する第５の工程、
   上記フ第１・レジスト膜および側面に上記エツチング保
   睡膜が形成された上記制御ゲート電極をマスクにしたエ
   ツチングを自己整合的に上記第２のゲート酸化膜形成用
   酸化シリコン膜、上記浮遊ゲート電極形成用多結晶シリ
   コン膜および上記第１のゲート酸化膜形成用酸化シリコ
   ン膜に施して上記制御ゲート電極の下に順次第２のゲー
   ト酸化膜、浮遊ゲート電極および第１のゲート酸化膜を
   残すとともに上記シリコン基板の主面の一部を露出させ
   る第６の工程、並びに上記シリコン基板の露出主面部に
   第２伝導形の不純物を選択的に導入して第２伝導形のソ
   ース・ドレイン領域を形成する第７の工程を備えたＭＯ
   ８形半導体不揮発性メモリ装置の製造方法。