JP3019451B2 - 薄膜メモリセル及び薄膜メモリセルの製造方法 - Google Patents
薄膜メモリセル及び薄膜メモリセルの製造方法Info
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- JP3019451B2 JP3019451B2 JP3078965A JP7896591A JP3019451B2 JP 3019451 B2 JP3019451 B2 JP 3019451B2 JP 3078965 A JP3078965 A JP 3078965A JP 7896591 A JP7896591 A JP 7896591A JP 3019451 B2 JP3019451 B2 JP 3019451B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【０００１】
【産業上の利用分野】本発明はメモリ用トランジスタと
選択用トランジスタとから構成された薄膜メモリセル及
び薄膜メモリセルの製造方法に関する。
選択用トランジスタとから構成された薄膜メモリセル及
び薄膜メモリセルの製造方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭは、電気的な方法によりゲ
ート絶縁膜に電荷を蓄えることができる構造にしたＭＯ
ＳトランジスタをメモリセルとするＰＲＯＭであり、電
荷の消去も電気的な方法により行うことができる。
ート絶縁膜に電荷を蓄えることができる構造にしたＭＯ
ＳトランジスタをメモリセルとするＰＲＯＭであり、電
荷の消去も電気的な方法により行うことができる。
【０００３】従来のＥＥＰＲＯＭには単結晶のシリコン
ウエハを用いたＥＥＰＲＯＭがある。すなわち、ＥＥＰ
ＲＯＭに用いられるメモリ素子はシリコンウエハにＰウ
ェルが形成され、このＰウェルにはｎ+ 高濃度領域のソ
ース拡散層およびｎ+ 高濃度領域のドレイン拡散層が形
成される。前記ソース拡散層とドレイン拡散層との間に
はＳｉＯ2 層およびＳｉ3 Ｎ4 層を介してゲート電極が
形成される。尚、絶縁基板にシリコンアモルファスの半
導体層を形成するＴＦＴを用いたメモリが検討されてい
る。
ウエハを用いたＥＥＰＲＯＭがある。すなわち、ＥＥＰ
ＲＯＭに用いられるメモリ素子はシリコンウエハにＰウ
ェルが形成され、このＰウェルにはｎ+ 高濃度領域のソ
ース拡散層およびｎ+ 高濃度領域のドレイン拡散層が形
成される。前記ソース拡散層とドレイン拡散層との間に
はＳｉＯ2 層およびＳｉ3 Ｎ4 層を介してゲート電極が
形成される。尚、絶縁基板にシリコンアモルファスの半
導体層を形成するＴＦＴを用いたメモリが検討されてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、シリコ
ンウエハを用いたＥＥＰＲＯＭでは、シリコンウエハに
制限され、格子欠陥の影響を受ける欠点がある。また、
ＴＦＴでは各トランジスタをアイソレーションすること
により、素子分離構造を形成するに必要な工程を省略し
てコスト上のメリットをもたせているものであるから、
共通電極であるＰウェルを形成して素子分離を行なうよ
うにしたのでは何のメリットもなくなる。また、ＴＦＴ
を用いたメモリでは、シリコンアモルファスのイントリ
ンシックによるドレイン電流Ｉｄが少なく、大容量、高
集積化に不向きであった。
ンウエハを用いたＥＥＰＲＯＭでは、シリコンウエハに
制限され、格子欠陥の影響を受ける欠点がある。また、
ＴＦＴでは各トランジスタをアイソレーションすること
により、素子分離構造を形成するに必要な工程を省略し
てコスト上のメリットをもたせているものであるから、
共通電極であるＰウェルを形成して素子分離を行なうよ
うにしたのでは何のメリットもなくなる。また、ＴＦＴ
を用いたメモリでは、シリコンアモルファスのイントリ
ンシックによるドレイン電流Ｉｄが少なく、大容量、高
集積化に不向きであった。
【０００５】本発明は上記の実情に鑑みてなされたもの
で、選択用トランジスタのリーク電流を低減できると共
にドレイン耐圧を向上でき、且つメモリ用トランジスタ
の書込／消去時間を短縮して大容量、高集積化に好適す
る薄膜メモリセル及び薄膜メモリセルの製造方法を提供
することを目的とする。
で、選択用トランジスタのリーク電流を低減できると共
にドレイン耐圧を向上でき、且つメモリ用トランジスタ
の書込／消去時間を短縮して大容量、高集積化に好適す
る薄膜メモリセル及び薄膜メモリセルの製造方法を提供
することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記課題を解決
するために、メモリ用トランジスタを構成するゲート電
極とソース・ドレイン領域を相互に重なり合う位置に形
成し、選択用トランジスタのドレイン領域は高濃度不純
物領域と低濃度不純物領域よりなるＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造に形成すると共
に、前記高濃度不純物領域は選択用トランジスタのゲー
ト電極と重なり合わない位置にセルフアラインにより形
成するものである。
するために、メモリ用トランジスタを構成するゲート電
極とソース・ドレイン領域を相互に重なり合う位置に形
成し、選択用トランジスタのドレイン領域は高濃度不純
物領域と低濃度不純物領域よりなるＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造に形成すると共
に、前記高濃度不純物領域は選択用トランジスタのゲー
ト電極と重なり合わない位置にセルフアラインにより形
成するものである。
【０００７】
【作用】メモリ用トランジスタを構成するゲート電極と
ソース・ドレイン領域を相互に重なり合う位置に形成す
ることにより、電子−正孔対を効率よく発生させ、ゲー
ト絶縁膜中に注入させることで、電気的な書込／消去時
間を短縮できる。かつ選択用トランジスタのドレイン領
域を高濃度不純物領域と低濃度不純物領域よりなるＬＤ
Ｄ構造に形成することにより、ドレイン耐圧を向上でき
る。更に、選択用トランジスタのゲート電極とドレイン
領域の高濃度不純物領域とが重なり合わない位置に形成
することにより、リーク電流を低減できる。
ソース・ドレイン領域を相互に重なり合う位置に形成す
ることにより、電子−正孔対を効率よく発生させ、ゲー
ト絶縁膜中に注入させることで、電気的な書込／消去時
間を短縮できる。かつ選択用トランジスタのドレイン領
域を高濃度不純物領域と低濃度不純物領域よりなるＬＤ
Ｄ構造に形成することにより、ドレイン耐圧を向上でき
る。更に、選択用トランジスタのゲート電極とドレイン
領域の高濃度不純物領域とが重なり合わない位置に形成
することにより、リーク電流を低減できる。
【０００８】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
説明する。
【０００９】図１は本発明に係るメモリセルの断面図を
示す。例えばガラス等の絶縁基板２１上にはポリシリコ
ン等の半導体層２２が形成され、この半導体層２２には
ｎ+ 高濃度領域２３１，２３２，２３３，２３４及びｎ-
低濃度領域２４１，２４２，２４３，２４４が形成さ
れる。前記ｎ+ 高濃度領域２３２と２３３間の上には例
えば窒化硅素等の第２の絶縁層２５を介して例えばＡｌ
等のメモリ用トランジスタＭＴＲのゲート電極２６が形
成される。絶縁層２５は、例えばＳｉ／Ｎ比が化学量論
比０．７５よりも大きい窒化硅素ＳｉＮよりなるもの
で、ホットエレクトロンやファウラーノルドハイム効果
によって電子や正孔を捕獲し、かつ、放出することがで
きるものである。この絶縁層２５はＳｉＯ2 薄膜および
Ｓｉ3 Ｎ4の２層構造としてもよい。この場合、メモリ
用トランジスタＭＴＲはゲート電極２６とｎ+ 高濃度領
域２３２，２３３の重なりを大きくとって容量をもたせ
るように形成される。前記ｎ- 低濃度領域２４１と２４
２間の上には例えばＳｉＯ2等の第１の絶縁層２７を介
して選択用トランジスタＳＴＲ１の例えばポリシリコン
等よりなるゲート電極２８１が形成され、前記ｎ- 低濃
度領域２４３と２４４間の上には例えばＳｉＯ2 等の第
１の絶縁層２７を介して選択用トランジスタＳＴＲの例
えばポリシリコン等よりなるゲート電極２８２が形成さ
れる。この場合、ｎ- 低濃度領域２４１，２４２は選択
用トランジスタＳＴＲ１のゲート電極２８１とセルフア
ラインで形成され、かつ容量を十分小さくして無視でき
るように形成される。また、ｎ- 低濃度領域２４３，２
４４も選択用トランジスタＳＴＲ２のゲート電極２８２
とセルフアラインで形成され、容量を十分小さくして無
視できるように形成される。前記第１の絶縁層２７は全
体を覆うように形成される。前記ｎ+ 高濃度領域２３１
には例えばＡｌ等よりなるソース電極３０が接続して形
成され、前記ｎ+ 高濃度領域２３４には例えばＡｌ等よ
りなるドレイン電極３１が接続して形成される。図１に
示す薄膜メモリセルの製造方法について説明する。
示す。例えばガラス等の絶縁基板２１上にはポリシリコ
ン等の半導体層２２が形成され、この半導体層２２には
ｎ+ 高濃度領域２３１，２３２，２３３，２３４及びｎ-
低濃度領域２４１，２４２，２４３，２４４が形成さ
れる。前記ｎ+ 高濃度領域２３２と２３３間の上には例
えば窒化硅素等の第２の絶縁層２５を介して例えばＡｌ
等のメモリ用トランジスタＭＴＲのゲート電極２６が形
成される。絶縁層２５は、例えばＳｉ／Ｎ比が化学量論
比０．７５よりも大きい窒化硅素ＳｉＮよりなるもの
で、ホットエレクトロンやファウラーノルドハイム効果
によって電子や正孔を捕獲し、かつ、放出することがで
きるものである。この絶縁層２５はＳｉＯ2 薄膜および
Ｓｉ3 Ｎ4の２層構造としてもよい。この場合、メモリ
用トランジスタＭＴＲはゲート電極２６とｎ+ 高濃度領
域２３２，２３３の重なりを大きくとって容量をもたせ
るように形成される。前記ｎ- 低濃度領域２４１と２４
２間の上には例えばＳｉＯ2等の第１の絶縁層２７を介
して選択用トランジスタＳＴＲ１の例えばポリシリコン
等よりなるゲート電極２８１が形成され、前記ｎ- 低濃
度領域２４３と２４４間の上には例えばＳｉＯ2 等の第
１の絶縁層２７を介して選択用トランジスタＳＴＲの例
えばポリシリコン等よりなるゲート電極２８２が形成さ
れる。この場合、ｎ- 低濃度領域２４１，２４２は選択
用トランジスタＳＴＲ１のゲート電極２８１とセルフア
ラインで形成され、かつ容量を十分小さくして無視でき
るように形成される。また、ｎ- 低濃度領域２４３，２
４４も選択用トランジスタＳＴＲ２のゲート電極２８２
とセルフアラインで形成され、容量を十分小さくして無
視できるように形成される。前記第１の絶縁層２７は全
体を覆うように形成される。前記ｎ+ 高濃度領域２３１
には例えばＡｌ等よりなるソース電極３０が接続して形
成され、前記ｎ+ 高濃度領域２３４には例えばＡｌ等よ
りなるドレイン電極３１が接続して形成される。図１に
示す薄膜メモリセルの製造方法について説明する。
【００１０】絶縁基板２１の全面に、例えばプラズマＣ
ＶＤ等によりポリシリコンを析出し、これをエッチング
により素子分離することによって、図１に示す如き島状
の半導体層２２を形成する。次に、図示はしないが、半
導体層２２上面全体をフォトレジストで覆い、フォトリ
ソグラフィ技術を用いて半導体層２２のｎ+ 高濃度領域
２３１，２３２，２３３，２３４に対向する部分に開口
を設けてこの開口からＰイオン等のドナー不純物をドー
プする。
ＶＤ等によりポリシリコンを析出し、これをエッチング
により素子分離することによって、図１に示す如き島状
の半導体層２２を形成する。次に、図示はしないが、半
導体層２２上面全体をフォトレジストで覆い、フォトリ
ソグラフィ技術を用いて半導体層２２のｎ+ 高濃度領域
２３１，２３２，２３３，２３４に対向する部分に開口
を設けてこの開口からＰイオン等のドナー不純物をドー
プする。
【００１１】次に、減圧ＣＶＤ等により絶縁膜２５を形
成し、この後、メモリ用トランジスタＭＴＲのゲート電
極２６および選択用トランジスタＳＴＲ１，２のゲート
電極２８１，２８２を形成する。この方法は、当該専門
技術知識を有する者には自明であるので説明は省略す
る。但、図１では一層に示されている絶縁層２７は、実
際の製造工程では二工程で形成されるもので、ゲート電
極２８１，２８２を形成する前に、形成しておく。
成し、この後、メモリ用トランジスタＭＴＲのゲート電
極２６および選択用トランジスタＳＴＲ１，２のゲート
電極２８１，２８２を形成する。この方法は、当該専門
技術知識を有する者には自明であるので説明は省略す
る。但、図１では一層に示されている絶縁層２７は、実
際の製造工程では二工程で形成されるもので、ゲート電
極２８１，２８２を形成する前に、形成しておく。
【００１２】この後、ｎ- 低濃度領域２４１，２４２，
２４３，２４４にドナー不純物をドープする。この場
合、もし、ゲート電極２６，２８１，２８２へのドーピ
ングも同時に行なうことが能率的である。また、ｎ- 低
濃度領域２４１，２４２，２４３，２４４へのイオンプ
ランテーションは、ゲート電極２８１，２８２をマスク
とするセルフアライメントとすることにより、精度の確
保と作業の効率化を図ることができ、さらに好ましい。
２４３，２４４にドナー不純物をドープする。この場
合、もし、ゲート電極２６，２８１，２８２へのドーピ
ングも同時に行なうことが能率的である。また、ｎ- 低
濃度領域２４１，２４２，２４３，２４４へのイオンプ
ランテーションは、ゲート電極２８１，２８２をマスク
とするセルフアライメントとすることにより、精度の確
保と作業の効率化を図ることができ、さらに好ましい。
【００１３】この後、アニーリングによりｎ+ 高濃度領
域２３１，２３２，２３３，２３４およびｎ- 低濃度領
域２４１，２４２，２４３，２４４にドープされたドナ
ー不純物を拡散した上、絶縁層２７の未形成部分を形成
して、ｎ+ 高濃度領域２３１，２３４との対向部に開口
を設け、該開口内に導出されるソース電極３０およびド
レイン電極３１を、スパッタ等により形成すれば、図１
の薄膜メモリセルが完成する。従って、この薄膜トラン
ジスタでは、メモリ用トランジスタＭＴＲのソース領域
２３２は選択用トランジスタＳＴＲ１のドレイン電極２
３２と、またメモリ用トランジスタＭＴＲのドレイン電
極３３は選択用トランジスタＳＴＲ２のソース領域と兼
用された構造となっている。
域２３１，２３２，２３３，２３４およびｎ- 低濃度領
域２４１，２４２，２４３，２４４にドープされたドナ
ー不純物を拡散した上、絶縁層２７の未形成部分を形成
して、ｎ+ 高濃度領域２３１，２３４との対向部に開口
を設け、該開口内に導出されるソース電極３０およびド
レイン電極３１を、スパッタ等により形成すれば、図１
の薄膜メモリセルが完成する。従って、この薄膜トラン
ジスタでは、メモリ用トランジスタＭＴＲのソース領域
２３２は選択用トランジスタＳＴＲ１のドレイン電極２
３２と、またメモリ用トランジスタＭＴＲのドレイン電
極３３は選択用トランジスタＳＴＲ２のソース領域と兼
用された構造となっている。
【００１４】前記メモリ用トランジスタＭＴＲは図４に
示すようなヒステリシス特性を有するＭＯＳトランジス
タより構成される。すなわち、書込状態においてゲート
電極２６とチャネル領域間の絶縁層２５に電子を捕獲し
てメモリゲート電圧ＶMG−ドレイン電流Ｉd 特性がエン
ハンスメント型を示し、消去状態において前記絶縁層２
５に正孔が注入されることによりデプレッション型特性
を示す。すなわち、メモリゲート電圧ＶMGを一旦Ｖpに
すると書込状態を維持し、メモリゲート電圧ＶMGを一旦
−Ｖp にすると消去状態を維持する不揮発性特性を有す
る。
示すようなヒステリシス特性を有するＭＯＳトランジス
タより構成される。すなわち、書込状態においてゲート
電極２６とチャネル領域間の絶縁層２５に電子を捕獲し
てメモリゲート電圧ＶMG−ドレイン電流Ｉd 特性がエン
ハンスメント型を示し、消去状態において前記絶縁層２
５に正孔が注入されることによりデプレッション型特性
を示す。すなわち、メモリゲート電圧ＶMGを一旦Ｖpに
すると書込状態を維持し、メモリゲート電圧ＶMGを一旦
−Ｖp にすると消去状態を維持する不揮発性特性を有す
る。
【００１５】更に、前記メモリ用トランジスタＭＴＲを
構成するゲート電極２６とソース・ドレイン領域（ｎ+
高濃度領域２３２，２３３）を相互に重なり合う位置に
形成することにより、電子−正孔対を効率よく発生さ
せ、ゲート電極２６に＋Ｖp を印加する書込み時にはホ
ットエレクトロンのゲート絶縁膜２５への注入を、ま
た、ゲート電極２６に−Ｖp を印加する消去時には正孔
のゲート絶縁膜２５への注入を効率的に行なうことがで
きるように工夫されている。
構成するゲート電極２６とソース・ドレイン領域（ｎ+
高濃度領域２３２，２３３）を相互に重なり合う位置に
形成することにより、電子−正孔対を効率よく発生さ
せ、ゲート電極２６に＋Ｖp を印加する書込み時にはホ
ットエレクトロンのゲート絶縁膜２５への注入を、ま
た、ゲート電極２６に−Ｖp を印加する消去時には正孔
のゲート絶縁膜２５への注入を効率的に行なうことがで
きるように工夫されている。
【００１６】又、半導体層をポリシリコンで形成した選
択用トランジスタはｎチャネルの場合、選択ゲート電極
とドレイン領域の重なりがある場合には、この重なりに
よって容易に発生する電子−正孔対の中の正孔の作用で
図３のＡに示すように、選択ゲート電圧ＶCG＜０の時の
リーク電流が増大する。またドレイン領域（ｎ+ 高濃度
領域２３２，２３４）を選択用トランジスタＳＴＲ１，
ＳＴＲ２のゲート電極２８１，２８２とセルフアライン
により形成した場合は、図３のＢに示すような特性とな
り、ポリシリコントランジスタ特有の逆側チャネル動作
に起因するリーク電流の増大をある程度防ぐことができ
る。しかしながら、ＥＥＰ ＲＯＭでは高電界がドレイ
ン領域（ｎ+ 高濃度領域２３２，２３４）にかかるた
め、特にこのリーク電流の低減は重要で、セルフアライ
ンにするだけでなく、本実施例の如く選択用トランジス
タＳＴＲ１，ＳＴＲ２をＬＤＤ構造にすると、図３のＣ
に示すように、さらにリーク電流の低減効果が確認され
た。
択用トランジスタはｎチャネルの場合、選択ゲート電極
とドレイン領域の重なりがある場合には、この重なりに
よって容易に発生する電子−正孔対の中の正孔の作用で
図３のＡに示すように、選択ゲート電圧ＶCG＜０の時の
リーク電流が増大する。またドレイン領域（ｎ+ 高濃度
領域２３２，２３４）を選択用トランジスタＳＴＲ１，
ＳＴＲ２のゲート電極２８１，２８２とセルフアライン
により形成した場合は、図３のＢに示すような特性とな
り、ポリシリコントランジスタ特有の逆側チャネル動作
に起因するリーク電流の増大をある程度防ぐことができ
る。しかしながら、ＥＥＰ ＲＯＭでは高電界がドレイ
ン領域（ｎ+ 高濃度領域２３２，２３４）にかかるた
め、特にこのリーク電流の低減は重要で、セルフアライ
ンにするだけでなく、本実施例の如く選択用トランジス
タＳＴＲ１，ＳＴＲ２をＬＤＤ構造にすると、図３のＣ
に示すように、さらにリーク電流の低減効果が確認され
た。
【００１７】図２の（ａ）は図１のメモリセルの回路図
である。ソース電極３０は選択用トランジスタＳＴＲ１
のソース（ｎ+ 高濃度領域２３１）に接続され、この選
択用トランジスタＳＴＲ１のドレイン（ｎ+ 高濃度領域
２３２）はメモリ用トランジスタＭＴＲのソース（ｎ+
高濃度領域２３２）に接続される。このメモリ用トラン
ジスタＭＴＲのドレイン（ｎ+ 高濃度領域２３３）は選
択用トランジスタＳＴＲ２のソース（ｎ+ 高濃度領域２
３３）に接続され、この選択用トランジスタＳＴＲ２の
ドレイン（ｎ+ 高濃度領域２３４）はドレイン電極３１
に接続される。前記メモリ用トランジスタＭＴＲにはゲ
ート電極２６が設けられ、前記選択用トランジスタＳＴ
Ｒ１にはゲート電極２８１が設けられ、前記選択用トラ
ンジスタＳＴＲ２にはゲート電極２８２が設けられる。
である。ソース電極３０は選択用トランジスタＳＴＲ１
のソース（ｎ+ 高濃度領域２３１）に接続され、この選
択用トランジスタＳＴＲ１のドレイン（ｎ+ 高濃度領域
２３２）はメモリ用トランジスタＭＴＲのソース（ｎ+
高濃度領域２３２）に接続される。このメモリ用トラン
ジスタＭＴＲのドレイン（ｎ+ 高濃度領域２３３）は選
択用トランジスタＳＴＲ２のソース（ｎ+ 高濃度領域２
３３）に接続され、この選択用トランジスタＳＴＲ２の
ドレイン（ｎ+ 高濃度領域２３４）はドレイン電極３１
に接続される。前記メモリ用トランジスタＭＴＲにはゲ
ート電極２６が設けられ、前記選択用トランジスタＳＴ
Ｒ１にはゲート電極２８１が設けられ、前記選択用トラ
ンジスタＳＴＲ２にはゲート電極２８２が設けられる。
【００１８】すなわち、図２の（ｂ）に示すように、一
括消去の場合は、メモリゲート電極２６をアースし、選
択ゲート電極２８１，２８２に電圧ＶONを印加し、ソー
ス電極３０及びドレイン電極３１に電圧Ｖp を印加すれ
ばよい。この場合、メモリゲート電圧ＶMGは−Ｖp とな
って絶縁層２５に正孔がトラップされ消去状態となる。
括消去の場合は、メモリゲート電極２６をアースし、選
択ゲート電極２８１，２８２に電圧ＶONを印加し、ソー
ス電極３０及びドレイン電極３１に電圧Ｖp を印加すれ
ばよい。この場合、メモリゲート電圧ＶMGは−Ｖp とな
って絶縁層２５に正孔がトラップされ消去状態となる。
【００１９】選択書込の場合は、メモリゲート電極２
６，選択ゲート電極２８１およびソース電極３０にそれ
ぞれ電圧Ｖp を印加し、ドレイン電極３１をアースし、
選択するメモリセルの選択ゲート電極２８２をＶONとし
選択しないメモリセルの選択ゲート電極２８２をＶOFF
とすればよい。この場合、選択ゲート電極２８２をＶON
にすれば、メモリゲート電圧ＶMGはＶp となって絶縁層
２５に電子がトラップされ書込状態となる。
６，選択ゲート電極２８１およびソース電極３０にそれ
ぞれ電圧Ｖp を印加し、ドレイン電極３１をアースし、
選択するメモリセルの選択ゲート電極２８２をＶONとし
選択しないメモリセルの選択ゲート電極２８２をＶOFF
とすればよい。この場合、選択ゲート電極２８２をＶON
にすれば、メモリゲート電圧ＶMGはＶp となって絶縁層
２５に電子がトラップされ書込状態となる。
【００２０】読出しの場合は、メモリゲート電極２６及
びソース電極３０をアースし、選択ゲート電極２８１に
電圧ＶONを印加し、ドレイン電極３１に電圧Ｖd を印加
し、読出しをするメモリセルの選択ゲート電極２８２を
ＶONとすればよい。この場合、選択ゲート電極２８２を
ＶONにして選択されたメモリセルが、消去状態ならメモ
リ用トランジスタＭＴＲがオン状態になっているからド
レイン電流が流れ「０」の状態が読み出される。一方、
書込状態ならメモリ用トランジスタＭＴＲがオフ状態に
なっているからドレイン電流が流れず「１」の状態が読
み出される。読出しをしないメモリセルの選択ゲート電
極２８２は、当然ＶOFF としておく。
びソース電極３０をアースし、選択ゲート電極２８１に
電圧ＶONを印加し、ドレイン電極３１に電圧Ｖd を印加
し、読出しをするメモリセルの選択ゲート電極２８２を
ＶONとすればよい。この場合、選択ゲート電極２８２を
ＶONにして選択されたメモリセルが、消去状態ならメモ
リ用トランジスタＭＴＲがオン状態になっているからド
レイン電流が流れ「０」の状態が読み出される。一方、
書込状態ならメモリ用トランジスタＭＴＲがオフ状態に
なっているからドレイン電流が流れず「１」の状態が読
み出される。読出しをしないメモリセルの選択ゲート電
極２８２は、当然ＶOFF としておく。
【００２１】
【発明の効果】以上述べたように本発明によれば、メモ
リ用トランジスタを構成するゲート電極とソース・ドレ
イン領域を相互に重なり合う位置に形成することによ
り、電子−正孔対を効率よく発生させ、ゲート絶縁膜中
に注入させることで、電気的な書込／消去時間を短縮で
きる。かつ選択用トランジスタのドレイン領域を高濃度
不純物領域と低濃度不純物領域よりなるＬＤＤ構造に形
成することにより、ドレイン耐圧を向上できる。更に、
選択用トランジスタのゲート電極とドレイン領域の高濃
度不純物領域とが重なり合わない位置に形成することに
より、リーク電流を低減できる。
リ用トランジスタを構成するゲート電極とソース・ドレ
イン領域を相互に重なり合う位置に形成することによ
り、電子−正孔対を効率よく発生させ、ゲート絶縁膜中
に注入させることで、電気的な書込／消去時間を短縮で
きる。かつ選択用トランジスタのドレイン領域を高濃度
不純物領域と低濃度不純物領域よりなるＬＤＤ構造に形
成することにより、ドレイン耐圧を向上できる。更に、
選択用トランジスタのゲート電極とドレイン領域の高濃
度不純物領域とが重なり合わない位置に形成することに
より、リーク電流を低減できる。
【図１】本発明の一実施例を示す断面図である。
【図２】図１の結線状態を示す回路図および動作説明図
である。
である。
【図３】本発明に係る選択用トランジスタの選択ゲート
電圧−ドレイン電流特性を示す特性図である。
電圧−ドレイン電流特性を示す特性図である。
【図４】本発明に係るメモリ用トランジスタのヒステリ
シス特性を示す特性図である。
シス特性を示す特性図である。
２１…絶縁基板、２２…半導体層、２３１〜２３４…ｎ
+ 高濃度領域、２４１〜２４４…ｎ- 低濃度領域、２５
…第２の絶縁層、２６…メモリ用トランジスタＭＴＲの
ゲート電極、２７…第１の絶縁層、２８１，２８２…選
択用トランジスタＳＴＲのゲート電極、３０…ソース電
極、３１…ドレイン電極。
+ 高濃度領域、２４１〜２４４…ｎ- 低濃度領域、２５
…第２の絶縁層、２６…メモリ用トランジスタＭＴＲの
ゲート電極、２７…第１の絶縁層、２８１，２８２…選
択用トランジスタＳＴＲのゲート電極、３０…ソース電
極、３１…ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (56)参考文献 特開 平４−291963（ＪＰ，Ａ) 特開 平３−60169（ＪＰ，Ａ) 特開 昭62−188376（ＪＰ，Ａ) 特開 昭51−25985（ＪＰ，Ａ) 特開 平３−34433（ＪＰ，Ａ) 特開 平２−159730（ＪＰ，Ａ) 特開 平２−180079（ＪＰ，Ａ) 特開 昭57−132365（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 27/12 H01L 29/786 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 メモリ用トランジスタに、選択用トラン
ジスタを、該選択用トランジスタのソース領域又はドレ
イン領域がメモリ用トランジスタのドレイン領域又はソ
ース領域に兼用されるように配し、前記メモリ用トラン
ジスタを構成するゲート電極とソース・ドレイン領域を
相互に重なり合う位置に形成し、前記各選択用トランジ
スタのドレイン領域は高濃度不純物領域と低濃度不純物
領域によって形成すると共に、前記高濃度不純物領域は
選択用トランジスタのゲート電極と重なり合わない位置
に形成したことを特徴とする薄膜メモリセル。 - 【請求項２】 メモリ用トランジスタのソース領域及び
ドレイン領域にそれぞれ選択用トランジスタが直列に接
続されることを特徴とする請求項１記載の薄膜メモリセ
ル。 - 【請求項３】 メモリ用トランジスタのゲート電極と重
なり合う半導体層部分に不純物イオンを注入してメモリ
用トランジスタのソース・ドレイン領域を形成し、選択
用トランジスタのゲート電極と重なり合わない半導体層
部分に不純物イオンを注入して高濃度不純物領域よりな
る選択用トランジスタのソース・ドレイン領域を形成
し、選択用トランジスタのソース領域またはドレイン領
域に隣接した選択用トランジスタのゲート電極側の半導
体層部分に不純物イオンを注入して低濃度不純物領域を
形成し、選択用トランジスタのソース領域又はドレイン
領域がメモリ用トランジスタのドレイン領域又はソース
領域に兼用されるように形成することを特徴とする薄膜
メモリセルの製造方法。 - 【請求項４】 半導体層がポリシリコンである請求項３
記載の薄膜メモリセルの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078965A JP3019451B2 (ja) | 1991-04-11 | 1991-04-11 | 薄膜メモリセル及び薄膜メモリセルの製造方法 |
| KR1019910010621A KR950011026B1 (ko) | 1990-06-28 | 1991-06-25 | 박막 메모리셀 |
| US07/720,895 US5278428A (en) | 1990-06-28 | 1991-06-25 | Thin film memory cell |
| EP19910110648 EP0464664A3 (en) | 1990-06-28 | 1991-06-27 | Thin film memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078965A JP3019451B2 (ja) | 1991-04-11 | 1991-04-11 | 薄膜メモリセル及び薄膜メモリセルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04313274A JPH04313274A (ja) | 1992-11-05 |
| JP3019451B2 true JP3019451B2 (ja) | 2000-03-13 |
Family
ID=13676614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3078965A Expired - Fee Related JP3019451B2 (ja) | 1990-06-28 | 1991-04-11 | 薄膜メモリセル及び薄膜メモリセルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019451B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3548237B2 (ja) * | 1994-08-29 | 2004-07-28 | シャープ株式会社 | 薄膜トランジスタ |
-
1991
- 1991-04-11 JP JP3078965A patent/JP3019451B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04313274A (ja) | 1992-11-05 |
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