JP2685506B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2685506B2 JP2685506B2 JP14576588A JP14576588A JP2685506B2 JP 2685506 B2 JP2685506 B2 JP 2685506B2 JP 14576588 A JP14576588 A JP 14576588A JP 14576588 A JP14576588 A JP 14576588A JP 2685506 B2 JP2685506 B2 JP 2685506B2
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- JP
- Japan
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- semiconductor region
- semiconductor
- gate electrode
- memory device
- region
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関するものであり、特
に、メモリセルがフローティングゲート電極とコントロ
ールゲート電極を有するMISFET（Metal Insulator Semi
conductor Field Effect Transistor）からなり、情報
の書込みがフローティングゲート電極へのキャリアの注
入によって行われる半導体記憶装置に適用して有効なも
のである。
に、メモリセルがフローティングゲート電極とコントロ
ールゲート電極を有するMISFET（Metal Insulator Semi
conductor Field Effect Transistor）からなり、情報
の書込みがフローティングゲート電極へのキャリアの注
入によって行われる半導体記憶装置に適用して有効なも
のである。
不揮発性メモリの一つとして、EEPROM（Electrically
Erasable and Programmable ROM）があり、これらのメ
モリセルを、フローティングゲート電極とコントロール
ゲート電極を有する１個のMISFETで構成した技術が、19
85年 アイ イー ディ エム，テクニカル ダイジェ
スト p616〜619（IEDM Technical Digest 1985 pp 6
16〜617）に記載されている。このメモリセルの情報の
書込みは、コントロールゲート電極に12.5V,ドレインに
8V,ソースにOVを印加し、ドレイン電流を例えば500μＡ
程度流すことにより、ドレイン端でホットエレクトロン
を発生させ、このホットエレクトロンをフローティング
ゲート電極に注入して行う。一方、情報の消去は、ソー
スに12.5V,ドレイン及びコントロールゲート電極のそれ
ぞれにOVを印加して、フローティングゲート電極中のエ
レクトロンを基板中に放出することにより行う。
Erasable and Programmable ROM）があり、これらのメ
モリセルを、フローティングゲート電極とコントロール
ゲート電極を有する１個のMISFETで構成した技術が、19
85年 アイ イー ディ エム，テクニカル ダイジェ
スト p616〜619（IEDM Technical Digest 1985 pp 6
16〜617）に記載されている。このメモリセルの情報の
書込みは、コントロールゲート電極に12.5V,ドレインに
8V,ソースにOVを印加し、ドレイン電流を例えば500μＡ
程度流すことにより、ドレイン端でホットエレクトロン
を発生させ、このホットエレクトロンをフローティング
ゲート電極に注入して行う。一方、情報の消去は、ソー
スに12.5V,ドレイン及びコントロールゲート電極のそれ
ぞれにOVを印加して、フローティングゲート電極中のエ
レクトロンを基板中に放出することにより行う。
しかし、半導体記憶装置の単一電源化すなわち半導体
チップ内に供給する電源の複数種でなく、例えば5Vのみ
とするようになってきており、前記12.5Vや8Vといった
高電圧は半導体チップ内に設けられた昇圧回路により、
形成するようになってきている。ところが、昇圧回路は
ダイオードとコンデンサとで構成されるため、電流容量
を大きくしようとすると、大きな面積が必要となり、通
常、電流容量が100μＡ程度と小さい。このため、書込
み時のドレイン電流を十分供給できず良好な書き込み特
性を得ることが難しい。
チップ内に供給する電源の複数種でなく、例えば5Vのみ
とするようになってきており、前記12.5Vや8Vといった
高電圧は半導体チップ内に設けられた昇圧回路により、
形成するようになってきている。ところが、昇圧回路は
ダイオードとコンデンサとで構成されるため、電流容量
を大きくしようとすると、大きな面積が必要となり、通
常、電流容量が100μＡ程度と小さい。このため、書込
み時のドレイン電流を十分供給できず良好な書き込み特
性を得ることが難しい。
また、消去時にはソースに12.5Vもの高電圧を印加す
る必要があるが、ソースと基板との間のブレークダウン
電圧が小さいため、基板へのリークが大きく、ソースに
12.5Vもの高電圧を印加するのは困難であった。
る必要があるが、ソースと基板との間のブレークダウン
電圧が小さいため、基板へのリークが大きく、ソースに
12.5Vもの高電圧を印加するのは困難であった。
そこで、本出願人は、ドレインに接して、これを取囲
むようにp+層を設けて書き込み特性の向上を図り、また
ソースはn+層の外側にｎ層を設けてソースと基板の間の
接合耐圧を高くした半導体記憶装置を提案した（U.S.Se
rial No.053,730）。このように、ドレインをp+層の中
に設けることにより、書き込み時におけるドレインのチ
ャネル側の端部の電界が強くなり、ホットエレクトロン
の発生効率が高くなるので、書き込み特性を高めること
ができる。一方、ソースにおいては、基板との間のアバ
ランシェブレイクダウン電圧が高くなるので、12.5V程
度の高電圧を印加して情報の消去を行うことにより、消
去特性を向上することができる。
むようにp+層を設けて書き込み特性の向上を図り、また
ソースはn+層の外側にｎ層を設けてソースと基板の間の
接合耐圧を高くした半導体記憶装置を提案した（U.S.Se
rial No.053,730）。このように、ドレインをp+層の中
に設けることにより、書き込み時におけるドレインのチ
ャネル側の端部の電界が強くなり、ホットエレクトロン
の発生効率が高くなるので、書き込み特性を高めること
ができる。一方、ソースにおいては、基板との間のアバ
ランシェブレイクダウン電圧が高くなるので、12.5V程
度の高電圧を印加して情報の消去を行うことにより、消
去特性を向上することができる。
本出願人の検討により前記本出願人によって出願され
た半導体記憶装置において、ドレインをp+層の中に設け
た構造では、書込みをドレイン端で発生したホットエレ
クトロンのフローティングゲートへの注入により行な
い、消去をソースへのトンネル放出により行う場合次の
問題点があることが判った。
た半導体記憶装置において、ドレインをp+層の中に設け
た構造では、書込みをドレイン端で発生したホットエレ
クトロンのフローティングゲートへの注入により行な
い、消去をソースへのトンネル放出により行う場合次の
問題点があることが判った。
まず、ドレインがp+層に接して設けられているため、
ドレイン領域とソース領域間にチャネルを形成して導通
させるのに必要なコントロールゲートに印加すべき最低
の電圧（threshold vol−tage）が高くなり、又、ドレ
インに接合容量がつくため情報の読み出しのスピードが
低下する。
ドレイン領域とソース領域間にチャネルを形成して導通
させるのに必要なコントロールゲートに印加すべき最低
の電圧（threshold vol−tage）が高くなり、又、ドレ
インに接合容量がつくため情報の読み出しのスピードが
低下する。
一方、ソースと基板の間のブレークダウン電圧は高め
られたが、消去スピードを速くするため、フローティン
グゲート下のゲート酸化膜を100Å以下に薄くすると例
えば12.5Vの消去電圧を印加すると、メモリセル１ビッ
トあたり、10-3A程度のリークがあることが判明した。
メモリ容量が例えば１メガビットのもので一括消去を行
う場合には、消去時のリークが10-3Aにもなり、半導体
チップ内の昇圧回路によって情報の消去を行うことは困
難である。また、消去動作の進行とともにメモリセルの
閥値電圧Vthが熱平衡状態（フローティングゲート電極
が電気的に中性な状態）でのVth付近にまで低下してく
ると、フローティングゲート電極からソース領域への電
子のフオーラーノードハイム（Fowler−Nordheim）トン
ネル放出に加えて、半導体基板からフローティングゲー
ト電極へのホットホール注入が顕著になり、消去動作の
制御性と信頼性が損なわれるという問題がある。
られたが、消去スピードを速くするため、フローティン
グゲート下のゲート酸化膜を100Å以下に薄くすると例
えば12.5Vの消去電圧を印加すると、メモリセル１ビッ
トあたり、10-3A程度のリークがあることが判明した。
メモリ容量が例えば１メガビットのもので一括消去を行
う場合には、消去時のリークが10-3Aにもなり、半導体
チップ内の昇圧回路によって情報の消去を行うことは困
難である。また、消去動作の進行とともにメモリセルの
閥値電圧Vthが熱平衡状態（フローティングゲート電極
が電気的に中性な状態）でのVth付近にまで低下してく
ると、フローティングゲート電極からソース領域への電
子のフオーラーノードハイム（Fowler−Nordheim）トン
ネル放出に加えて、半導体基板からフローティングゲー
ト電極へのホットホール注入が顕著になり、消去動作の
制御性と信頼性が損なわれるという問題がある。
以下、第25図〜第27図を用いて、この状況を簡単に説
明する。
明する。
第25図、第26図はメモリセルの断面図であり、ｐ型半
導体基板１、トンネル酸化膜４、フローティングゲート
電極５、層間絶縁膜６、コントロールゲート電極７、一
対のｎ＋型半導体領域（ソース領域の一部およびドレイ
ン領域）ｎ＋型半導体領域を取り囲むｎ−型半導体領域
（ソース領域の一部）からなるMISFETより構成されてい
る。
導体基板１、トンネル酸化膜４、フローティングゲート
電極５、層間絶縁膜６、コントロールゲート電極７、一
対のｎ＋型半導体領域（ソース領域の一部およびドレイ
ン領域）ｎ＋型半導体領域を取り囲むｎ−型半導体領域
（ソース領域の一部）からなるMISFETより構成されてい
る。
第25図に示す如くコントロールゲート電極７、ドレイ
ン領域およびｐ型半導体基板１を接地（OV）した状態で
ソース領域に正の高電圧Vsを印加することにより、フロ
ーテイングゲート電極５からソース領域へ電子のトンネ
ル放出（he）が起こり、消去動作が行われる。
ン領域およびｐ型半導体基板１を接地（OV）した状態で
ソース領域に正の高電圧Vsを印加することにより、フロ
ーテイングゲート電極５からソース領域へ電子のトンネ
ル放出（he）が起こり、消去動作が行われる。
消去の初期においては、フローテイングゲート電極５
に多量の電子が保持されているため、ソース領域に高電
圧が印加されてもチャネル電流は流れない。
に多量の電子が保持されているため、ソース領域に高電
圧が印加されてもチャネル電流は流れない。
しかして、第27図に示すように消去が進み、フローテ
イングゲート電極５が電気的中性状態に近づくと、ソー
ス領域とフローテイングゲート電極５の間の容量結合の
影響でチャネル電流icが流れ始める。このチャネル電流
icが種となって、ソース領域端部の高電界領域でアバラ
ンシェが起こり、発生したホットホールの一部hhがトン
ネル酸化膜４中に注入される。
イングゲート電極５が電気的中性状態に近づくと、ソー
ス領域とフローテイングゲート電極５の間の容量結合の
影響でチャネル電流icが流れ始める。このチャネル電流
icが種となって、ソース領域端部の高電界領域でアバラ
ンシェが起こり、発生したホットホールの一部hhがトン
ネル酸化膜４中に注入される。
ホットホールの注入は界面準位の発生を加速するなど
トンネル酸化膜の膜質を著しく低下させるため、書き換
え可能回数を始めとする消去動作の信頼性の面で大きな
問題となる。
トンネル酸化膜の膜質を著しく低下させるため、書き換
え可能回数を始めとする消去動作の信頼性の面で大きな
問題となる。
また、注入されたホットホールはフローティングゲー
ト電極に保持されてその電位を高めるため、電子のFowl
er−Nordheimトンネル放出とともに消去動作を進行させ
ることになる。この時第27図に示すように、消去速度が
急激に加速されるため（符号Ｘの部分）、Vthの制御性
を維持するのが極めて困難となる。
ト電極に保持されてその電位を高めるため、電子のFowl
er−Nordheimトンネル放出とともに消去動作を進行させ
ることになる。この時第27図に示すように、消去速度が
急激に加速されるため（符号Ｘの部分）、Vthの制御性
を維持するのが極めて困難となる。
本発明の目的は、フローティングゲート電極とコント
ロールゲート電極を有し、ゲート酸化膜を薄いトンネル
酸化膜にしたMISFETからなるメモリセルにおいて情報の
読み出し速度の高速化を図る技術を提供することにあ
る。
ロールゲート電極を有し、ゲート酸化膜を薄いトンネル
酸化膜にしたMISFETからなるメモリセルにおいて情報の
読み出し速度の高速化を図る技術を提供することにあ
る。
本発明の他の目的は、上記メモリセルにおいて書き込
み特性の向上を図ることにある。
み特性の向上を図ることにある。
本発明の他の目的は、上記メモリセルにおいて半導体
チップ内の昇圧回路で良好な書き込み及び消去を行うこ
とができる技術を提供することにある。
チップ内の昇圧回路で良好な書き込み及び消去を行うこ
とができる技術を提供することにある。
本発明の他の目的は、書き込まれた情報の消去におい
て、特性劣化の少ない高信頼な電気的消去方式を提供す
ることにある。
て、特性劣化の少ない高信頼な電気的消去方式を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、メモリセルが、フローティングゲート電極
とコントロールゲート電極を有するMISFETからなり、情
報の書き込みが基板側からゲート絶縁膜を通して前記フ
ローティングゲート電極中にエレクトロンを注入するこ
とによって行われる半導体記憶装置において、書き込み
は、接地線が接続している第２半導体領域に所定の高電
位、データ線が接続している第１半導体領域に所定の低
電位、コントロールゲート電極に所定の高電位をそれぞ
れ印加して行い、情報の消去は、データ線が接続してい
る第１半導体領域に所定の高電位、接地線が接続してい
る第２半導体領域に所定の低電位、コントロールゲート
電極に所定の低電位をそれぞれ印加して行い、情報の読
み出しは、データ線が接続している第１半導体領域をド
レイン、接地線が接続している第２半導体領域をソース
とし、コントロールゲート電極に所定の電位を印加する
ことによって行うものである。
とコントロールゲート電極を有するMISFETからなり、情
報の書き込みが基板側からゲート絶縁膜を通して前記フ
ローティングゲート電極中にエレクトロンを注入するこ
とによって行われる半導体記憶装置において、書き込み
は、接地線が接続している第２半導体領域に所定の高電
位、データ線が接続している第１半導体領域に所定の低
電位、コントロールゲート電極に所定の高電位をそれぞ
れ印加して行い、情報の消去は、データ線が接続してい
る第１半導体領域に所定の高電位、接地線が接続してい
る第２半導体領域に所定の低電位、コントロールゲート
電極に所定の低電位をそれぞれ印加して行い、情報の読
み出しは、データ線が接続している第１半導体領域をド
レイン、接地線が接続している第２半導体領域をソース
とし、コントロールゲート電極に所定の電位を印加する
ことによって行うものである。
また、前記接地線が接続している第２半導体領域の少
くともチャネル側の端部に反対導電型の半導体領域を設
け、前記データ線が接続している第１半導体領域は、低
不純物濃度の半導体領域の中に高不純物濃度の半導体領
域を設けた２重構造としたものである。
くともチャネル側の端部に反対導電型の半導体領域を設
け、前記データ線が接続している第１半導体領域は、低
不純物濃度の半導体領域の中に高不純物濃度の半導体領
域を設けた２重構造としたものである。
上述した手段によれば、データ線を接続している第１
半導体領域と基板の間の接合容量が小さくなるので、情
報の読み出し速度を速くすることができる。
半導体領域と基板の間の接合容量が小さくなるので、情
報の読み出し速度を速くすることができる。
また、書込みは接地線に所定の電圧を印加して行い、
接地線が接続されている第２半導体領域のチャネル側端
部には、反対導電型の半導体領域が設けられている為、
空乏層の伸びがおさえられ、ホットエレクトロンの発生
率が第２半導体領域のチャネル側端部に反対導電型の半
導体領域がない場合に比べて高くなることから、書き込
み特性を高めることができる。
接地線が接続されている第２半導体領域のチャネル側端
部には、反対導電型の半導体領域が設けられている為、
空乏層の伸びがおさえられ、ホットエレクトロンの発生
率が第２半導体領域のチャネル側端部に反対導電型の半
導体領域がない場合に比べて高くなることから、書き込
み特性を高めることができる。
また、情報の消去がデータ線ごとになされるため、１
度に消去されるメモリセルの数が少く、したがってリー
ク電流が少くなるので、半導体チップに内蔵している昇
圧回路で形成した電圧で消去を行うことができる。
度に消去されるメモリセルの数が少く、したがってリー
ク電流が少くなるので、半導体チップに内蔵している昇
圧回路で形成した電圧で消去を行うことができる。
また、書き込み時に所定の高電位が印加される第２半
導体領域のチャネル側の端部に反対導電型の半導体領域
があることにより、ホットエレクトロンの発生率が高く
なり、書き込み電圧を下げることができるので、半導体
チップ内の昇圧回路によって書き込みを行うことができ
る。
導体領域のチャネル側の端部に反対導電型の半導体領域
があることにより、ホットエレクトロンの発生率が高く
なり、書き込み電圧を下げることができるので、半導体
チップ内の昇圧回路によって書き込みを行うことができ
る。
また、情報の消去時に所定の高電位が印加される第1.
半導体領域が低濃度層の中に高濃度層を設けた２重構造
となっているため、基板とのアバランシェブレイクダウ
ン電圧が高くなるので、高電位を印加することができ、
したがって、トンネルによる消去特性を向上することが
できる。
半導体領域が低濃度層の中に高濃度層を設けた２重構造
となっているため、基板とのアバランシェブレイクダウ
ン電圧が高くなるので、高電位を印加することができ、
したがって、トンネルによる消去特性を向上することが
できる。
以下、本発明の実施例Ｉを説明する。
まず、第１図を用いて、メモリセルアレイの回路構成
を説明する。
を説明する。
第１図は、EEPROMのメモリセルアレイの回路図であ
る。
る。
第１図において、17はＸデコーダ,16はＹデコーダ,23
は書き込み・消去コントロール回路,24は書き込み消去
回路,25はセンスアンプである。Ｘデコーダ16からはワ
ード線WLが、Ｙデコーダ17からはデータ線DLがそれぞれ
延びている。Qmはメモリセルであり、フローティングゲ
ート電極５とコントロールゲート電極７を有するMISFET
からなっている。メモリセルQmは、それぞれのワード線
WLとデータ線DLの交差部に配置され、図示したように接
続してある。SLは接地線であり、ワード線DLと同一方向
に延在している。Qsは書き込み電圧印加用ソースMISFET
であり、情報の書き込み時に接地線SLにVcc例えば5Vを
印加する。
は書き込み・消去コントロール回路,24は書き込み消去
回路,25はセンスアンプである。Ｘデコーダ16からはワ
ード線WLが、Ｙデコーダ17からはデータ線DLがそれぞれ
延びている。Qmはメモリセルであり、フローティングゲ
ート電極５とコントロールゲート電極７を有するMISFET
からなっている。メモリセルQmは、それぞれのワード線
WLとデータ線DLの交差部に配置され、図示したように接
続してある。SLは接地線であり、ワード線DLと同一方向
に延在している。Qsは書き込み電圧印加用ソースMISFET
であり、情報の書き込み時に接地線SLにVcc例えば5Vを
印加する。
１メガビットのEEPROMでは、１本のデータ線DLに例え
ば1024ビットのメモリセルQmが接続されている。
ば1024ビットのメモリセルQmが接続されている。
次に、メモリセルQmの情報の読み出し動作、書き込み
動作を第２図を使って、消去動作を第２図，第３図，第
４図を使って説明する。
動作を第２図を使って、消去動作を第２図，第３図，第
４図を使って説明する。
第２図は、メモリセルQmの情報の読み出し動作、書き
込み動作、消去動作を説明するための図であり、第３
図，第４図はその他の消去動作を説明するための図であ
り、メモリセルQmを４個のみ示している。
込み動作、消去動作を説明するための図であり、第３
図，第４図はその他の消去動作を説明するための図であ
り、メモリセルQmを４個のみ示している。
第２図において、Qw1はＰチャネルMISFETであり、
QD1,QD2,Qw2,Qw3,Qw4,Qw5,Qe1,Qe2,Qe3,Qy1,Qy2は、Ｎ
チャネルMISFETである。MISFET Qw1,Qw2,Qw3,Qe1,Qe
2は、書込み・消去コントロール回路23の中に設けら
れ、MISFET Qe3,Qy1,Qy2,Qw4,Qw5,は、書込み・消去回
路24の中に設けられている。なお、Qs1,Qs2はデプレッ
ションタイプのＮチャネルMISFETで構成されている。Vc
c,Vpp,VpE,W1,W2,W3,E1,E2,は、それぞれ端子であ
る。端子には情報の書き込み時にデータ入力信号が印
加される。
QD1,QD2,Qw2,Qw3,Qw4,Qw5,Qe1,Qe2,Qe3,Qy1,Qy2は、Ｎ
チャネルMISFETである。MISFET Qw1,Qw2,Qw3,Qe1,Qe
2は、書込み・消去コントロール回路23の中に設けら
れ、MISFET Qe3,Qy1,Qy2,Qw4,Qw5,は、書込み・消去回
路24の中に設けられている。なお、Qs1,Qs2はデプレッ
ションタイプのＮチャネルMISFETで構成されている。Vc
c,Vpp,VpE,W1,W2,W3,E1,E2,は、それぞれ端子であ
る。端子には情報の書き込み時にデータ入力信号が印
加される。
以下の動作説明では、４個のメモリセルQm1〜Qm4のう
ち、メモリセルQm1がＸデコーダ17とＹデコーダ16によ
って選択された状態にあり、その他のメモリセルQm2〜Q
m4が非選択状態にあるものとして説明する。
ち、メモリセルQm1がＸデコーダ17とＹデコーダ16によ
って選択された状態にあり、その他のメモリセルQm2〜Q
m4が非選択状態にあるものとして説明する。
端子Vcc,Vpp及びVPEには電源電圧例えば5Vを印加す
る。Ｘデコーダ17によりワード線WL1が例えば5Vに、ワ
ード線WL2が例えば0Vにされている。また、Ｙデコーダ1
6によってMISFET Qy1がON状態に、MISFET Qy2がOFF状態
にされている。また、端子WDは例えば0Vに、端子W1〜W3
は例えば5Vに、端子E1及びE2は例えば0Vにされる。これ
により、MISFET QD1,MISFET QD2,MISFET Qw1はOFF、MIS
FET Qw2,Qw3,Qw4はON、MISFET Qe1,Qe3はOFFとなる。な
お、読み出し時には端子は0Vにされるので、MISFET Q
w5はOFFである。このとき、MISFET Qs1,Qw3がONとなっ
ているため、接地線SL1が例えば0Vになる。このため、
メモリセルQm1に書き込まれた情報に応じて電位が変化
するものをセンスアンプSAによって判定する。
る。Ｘデコーダ17によりワード線WL1が例えば5Vに、ワ
ード線WL2が例えば0Vにされている。また、Ｙデコーダ1
6によってMISFET Qy1がON状態に、MISFET Qy2がOFF状態
にされている。また、端子WDは例えば0Vに、端子W1〜W3
は例えば5Vに、端子E1及びE2は例えば0Vにされる。これ
により、MISFET QD1,MISFET QD2,MISFET Qw1はOFF、MIS
FET Qw2,Qw3,Qw4はON、MISFET Qe1,Qe3はOFFとなる。な
お、読み出し時には端子は0Vにされるので、MISFET Q
w5はOFFである。このとき、MISFET Qs1,Qw3がONとなっ
ているため、接地線SL1が例えば0Vになる。このため、
メモリセルQm1に書き込まれた情報に応じて電位が変化
するものをセンスアンプSAによって判定する。
端子Vppに例えば5Vが印加される。Ｘデコーダ17によ
ってワード線WL1に昇圧電圧例えば12.5Vが印加され、ワ
ード線WL2に例えば0Vが印加されている。一方、Ｙデコ
ーダ16により、MISFET Qy1がON、MISFET Qy2がOFFにな
っている。また、端子WDが例えば5V、端子W1が例えば0
V、W2が例えば12.5V、W3が例えば5V、E1及びE2が例えば
0Vにされる。これにより、MISFET QD1,QD2及びMISFET Q
w1,Qw2がON、Qw3がOFFとなる。また、MISFET Qe1,Qe3は
それぞれOFFである。また、MISFET Qw4は、ONである。
また、Vccは5Vである。ここで、書き込みを行うために
データ入力端子にデータ入力信号例えば5Vを印加し
て、MISFET Qw5をONにする。このとき、MISFET Qy1とQw
4がONになっているので、全てのデータ線DLのうちのDL1
のみが例えば0Vになる。一方、ワード線WL1が例えば12.
5Vにされていることから、MISFET Qs1がONとなり、MISF
ET Qw1,Qw2,Qs1を通して接地線SL1に例えば5Vが印加さ
れる。これにより、メモリセルQm1の情報の書き込み時
におけるドレイン（読み出し時におけるソース）からソ
ース（読み出し時のドレイン）へ電流が流れ、書き込み
が行われる。なお、データ線DL2にはMISFET QD2がON、Q
y2がOFFとなっているため、例えば3.5Vが印加されてい
る。これにより非選択データ線が書き込み動作時にONさ
れることはないので、非選択メモリセルQm2が誤って書
き込まれることはない。
ってワード線WL1に昇圧電圧例えば12.5Vが印加され、ワ
ード線WL2に例えば0Vが印加されている。一方、Ｙデコ
ーダ16により、MISFET Qy1がON、MISFET Qy2がOFFにな
っている。また、端子WDが例えば5V、端子W1が例えば0
V、W2が例えば12.5V、W3が例えば5V、E1及びE2が例えば
0Vにされる。これにより、MISFET QD1,QD2及びMISFET Q
w1,Qw2がON、Qw3がOFFとなる。また、MISFET Qe1,Qe3は
それぞれOFFである。また、MISFET Qw4は、ONである。
また、Vccは5Vである。ここで、書き込みを行うために
データ入力端子にデータ入力信号例えば5Vを印加し
て、MISFET Qw5をONにする。このとき、MISFET Qy1とQw
4がONになっているので、全てのデータ線DLのうちのDL1
のみが例えば0Vになる。一方、ワード線WL1が例えば12.
5Vにされていることから、MISFET Qs1がONとなり、MISF
ET Qw1,Qw2,Qs1を通して接地線SL1に例えば5Vが印加さ
れる。これにより、メモリセルQm1の情報の書き込み時
におけるドレイン（読み出し時におけるソース）からソ
ース（読み出し時のドレイン）へ電流が流れ、書き込み
が行われる。なお、データ線DL2にはMISFET QD2がON、Q
y2がOFFとなっているため、例えば3.5Vが印加されてい
る。これにより非選択データ線が書き込み動作時にONさ
れることはないので、非選択メモリセルQm2が誤って書
き込まれることはない。
まず、第２図を使ってメモリセルQmの情報の消去動作
を説明する。
を説明する。
端子VPEに所定の昇圧電位例えば12.5Vが印加される。
Ｘデコーダ17により全てのワード線WL1,WL2が例えが0V
にされる。また、Ｙデコーダ16によりMISFET Qy1のゲー
ト電極に例えば12.5Vが印加され、MISFET Qy2のゲート
電極に例えば0Vが印加される。また、端子Vpp,Vccには
例えば5Vが印加され、端子WD,W1〜W3は、0Vにされる。
また、端子E1に例えば5V,端子E2に例えば12.5Vを印加す
る。このとき、MISFET Qw4とQw5はOFFになっており、ま
た、MISFET Qy1,Qy2のうちのQy1のみがONになっている
ので、データ線DL1,DL2のうちのDL1のみに所定の高電位
例えば12.5Vが印加され、このデータ線DL1に接続してい
るメモリセルQm1,Qm3のみの情報の消去がなされる。な
お、他のデータ線DL2に接続しているメモリセルQm2,Qm4
の情報の消去は、Ｙデコーダ16でMISFET Qy2を選択する
ことにより、前記と同様に行われる。また、Qm1〜Qm4を
同時に消去する場合には、Ｙデコーダ16でMISFET Qy1,Q
y2を同時に選択する。以上の説明では、端子VppはVcc例
えば5Vと同電圧とし、書き込み・消去時の高電圧は内部
回路による昇圧電気としたが、外部から印加することが
可能である。この場合、端子Vppは例えば12.5Vが印加さ
れる。
Ｘデコーダ17により全てのワード線WL1,WL2が例えが0V
にされる。また、Ｙデコーダ16によりMISFET Qy1のゲー
ト電極に例えば12.5Vが印加され、MISFET Qy2のゲート
電極に例えば0Vが印加される。また、端子Vpp,Vccには
例えば5Vが印加され、端子WD,W1〜W3は、0Vにされる。
また、端子E1に例えば5V,端子E2に例えば12.5Vを印加す
る。このとき、MISFET Qw4とQw5はOFFになっており、ま
た、MISFET Qy1,Qy2のうちのQy1のみがONになっている
ので、データ線DL1,DL2のうちのDL1のみに所定の高電位
例えば12.5Vが印加され、このデータ線DL1に接続してい
るメモリセルQm1,Qm3のみの情報の消去がなされる。な
お、他のデータ線DL2に接続しているメモリセルQm2,Qm4
の情報の消去は、Ｙデコーダ16でMISFET Qy2を選択する
ことにより、前記と同様に行われる。また、Qm1〜Qm4を
同時に消去する場合には、Ｙデコーダ16でMISFET Qy1,Q
y2を同時に選択する。以上の説明では、端子VppはVcc例
えば5Vと同電圧とし、書き込み・消去時の高電圧は内部
回路による昇圧電気としたが、外部から印加することが
可能である。この場合、端子Vppは例えば12.5Vが印加さ
れる。
消去動作の進行とともに発生するホットホールのフロ
ーテイングゲート電極への注入を低いレベルにおさえる
ためには以下に示す消去方式でもよい。図３に示す回路
において、図２で説明した消去方式と同様に、端子VPE,
MISFET Qy1のゲート電極に例えば12.5V MISFET Qy2の
ゲート電極に例えば0Vが印加される。また端子Vpp,Vcc
には例えは5Vが印加され、端子WD,W1〜W3は、0Vにされ
る。また、端子E2に例えば12.5Vを印加すると、データ
線DL1に所定の高電位例えば12、5Vが印加され、メモリ
セルQm1,Qm3の情報の消去が行なわれる。この際、MISFE
T Qw2,Qw3はOFFすなわちこれに接続されている接地線SL
及びSLに接続されている側の半導体領域まで含めてフロ
ーティング状態となる。こうすることにより、消去の進
行とともに流れはじめるチャネル電流によってドレイン
領域の電位は上昇し、このことがチャネル電流を減少さ
せる方向にはたらくため、消去が進んでもホットホール
の発生注入を低いレベルにおさえることができ、消去特
性を向上させる。また図４に示すようにMISFET Qy1,Qy2
ともONにした状態でDL線及び接地線の両方から同じ消去
電位VPEを印加してもよい。こうすることにより、消去
動作が進行してもチャネル電流は流れないので望ましく
ないホットホールの発生、注入現象を回避することがで
きる。
ーテイングゲート電極への注入を低いレベルにおさえる
ためには以下に示す消去方式でもよい。図３に示す回路
において、図２で説明した消去方式と同様に、端子VPE,
MISFET Qy1のゲート電極に例えば12.5V MISFET Qy2の
ゲート電極に例えば0Vが印加される。また端子Vpp,Vcc
には例えは5Vが印加され、端子WD,W1〜W3は、0Vにされ
る。また、端子E2に例えば12.5Vを印加すると、データ
線DL1に所定の高電位例えば12、5Vが印加され、メモリ
セルQm1,Qm3の情報の消去が行なわれる。この際、MISFE
T Qw2,Qw3はOFFすなわちこれに接続されている接地線SL
及びSLに接続されている側の半導体領域まで含めてフロ
ーティング状態となる。こうすることにより、消去の進
行とともに流れはじめるチャネル電流によってドレイン
領域の電位は上昇し、このことがチャネル電流を減少さ
せる方向にはたらくため、消去が進んでもホットホール
の発生注入を低いレベルにおさえることができ、消去特
性を向上させる。また図４に示すようにMISFET Qy1,Qy2
ともONにした状態でDL線及び接地線の両方から同じ消去
電位VPEを印加してもよい。こうすることにより、消去
動作が進行してもチャネル電流は流れないので望ましく
ないホットホールの発生、注入現象を回避することがで
きる。
次に、第１実施例のメモリセルの構造を説明する。
第５図は、メモリセルアレイの一部の平面図であり、 第６図は、第５図のＡ−Ａ切断線における断面図であ
る。なお、第５図において、メモリセルの構造を解り易
くするため、フィールド絶縁膜以外の絶縁膜を図示して
いない。
る。なお、第５図において、メモリセルの構造を解り易
くするため、フィールド絶縁膜以外の絶縁膜を図示して
いない。
第５図及び第６図において、１は単結晶シリコンから
なる基板であり、２はフィールド絶縁膜、３はＰ型チャ
ネルストッパである。
なる基板であり、２はフィールド絶縁膜、３はＰ型チャ
ネルストッパである。
１個のメモリセルを構成しているMISFETは、100Å程
度の膜厚を有する第１ゲート絶縁膜４、フローティング
ゲート電極５、250Å程度の膜厚を有する第２ゲート絶
縁膜６、コントロールゲート電極７、ソース、ドレイン
となるn+型半導体領域９、n+型半導体領域10、ｎ型半導
体領域12とで構成してある。前記第１ゲート絶縁膜は、
例えば半導体基板１の表面の熱酸化による酸化シリコン
膜からなっている。フローティングゲート電極５は、例
えば多結晶シリコン膜からなっている。第２ゲート絶縁
膜６は、フローティングゲート電極５である多結晶シリ
コン膜の表面の熱酸化による酸化シリコン膜からなり、
250〜350Å程度の膜厚を有している。コントロールゲー
ト電極７は、例えば多結晶シリコン膜の上に例えばWSi2
等の高融点金属シリサイド膜を積層した２層膜からなっ
ている。また、コントロールゲート電極７は、ワード線
WLと一体形成になっている。
度の膜厚を有する第１ゲート絶縁膜４、フローティング
ゲート電極５、250Å程度の膜厚を有する第２ゲート絶
縁膜６、コントロールゲート電極７、ソース、ドレイン
となるn+型半導体領域９、n+型半導体領域10、ｎ型半導
体領域12とで構成してある。前記第１ゲート絶縁膜は、
例えば半導体基板１の表面の熱酸化による酸化シリコン
膜からなっている。フローティングゲート電極５は、例
えば多結晶シリコン膜からなっている。第２ゲート絶縁
膜６は、フローティングゲート電極５である多結晶シリ
コン膜の表面の熱酸化による酸化シリコン膜からなり、
250〜350Å程度の膜厚を有している。コントロールゲー
ト電極７は、例えば多結晶シリコン膜の上に例えばWSi2
等の高融点金属シリサイド膜を積層した２層膜からなっ
ている。また、コントロールゲート電極７は、ワード線
WLと一体形成になっている。
ゲート電極5,7の両側部のn+型半導体領域9,10のう
ち、データ線DLが接続孔15を通して接続している方のn+
型半導体領域9,10は、データ線DLが延在している方向に
おける端部が、ゲート電極5,7で規定されているか、又
は酸化シリコン膜からなるサイドウォール13によって規
定されている。そして、ワード線WLが延在している方向
における端部は、フィールド絶縁膜２によって規定され
ている。このように、接続孔15の下の部分のn+型半導体
領域9,10は、その接続孔15ごとに分けて設けられてい
る。また、この接続孔15の下のn+型半導体領域9,10は、
ｎ型半導体領域（低不純物濃度の半導体領域）12の中に
設けられている。したがって、ｎ型半導体領域12も、前
記n+型半導体領域9,10と同様に、接続孔15の両側部のゲ
ート電極5,7とフィールド絶縁膜２で囲れた領域ごとに
設けてある。データ線DLが接続しているn+型半導体9,10
及びｎ型半導体領域12は、情報の読み出し時及び消去時
にドレインとなり、情報の書き込み時にはソースとして
使用する。また、n+型半導体領域10とｎ型半導体領域12
は、１つの接続孔15を通して同一のデータ線DLに接続し
ている２つのメモリセルが共有している。そして、デー
タ線DLが接続しているn+型半導体領域10の両端には、２
つのメモリセルのそれぞれのフローティングゲート電極
５の下に入り込むように、n+型半導体領域９を設けてい
る。n+型半導体領域９のチャネル長方向における長さは
サイドウォール13によって規定される。
ち、データ線DLが接続孔15を通して接続している方のn+
型半導体領域9,10は、データ線DLが延在している方向に
おける端部が、ゲート電極5,7で規定されているか、又
は酸化シリコン膜からなるサイドウォール13によって規
定されている。そして、ワード線WLが延在している方向
における端部は、フィールド絶縁膜２によって規定され
ている。このように、接続孔15の下の部分のn+型半導体
領域9,10は、その接続孔15ごとに分けて設けられてい
る。また、この接続孔15の下のn+型半導体領域9,10は、
ｎ型半導体領域（低不純物濃度の半導体領域）12の中に
設けられている。したがって、ｎ型半導体領域12も、前
記n+型半導体領域9,10と同様に、接続孔15の両側部のゲ
ート電極5,7とフィールド絶縁膜２で囲れた領域ごとに
設けてある。データ線DLが接続しているn+型半導体9,10
及びｎ型半導体領域12は、情報の読み出し時及び消去時
にドレインとなり、情報の書き込み時にはソースとして
使用する。また、n+型半導体領域10とｎ型半導体領域12
は、１つの接続孔15を通して同一のデータ線DLに接続し
ている２つのメモリセルが共有している。そして、デー
タ線DLが接続しているn+型半導体領域10の両端には、２
つのメモリセルのそれぞれのフローティングゲート電極
５の下に入り込むように、n+型半導体領域９を設けてい
る。n+型半導体領域９のチャネル長方向における長さは
サイドウォール13によって規定される。
一方、ゲート電極5,7のデータ線DLが接続している方
と反対側のn+型半導体領域9,10は、情報の読み出し時に
はソースとなり、情報の書き込み時にはドレインとして
使用する。情報の消去時には、所定の低電位例えば0Vを
印加するが、ソースとして使用するものではない。この
読み出し時にソースとなるn+型半導体領域9,10のうち、
n+型半導体領域９はそれぞれのメモリセルごとにサイド
ウォール13の下に設けられ、またフローティングゲート
電極５の下に少し入り込んでいる。しかし、n+型半導体
領域10は、基板１の表面をワード線WLが延在している方
向に延在し、この両側部の複数のメモリセルのn+型半導
体領域10を一体に形成した構造となっている。そして、
このワード線WLと同じ方向に延在しているn+型半導体領
域10と、サイドウォール13の下に設けてあるn+型半導体
領域９とで接地線SLを構成している。この接地線SLを構
成するn+型半導体領域9,10の周囲及び底部を囲むよう
に、P+型半導体領域11を設けている。したがって、P+型
半導体領域11もワード線WLが延在している方向に延在し
ている。しかし、p+型半導体領域11は、必ずしもn+型半
導体領域9,10の底部全域に設ける必要はなく、n+型半導
体領域９のチャネル側の端部に設けてあればよい。
と反対側のn+型半導体領域9,10は、情報の読み出し時に
はソースとなり、情報の書き込み時にはドレインとして
使用する。情報の消去時には、所定の低電位例えば0Vを
印加するが、ソースとして使用するものではない。この
読み出し時にソースとなるn+型半導体領域9,10のうち、
n+型半導体領域９はそれぞれのメモリセルごとにサイド
ウォール13の下に設けられ、またフローティングゲート
電極５の下に少し入り込んでいる。しかし、n+型半導体
領域10は、基板１の表面をワード線WLが延在している方
向に延在し、この両側部の複数のメモリセルのn+型半導
体領域10を一体に形成した構造となっている。そして、
このワード線WLと同じ方向に延在しているn+型半導体領
域10と、サイドウォール13の下に設けてあるn+型半導体
領域９とで接地線SLを構成している。この接地線SLを構
成するn+型半導体領域9,10の周囲及び底部を囲むよう
に、P+型半導体領域11を設けている。したがって、P+型
半導体領域11もワード線WLが延在している方向に延在し
ている。しかし、p+型半導体領域11は、必ずしもn+型半
導体領域9,10の底部全域に設ける必要はなく、n+型半導
体領域９のチャネル側の端部に設けてあればよい。
前記n+型半導体領域９の上面から底部までの深さ（以
下、接合深さという）は0.1〜0.2μｍ程度、n+型半導体
領域10の接合深さは0.2〜0.3μｍ程度、ｎ型半導体領域
12及びp+型半導体領域11の接合深さは0.4〜0.6μｍ程度
である。
下、接合深さという）は0.1〜0.2μｍ程度、n+型半導体
領域10の接合深さは0.2〜0.3μｍ程度、ｎ型半導体領域
12及びp+型半導体領域11の接合深さは0.4〜0.6μｍ程度
である。
フィールド絶縁膜２及びフローティングゲート電極５
から露出している半導体基板１の表面、及びフローティ
ングゲート電極５の側面及びコントロールゲート電極７
の側面及び上面は、薄い酸化シリコン膜８が覆ってい
る。14は例えば酸化シリコン膜の上にリンシリケートガ
ラス（PSG）膜を積層して構成した層間絶縁膜である。
データ線DLはアルミニウム膜からなっている。
から露出している半導体基板１の表面、及びフローティ
ングゲート電極５の側面及びコントロールゲート電極７
の側面及び上面は、薄い酸化シリコン膜８が覆ってい
る。14は例えば酸化シリコン膜の上にリンシリケートガ
ラス（PSG）膜を積層して構成した層間絶縁膜である。
データ線DLはアルミニウム膜からなっている。
なお、情報の読み出し時におけるドレインと基板１の
間の接合容量を少くする上では、前記読み出し時のドレ
インをｎ型半導体領域12のみで構成することもできる。
一方、接地線SLを構成するn+型半導体領域9,10の方は、
p+型半導体領域11の中に設けているが、このp+型半導体
領域11を設けないようにして、n+型半導体領域9,10のみ
で接地線SLを構成することもできる。しかし、この実施
例Ｉでは、情報の書き込み効率を高めるため、p+型半導
体領域11を設けている。
間の接合容量を少くする上では、前記読み出し時のドレ
インをｎ型半導体領域12のみで構成することもできる。
一方、接地線SLを構成するn+型半導体領域9,10の方は、
p+型半導体領域11の中に設けているが、このp+型半導体
領域11を設けないようにして、n+型半導体領域9,10のみ
で接地線SLを構成することもできる。しかし、この実施
例Ｉでは、情報の書き込み効率を高めるため、p+型半導
体領域11を設けている。
したがって、次の３種のメモリセルを構成することが
できる。
できる。
第１種のメモリセルは、データ線DLが接続する半導体
領域すなわち読み出し時のドレインをｎ型半導体領域12
のみで形成し、一方、接地線SLとなっているn+型半導体
領域9,10を囲んでいるp+型半導体領域11を設けないよう
にする。
領域すなわち読み出し時のドレインをｎ型半導体領域12
のみで形成し、一方、接地線SLとなっているn+型半導体
領域9,10を囲んでいるp+型半導体領域11を設けないよう
にする。
第２種のメモリセルは、情報の読み出し時のドレイン
をn+型半導体領域9,10で構成し、ｎ型半導体領域12は設
けないようにする。また、接地線SLを構成しているn+型
半導体領域9,10の周囲にp+型半導体領域11を設ける。
をn+型半導体領域9,10で構成し、ｎ型半導体領域12は設
けないようにする。また、接地線SLを構成しているn+型
半導体領域9,10の周囲にp+型半導体領域11を設ける。
第３種のメモリセルは、情報の読み出し時のドレイン
をｎ型半導体領域12のみで構成し、一方、接地線SLを構
成しているn+型半導体領域9,10の周囲にp+型半導体領域
11を設ける。
をｎ型半導体領域12のみで構成し、一方、接地線SLを構
成しているn+型半導体領域9,10の周囲にp+型半導体領域
11を設ける。
なお、第３図及び第４図に示したメモリセルの構造
は、EEPROMだけでなく、EPROMにも適用できる。EPROMで
は、情報の消去をメモリセルのチャネル領域への紫外線
の照射によって行う。
は、EEPROMだけでなく、EPROMにも適用できる。EPROMで
は、情報の消去をメモリセルのチャネル領域への紫外線
の照射によって行う。
以上、説明したメモリセルの構成から以下の効果が得
られる。
られる。
まず、前記第１種のメモリセルの構造としたときの効
果を述べる。
果を述べる。
メモリセルが、基板１上に重ねて設けられたフローテ
ィングゲート電極５とコントロールゲート電極７と、基
板１の表面の前記ゲート電極5,7のデータ線DLが接続す
る側の側部に設けた第１半導体領域（ｎ層12）と、接地
線SLが接続する側の側部に設けた第２半導体領域（これ
は、n+層9,10を合せて、単に第２半導体領域としてい
る。）とで構成したMISFETからなり、該MISFETがそれぞ
れのデータ線DLとワード線WLの交差部に配置され、前記
第１半導体領域（ｎ層12）は前記データ線DLに接続し、
前記第２半導体領域（n+層9,10）は前記接地線SLに接続
し、コントロールゲート電極７はワード線WLに接続した
半導体記憶装置であって、前記第１半導体領域（ｎ層1
2）の不純物濃度を第２半導体領域（n+層9,10）より低
くし、情報の書き込みは、前記接地線SLが接続している
第２半導体領域（n+層9,10）に所定の高電位例えば5V、
データ線DLが接続している第１半導体領域（ｎ層12）に
所定の低電位（例えば0V）、前コントロールゲート電極
７に所定の高電位例えば12.5Vを印加して行い、情報の
読み出しは、前記データ線DLが接続している第１半導体
領域（ｎ層12）をドレイン、前記接地線SLが接続してい
る第２半導体領域（n+層9,10）をソースとし、前記コン
トロールゲート電極７に所定電位例えば5Vを印加して行
うことにより、n+型半導体領域9,10で構成されている書
き込み時のドレインすなわち接地線SLのチャネル側の端
部の電界が書き込み時のドレインの構成をデータ線側の
半導体領域と同様にｎ層とした場合と比較して強くな
り、これによりホットエレクトロンを効率よく発生でき
るので書き込み特性を高めることができる。また、読み
出し時のドレインすなわちｎ型半導体領域12をデータ線
DLに接続することにより、データ線につく容量を小さく
できるので読み出しの高速化を図ることができる。
ィングゲート電極５とコントロールゲート電極７と、基
板１の表面の前記ゲート電極5,7のデータ線DLが接続す
る側の側部に設けた第１半導体領域（ｎ層12）と、接地
線SLが接続する側の側部に設けた第２半導体領域（これ
は、n+層9,10を合せて、単に第２半導体領域としてい
る。）とで構成したMISFETからなり、該MISFETがそれぞ
れのデータ線DLとワード線WLの交差部に配置され、前記
第１半導体領域（ｎ層12）は前記データ線DLに接続し、
前記第２半導体領域（n+層9,10）は前記接地線SLに接続
し、コントロールゲート電極７はワード線WLに接続した
半導体記憶装置であって、前記第１半導体領域（ｎ層1
2）の不純物濃度を第２半導体領域（n+層9,10）より低
くし、情報の書き込みは、前記接地線SLが接続している
第２半導体領域（n+層9,10）に所定の高電位例えば5V、
データ線DLが接続している第１半導体領域（ｎ層12）に
所定の低電位（例えば0V）、前コントロールゲート電極
７に所定の高電位例えば12.5Vを印加して行い、情報の
読み出しは、前記データ線DLが接続している第１半導体
領域（ｎ層12）をドレイン、前記接地線SLが接続してい
る第２半導体領域（n+層9,10）をソースとし、前記コン
トロールゲート電極７に所定電位例えば5Vを印加して行
うことにより、n+型半導体領域9,10で構成されている書
き込み時のドレインすなわち接地線SLのチャネル側の端
部の電界が書き込み時のドレインの構成をデータ線側の
半導体領域と同様にｎ層とした場合と比較して強くな
り、これによりホットエレクトロンを効率よく発生でき
るので書き込み特性を高めることができる。また、読み
出し時のドレインすなわちｎ型半導体領域12をデータ線
DLに接続することにより、データ線につく容量を小さく
できるので読み出しの高速化を図ることができる。
次に、前記第２種のメモリセルの構造による効果を述
べる。
べる。
メモリセルが、基板１上に重ねて設けられたフローテ
ィングゲート電極５とコントロールゲート電極７と、基
板１の表面の前記ゲート電極5,7のデータ線DLが接続す
る側の側部に設けた第１半導体領域（これは、n+層9,10
を合わせて単に第１半導体領域としている。）と、接地
線SLが接続する側の側部に設けた第２半導体領域（これ
は、n+層9,10を合せて、単に第２半導体領域としてい
る。）とで構成したMISFETからなり、該MISFETがそれぞ
れのデータ線DLとワード線WLの交差部に配置され、前記
第１半導体領域（n+層9,10）は前記データ線DLに接続
し、前記第２半導体領域（n+層9,10）は前記接地線SLに
接続し、コントロールゲート電極７はワード線WLに接続
した半導体記憶装置であって、前記第２半導体領域（n+
層9,10）のチャネル側の端部に、前記第１及び第２半導
体領域と反対導電型の第６半導体領域（p+層11）を設
け、情報の書き込みは、前記接地線SLが接続している第
２半導体領域（n+層9,10）に所定の高電位例えば5V、デ
ータ線DLが接続している第１半導体領域（n+層9,10）に
所定の低電位（例えば0V）、前記コントロールゲート電
極７に所定の高電位例えば12.5Vを印加して行い、情報
の読み出しは、前記第１半導体領域（n+層9,10）をドレ
イン、前記接地線SLが接続している第２半導体領域（n+
層9,10）をソースとし、前記コントロールゲート電極７
に所定電位例えば5Vを印加して行うことにより、書き込
み時のドレインすなわち接地線SLのチャネル側の端部の
電界が、p+層11を設けないときより非常に強くなるの
で、書き込み特性を高めることができる。また、読み出
し時のドレインにはp+層11が接していないので、基板１
との間の接合容量が小さくなり、読み出しの高速化を図
ることができる。
ィングゲート電極５とコントロールゲート電極７と、基
板１の表面の前記ゲート電極5,7のデータ線DLが接続す
る側の側部に設けた第１半導体領域（これは、n+層9,10
を合わせて単に第１半導体領域としている。）と、接地
線SLが接続する側の側部に設けた第２半導体領域（これ
は、n+層9,10を合せて、単に第２半導体領域としてい
る。）とで構成したMISFETからなり、該MISFETがそれぞ
れのデータ線DLとワード線WLの交差部に配置され、前記
第１半導体領域（n+層9,10）は前記データ線DLに接続
し、前記第２半導体領域（n+層9,10）は前記接地線SLに
接続し、コントロールゲート電極７はワード線WLに接続
した半導体記憶装置であって、前記第２半導体領域（n+
層9,10）のチャネル側の端部に、前記第１及び第２半導
体領域と反対導電型の第６半導体領域（p+層11）を設
け、情報の書き込みは、前記接地線SLが接続している第
２半導体領域（n+層9,10）に所定の高電位例えば5V、デ
ータ線DLが接続している第１半導体領域（n+層9,10）に
所定の低電位（例えば0V）、前記コントロールゲート電
極７に所定の高電位例えば12.5Vを印加して行い、情報
の読み出しは、前記第１半導体領域（n+層9,10）をドレ
イン、前記接地線SLが接続している第２半導体領域（n+
層9,10）をソースとし、前記コントロールゲート電極７
に所定電位例えば5Vを印加して行うことにより、書き込
み時のドレインすなわち接地線SLのチャネル側の端部の
電界が、p+層11を設けないときより非常に強くなるの
で、書き込み特性を高めることができる。また、読み出
し時のドレインにはp+層11が接していないので、基板１
との間の接合容量が小さくなり、読み出しの高速化を図
ることができる。
次に、前記第３種のメモリセルの構造における効果を
述べる。
述べる。
メモリセルが、基板１上に重ねて設けられたフローテ
ィングゲート電極５とコントロールゲート電極７と、基
板１の表面の前記ゲート電極5,7のデータ線DLが接続す
る側の側部に設けた第１半導体領域（ｎ層12）と、接地
線SLが接続する側の側部に設けた第２半導体領域（これ
は、n+層9,10を合せて、単に第２半導体領域としてい
る。）とで構成したMISFETからなり、該MISFETがそれぞ
れのデータ線DLとワード線WLの交差部に配置され、前記
第１半導体領域（ｎ層12）は前記データ線DLに接続し、
前記第２半導体領域（n+層9,10）は前記接地線SLに接続
し、コントロールゲート電極７はワード線WLに接続した
半導体記憶装置であって、前記第２半導体領域（n+層9,
10）のチャネル側の端部に、前記第１及び第２半導体領
域と反対導電型の第６半導体領域（p+層11）を設け、情
報の書き込みは、前記接地線SLが接続している第２半導
体領域（n+層9,10）に所定の高電位例えば5V、データ線
DLが接続している第１半導体領域（ｎ層12）に所定の低
電位（例えば0V）、前記コントロールゲート電極７に所
定の高電位例えば12.5Vを印加して行い、情報の読み出
しは、前記第１半導体領域（ｎ層12）をドレイン、前記
接地線SLが接続している第２半導体領域（n+層9,10）を
ソースとし、前記コントロールゲート電極７に所定電位
例えば5Vを印加して行うことにより、書き込み時のドレ
インすなわち接地線SLのチャネル側の端部の電界が、p+
層11を設けないときより非常に強くなるので、書き込み
特性を高めることができる。また、読み出し時のドレイ
ンすなわちｎ型半導体領域12と基板１間の接合容量が小
さくなるので、読み出しの高速化を図ることができる。
ィングゲート電極５とコントロールゲート電極７と、基
板１の表面の前記ゲート電極5,7のデータ線DLが接続す
る側の側部に設けた第１半導体領域（ｎ層12）と、接地
線SLが接続する側の側部に設けた第２半導体領域（これ
は、n+層9,10を合せて、単に第２半導体領域としてい
る。）とで構成したMISFETからなり、該MISFETがそれぞ
れのデータ線DLとワード線WLの交差部に配置され、前記
第１半導体領域（ｎ層12）は前記データ線DLに接続し、
前記第２半導体領域（n+層9,10）は前記接地線SLに接続
し、コントロールゲート電極７はワード線WLに接続した
半導体記憶装置であって、前記第２半導体領域（n+層9,
10）のチャネル側の端部に、前記第１及び第２半導体領
域と反対導電型の第６半導体領域（p+層11）を設け、情
報の書き込みは、前記接地線SLが接続している第２半導
体領域（n+層9,10）に所定の高電位例えば5V、データ線
DLが接続している第１半導体領域（ｎ層12）に所定の低
電位（例えば0V）、前記コントロールゲート電極７に所
定の高電位例えば12.5Vを印加して行い、情報の読み出
しは、前記第１半導体領域（ｎ層12）をドレイン、前記
接地線SLが接続している第２半導体領域（n+層9,10）を
ソースとし、前記コントロールゲート電極７に所定電位
例えば5Vを印加して行うことにより、書き込み時のドレ
インすなわち接地線SLのチャネル側の端部の電界が、p+
層11を設けないときより非常に強くなるので、書き込み
特性を高めることができる。また、読み出し時のドレイ
ンすなわちｎ型半導体領域12と基板１間の接合容量が小
さくなるので、読み出しの高速化を図ることができる。
次に、前記第１種〜第３種のメモリセルの前記以外の
効果を述べる。
効果を述べる。
情報の消去が、１本あるいは複数本のデータ線DLごと
に、そのデータ線DLが接続している複数のメモリセルの
それぞれのｎ型半導体領域12（又はn+層9,10）に所定の
高電位例えば12.5Vを印加して行うことにより、１回の
消去動作時に基板１中へリークするリーク電流が少くな
るので、半導体チップに内蔵した昇圧回路によって消去
を行うことができる。
に、そのデータ線DLが接続している複数のメモリセルの
それぞれのｎ型半導体領域12（又はn+層9,10）に所定の
高電位例えば12.5Vを印加して行うことにより、１回の
消去動作時に基板１中へリークするリーク電流が少くな
るので、半導体チップに内蔵した昇圧回路によって消去
を行うことができる。
また、情報の消去をＹデコーダを利用して、データ線
DLを選択し、そのデータ線が接続している複数のメモリ
セルに消去電圧を印加して行なうので、ソース線による
消去の場合に必要なソース線を選択するためのソース線
デコーダが不要となるのでチップサイズを増大させるこ
とはない。
DLを選択し、そのデータ線が接続している複数のメモリ
セルに消去電圧を印加して行なうので、ソース線による
消去の場合に必要なソース線を選択するためのソース線
デコーダが不要となるのでチップサイズを増大させるこ
とはない。
また、データ線が接続している側と反対側に設けた第
２半導体領域をフローティング状態にして、データ線が
接続している側に設けた第１半導体領域に正の高電圧VS
を印加することによって情報の消去を行なうことにより
消去動作とともにフローティングゲート電極の電位が上
昇し、上記フローティングゲート電極下部に反転チャネ
ルが形成され始める状態まで消去が進んでも、定常的な
チャネル電流は流れない。この結果、チャネル電流を種
としたホットホールの発生、注入がおさえられる。これ
により、急激な消去速度の増大を防止するため、制御性
の高い消去動作を実現することができる。また、ホット
ホール注入によるトンネル酸化膜質の劣化がおさえられ
るため、書き換え可能回数など信頼性に優れた消去動作
を実現することができる。
２半導体領域をフローティング状態にして、データ線が
接続している側に設けた第１半導体領域に正の高電圧VS
を印加することによって情報の消去を行なうことにより
消去動作とともにフローティングゲート電極の電位が上
昇し、上記フローティングゲート電極下部に反転チャネ
ルが形成され始める状態まで消去が進んでも、定常的な
チャネル電流は流れない。この結果、チャネル電流を種
としたホットホールの発生、注入がおさえられる。これ
により、急激な消去速度の増大を防止するため、制御性
の高い消去動作を実現することができる。また、ホット
ホール注入によるトンネル酸化膜質の劣化がおさえられ
るため、書き換え可能回数など信頼性に優れた消去動作
を実現することができる。
また、消去動作時に所定の高電圧が印加される半導体
領域が、不純物濃度の低いｎ型半導体領域12であること
から、基板１との接合耐圧が高くなり、メモリセル１個
当りのリーク電流を少くすることができる。
領域が、不純物濃度の低いｎ型半導体領域12であること
から、基板１との接合耐圧が高くなり、メモリセル１個
当りのリーク電流を少くすることができる。
また、ｎ型半導体領域12の中にn+型半導体領域9,10を
設けていることにより、情報の読み出し時におけるドレ
インの抵抗値を小さくできるので、読み出しの高速化が
図れる。さらに、EEPROMにおいては、情報の消去動作も
速くなる。
設けていることにより、情報の読み出し時におけるドレ
インの抵抗値を小さくできるので、読み出しの高速化が
図れる。さらに、EEPROMにおいては、情報の消去動作も
速くなる。
また、ゲート電極5,7の両側部のn+型半導体領域10の
チャネル側の端部に接合深さの浅いn+型半導体領域９を
設けていることにより、フローティングゲート電極５下
への回り込みが小さくなり、フローティングゲート電極
５との間の容量を少くできる。これにより、読み出し速
度の高速化が図れる。
チャネル側の端部に接合深さの浅いn+型半導体領域９を
設けていることにより、フローティングゲート電極５下
への回り込みが小さくなり、フローティングゲート電極
５との間の容量を少くできる。これにより、読み出し速
度の高速化が図れる。
また、読み出し時のドレイン及び接地線SLの双方に接
合深さの深いn+型半導体領域10を設けていることによ
り、前記ドレイン及び接地線SLの抵抗値を下げることが
できる。これから、書き込み、読み出し、消去動作のそ
れぞれの高速化が図れる。
合深さの深いn+型半導体領域10を設けていることによ
り、前記ドレイン及び接地線SLの抵抗値を下げることが
できる。これから、書き込み、読み出し、消去動作のそ
れぞれの高速化が図れる。
次に、第５図及び第６図に示したメモリセルの製造方
法を説明する。
法を説明する。
第７図乃至第20図は、メモリセルの第６図と同一部分
の製造工程における断面図又は平面図である。
の製造工程における断面図又は平面図である。
まず、第７図に示すように、p-型半導体基板１の酸化
による酸化シリコン膜18を形成し、この上にCVDによる
窒化シリコン膜19を選択的に形成する。窒化シリコン膜
19をマスクとして用いて半導体基板１の所定の表面を熱
酸化することによってフィールド絶縁膜２を形成する。
p-型チャネルストッパ３は、フィールド絶縁膜２を形成
する以前に窒化シリコン膜19をマスクとしたイオン打込
みによってｐ型不純物例えばボロン（ion implantatio
n）を導入することによって形成する。フィールド絶縁
膜２を形成した後に、窒化シリコン膜19及び酸化シリコ
ン膜18は除去する。
による酸化シリコン膜18を形成し、この上にCVDによる
窒化シリコン膜19を選択的に形成する。窒化シリコン膜
19をマスクとして用いて半導体基板１の所定の表面を熱
酸化することによってフィールド絶縁膜２を形成する。
p-型チャネルストッパ３は、フィールド絶縁膜２を形成
する以前に窒化シリコン膜19をマスクとしたイオン打込
みによってｐ型不純物例えばボロン（ion implantatio
n）を導入することによって形成する。フィールド絶縁
膜２を形成した後に、窒化シリコン膜19及び酸化シリコ
ン膜18は除去する。
次に、第８図に示すように、基板１のフィールド絶縁
膜２から露出している表面を熱酸化して膜厚が100Å程
度の第１ゲート絶縁膜４を形成する。
膜２から露出している表面を熱酸化して膜厚が100Å程
度の第１ゲート絶縁膜４を形成する。
次に、第９図に示すように、フローティングゲート電
極５を形成するために、半導体基板１上の全面に例えば
CVDによって多結晶シリコン膜５を形成する。多結晶シ
リコン膜５には、その抵抗を小さくするため熱拡散、イ
オン打込み等によってｎ型不純物例えばリン（Ｐ）を導
入する。
極５を形成するために、半導体基板１上の全面に例えば
CVDによって多結晶シリコン膜５を形成する。多結晶シ
リコン膜５には、その抵抗を小さくするため熱拡散、イ
オン打込み等によってｎ型不純物例えばリン（Ｐ）を導
入する。
次に、第10図に示すように、多結晶シリコン膜５を、
レジスト膜（図示せず）をマスクとして用いたエッチン
グによってフローティングゲート電極５が所定の間隔
で、データ線DLが延在する方向に延在するようにパター
ニングする。つまり、このエッチング工程では、同一の
データ線DLに接続される複数のメモリセルのフローティ
ングゲート電極５を一体にしたパターンに多結晶シリコ
ン膜５をパターニングする。多結晶シリコン膜５をパタ
ーニングした後に、レジスト膜からなるマスクは除去す
る。
レジスト膜（図示せず）をマスクとして用いたエッチン
グによってフローティングゲート電極５が所定の間隔
で、データ線DLが延在する方向に延在するようにパター
ニングする。つまり、このエッチング工程では、同一の
データ線DLに接続される複数のメモリセルのフローティ
ングゲート電極５を一体にしたパターンに多結晶シリコ
ン膜５をパターニングする。多結晶シリコン膜５をパタ
ーニングした後に、レジスト膜からなるマスクは除去す
る。
次に、第11図に示すように、多結晶シリコン膜５の表
面を酸化してシリコン膜からなる第２ゲート絶縁膜６を
形成する。その膜厚は200〜250Å程度にする。この酸化
工程の周辺回路を構成するMISFETのゲート絶縁膜を形成
する。
面を酸化してシリコン膜からなる第２ゲート絶縁膜６を
形成する。その膜厚は200〜250Å程度にする。この酸化
工程の周辺回路を構成するMISFETのゲート絶縁膜を形成
する。
次に、コントロールゲート電極７及びワード線WLを形
成するために例えばCVDによって半導体基板１上の全面
に多結晶シリコン膜７を形成する。多結晶シリコン膜７
にはその抵抗を小さくするため、熱拡散、イオン打込み
等によってｎ型不純物例えばリンを導入する。
成するために例えばCVDによって半導体基板１上の全面
に多結晶シリコン膜７を形成する。多結晶シリコン膜７
にはその抵抗を小さくするため、熱拡散、イオン打込み
等によってｎ型不純物例えばリンを導入する。
次に、第12図に示すように、レジスト膜（図示せず）
からなるマスクを用いたエッチングによって多結晶シリ
コン膜７をエッチングしてコントロールゲート電極７及
びワード線WLを形成する。このエッチング工程で周辺回
路のMISFETのゲート電極も形成する。前記エッチングに
続いてフローティングゲート電極７から露出している第
２ゲート絶縁膜６をエッチングする。さらに、多結晶シ
リコン膜５をエッチングしてフローティングゲート電極
５を形成する。この一連のエッチングの後に、レジスト
膜からなるマスクを除去する。なお、コントロールゲー
ト電極７、ワード線WL及び周辺回路のMISFETのゲート電
極は、Mo,W,Ta,Ti等の高融電金属又はそのシリサイド膜
あるいは多結晶シリコン膜の上に前記高融点金属膜又は
シリサイド膜を積層した２層膜としてもよい。
からなるマスクを用いたエッチングによって多結晶シリ
コン膜７をエッチングしてコントロールゲート電極７及
びワード線WLを形成する。このエッチング工程で周辺回
路のMISFETのゲート電極も形成する。前記エッチングに
続いてフローティングゲート電極７から露出している第
２ゲート絶縁膜６をエッチングする。さらに、多結晶シ
リコン膜５をエッチングしてフローティングゲート電極
５を形成する。この一連のエッチングの後に、レジスト
膜からなるマスクを除去する。なお、コントロールゲー
ト電極７、ワード線WL及び周辺回路のMISFETのゲート電
極は、Mo,W,Ta,Ti等の高融電金属又はそのシリサイド膜
あるいは多結晶シリコン膜の上に前記高融点金属膜又は
シリサイド膜を積層した２層膜としてもよい。
次に、第13図に示すように、フローティングゲート電
極５及びコントロールゲート電極７（ワード線WL）の露
出している表面を熱酸化して酸化シリコン膜８を形成す
る。この酸化によりフローティングゲート電極５、コン
トロールゲート電極７から露出している半導体基板１の
表面が酸化されて酸化シリコン膜８が形成される。
極５及びコントロールゲート電極７（ワード線WL）の露
出している表面を熱酸化して酸化シリコン膜８を形成す
る。この酸化によりフローティングゲート電極５、コン
トロールゲート電極７から露出している半導体基板１の
表面が酸化されて酸化シリコン膜８が形成される。
次に、第14図に示すように、半導体基板１上に、p+型
半導体領域11形成用のレジスト膜からなるマスク20を形
成する。次に、イオン打込みによって半導体基板１の表
面部にｐ型不純物例えばボロンを1013〜1014atoms/cm2
程度導入する。そして、マスク20を除去した後、アニー
ルによって0.4〜0.6μｍ程度の接合深さまで拡散して、
p+型半導体領域11を形成する。
半導体領域11形成用のレジスト膜からなるマスク20を形
成する。次に、イオン打込みによって半導体基板１の表
面部にｐ型不純物例えばボロンを1013〜1014atoms/cm2
程度導入する。そして、マスク20を除去した後、アニー
ルによって0.4〜0.6μｍ程度の接合深さまで拡散して、
p+型半導体領域11を形成する。
次に、第15図に示すように、基板１上にｎ型半導体領
域12形成用のレジスト膜からなるマスク21を形成する。
次に、イオン打込みによって基板１の表面にｎ型不純物
例えばリンを1014atoms/cm2程度のドーズ量で導入す
る。この後、マスク20を除き、アニールによって0.4〜
0.6μｍの深さまで拡散してｎ型半導体領域12を形成す
る。
域12形成用のレジスト膜からなるマスク21を形成する。
次に、イオン打込みによって基板１の表面にｎ型不純物
例えばリンを1014atoms/cm2程度のドーズ量で導入す
る。この後、マスク20を除き、アニールによって0.4〜
0.6μｍの深さまで拡散してｎ型半導体領域12を形成す
る。
次に、第16図に示すように、フローティングゲート電
極５及びコントロールゲート電極７をマスクとし、イオ
ン打込みによって半導体基板１の表面にｎ型不純物例え
ばヒ素を1015〜1016atoms/cm2程のドーズ量で導入してn
+型半導体領域９を形成する。なお、このイオン打込み
の際に周辺回路領域をレジスト膜からなるマスクで覆っ
てメモリセル領域のみにイオン打込みするようにし、さ
らにメモリセル領域をレジスト膜からなるマスクで覆っ
て周辺回路領域にｎ型不純物例えばリンを１×1013atom
s/cm2程度イオン打込みすることにより、周辺回路を構
成するＮチャネルMISFETのソース、ドレイン領域をLDD
（Lightlly Doped Drain）構造にすることもできる。こ
の場合、周辺回路領域に設けられたレジスト膜からなる
マスクは、イオンの打込みの後に除去する。
極５及びコントロールゲート電極７をマスクとし、イオ
ン打込みによって半導体基板１の表面にｎ型不純物例え
ばヒ素を1015〜1016atoms/cm2程のドーズ量で導入してn
+型半導体領域９を形成する。なお、このイオン打込み
の際に周辺回路領域をレジスト膜からなるマスクで覆っ
てメモリセル領域のみにイオン打込みするようにし、さ
らにメモリセル領域をレジスト膜からなるマスクで覆っ
て周辺回路領域にｎ型不純物例えばリンを１×1013atom
s/cm2程度イオン打込みすることにより、周辺回路を構
成するＮチャネルMISFETのソース、ドレイン領域をLDD
（Lightlly Doped Drain）構造にすることもできる。こ
の場合、周辺回路領域に設けられたレジスト膜からなる
マスクは、イオンの打込みの後に除去する。
次に、第17図に示すように、半導体基板１上の全面
に、例えばCVDによってサイドウォール12形成用の酸化
シリコン膜12を形成する。
に、例えばCVDによってサイドウォール12形成用の酸化
シリコン膜12を形成する。
次に、第18図に示すように、反応性イオンエッチング
（RIE）によって酸化シリコン膜12を半導体基板１の表
面が露出するまでエッチングしてサイドウォール12を形
成する。周辺回路を構成するためのMISFETのゲート電極
の側部にもサイドウォール12が形成される。前記エッチ
ングによって露出した半導体基板１の表面を再度酸化し
て酸化シリコン膜８を形成する。
（RIE）によって酸化シリコン膜12を半導体基板１の表
面が露出するまでエッチングしてサイドウォール12を形
成する。周辺回路を構成するためのMISFETのゲート電極
の側部にもサイドウォール12が形成される。前記エッチ
ングによって露出した半導体基板１の表面を再度酸化し
て酸化シリコン膜８を形成する。
次に、第19図に示すように、フローティングゲート電
極５、コントロールゲート電極７及びサイドウォール12
をマスクとして、イオン打込みによってｎ型不純物例え
ばヒ素を例えば５×1015〜１×1016atoms/cm2程度のド
ーズ量で導入してn+型半導体領域10を形成する。このイ
オン打込み工程で周辺回路のＮチャネルMISFETのソー
ス、ドレイン領域の高濃度層も形成する。なお、周辺回
路のＰチャネルMISFETが構成される領域は、レジスト膜
からなるマスクによって覆って前記ｎ型不純物が導入さ
れないようにする。このレジスト膜からなるマスクは、
イオン打込みの後に除去する。ＮチャネルMISFETを形成
した後に、図示していないが、周辺回路のＮチャネルMI
SFET領域及びメモリセル領域をレジスト膜からなるマス
クによって覆い、イオン打込みによって周辺回路のＰチ
ャネルMISFET領域にｐ型不純物例えばボロンを導入して
ＰチャネルMISFETのソース、ドレイン領域を形成する。
ＮチャネルMISFET及びメモリセル領域を覆っていたレジ
スト膜からなるマスクは、Ｐ型不純物を導入した後に除
去する。
極５、コントロールゲート電極７及びサイドウォール12
をマスクとして、イオン打込みによってｎ型不純物例え
ばヒ素を例えば５×1015〜１×1016atoms/cm2程度のド
ーズ量で導入してn+型半導体領域10を形成する。このイ
オン打込み工程で周辺回路のＮチャネルMISFETのソー
ス、ドレイン領域の高濃度層も形成する。なお、周辺回
路のＰチャネルMISFETが構成される領域は、レジスト膜
からなるマスクによって覆って前記ｎ型不純物が導入さ
れないようにする。このレジスト膜からなるマスクは、
イオン打込みの後に除去する。ＮチャネルMISFETを形成
した後に、図示していないが、周辺回路のＮチャネルMI
SFET領域及びメモリセル領域をレジスト膜からなるマス
クによって覆い、イオン打込みによって周辺回路のＰチ
ャネルMISFET領域にｐ型不純物例えばボロンを導入して
ＰチャネルMISFETのソース、ドレイン領域を形成する。
ＮチャネルMISFET及びメモリセル領域を覆っていたレジ
スト膜からなるマスクは、Ｐ型不純物を導入した後に除
去する。
次に、第20図に示すように、半導体基板１上の全面に
例えばCVDによってPSG膜からなる絶縁膜13を形成する。
この後、第１図及び第２図に示した接続孔14、アルミニ
ウム膜15からなるデータ線DL、図示していない最終保護
膜を形成する。
例えばCVDによってPSG膜からなる絶縁膜13を形成する。
この後、第１図及び第２図に示した接続孔14、アルミニ
ウム膜15からなるデータ線DL、図示していない最終保護
膜を形成する。
以上、説明したように、本実施例の製造方法によれ
ば、周辺回路を構成するＮチャネルMISFETと略同一工程
でメモリセルを形成することができる。
ば、周辺回路を構成するＮチャネルMISFETと略同一工程
でメモリセルを形成することができる。
情報の読み出し時のドレインは、第21図に示すように
n+型半導体領域10とｎ型半導体領域12とで構成してもよ
い。ｎ型半導体領域12の不純物（リン）の濃度は、1019
〜1020atoms/cm2程度になっている。これにより、読み
出し時のドレインの不純物の濃度勾配を非常に緩くする
ことができドレイン接合耐圧を高めることができる。な
お、各半導体領域の接合深さ及びその他の構造は、前記
実施例と同じである。
n+型半導体領域10とｎ型半導体領域12とで構成してもよ
い。ｎ型半導体領域12の不純物（リン）の濃度は、1019
〜1020atoms/cm2程度になっている。これにより、読み
出し時のドレインの不純物の濃度勾配を非常に緩くする
ことができドレイン接合耐圧を高めることができる。な
お、各半導体領域の接合深さ及びその他の構造は、前記
実施例と同じである。
第22図は、本発明の他の実施例のメモリセルの断面図
である。
である。
この実施例は接地線SLを構成するn+型半導体領域9,10
の下部に設けられていたp+型半導体領域11をなくし、チ
ャネル領域にp+型半導体領域22を設けたものである。p+
型半導体領域22は、読み出し時のドレインを成すｎ型半
導体領域12に接し、また接地線SLを成すn+型半導体領域
９に接して設けてある。p+型半導体領域22の不純物（ボ
ロン）の濃度は、1012〜1013atoms/cm2程度である。こ
の構成においてはｎ型半導体領域12によって半導体基板
１の間の接合のブレークダウン電圧を高めている。ま
た、p+型半導体領域22によって情報の書き込み時のドレ
イン領域の端部に加わる電界を強くすることができる。
一方、接地線SLの半導体基板１との接合容量を小さくす
ることができる。
の下部に設けられていたp+型半導体領域11をなくし、チ
ャネル領域にp+型半導体領域22を設けたものである。p+
型半導体領域22は、読み出し時のドレインを成すｎ型半
導体領域12に接し、また接地線SLを成すn+型半導体領域
９に接して設けてある。p+型半導体領域22の不純物（ボ
ロン）の濃度は、1012〜1013atoms/cm2程度である。こ
の構成においてはｎ型半導体領域12によって半導体基板
１の間の接合のブレークダウン電圧を高めている。ま
た、p+型半導体領域22によって情報の書き込み時のドレ
イン領域の端部に加わる電界を強くすることができる。
一方、接地線SLの半導体基板１との接合容量を小さくす
ることができる。
第23図は、本発明のさらに他の実施例のメモリセルの
断面図である。
断面図である。
この実施例は読み出し時のドレインをn+型半導体領域
10とｎ型半導体領域12のみで構成し、また接地線SL（ソ
ース）をn+型半導体領域10のみで構成したものである。
ドレイン及び接地線SLのn+型半導体領域10の接合深さ
は、0.3μｍ程度に深くして、確実にフローティングゲ
ート電極５の下に回り込むようにしている。これによ
り、フローティングゲート電極５とのオーバラップ量が
安定になり、情報の書き込み特性及び消去特性を向上す
ることができる。接地線SLを構成するn+型半導体領域10
は、p+型半導体領域11の中に設けて、書き込み効率を高
くしている。
10とｎ型半導体領域12のみで構成し、また接地線SL（ソ
ース）をn+型半導体領域10のみで構成したものである。
ドレイン及び接地線SLのn+型半導体領域10の接合深さ
は、0.3μｍ程度に深くして、確実にフローティングゲ
ート電極５の下に回り込むようにしている。これによ
り、フローティングゲート電極５とのオーバラップ量が
安定になり、情報の書き込み特性及び消去特性を向上す
ることができる。接地線SLを構成するn+型半導体領域10
は、p+型半導体領域11の中に設けて、書き込み効率を高
くしている。
第24図は、本発明のさらに他の実施例のメモリセル断
面図である。
面図である。
この実施例は、読み出し時のドレインをｎ型半導体領
域12のみで構成したものである。この構成により、読み
出し時のドレインとフローティング電極５とのオーバー
ラップ容量を小さくしている。これにより情報の読み出
し速度を速くすることができる。
域12のみで構成したものである。この構成により、読み
出し時のドレインとフローティング電極５とのオーバー
ラップ容量を小さくしている。これにより情報の読み出
し速度を速くすることができる。
以上、本発明を実施例にもとづき、具体的に説明して
きたが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることはいうまでもない。
きたが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることはいうまでもない。
本願によって開示された発明のうち代表的なものの効
果を簡単に説明すれば、以下のとおりである。
果を簡単に説明すれば、以下のとおりである。
（１） メモリセルが、基板上に重ねて設けられたフロ
ーティングゲート電極とコントロールゲート電極と、基
板１の表面の前記それぞれのゲート電極のデータ線が接
続する側の側部に設けた第１半導体領域と、接地線が接
続する側の側部に設けた第２半導体領域とで構成したMI
SFETからなり、該MISFETがそれぞれのデータ線とワード
線の交差部に配置され、前記MISFETの第１半導体領域は
前記データ線に接続し、前記第２半導体領域は前記接地
線に接続し、コントロールゲート電極はワード線に接続
した半導体記憶装置であって、前記第１半導体領域の不
純物濃度を第２半導体領域より低くくし、情報の書込み
は、前記接地線が接続している第２半導体領域に所定の
高電位、データ線が接続している第１半導体領域に所定
の低電位、前記コントロールゲート電極に所定の高電位
を印加して行い、情報の読み出しは、前記データ線が接
続している第１半導体領域をドレイン、前記接地線が接
続している第２半導体領域をソースとし、前記コントロ
ールゲート電極に所定電位を印加して行うことにより、
書き込み時のドレインすなわち接地線のチャネル側の端
部の電界が強くなるので、書き込み特性を高めることが
できる。また、読み出し時のドレインすなわちｎ型半導
体領域と基板間の接合容量が小さくなるので、読み出し
の高速化を図ることができる。
ーティングゲート電極とコントロールゲート電極と、基
板１の表面の前記それぞれのゲート電極のデータ線が接
続する側の側部に設けた第１半導体領域と、接地線が接
続する側の側部に設けた第２半導体領域とで構成したMI
SFETからなり、該MISFETがそれぞれのデータ線とワード
線の交差部に配置され、前記MISFETの第１半導体領域は
前記データ線に接続し、前記第２半導体領域は前記接地
線に接続し、コントロールゲート電極はワード線に接続
した半導体記憶装置であって、前記第１半導体領域の不
純物濃度を第２半導体領域より低くくし、情報の書込み
は、前記接地線が接続している第２半導体領域に所定の
高電位、データ線が接続している第１半導体領域に所定
の低電位、前記コントロールゲート電極に所定の高電位
を印加して行い、情報の読み出しは、前記データ線が接
続している第１半導体領域をドレイン、前記接地線が接
続している第２半導体領域をソースとし、前記コントロ
ールゲート電極に所定電位を印加して行うことにより、
書き込み時のドレインすなわち接地線のチャネル側の端
部の電界が強くなるので、書き込み特性を高めることが
できる。また、読み出し時のドレインすなわちｎ型半導
体領域と基板間の接合容量が小さくなるので、読み出し
の高速化を図ることができる。
（２） メモリセルが、基板上に重ねて設けられたフロ
ーティングゲート電極とコントロールゲート電極と、基
板の表面の前記それぞれのゲート電極のデータ線が接続
する側の側部に設けた第１半導体領域と、接地線が接続
する側の側部に設けた第２半導体領域とで構成したMISF
ETからなり、該MISFETがそれぞれのデータ線とワード線
の交差部に配置され、前記第１半導体領域は前記データ
線に接続し、前記第２半導体領域は前記接地線に接続
し、コントロールゲート電極はワード線に接続した半導
体記憶装置であって、前記第２半導体領域のチャネル側
の端部に、前記第１及び第２半導体領域と反対導電型の
第６半導体領域を設け、情報の書込みは、前記接地線が
接続している第２半導体領域に所定の高電位、データ線
が接続している第１半導体領域に所定の低電位、前記コ
ントロールゲート電極に所定の高電位を印加して行い、
情報の読み出しは、前記第１半導体領域をドレイン、前
記接地線が接続している第２半導体領域をソースとし、
前記コントロールゲート電極に所定電位を印加して行う
ことにより、書き込み時のドレインすなわち接地線のチ
ャネル側の端部の電界が、前記第６半導体領域を設けな
いときより非常に強くなるので、書き込み特性を高める
ことができる。また、読み出し時のドレインすなわちｎ
型半導体領域と基板間の接合容量が小さくなるので、読
み出しの高速化を図ることができる。
ーティングゲート電極とコントロールゲート電極と、基
板の表面の前記それぞれのゲート電極のデータ線が接続
する側の側部に設けた第１半導体領域と、接地線が接続
する側の側部に設けた第２半導体領域とで構成したMISF
ETからなり、該MISFETがそれぞれのデータ線とワード線
の交差部に配置され、前記第１半導体領域は前記データ
線に接続し、前記第２半導体領域は前記接地線に接続
し、コントロールゲート電極はワード線に接続した半導
体記憶装置であって、前記第２半導体領域のチャネル側
の端部に、前記第１及び第２半導体領域と反対導電型の
第６半導体領域を設け、情報の書込みは、前記接地線が
接続している第２半導体領域に所定の高電位、データ線
が接続している第１半導体領域に所定の低電位、前記コ
ントロールゲート電極に所定の高電位を印加して行い、
情報の読み出しは、前記第１半導体領域をドレイン、前
記接地線が接続している第２半導体領域をソースとし、
前記コントロールゲート電極に所定電位を印加して行う
ことにより、書き込み時のドレインすなわち接地線のチ
ャネル側の端部の電界が、前記第６半導体領域を設けな
いときより非常に強くなるので、書き込み特性を高める
ことができる。また、読み出し時のドレインすなわちｎ
型半導体領域と基板間の接合容量が小さくなるので、読
み出しの高速化を図ることができる。
（３） メモリセルが、基板上に重ねて設けられたフロ
ーティングゲート電極とコントロールゲート電極と、基
板の表面の前記それぞれのゲート電極のデータ線が接続
する側の側部に設けた第１半導体領域と、接地線が接続
する側の側部に設けた第２半導体領域とで構成したMISF
ETからなり、該MISFETがそれぞれのデータ線とワード線
の交差部に配置され、前記第１半導体領域は前記データ
線に接続し、前記第２半導体領域は前記接地線に接続
し、コントロールゲート電極はワード線に接続した半導
体記憶装置であって、前記第２半導体領域のチャネル側
の端部に、前記第１及び第２半導体領域と反対導電型の
第６半導体領域を設け、情報の書込みは、前記接地線が
接続している第２半導体領域に所定の高電位、データ線
が接続している第１半導体領域に所定の低電位、前記コ
ントロールゲート電極に所定の高電位を印加して行い、
情報の読み出しは、前記第１半導体領域をドレイン、前
記接地線が接続している第２半導体領域をソースとし、
前記コントロールゲート電極に所定電位を印加して行う
ことにより、書き込み時のドレインすなわち接地線のチ
ャネル側の端部の電界が、前記第６半導体領域を設けな
いときより非常に強くなるので、書き込み特性を高める
ことができる。また、読み出し時のドレインすなわちｎ
型半導体領域と基板間の接合容量が小さくなるので、読
み出しの高速化を図ることができる。
ーティングゲート電極とコントロールゲート電極と、基
板の表面の前記それぞれのゲート電極のデータ線が接続
する側の側部に設けた第１半導体領域と、接地線が接続
する側の側部に設けた第２半導体領域とで構成したMISF
ETからなり、該MISFETがそれぞれのデータ線とワード線
の交差部に配置され、前記第１半導体領域は前記データ
線に接続し、前記第２半導体領域は前記接地線に接続
し、コントロールゲート電極はワード線に接続した半導
体記憶装置であって、前記第２半導体領域のチャネル側
の端部に、前記第１及び第２半導体領域と反対導電型の
第６半導体領域を設け、情報の書込みは、前記接地線が
接続している第２半導体領域に所定の高電位、データ線
が接続している第１半導体領域に所定の低電位、前記コ
ントロールゲート電極に所定の高電位を印加して行い、
情報の読み出しは、前記第１半導体領域をドレイン、前
記接地線が接続している第２半導体領域をソースとし、
前記コントロールゲート電極に所定電位を印加して行う
ことにより、書き込み時のドレインすなわち接地線のチ
ャネル側の端部の電界が、前記第６半導体領域を設けな
いときより非常に強くなるので、書き込み特性を高める
ことができる。また、読み出し時のドレインすなわちｎ
型半導体領域と基板間の接合容量が小さくなるので、読
み出しの高速化を図ることができる。
第１図は、EEPROMのメモリセルアレイの等価回路図であ
り、 第２図乃至第４図は、メモリセルの情報の書き込み動
作、読み出し動作、消去動作を説明するための図、 第５図は、発明の第１実施例のメモリセルアレイの一部
の平面図、 第６図は、第５図のＡ−Ａ切断線における断面図、 第７図乃至第20図は、発明の第１実施例のメモリセルの
製造工程における断面図、 第21図乃至第24図は、夫々、本発明の他のメモリセルの
断面図、 第25図及び第26図は従来の消去方式の問題点を説明する
メモリセルの断面図、 第27図は、従来消去による消去特性図である。 図中、１……半導体基板、２……フィールド絶縁膜、３
……チャネルストッパ領域、４……第１ゲート絶縁膜、
５……フローティングゲート電極、６……第２ゲート絶
縁膜、７……コントロールゲート電極、８……酸化シリ
コン膜、9,10……n+型半導体領域、11……p+型半導体領
域、12……ｎ型半導体領域、13……サイドウォールスペ
ーサ、14……絶縁膜、15……接続孔、16,17……デコー
ダ、18……下地膜（酸化シリコン膜）、19……熱酸化マ
スク（窒化シリコン膜）、20,21……レジスト膜、22…
…P+型半導体領域、23,24……書き込み、消去回路、25
……センスアンプ、Qm……メモリセル、DL……データ
線、WL……ワード線、SL……接地線。
り、 第２図乃至第４図は、メモリセルの情報の書き込み動
作、読み出し動作、消去動作を説明するための図、 第５図は、発明の第１実施例のメモリセルアレイの一部
の平面図、 第６図は、第５図のＡ−Ａ切断線における断面図、 第７図乃至第20図は、発明の第１実施例のメモリセルの
製造工程における断面図、 第21図乃至第24図は、夫々、本発明の他のメモリセルの
断面図、 第25図及び第26図は従来の消去方式の問題点を説明する
メモリセルの断面図、 第27図は、従来消去による消去特性図である。 図中、１……半導体基板、２……フィールド絶縁膜、３
……チャネルストッパ領域、４……第１ゲート絶縁膜、
５……フローティングゲート電極、６……第２ゲート絶
縁膜、７……コントロールゲート電極、８……酸化シリ
コン膜、9,10……n+型半導体領域、11……p+型半導体領
域、12……ｎ型半導体領域、13……サイドウォールスペ
ーサ、14……絶縁膜、15……接続孔、16,17……デコー
ダ、18……下地膜（酸化シリコン膜）、19……熱酸化マ
スク（窒化シリコン膜）、20,21……レジスト膜、22…
…P+型半導体領域、23,24……書き込み、消去回路、25
……センスアンプ、Qm……メモリセル、DL……データ
線、WL……ワード線、SL……接地線。
フロントページの続き (72)発明者 目黒 怜 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 西本 敏明 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 和田 武史 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 内堀 清文 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 武藤 匡志 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 久米 均 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山本 英明 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 足立 哲生 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 塚田 俊久 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小泉 寿子 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (56)参考文献 特開 昭59−99760（ＪＰ，Ａ) 特開 昭61−32478（ＪＰ，Ａ) 特開 昭62−139199（ＪＰ，Ａ) 特開 昭63−899（ＪＰ，Ａ)
Claims (15)
- 【請求項１】第一導電型の半導体基板と、前記基板上に
重ねて設けられたフローティングゲート電極と、コント
ロールゲート電極と、前記二つのゲート電極の間に形成
された第二ゲート絶縁膜と、前記半導体基板と前記フロ
ーティングゲート電極との間に形成された第一ゲート絶
縁膜と、前記半導体基板の表面の前記フローティングゲ
ート電極及びコントロールゲート電極のデータ線が接続
する側の側部に設けた第二導電型の第一半導体領域と、
接地線が接続する側の側部に設けた第二導電型の第二半
導体領域とで構成したMISFETからなるメモリセルを有す
る半導体記憶装置であって、前記MISFETは、それぞれの
データ線とワード線の交差部に配置され、前記第二半導
体領域は前記ワード線と同一方向に延在する接地線に接
続し、コントロールゲート電極は前記ワード線に接続
し、前記第一半導体領域は前記データ線に接続し、その
不純物濃度は第二半導体領域の不純物濃度より低く、前
記メモリセルは、前記接地線が接続している第二半導体
領域に所定の高電位、前記データ線が接続している第一
半導体領域に所定の低電位、前記コントロールゲート電
極に所定の高電位をそれぞれ印加することによって情報
の書き込みを行ない、前記データ線が接続している第一
半導体領域をドレイン、前記接地線が接続している第二
半導体領域をソースとし、前記コントロール電極に所定
電位を印加することによって情報の読み出しを行うこと
を特徴とする半導体記憶装置。 - 【請求項２】前記第一及び第二導電型は、ｐ型及びｎ型
であることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。 - 【請求項３】前記メモリセルの情報の消去は前記データ
線が接続している第一半導体領域に所定の高電位、前記
接地線が接続している第二半導体領域に所定の低電位、
コントロールゲート電極に所定の低電位をそれぞれ印加
することによって行なうことを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。 - 【請求項４】前記メモリセルの情報の消去は、紫外線を
照射することによって行なうことを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。 - 【請求項５】前記第一半導体領域は、前記第二半導体領
域と同一工程で形成した第三半導体領域を覆うように形
成されていることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。 - 【請求項６】前記第二半導体領域及び第三半導体領域
は、第四半導体領域と第五半導体領域から成り、前記第
四半導体領域はチャネル領域と前記第五半導体領域の間
に形成され、前記第五半導体領域より浅く形成されてい
ることを特徴とする特許請求の範囲第５項記載の半導体
記憶装置。 - 【請求項７】前記第四半導体領域は、チャネル領域側の
端部の接合深さが0.1〜0.2μｍ程度であり、前記第五半
導体領域は、前記第四半導体領域以外の部分であり、そ
の接合深さが0.2〜0.3μｍ程度であることを特徴とする
特許請求の範囲第６項記載の半導体記憶装置。 - 【請求項８】前記第一半導体領域は、接合深さが0.4〜
0.6μｍ程度に形成されていることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。 - 【請求項９】前記メモリセルの情報の消去は、前記デー
タ線が接続している第一半導体領域に所定の電位を印加
して前記フローティングゲート電極に貯えられた情報電
荷を引き抜く際、前記第二半導体領域を電気的にフロー
ティング状態におかれて行なうことを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。 - 【請求項１０】前記メモリセルの情報の消去は、前記第
一半導体領域及び前記第二半導体領域の両方に実質的に
向一な所定の電位を印加して、前記フローティングゲー
ト電極に貯えられた情報電荷を前記第一、第二半導体領
域に引き抜くことによって行なうことを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。 - 【請求項１１】第一導電型の半導体基板と、前記基板上
に重ねて設けられたフローティングゲート電極と、コン
トロールゲート電極と、前記二つのゲート電極の間に形
成された第二ゲート絶縁膜と、前記半導体基板と前記フ
ローティングゲート電極との間に形成された第一ゲート
絶縁膜と、前記半導体基板の表面の前記フローティング
ゲート電極及びコントロールゲート電極のデータ線が接
続する側の側部に設けた第二導電型の第一半導体領域
と、接地線が接統する側の側部に設けた第二導電型のの
第二半導体領域とで構成したMISFETからなるメモリセル
を有する半導体記憶装置であって、前記MISFETは、それ
ぞれのデータ線とワード線の交差部に配置され、前記第
一半導体領域は前記データ線に接続し、前記第二半導体
領域は前記ワード線と同一方向に延在する接地線に接続
し、前記第二半導体領域のチャネル側の端部には、第一
導電型の第六半導体領域が形成され、前記メモリセルは
前記接地線が接続している第二半導体領域に所定の高電
位、前記データ線が接続している第一半導体領域に所定
の低電位、前記コントロールゲート電極に所定の高電位
をそれぞれ印加することによって情報の書き込みを行な
い、前記データ線が接続している第一半導体領域をドレ
イン、前記接地線が接統している第二半導体領域をソー
スとし、前記コントロール電極に所定電位を印加するこ
とによって情報の読み出しを行なうことを特徴とする半
導体記憶装置。 - 【請求項１２】前記第一及び第二導電型は、ｐ型及びｎ
型であることを特徴とする特許請求の範囲第11項記載の
半導体記憶装置。 - 【請求項１３】前記第六半導体領域は、ｐ＋型半導体領
域であることを特徴とする特許請求の範囲第11項記載の
半導体記憶装置。 - 【請求項１４】前記メモリセルの情報の消去は、前記デ
ータ線が接続されている第一半導体領域に所定の高電
位、前記接地線が接続している第二半導体領域に所定の
低電位、コントロールゲート電極に所定の低電位をそれ
ぞれ印加することによって行なうことを特徴とする特許
請求の範囲第11項記載の半導体記憶装置。 - 【請求項１５】前記メモリセルの情報の消去は、紫外線
を照射することによって行なうことを特徴とする特許請
求の範囲第11項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14576588A JP2685506B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14576588A JP2685506B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022162A JPH022162A (ja) | 1990-01-08 |
| JP2685506B2 true JP2685506B2 (ja) | 1997-12-03 |
Family
ID=15392643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14576588A Expired - Fee Related JP2685506B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685506B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3431647B2 (ja) | 1992-10-30 | 2003-07-28 | 株式会社半導体エネルギー研究所 | 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法 |
| JP5458526B2 (ja) | 2008-08-08 | 2014-04-02 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
1988
- 1988-06-15 JP JP14576588A patent/JP2685506B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022162A (ja) | 1990-01-08 |
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