JP2544569B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2544569B2
JP2544569B2 JP12381193A JP12381193A JP2544569B2 JP 2544569 B2 JP2544569 B2 JP 2544569B2 JP 12381193 A JP12381193 A JP 12381193A JP 12381193 A JP12381193 A JP 12381193A JP 2544569 B2 JP2544569 B2 JP 2544569B2
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memory cell
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均 久米
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、特に、メモリセルがフローティングゲー
ト電極とコントロールゲート電極を有するＭＩＳＦＥＴ
からなり電気的に消去可能な半導体記憶装置すなわち、
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａ
ｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】フローティングゲート電極とコントロー
ルゲート電極を有するＭＩＳＦＥＴで構成したＥＥＰＲ
ＯＭのメモリセルは、例えば１９８４年国際電子デバイ
ス会議１９８４ＩＥＤＭのテクニカルダイジェスト（Ｔ
ｅｃｈ．Ｄｉｇｅｓｔ）、ＰＰ．４６８−４７１に記載
されている。
【０００３】前記メモリセルは、フローティングゲート
下の薄い酸化膜を通じてフローティングゲートに基板よ
り電子をトンネル注入あるいはフローティングゲートか
ら基板に電子をトンネル放出するため薄い酸化膜に１０
ＭＶ／ｃｍ以上の強電界を印加する必要があり、このた
め、フローティングゲートとコントロールゲートの重な
り面積を大きくとる必要がある。また、メモリセルは、
メモリトランジスタとセレクトトランジスタの２素子で
構成される。
【０００４】以上により前記メモリセルは、同じフロー
ティングゲートとコントロールゲートを有するＥＰＲＯ
Ｍセルに比べ５倍程度大きくなり、高集積大容量ＥＰＲ
ＯＭに不向きである。
【０００５】そこで、セルサイズを小さくするため、フ
ローティングゲート電極とコントロールゲート電極を有
し、フローティングゲートへの電子の注入（書込み）
は、ドレイン領域の端部で発生したホットエレクトロン
で行い、フローティングゲートからの電子の放出（消
去）は、ソース領域へのトンネルで行う１素子型のメモ
リセルが提案されている（１９８５年国際電子デバイス
会議１９８４ＩＥＤＭのテクニカルダイジェスト（Ｔｅ
ｃｈ．Ｄｉｇｅｓｔ）、ＰＰ．６１６−６１９）。
【０００６】
【発明が解決しようとする課題】前記メモリセルの技術
課題は以下の点にある。
【０００７】ＥＥＰＲＯＭは、書込み消去も５Ｖ単一電
源で行う方向にあり、書込み消去の高電圧は、同一チッ
プ内に設けた昇圧回路により発生させるのが一般化しつ
つある。
【０００８】しかし、前記メモリセルは書込みをドレイ
ン電流を流した状態でドレイン領域端部でホットエレク
トロンを発生させて行うため、比較的大きな電流を必要
としており、これを昇圧回路で発生した高電圧では電流
容量が小さいため適用できない。
【０００９】したがって、書込み時のドレイン電圧が外
部電源の５Ｖ以上でも十分書込み可能であるようなメモ
リセルを実現する必要がある。また、消去は、ソース領
域に１０Ｖ以上の電圧を印加し、フローティングゲート
とソース領域との間でトンネルを起こす必要があるた
め、ソース領域と基板間の耐圧は１０Ｖ以上とし、消去
時にアバランシェを起さないようにする必要がある。
【００１０】本発明の目的は、低いドレイン電圧でも書
込み可能なメモリセルを提供することにある。
【００１１】本発明の他の目的は、高速動作が可能なメ
モリセルを提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１４】すなわち、フローティングゲート電極とコ
ントロールゲート電極を有するＭＩＳＦＥＴからなるメ
モリセルにおいて、ゲート絶縁膜の厚さを略均一とし、
ソース領域とフローティングゲート電極とのオーバラッ
プ量をドレインとフローティングゲート電極とのオーバ
ラップ量より大きくし、また、ソース領域のチャネル領
域側の端部を低濃度にする。さらに、ドレイン領域を第
１領域と、第１領域よりチャネル領域側に形成された第
２領域とから構成する。ここで、第２領域の不純物濃度
は第１領域の不純物濃度より低く、上記第２領域の接合
深さは上記第１領域の接合深さより浅く形成されてい
る。
【００１５】
【作用】上記した手段によれば、ドレイン領域端部での
電界が強くなるのでホットエレクトロンの発生が増加
し、これにより書込み電圧を低減することができる。ま
た、ソース領域と半導体基板の間のアバランシェブレイ
クダウン電圧が高められるので、消去効率を向上するこ
とができる。
【００１６】
【実施例】〔実施例１〕図１は、図２に示したメモリセ
ルアレイのＡ−Ａ切断線における断面図、図２はメモリ
セルアレイの一部の平面図、図３はメモリセルアレイの
等価回路である。なお、図２は、メモリセルの構成を見
易くするために、フィールド絶縁膜以外の絶縁膜を図示
していない。
【００１７】まず、図３を用いてメモリセルアレイの回
路の概略を説明する。
【００１８】図３において、１５はＹデコーダ、１６は
Ｘデコーダ、１７はセンスアンプである。Ｑｍはメモリ
セルであり、フローティングゲート電極とコントロール
ゲート電極を有するＭＩＳＦＥＴからなっている。コン
トロールゲート電極はワード線ＷＬに接続されている。
ドレイン領域はデータ線ＤＬに接続され、ソース領域は
接地線ＧＬに接続されている。Ｑｓ1、Ｑｓ2は、情報の
書込み時及び読み出し時に接地線ＧＬに回路の接地電位
Ｖｓｓ例えば０Ｖを印加し、情報の消去時に消去電位Ｖ
ｐｐ例えば１４Ｖを印加するためのスイッチ素子であ
る。情報の書込み時及び読み出しには、ＭＩＳＦＥＴＱ
ｓ1が非導通状態とされ、ＭＩＳＦＥＴＱｓ2が導通状態
とされる。情報の消去時には、ＭＩＳＦＥＴＱｓ1が導
通状態とされ、ＭＩＳＦＥＴＱｓ2が非導通状態とされ
る。データ線ＤＬは、書込み時及び読み出し時に電源電
位Ｖｃｃ例えば５Ｖが印加され、消去時に接地電位Ｖｓ
ｓ例えば０Ｖが印加される。ワード線ＷＬは、書込み時
に書込み電位Ｖｐｐ例えば１４Ｖが印加される、読み出
し時にはＶｃｃ電位例えば５Ｖが印加される。消去時に
は接地電位Ｖｓｓ例えば０Ｖにされる。
【００１９】図１及び図２に示すように、メモリセルで
あるＭＩＳＦＥＴは、第１ゲート絶縁膜４、フローティ
ングゲート電極５、第２ゲート絶縁膜６、コントロール
ゲート電極７、ｎ＋型半導体領域９、ｎ＋型半導体領域
１０、ｎ−型半導体領域１１とで構成してある。第１ゲ
ート絶縁膜４は、半導体基板１の表面酸化による酸化シ
リコン膜からなり、１００Å程度の膜厚を有している。
フローティングゲート電極５は、多結晶シリコン膜から
なり、第１ゲート絶縁膜４に被着して設けられている。
第２ゲート絶縁膜６、フローティングゲート電極５であ
る多結晶シリコン膜の表面の酸化による酸化シリコン膜
からなり、２５０〜３５０Å程度の膜厚を有している。
コントロールゲート電極７は、例えば第２層目の多結晶
シリコン膜からなり、第２ゲート絶縁膜６の表面に被着
している。また、ワード線ＷＬと一体に形成されて、フ
ィールド絶縁膜２上を延在している。
【００２０】ドレイン領域は、ｎ＋型半導体領域９とｎ
＋型半導体領域１０とからなり、また同一のデータ線Ｄ
Ｌに同一の接続孔１４を通して接続されている２つのメ
モリセルのドレイン領域が一体となっている。ドレイン
領域のチャネル領域側の端部を０．１μｍ程度の浅い接
合深さを有するｎ＋型半導体領域９によって構成してい
る。このため、ドレイン領域のフローティングゲート電
極５の下部への周り込みが小さくなっている。また、半
導体領域９をｎ−型とした場合と比較して、情報の書込
み時におけるドレイン領域のチャネル領域側の端部の電
界を強くすることができるるｎ＋型半導体領域９のチャ
ネル長方向における長さは、酸化シリコン膜からなるサ
イドウォールスペーサ１２によって規定されている。ド
レイン領域のチャネル領域から離隔された部分は、０．
２５μｍ程度の深い接合を有するｎ＋型半導体領域１０
からなっている。
【００２１】ソース領域は、ｎ＋型半導体領域９とｎ＋
型半導体領域１０及びｎ−型半導体領域１１とからなっ
ている。これらソース領域を構成しているｎ＋型半導体
領域９、１０及びｎ−型半導体領域１１は、同一のデー
タ線ＤＬに、隣接する２つの接続孔１４を通して接続さ
れている２つのメモリセルの間をワード線ＷＬが延在し
ている方向に延在して接地線（グランド線）ＧＬを構成
している。ソース領域のチャネル領域側の端部を接合の
浅いｎ＋型半導体領域９で構成して、フローティングゲ
ート電極５の下部への周り込みを小さくしている。ｎ＋
型半導体領域９のチャネル長方向における長さは、サイ
ドウォールスペーサ１２によって規定されている。チャ
ネル領域から隔離された部分の表面部は、深い接合を有
するｎ＋型半導体領域９及びｎ＋型半導体領域１０と半
導体基板１の間に介在するようにｎ−型半導体領域１１
を設けている。ｎ−型半導体領域１１は、チャネル領域
における半導体基板１の表面にまで達している。このた
め、ｎ＋型半導体領域９と半導体基板１の間の接合耐圧
が高められる。
【００２２】フィールド絶縁膜２及びフローティングゲ
ート電極５から露出している半導体基板１の表面及びフ
ローティングゲート電極５、コントロールゲート電極７
の露出している表面を酸化シリコン膜８が被着して覆っ
ている。フローティングゲート電極５及びコントロール
ゲート電極７の側面の酸化シリコン膜８に被着して酸化
シリコン膜からなるサイドウォールスペーサ１２を設け
ている。
【００２３】１３は例えばリンシリケートガラス（ＰＳ
Ｇ）膜からなる絶縁膜であり、半導体基板１上を覆って
いる。ドレイン領域の一部であるｎ＋型半導体領域１０
の上の部分の絶縁膜１３を選択的に除去して接続孔１４
を形成している。接続孔１４を通してアルミニウム膜か
らなるデータ線ＤＬがドレイン領域の一部であるｎ＋型
半導体領域１０に接続している。このｎ＋型半導体領域
１０のデータ線ＤＬが接続している部分の接合深さは、
その他の部分より深くなっている。なお、図示していな
いが、データ線ＤＬを例えばＣＶＤによるＰＳＧ膜とそ
の上に形成される窒化シリコン膜とで構成した保護膜が
覆っている。
【００２４】メモリセルへの情報の書込みは、前述した
電位を各領域に印加することにより、ドレイン領域の一
部でｎ＋型半導体領域９の端部でホットキャリアを発生
させ、このうちホットエレクトロンをフローティングゲ
ート電極５に注入することによってなされる。情報の消
去は、前述のようにして、フローティングゲート電極５
に保持されているエレクトロンをトンネルによって第１
ゲート絶縁膜４を通してｎ＋型半導体領域９へ放出する
ことによってなされる。なお、消去動作の際、消去後の
記憶素子のＶｔｈが１Ｖ程度でほぼ一定となるようＶｔ
ｈ制御回路が動作するため、１素子型のメモリセルが実
現できる。
【００２５】以上、説明したように本実施例のメモリセ
ルによれば次の効果を得ることができる。
【００２６】（１）ソース領域を構成するｎ＋型半導体
領域９及び１０と半導体基板１の間にｎ−型半導体領域
１１を設けたことにより、それらの間の接合耐圧が高め
られるので、情報の消去時にソース領域に印加する消去
電圧を高めることができる。これにより、情報の消去時
間あるいは消去の信頼性等の特性を向上することができ
る。
【００２７】（２）ソース領域の端部を接合の浅いｎ＋
型半導体領域９で構成したことにより、フローティング
ゲート電極５の下部への廻り込みが小さくなるので、ソ
ース領域とフローティングゲート電極５の間の容量を低
減することができる。
【００２８】（３）前記（２）により、情報の消去時に
ソース領域を構成するｎ＋型半導体領域９に印加した電
圧によって第１ゲート絶縁膜４に発生する電圧を高める
ことができるので、情報の消去特性を向上することがで
きる。
【００２９】（４）ドレイン領域のチャネル領域側の端
部を接合の浅いｎ＋型半導体領域９によって構成したこ
とにより、ドレイン領域とフローティングゲート電極５
の間の容量が低減されるので、情報の読み出し速度を向
上することができる。
【００３０】（５）ドレイン領域の端部の浅い接合を有
する半導体領域９をｎ＋型としたことにより、ｎ−型と
した場合と比較して書込み時におけるドレイン領域端部
の電界を強めることができる。これにより、書込み電圧
を低減することができる。
【００３１】（６）ドレイン領域の端部を浅い接合を有
するｎ＋型半導体領域９で構成したことにより、フロー
ティングゲート電極５の下部への廻り込みが小さくなる
ので、短チャネル効果を防止することができる。
【００３２】次に、前記メモリセルの製造方法を説明す
る。
【００３３】図４乃至図１６は、メモリセルの図１と同
一部分の製造工程における断面図又は平面図である。
【００３４】図４に示すように、ｐ−型半導体基板１の
酸化による酸化シリコン膜１８と、熱酸化マスクとして
例えばＣＶＤによる窒化シリコン膜１９を用いて半導体
基板１の所定の表面を酸化することによってフィールド
絶縁膜２を形成する。ｐ型チャネルストッパ３は、フィ
ールド絶縁膜２を形成する以前にイオン打込によってｐ
型不純物例えばボロン（Ｂ）を導入しておくことによっ
て形成する。フィールド絶縁間膜２を形成した後に、窒
化シリコン膜１９及び酸化シリコン膜１８は除去する。
【００３５】次に、図５に示すようにフィールド絶縁膜
２から露出している半導体基板１の表面を酸化して酸化
シリコン膜からなる第１ゲート絶縁膜４を形成する。
【００３６】次に、図６に示すように、フローティング
ゲート電極５を形成するために、半導体基板１上の全面
に例えばＣＶＤによって多結晶シリコン膜５を形成す
る。多結晶シリコン膜５には、熱拡散、イオン打込み等
によってｎ型不純物例えばリン（Ｐ）を導入する。
【００３７】次に、図７に示すように、多結晶シリコン
膜５を、レジスト膜を用いたエッチングによってフロー
ティングゲート電極５の所定の幅で、データ線ＤＬが延
在する方向に延在するようにパターニングする。つま
り、このパターニング工程では、同一のデータ線ＤＬに
接続される複数のメモリセルのフローティングゲート電
極５を一体にしたパターンに多結晶シリコン膜５をパタ
ーニングする。周辺回路領域に形成された多結晶シリコ
ン膜除去する。多結晶シリコン膜５をパターニングした
後に、レジスト膜からなるマスクは除去される。
【００３８】次に、図８に示すように、多結晶シリコン
膜５の表面を酸化して酸化シリコン膜からなる第２ゲー
ト絶縁膜６を形成する。膜厚は２５０〜３５０Å程度に
する。この酸化工程でバッファ回路、デコーダ回路、セ
ンスアンプ等の周辺回路を構成するＭＩＳＦＥＴのゲー
ト絶縁膜を形成するようにする。次に、コントロールゲ
ート電極７及びワード線ＷＬを形成するために例えばＣ
ＶＤによって半導体基板１上の全面に多結晶シリコン膜
７を形成する。多結晶シリコン膜７には熱拡散、イオン
打込み等によってｎ型不純物例えばリン（Ｐ）を導入す
る。
【００３９】次に、図９に示すように、レジスト膜から
なるマスクを用いたエッチングによって多結晶シリコン
膜をエッチングしてコントロールゲート電極７及びワー
ド線ＷＬを形成する。このエッチング工程で周辺回路の
ＭＩＳＦＥＴのゲート電極も形成する。前記エッチング
に続いてフローティングゲート電極５から露出している
第２ゲート絶縁膜６をエッチングする。さらに、多結晶
シリコン膜５をエッチングしフローテイングゲート電極
５を形成する。この一連のエッチングの後に、レジスト
膜からなるマスクを除去する。なお、コントロールゲー
ト電極７、ワード線ＷＬ及び周辺回路のＭＩＳＦＥＴの
ゲート電極は、Ｍｏ、Ｗ、Ｔａ、Ｔｉ等の高融点金属膜
又はそのシリサイド膜あるいは多結晶シリコン膜の上に
前記高融点金属膜又はシリサイド膜を積層した２層膜と
してもよい。
【００４０】次に、図１０に示すように、フローティン
グゲート電極５及びコントロールゲート電極７（ワード
線ＷＬ）の露出している表面を酸化して酸化シリコン膜
８を形成する。この酸化の際にフローティングゲート電
極５、コントロールゲート電極７から露出している半導
体基板１の表面が酸化されて酸化シリコン膜８が形成さ
れる。
【００４１】次に、図１１に示すように、半導体基板１
上に、ｎ−型半導体領域１１形成用のレジスト膜からな
るマスク２０を形成する。マスク２０は、周辺回路領域
も覆っている。次に、イオン打込みによって半導体基板
１の露出している表面部にｎ型不純物例えばリン（Ｐ）
を１×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2程度導入
してｎ−型半導体領域１１を形成する。イオン打込みの
後にマスク２０を除去する。この後、ｎ−型半導体領域
１１を、後に形成されるｎ＋型半導体領域１０より深い
接合を有するようにするため、アニールにより引伸して
もよい。
【００４２】次に、図１２に示すように、フローティン
グゲート電極５及びコントロールゲート電極７をマスク
としてイオン打込みによって半導体基板１の表面にｎ型
不純物例えばヒ素（Ａｓ）を１×１０15ａｔｏｍｓ／ｃ
ｍ2程度導入してｎ＋型半導体領域９を形成する。な
お、このイオン打込みの際に周辺回路領域をレジスト膜
からなるマスクで覆ってメモリセル領域のみにイオン打
込みするようにし、さらにメモリセル領域をレジスト膜
からなるマスクで覆って周辺回路領域にｎ型不純物例え
ばリン（Ｐ）を１×１０13ａｔｏｍｓ／ｃｍ2程度イオ
ン打込みすることにより、周辺回路を構成するＮチャネ
ルＭＩＳＦＥＴのソース、ドレイン領域をＬＤＤ（Ｌｉ
ｇｈｔｌｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にするこ
ともできる。この場合、周辺回路領域に設けられたレジ
スト膜からなるマスクは、イオン打込みの後に除去す
る。
【００４３】次に、図１３に示すように、半導体基板１
上の全面に、例えばＣＶＤによってサイドウォールスペ
ーサ１２形成用の酸化シリコン膜１２を形成する。
【００４４】次に、図１４に示すように、反応性イオン
エッチング（ＲＩＥ）によって酸化シリコン膜１２を半
導体基板１の表面が露出するまでエッチングしてサイド
ウォールスペーサ１２を形成する。周辺回路を構成する
ためのＭＩＳＦＥＴのゲート電極の側部にもサイドウォ
ールスペーサ１２が形成される。前記エッチングによっ
て露出した半導体基板１の表面を再度酸化して酸化シリ
コン膜８を形成する。
【００４５】次に、図１５に示すように、フローティン
グゲート電極５、コントロールゲート電極７及びサイド
ウォールスペーサ１２をマスクとして、イオン打込みに
よってｎ型不純物例えばヒ素（Ａｓ）を１×１０16ａｔ
ｏｍｓ／ｃｍ2程度導入してｎ＋型半導体領域１０を形
成する。このイオン打込み工程で周辺回路のＮチャネル
ＭＩＳＦＥＴのソース、ドレイン領域の高濃度層も形成
される。なお、周辺回路のＰチャネルＭＩＳＦＥＴが構
成される領域は、レジスト膜からなるマスクによって覆
って前記ｎ型不純物が導入されないようにする。このレ
ジスト膜からなるマスクは、イオン打込みの後に除去す
る。ＮチャネルＭＩＳＦＥＴを形成した後に、図示して
いないが、周辺回路のＮチャネルＭＩＳＦＥＴ領域及び
メモリセル領域をレジスト膜からなるマスクによって覆
い、イオン打込みによって周辺回路のＰチャネルＭＩＳ
ＦＥＴ領域にｐ型不純物例えばボロン（Ｂ）を導入して
ＰチャネルＭＩＳＦＥＴのソース、ドレイン領域を形成
する。ＮチャネルＭＩＳＦＥＴ及びメモリセル領域を覆
っていたレジスト膜からなるマスクは、ｐ型不純物を導
入した後に除去する。
【００４６】次に、図６に示すように、半導体基板１上
の全面に例えばＣＶＤによってＰＳＧ膜からなる絶縁膜
１３を形成する。この後、図１及び図２に示した接続孔
１４、アルミニウム膜からなるデータ線ＤＬ、図示して
いない最終保護膜を形成する。
【００４７】以上、説明したように、本実施例の製造方
法によれば、アドレスバッファ回路、デコーダ回路、セ
ンスアンプ回路等の周辺回路を構成するＮチャネルＭＩ
ＳＦＥＴと略同一工程でメモリセルを形成することがで
きる。
【００４８】〔実施例２〕図１７は、実施例２における
メモリセルの断面図である。
【００４９】実施例２は、ｎ−型半導体領域１１を浅く
形成して、ｎ＋型半導体領域９のみがｎ−型半導体領域
１１で覆われるようにし、ｎ＋型半導体領域１０の下部
はｎ−型半導体領域１１が形成されないようにしたもの
である。ｎ−型半導体領域１１の深さが浅いため、チャ
ネル領域への拡散も小さくなっている。したがって、メ
モリセルであるＭＩＳＦＥＴのしきい値の変動が低減さ
れて電気的特性が向上する。また、短チャネル効果が低
減されるので、メモリセルの特性が向上する。
【００５０】ｎ−型半導体領域１１は、実施例１の方法
で説明した図１１の工程でｎ−型半導体領域１１を前記
のようにｎ＋型半導体領域９のみを覆うように浅く形成
すればよい。したがって、本実施例のメモリセルも周辺
回路のＮチャネルＭＩＳＦＥＴと略同一工程で形成する
ことができる。
【００５１】〔実施例３〕図１８は、実施例３のメモリ
セルの断面図である。
【００５２】実施例３は、ソース領域のチャネル領域側
の端部を比較的低濃度のｎ型半導体領域２１で構成し、
ドレイン領域のチャネル領域側の端部は接合の浅い高濃
度のｎ＋型半導体領域９で構成したものである。ソース
領域の端部がｎ型半導体領域２１で構成されていること
から、ソース領域すなわちｎ＋型半導体領域１０及びｎ
型半導体領域２１と半導体基板１の間のアバランシェブ
レイクダウン電圧が高められている。これにより、情報
の消去時にソース領域に印加する消去電圧を高めること
ができる。なお、ｎ型半導体領域２１は、０．２μｍ程
度の深さに形成される。
【００５３】一方、ドレイン領域のチャネル領域側がｎ
＋型半導体領域９となっていることから、ｎ＋型半導体
領域９と半導体基板１の間に加る電界を強めることがで
きる。したがって、情報の書込み時におけるホットキャ
リアの発生を高めることができる。
【００５４】ｎ＋型半導体領域９及びｎ型半導体領域２
１のチャネル長方向における長さはサイドウォールスペ
ーサ１２によって規定されている。
【００５５】次に、本実施例のメモリセルの製造方法を
説明する。
【００５６】図１９乃至図２３は、製造工程におけるメ
モリセルの断面図である。
【００５７】図１９に示すように、実施例１と同様にフ
ローティングゲート電極５、第２ゲート絶縁膜６、コン
トロールゲート電極７（ワード線ＷＬ）、酸化シリコン
膜８を形成する。
【００５８】次に、図２０に示すように、メモリセルで
あるＭＩＳＦＥＴのドレイン領域を覆うようにレジスト
膜からなマスク２２を半導体基板１上に形成する。マス
ク２２は、バッファ回路、デコーダ回路、センスアンプ
回路等の周辺回路を構成するＰチャネルＭＩＳＦＥＴが
形成される領域も覆うように設ける。次に、イオン打込
みによってｎ型不純物例えばリン（Ｐ）を１×１０14〜
１×１０15ａｔｏｍｓ／ｃｍ2程度導入してｎ型半導体
領域２１を形成する。この後、マスク２２を除去する。
【００５９】次に、図２１に示すように、メモリセルの
ソース領域及び接地線領域を覆うように、レジスト膜か
らなるマスク２３を半導体基板１上に形成する。マスク
２３は、周辺回路を構成するＰチャネルＭＩＳＦＥＴ領
域及びＮチャネルＭＩＳＦＥＴ領域も覆うように形成す
る。次に、イオン打込みによってｎ型不純物例えばヒ素
（Ａｓ）を１×１０15ａｔｏｍｓ／ｃｍ2程度導入して
ｎ＋型半導体領域９を形成する。イオン打込みの後に、
マスク２３を除去する。
【００６０】次に、図２２に示すように、酸化シリコン
膜からなるサイドウォールスペーサ１２を形成する。サ
イドウォールスペーサ１２は、周辺回路のＮチャネルＭ
ＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴのゲート電極の
側部にも形成される。
【００６１】次に、周辺回路のＰチャネルＭＩＳＦＥＴ
が設けられる領域をレジスト膜からなるマスクで覆った
後に、図２３に示すように、イオン打込みによってｎ型
不純物例えばヒ素（Ａｓ）を１×１０16ａｔｏｍｓ／ｃ
ｍ2程度導入してｎ＋型半導体領域１０を形成する。ｎ
＋型半導体領域１０は、周辺回路のＮチャネルＭＩＳＦ
ＥＴのソース、ドレイン領域にも形成される。イオン打
込みの後に、周辺回路のＰチャネルＭＩＳＦＥＴ領域を
覆っていたレジスト膜からなるマスクを除去する。
【００６２】ここまでの工程で、メモリセルであるＭＩ
ＳＦＥＴはソース領域の端部がｎ型半導体領域２１で構
成され、ドレイン領域の端部がｎ＋型半導体領域９で構
成されている。また、周辺回路のＮチャネルＭＩＳＦＥ
Ｔは、ソース、ドレイン領域の端部がｎ型半導体領域２
１で構成されている。
【００６３】なお、図２１に示したマスク２３は、周辺
回路領域においては、ＰチャネルＭＩＳＦＥＴ領域の全
領域とＮチャネルＭＩＳＦＥＴ領域のドレイン領域のみ
を覆うように形成し、ＮチャネルＭＩＳＦＥＴのソース
領域を露出するように形成してもよい。このようにする
と、周辺回路のＮチャネルＭＩＳＦＥＴは、ソース領域
の端部がｎ＋型半導体領域９で構成され、ドレイン領域
の端部がｎ型半導体領域２１で構成される。ドレイン領
域端部の電界が緩和され、またソース領域の端部がｎ＋
型であることからトランスコンダクタンスが高められ
る。
【００６４】この後の製造工程は、実施例１と同様であ
る。
【００６５】〔実施例４〕図２４は、実施例４のメモリ
セルの断面図である。
【００６６】実施例４は、ソース領域のチャネル領域側
の端部はｎ型半導体領域２１で構成し、ドレイン領域の
端部はｎ＋型半導体領域９で構成し、さらにこのｎ＋型
半導体領域９の下部にｐ型半導体領域２４を設けたもの
である。ｐ型半導体領域２４は、チャネル領域側の端部
がフローティングゲート電極５及びコントロールゲート
電極７で規定され、ゲート幅方向における長さがフィー
ルド絶縁膜２で規定されている。ｐ型半導体領域２４
は、ｎ＋型半導体領域９の下部にのみ設けられており、
ｎ＋型半導体領域１０の下部には設けられていない。こ
のため、ドレイン領域端部におけるホットキャリアの発
生効率を高めることができる。
【００６７】ｐ型半導体領域２４は、実施例３の製造工
程の図２１におけるイオン打込み工程でｐ型不純物例え
ばボロン（Ｂ）をｎ＋型半導体領域９を形成する以前に
打込んで形成すればよい。このようにすれば、略ど工程
を増加することなくｐ型半導体領域２４を形成すること
ができる。
【００６８】ｐ型半導体領域２４を図２１に示した工程
で形成すれば、周辺回路を構成するＮチャネルＭＩＳＦ
ＥＴのドレイン領域の端部にもｐ型半導体領域２４が形
成される。この周辺回路におけるｐ型半導体領域２４
は、ドレイン領域の空乏層の延びを低減する上で有効で
ある。すなわち、パンチスルー防止にとって有効であ
る。なお、周辺回路のＮチャネルＭＩＳＦＥＴにｐ型半
導体領域２４が形成されないようにするには、図２１に
示した工程で形成されるレジストマスク２３を周辺回路
領域のＰチャネルＭＩＳＦＥＴ領域のみならずＮチャネ
ルＭＩＳＦＥＴも完全に覆うようにした後にイオン打込
みによってメモリセル領域にのみｐ型半導体領域２４を
形成すればよい。ｎ＋型半導体領域９は、前記マスクを
除去した後に新にメモリセルのドレイン領域及び周辺回
路のＮチャネルＭＩＳＦＥＴのドレイン領域を露出する
パターンのレジスト膜からなるマスクを形成し、この後
にイオン打込みによって形成すればよい。このようにす
れば、メモリセルのみにｐ型半導体領域２４を形成する
ことができる。
【００６９】［実施例５］図２５は、実施例５のメモリ
セルの断面図である。
【００７０】実施例５は、Ｐ型半導体領域２４をドレイ
ン領域のｎ＋型半導体領域９の底部のみならずチャネル
側の側面Ａにも形成したものである。ｐ型半導体領域２
４はｎ＋型半導体領域１０の下部には設けられていな
い。ｎ＋型半導体領域９のチャネル領域側の側面Ａにｐ
型半導体領域２４を形成することにより、ドレイン領域
端部の電界が強化されて、情報の書込み時におけるホッ
トキャリアの発生効率を高めることができる。
【００７１】本実施例５におけるｐ型半導体領域２４
は、前記実施例４におけるｐ型半導体領域２４と同様に
周辺回路のＮチャネルＭＩＳＦＥＴのドレイン領域に同
一工程で形成することもできる。また、周辺回路には形
成しないようにすることもできる。
【００７２】〔実施例６〕図２６は実施例６のメモリセ
ルの断面図である。
【００７３】実施例６は、メモリセルのドレイン領域は
０．２５μｍ程度の深い接合を有するｎ＋型半導体領域
１０のみで形成し、ソース領域は０．２５μｍ程度の深
い接合を有するｎ＋型半導体領域１０とこれを覆うよう
に設けたｎ−型半導体領域１１とで構成したものであ
る。ｎ＋型半導体領域１０は接合が深いことから濃度分
布は緩やかである。さらにそれを覆ってｎ−型半導体領
域１１を設けていることから、ソース領域の濃度分布は
さらに緩和される。したがって、ソース領域と半導体基
板１の間の接合耐圧が高められており、情報の消去特性
が向上する。
【００７４】ｎ−型半導体領域１１は、実施例１の図１
１のｎ−型半導体領域１１と同層の方法で形成し得る。
図１１に示したマスク２０を周辺回路領域においては、
ＮチャネルＭＩＳＦＥＴのドレイン領域を開口しソース
領域とＰチャネルＭＩＳＦＥＴ領域を覆うようにすれ
ば、周辺回路のＮチャネルＭＦＥＴをドレイン領域のみ
２重ドレイン構造に形成することができる。
【００７５】〔実施例７〕図２７は実施例７のメモリア
ルアレイの一部の平面図、図２８は図２７のＡ−Ａ切断
面における断面図、図２９はメモリセルアレイの等価回
路である。
【００７６】実施例７は、記憶素子Ｑｍとは別に選択Ｍ
ＩＳＦＥＴＱｒを設け、これら２つのＭＩＳＦＥＴで１
つのメモリセルを構成したものである。
【００７７】図２７乃至図２９において、記憶素子Ｑｍ
であるＭＩＳＦＥＴは、実施例１のメモリセルと同様に
酸化シリコン膜からなる第１ゲート絶縁膜４、フローテ
ィングゲート電極５、酸化シリコン膜からなる第２ゲー
ト絶縁膜６、コントロールゲート電極７、ソース領域で
あるｎ＋型半導体領域９、１０、ｎ−型半導体領域１
１、ドレイン領域であるｎ＋型半導体領域９、１０とで
構成してある。新たに設けた選択ＭＩＳＦＥＴは、半導
体基板１の表面の酸化による酸化シリコン膜からなるゲ
ート絶縁膜６、例えば第２層目の多結晶シリコン膜から
なるゲート電極２６、ソース、ドレイン領域のチャネル
領域側の端部を構成しているｎ−型半導体領域２５、ソ
ース、ドレイン領域のチャネル領域から離隔された部分
を構成しているｎ＋型半導体領域１０とで構成してあ
る。ゲート電極２６は、データ線ＤＬが延在している方
向と交差する方向に延在して第１ワード線ＷＬ1を構成
している。これと平行に、コントロールゲート電極７と
一体に形成した第２ワード線ＷＬ2が延在している。読
み出し時における選択ＭＩＳＦＥＴＱｒのドレイン領域
の一部を構成しているｎ＋型半導体領域１０は、読み出
し時におけるＭＩＳＦＥＴＱｍのソース領域の一部であ
るｎ＋型半導体領域１０と共通になっている。同一のデ
ータ線ＤＬに同一の接続孔１４を通して接続されている
２つのメモリセルにおいて、それぞれの選択ＭＩＳＦＥ
ＴＱｒのドレイン領域の一部であるｎ＋型半導体領域１
０は一体になっている。図２７に示すように、選択ＭＩ
ＳＦＥＴＱｒのチャネル幅は記憶素子であるＭＩＳＦＥ
ＴＱｍのそれより大きくなっている。ＭＩＳＦＥＴＱｍ
のソース領域と一体に形成され、ワード線ＷＬ1、ＷＬ2
が延在しているそれぞれの接地線ＧＬは、図２９に示す
ように、ＮチャネルＭＩＳＦＥＴＱｓ1，Ｑｓ2に接続さ
れている。
【００７８】情報の書込み時において、全てのＭＩＳＦ
ＥＴＱｓ2が導通状態となりまた全てのＭＩＳＦＥＴＱ
ｓ1が非導通状態となってそれぞれの接地線ＧＬを回路
の接地電位Ｖｓｓ例えば０Ｖにする。選択されたメモリ
セルに接続されている第１ワード線ＷＬ1は、Ｖｐｐ例
えば１３Ｖにされる。それ以外の第１ワード線ＷＬ1は
接地電位Ｖｓｓ例えば０Ｖである。選択メモリセルに接
続している第２ワード線Ｗ2は、書込み電位Ｖｐｐ例え
ば１３Ｖにされ、それ以外の第２ワード線ＷＬ2はフロ
ーティングもしくは接地電位Ｖｓｓ例えば０Ｖである。
選択されたメモリセルに接続しているデータ線ＤＬはＨ
レベル例えば５Ｖにされ、それ以外のデータ線ＤＬは接
地電位Ｖｓｓとされる。
【００７９】情報の読み出し時において、ＭＩＳＦＥＴ
Ｑｓ1を非導通状態とし、ＭＩＳＦＥＴＱｓ2を導通状態
にして接地線ＧＬを回路の接地電位Ｖｓｓ例えば０Ｖに
する。選択されたメモリセルに接続している第１ワード
線ＷＬ1が電源電位にされる。それ以外のワード線ＷＬ1
は接地電位Ｖｓｓにされる。記憶素子を構成する第２ワ
ード線ＷＬ2は全ての電源電位Ｖｃｃにされるが、記憶
素子の消去後のＶｔｈが負、例えば−３Ｖの場合には接
地電位Ｖｓｓにされる。選択されたメモリセルに接続し
ているデータ線ＤＬは１Ｖ程度印加され、それ以外のデ
ータ線ＤＬはＶｓｓまたはフローティング状態とされ
る。
【００８０】情報の消去時において、全ＭＩＳＦＥＴＱ
ｓ1が導通状態とされ、全ＭＩＳＦＥＴＱｓ2が非導通状
態とされる。すなわち、全接地線ＧＬが消去電位Ｖｐｐ
例えば１３Ｖにされる。全ての第２ワード線ＷＬ2は接
地電位Ｖｓｓとされる。第１ワード線およびデータ線Ｄ
Ｌは接地電位またはフローティングにされる。これらの
条件を設定すると、全メモリセルの情報が一括消去され
る。
【００８１】以上、本実施例のメモリセルの構成によ
り、次の効果を得ることができる。
【００８２】（１）メモリセルを選択ＭＩＳＦＥＴＱｒ
と、記憶素子Ｑｍとで構成したことにより、消去後のＶ
ｔｈをほぼ一定にする必要がないので消去回路の構成を
簡単にすることができる。
【００８３】（２）選択ＭＩＳＦＥＴＱｒのソース、ド
レイン領域の端部をｎ−型半導体領域２５で構成したこ
とにより、ホットキャリアの発生を低減することができ
る。
【００８４】なお、本実施例における記憶素子は、実施
例１で説明したメモリセルからなっているが、実施例２
乃至実施例６のいずれのメモリセルを適用してもよい。
【００８５】次に、本実施例のメモリセルの製造方法を
説明する。
【００８６】図３０乃至図３５は、製造工程におけるメ
モリセルの平面図または断面図である。
【００８７】図３０に示すように、半導体基板１の表面
の酸化によって１００Å程度の膜厚を有する第１ゲート
絶縁膜４（図示せず）を形成した後に、例えばＣＶＤに
よって半導体基板１上の全面にフローティングゲート電
極５となる多結晶シリコン膜を形成し、これをレジスト
膜からなる膜を用いたエッチングによってパターニング
する。このエッチングでは、同一のデータ線ＤＬに接続
され、接地線ＧＬを共通にする２つのメモリセルのフロ
ーティングゲート電極５を一体にしたパターニングす
る。したがって、ゲート電極２６（第１ワード線Ｗ
Ｌ1）が設けられる表面部は多結晶シリコン膜５から露
出している。
【００８８】次に、多結晶シリコン膜５の露出している
表面及び多結晶シリコン膜５から露出している半導体基
板１の表面を酸化して第２ゲート絶縁膜６及び選択ＭＩ
ＳＦＥＴＱｒのゲート絶縁膜６を形成する。ゲート絶縁
膜６の形成工程でデコーダ回路等の周辺回路を構成する
ＭＩＳＦＥＴのゲート絶縁膜も形成することができる。
この後、コントロールゲート電極７（第２ワード線ＷＬ
2）及びゲート電極２６（第２ワード線ＷＬ2）さらに周
辺回路のＭＩＳＦＥＴのゲート電極を形成するために例
えばＣＶＤによって半導体基板１上の全面に多結晶シリ
コン膜を形成し、これをレジスト膜からなるマスクを用
いたエッチングによってパターニングして図３１に示す
ように、ゲート電極７及び２６を形成する。このエッチ
ング工程で周辺回路のＭＩＳＦＥＴのゲート電極も形成
することができる。なお、ゲート電極７及び２６は、Ｍ
ｏ、Ｗ、Ｔａ、Ｔｉ等の高融点金属膜又はそのシリサイ
ド膜あるいは多結晶シリコン膜の上に前記高融点金属膜
又はシリサイド膜を構成してもよい。次に、ゲート電極
５、７、２６及び半導体基板１の露出している表面を酸
化して酸化シリコン膜８を形成する。
【００８９】次に、図３２に示すように、ｎ−型半導体
領域１１を形成するためのレジスト膜からなるマスク２
７を半導体基板１上に形成する。マスク２７は、メモリ
セル領域では情報の読み出し時における記憶素子Ｑｍの
ソース領域を露出するパターンで設けられ、また周辺回
路領域では全領域を覆うパターンで設けられる。次に、
イオン打込みによってマスク２７から露出している半導
体基板１の表面にｎ型不純物例えばリン（Ｐ）を導入し
てｎ＋型半導体領域１１を形成する。この後、マスク２
７を除去する。
【００９０】次に、図３３に示すように、半導体基板１
の表面に、ゲート電極５、７及び２６をマスクとしてイ
オン打込みによってｎ型不純物例えばヒ素（Ａｓ）又は
リンを導入してｎ−型半導体領域２５を形成する。この
イオン打込み工程で、周辺回路を構成するＮチャネルＭ
ＩＳＦＥＴのソース、ドレイン領域の低濃度層を形成す
ることができる。ＰチャネルＭＩＳＦＥＴが設けられる
領域はレジスト膜からなるマスクで覆う。このマスク
は、前記イオン打込みの後に除去する。
【００９１】次に、図３４に示すように、記憶素子Ｑｍ
のソース、ドレイン領域の一部を構成するｎ＋型半導体
領域９を形成するためのレジスト膜からなるマスク２８
を半導体基板１上に形成する。マスク２８は、メモリセ
ル領域においては選択ＭＩＳＦＥＴＱｒのソース、ドレ
イン領域を覆うパターンで設けられ、周辺回路領域は全
て覆うパターンで設けられる。次に、ゲート電極５、７
をイオン打込みのマスクとして、マスク２８から露出し
ている半導体基板１の表面にイオン打込みによってｎ型
不純物例えばヒ素（Ａｓ）を導入してｎ＋型半導体領域
９を形成する。イオン打込みの後にマスク２８を除去す
る。
【００９２】次に、図３５に示すように、例えばＣＶＤ
による酸化シリコン膜と反応性イオンエッチング（ＲＩ
Ｅ）を用いてサイドウォールスペーサ１２を形成する。
サイドウォールスペーサ１２は、周辺回路を構成するＮ
チャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴいず
れのゲート電極にも形成される。次に、ＰチャネルＭＩ
ＳＦＥＴ領域をレジスト膜からなるマスクで覆った後
に、サイドウォールスペーサ１２及びゲート電極５、７
又は２６をマスクとしてイオン打込みによってｎ型不純
物例えばヒ素（Ａｓ）を半導体基板１の表面に導入して
ｎ＋型半導体領域１０を形成する。周辺回路を構成する
ためのＮチャネルＭＩＳＦＥＴのソース、ドレイン領域
の高濃度領域も同時に形成される。イオン打込みの後
に、Ｐチャネル領域を覆っていたレジスト膜からなるマ
スクを除去する。この後、メモリセル領域及び周辺回路
のＮチャネルＭＩＳＦＥＴ領域をレジスト膜からなるマ
スクで覆い、ＰチャネルＭＩＳＦＥＴ領域にｐ型不純物
例えばボロン（Ｂ）を導入してソース、ドレイン領域で
あるｐ＋型半導体領域を形成する。レジスト膜からなる
マスクは、イオン打込みの後に除去する。
【００９３】以後の工程は、実施例１の製造方法と同様
であるので説明を省略する。
【００９４】以上の説明のように、メモリセルの選択Ｍ
ＩＳＦＥＴＱｒと記憶素子であるＭＩＳＦＥＴＱｍを同
一工程で形成することができる。
【００９５】また、周辺回路を構成するＮチャネルＭＩ
ＳＦＥＴとメモリセルを同一工程で形成することができ
る。
【００９６】〔実施例８〕図３６はメモリセルの断面図
である。
【００９７】本実施例はメモリセルを１つのＭＩＳＦＥ
Ｔで構成し、それのソース領域に接合の深いｎ−型半導
体領域１１を設け、ドレイン領域に接合の深いｐ型半導
体領域２４を設けたものである。ソース、ドレイン領域
のチャネル領域側の端部は、０．１μｍ程度の浅い接合
を有するｎ＋型半導体領域９で構成されている。チャネ
ル領域から離隔された部分は、０．２５μｍ程度の深い
接合を有するｎ＋型半導体領域１０からなっている。ｎ
−型半導体領域１１は、ソース、ドレイン領域の一部で
あるｎ＋型半導体領域９、１０より深い接合を有してい
る。また、チャネル領域においてはｎ＋型半導体領域９
と半導体基板１の間に介在している。ｎ−型半導体領域
１１が設けられていることにより、ソース領域と半導体
基板１の間の接合耐圧が高くなっている。したがって、
情報の消去時にソース領域に印加される消去電圧Ｖｐｐ
を１３Ｖ程度に高くすることができるので、消去時間を
短縮することができる。また、消去を確実に行うことが
できる。
【００９８】一方、ドレイン領域では、ｐ型半導体領域
２４がｎ＋型半導体領域９及び１０の下部にまで達して
いる。チャネル領域においては、ｎ＋型半導体領域９と
半導体基板１の間にｐ型半導体領域２４が介在してい
る。ドレイン領域と半導体基板１の間に生じる電界を強
化する構成となっている。情報の書込み時におけるホッ
トキャリアの発生効率が向上し、書込み電圧を５Ｖ以下
に下げることができる。
【００９９】次に、本実施例のメモリセルの製造方法を
説明する。
【０１００】図３７乃至図４１は製造工程におけるメモ
リセルの断面図である。
【０１０１】図３７に示すように、実施例１と同様に、
第１ゲート絶縁膜４、フローティングゲート電極５、第
２ゲート絶縁膜６、コントロールゲート電極７（ワード
線ＷＬ）、酸化シリコン膜８を形成する。この後、ｎ−
型半導体領域１１を形成するためのレジスト膜からなる
マスク２９を半導体基板１上に形成する。マスク２９は
メモリセルのソース領域及び接地線ＧＬを露出したパタ
ーンに形成する。周辺回路領域は全てマスク２９で覆
う。次に、イオン打込みによってｎ型不純物例えばリン
（Ｐ）ドーズ量１０13〜１０14ａｔｏｍｓ／ｃｍ2をマ
スク２９及びゲート電極５、７から露出している半導体
基板１の表面に導入してｎ−型半導体領域１１を形成す
る。イオン打込みの後にマスク２９を除去する。
【０１０２】次に、図３８に示すように、メモリセルの
ソース領域及び接地線ＧＬ領域をレジスト膜からなるマ
スク３０で覆う。マスク３０は、周辺回路領域の全てを
覆うように設けられる。次にマスク３０及びゲート電極
５、７から露出している半導体基板１の表面にｐ型不純
物例えばボロン（Ｂ）ドーズ量２×１０12〜５×１０12
ａｔｏｍｓ／ｃｍ2を導入してｐ型半導体領域２４を形
成する。この後、マスク３０を除去する。なお、この
後、アニールによりｎ−型半導体領域１１及びｐ型半導
体領域２４を引伸してもよい。
【０１０３】次に、図３９に示すように、ゲート電極
５、７をマスクとし、イオン打込みによってｎ型不純物
例えばヒ素（Ａｓ）を半導体基板１の表面に導入してｎ
＋型半導体領域９を形成する。なお、このイオン打込み
工程では周辺回路領域をレジスト膜からなるマスクによ
って覆う。なお、前記イオン打込みを２回に分けて行う
ようにし、１回目のイオン打込みではｎ型不純物を低濃
度でメモリセル領域及び周辺回路のＮチャネルＭＩＳＦ
ＥＴ領域に導入し、２回目のイオン打込みでは周辺回路
領域の全領域をレジスト膜からなるマスクで覆ってｎ型
不純物を周辺回路領域には導入しないようにしてもよ
い。このようにすれば、メモリセル領域には接合の浅い
ｎ＋型半導体領域９を形成することができ、周辺回路の
ＮチャネルＭＩＳＦＥＴ領域には接合の浅いｎ−型半導
体領域を形成することができる。
【０１０４】次に、図４０に示すように、例えばＣＶＤ
による酸化シリコン膜及びＲＩＥを用いてサイドウォー
ルスペーサ１２を形成する。周辺回路のＭＩＳＦＥＴの
ゲート電極の側部にもサイドウォールスペーサ１２が形
成される。
【０１０５】次に、図４１に示すように、ＰチャネルＭ
ＩＳＦＥＴ領域をレジスト膜からなるマスクで覆った後
に、イオン打込みによってｎ型不純物例えばヒ素（Ａ
ｓ）を導入してｎ＋型半導体領域２４を形成する。ｎ＋
型半導体領域２４は、周辺回路のＮチャネルＭＩＳＦＥ
Ｔのソース、ドレイン領域のチャネル領域から離隔され
た部分にも形成される。ＰチャネルＭＩＳＦＥＴ領域を
覆っていたレジスト膜からなるマスクは、イオン打込み
の後に除去する。次に、メモリセル領域及び周辺回路の
ＮチャネルＭＩＳＦＥＴ領域をレジスト膜からなるマス
クで覆った後に、ＰチャネルＭＩＳＦＥＴ領域にｐ型不
純物例えばボロン（Ｂ）を導入してソース、ドレイン領
域であるｐ＋型半導体領域を形成する。イオン打込みの
後に、メモリセル領域及び周辺回路のＮチャネルＭＩＳ
ＦＥＴ領域を覆っていたレジスト膜からなるマスクを除
去する。
【０１０６】以上の説明のように、メモリセルと周辺回
路のＮチャネルＭＩＳＦＥＴとを同一工程で形成でき
る。
【０１０７】〔実施例９〕図４２は実施例９のメモリセ
ルの断面図である。
【０１０８】本実施例は、ソース領域のチャネル領域側
の端部に設けられているｎ＋型半導体領域９の周囲にの
みｎ−型半導体領域１１を設け、ドレイン領域のチャネ
ル領域側の端部に設けられているｎ＋型半導体領域９の
周囲にのみｐ型半導体領域２４を設けたものである。ソ
ース領域の端部にｎ−型半導体領域１１を設けているこ
とにより、ソース領域と半導体基板１の間の接合耐圧が
高められ、消去電圧を高くすることができる。また、ｎ
−型半導体領域１１がｎ＋型半導体領域１０と同程度の
接合深さであり、チャネル領域への廻り込みが小さいこ
とからしきい値の変動が小さくメモルセルの電気的特性
が向上している。
【０１０９】一方、ｐ型半導体領域２４により、ドレイ
ン領域の端部と半導体基板１の間に加る電界が強くな
る。したがって、ホットキャリアの発生効率が向上し書
込み特性が向上する。また、ｐ型半導体領域２４はｎ＋
型半導体領域１０と同程度に浅いので、チャネル領域へ
の廻り込みが小さくなっている。しきい値の変動が小さ
く、メモリセルの電気的特性が向上している。
【０１１０】また、ｎ＋型半導体領域１０の下部にｐ型
半導体領域２４がないことにより、ドレイン領域の寄生
容量が小さくなっている。
【０１１１】本実施例におけるｎ−型半導体領域１１及
びｐ型半導体領域２４は、実施例８のｎ−型半導体領域
１１及びｐ型半導体領域２４と同様の方法で形成するこ
とができる。
【０１１２】〔実施例１０〕図４３は、実施例１０にお
けるメモリセルの断面図である。
【０１１３】実施例１０は、ソース領域にｎ＋型半導体
領域１０の下部にまで達する深い接合を有するｎ−型半
導体領域１１を設け、チャネル領域にｐ型半導体領域３
１を設けたものである。ｎ−型半導体領域１１はチャネ
ル領域に達している。ドレイン領域の端部を構成してい
るｎ＋型半導体領域９の下部には半導体領域を設けてい
ない。ｎ−型半導体領域１１によってソース領域と半導
体基板１の間の接合耐圧を高めている。一方、ｐ型半導
体領域３１によってドレイン領域の端部に加る電界を強
くすることができる。
【０１１４】ｐ型半導体領域３１は、メモリセルのしき
い値を調整するためにチャネル領域にｐ型不純物例えば
ボロン（Ｂ）を導入するイオン打込み工程を用いること
ができる。ｐ型半導体領域３１を形成するためのイオン
打込みのドーズ量は、２×１０12〜５×１０12ａｔｏｍ
ｓ／ｃｍ2程度であればよい。なお、周辺回路のＭＩＳ
ＦＥＴのしきい値を調整するためのイオン打込みは、メ
モリセルと別に行ってもよい。
【０１１５】〔実施例１１〕図４４は実施例１１のメモ
リセルの断面図である。
【０１１６】実施例１１は、ドレイン領域を構成してい
るｎ＋型半導体領域９及び１０を包むように深い接合を
有するｐ型半導体領域２４を設け、またチャネル領域に
ｎ−型半導体領域３２を設けたものである。ｐ型半導体
領域２４がｎ＋型半導体領域９を取囲んで形成されてい
るため、ドレイン領域端部の空乏層の伸びが抑えられ
る。したがって、書込み時におけるドレイン端部のホッ
トキャリアの発生効率を高めることができる。
【０１１７】一方、ソース領域のチャネル側の端部は、
ｎ−型半導体領域３２があるために電界が緩和される。
このため、情報の消去時にソース領域に印加する消去電
圧を高めることができる。ｎ−型半導体領域３２を形成
するためのイオン打込みは、例えばヒ素（Ａｓ）をドー
ズ量１０11〜１０12ａｔｏｍｓ／ｃｍ2のオーダで行
う。
【０１１８】なお、実施例８〜実施例１１までのメモリ
セルであるＭＩＳＦＥＴは、実施例７のメモリセルのよ
うに選択ＭＩＳＦＥＴＱｒと２つで１つのメモリセルを
構成するようにしてもよい。
【０１１９】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は前記実施例に限定されるものでは
なくその要旨を逸脱しない範囲において種々変更可能で
あることはいうまでもない。
【０１２０】
【発明の効果】本願によって開示された発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１２１】メモリセルであるＭＩＳＦＥＴのソース領
域と半導体基板の間の接合耐圧を高めたので、情報の消
去時に印加する消去電圧Ｖｐｐを高くすることができ
る。これにより、消去効率を向上することができる。
【０１２２】また、メモリセルであるＭＩＳＦＥＴのド
レイン領域の端部の電界が強くなるように構成したの
で、書込み特性の向上を図ることができる。
【図面の簡単な説明】
【図１】図２のＡ−Ａ切断線における平面図である。
【図２】実施例１のメモリセルの平面図である。
【図３】実施例１のメモリセルアレイの等価回路であ
る。
【図４】実施例１の製造工程におけるメモリセルの断面
図である。
【図５】実施例１の製造工程におけるメモリセルの断面
図である。
【図６】実施例１の製造工程におけるメモリセルの断面
図である。
【図７】実施例１の製造工程におけるメモリセルの平面
図である。
【図８】実施例１の製造工程におけるメモリセルの断面
図である。
【図９】実施例１の製造工程におけるメモリセルの断面
図である。
【図１０】実施例１の製造工程におけるメモリセルの断
面図である。
【図１１】実施例１の製造工程におけるメモリセルの断
面図である。
【図１２】実施例１の製造工程におけるメモリセルの断
面図である。
【図１３】実施例１の製造工程におけるメモリセルの断
面図である。
【図１４】実施例１の製造工程におけるメモリセルの断
面図である。
【図１５】実施例１の製造工程におけるメモリセルの断
面図である。
【図１６】実施例１の製造工程におけるメモリセルの断
面図である。
【図１７】実施例２のメモリセルの断面図である。
【図１８】実施例３のメモリセルの断面図である。
【図１９】実施例３のメモリセルの製造工程における断
面図である。
【図２０】実施例３のメモリセルの製造工程における断
面図である。
【図２１】実施例３のメモリセルの製造工程における断
面図である。
【図２２】実施例３のメモリセルの製造工程における断
面図である。
【図２３】実施例３のメモリセルの製造工程における断
面図である。
【図２４】実施例４のメモリセルの断面図である。
【図２５】実施例５のメモリセルの断面図である。
【図２６】実施例６のメモリセルの断面図である。
【図２７】実施例７のメモリセルの平面図である。
【図２８】図２７のＡ−Ａ切断線における断面図であ
る。
【図２９】実施例７のメモリセルアレイの等価回路であ
る。
【図３０】実施例７のメモリセルの製造工程における平
面図である。
【図３１】実施例７のメモリセルの製造工程における断
面図である。
【図３２】実施例７のメモリセルの製造工程における断
面図である。
【図３３】実施例７のメモリセルの製造工程における断
面図である。
【図３４】実施例７のメモリセルの製造工程における断
面図である。
【図３５】実施例７のメモリセルの製造工程における断
面図である。
【図３６】実施例８のメモリセルの断面図である。
【図３７】実施例８のメモリセルの製造工程における断
面図である。
【図３８】実施例８のメモリセルの製造工程における断
面図である。
【図３９】実施例８のメモリセルの製造工程における断
面図である。
【図４０】実施例８のメモリセルの製造工程における断
面図である。
【図４１】実施例８のメモリセルの製造工程における断
面図である。
【図４２】実施例９のメモリセルの断面図である。
【図４３】実施例１０のメモリセル断面図である。
【図４４】実施例１１のメモリセル断面図である。
【符号の説明】
１・・・・半導体基板、２・・・・フィールド絶縁膜、３・・・・チ
ャネルストッパ領域、４・・・・第１ゲート絶縁膜、５・・・・
フローティングゲート電極、６・・・・第２ゲート絶縁膜、
７・・・・コントロールゲート電極、８・・・・酸化シリコン
膜、９、１０・・・・ｎ＋型半導体領域（ソース、ドレイン
の一部を構成する）、１１・・・・ｎ−型半導体領域（ソー
ス領域の一部を構成する）、１２・・・・サイドウォールス
ペーサ、１３・・・・絶縁膜、１４・・・・接続孔、１５、１６
・・・・デコーダ、１７・・・・センスアンプ、Ｑｍ・・・・メモリ
セル、ＤＬ・・・・データ線、ＷＬ・・・・ワード線、ＧＬ・・・・
接地線、１８・・・・下地膜（酸化シリコン膜）、１９・・・・
熱酸化マスク（窒化シリコン膜）、２０、２２、２３、
２７、２８、２９、３０・・・・レジスト膜、２１・・・・ｎ−
型半導体領域（ソース領域の一部を構成する）、２４・・
・・ｐ型半導体領域（ドレイン領域端部の電界を強化す
る）、２５・・・・ｎ−型半導体領域（選択ＭＩＳＦＥＴの
ソース、ドレインの一部を構成する）、２６・・・・選択Ｍ
ＩＳＦＥＴのゲート電極、３１・・・・ｐ型半導体領域（ド
レイン領域端部の電界を強化する）、３２・・・・ｎ−型半
導体領域（ソース領域の一部を構成する）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 久米 均 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所 中央研究所内 (72)発明者 塚田 俊久 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所 中央研究所内 (72)発明者 山本 英明 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所 中央研究所内 (56)参考文献 特開 昭61−127179（ＪＰ，Ａ) 特開 昭62−119796（ＪＰ，Ａ)

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】p型の半導体基板と、コントロールゲート
    電極と、フローティングゲート電極と、上記２つのゲー
    ト電極の間に形成された第２ゲート絶縁膜と、上記半導
    体基板と上記フローティングゲート電極との間に形成さ
    れた第１ゲート絶縁膜と、上記半導体基板内に形成され
    たn型の第１及び第２半導体領域と、上記半導体基板内
    の上記第１及び第２半導体領域間に形成されるチャネル
    領域とを有し、上記第１半導体領域と上記フローティン
    グゲート電極とのオーバラップ量は上記第２半導体領域
    と上記フローティングゲート電極とのオーバラップ量よ
    り大きい電気的に情報の書き込み及び消去が可能なメモ
    リセルを備え、上記第１ゲート絶縁膜は略均一の厚さを
    有し、上記第２半導体領域は第１領域と、上記第１領域
    より上記チャネル領域側に形成された第２領域からな
    り、上記第２領域の不純物濃度は上記第１領域の不純物
    濃度より低く、上記第２領域の接合深さは上記第１領域
    の接合深さより浅く形成され、上記メモリセルは上記コ
    ントロールゲート電極に第１電位を、上記第１半導体領
    域に上記第１電位より電位的に高い第２電位を印加し
    て、上記フローティングゲート電極中のキャリアを上記
    第１半導体領域に上記第１ゲート絶縁膜を通したトンネ
    リングにより放出することによって情報を消去し、上記
    第１半導体領域に第３電位を、上記第２半導体領域に上
    記第３電位より電位的に高い第４電位を印加することに
    よって上記第２半導体領域より情報の読み出しを行うこ
    とを特徴とする半導体記憶装置。
  2. 【請求項２】上記チャネル領域の少なくとも上記第２半
    導体領域側の部分に形成された上記半導体基板より高い
    不純物濃度を有するp型の第３領域を有することを特徴
    とする請求項１に記載の半導体記憶装置。
  3. 【請求項３】上記第３領域は、上記第２領域を覆うよう
    に形成されることを特徴とする請求項２に記載の半導体
    記憶装置。
  4. 【請求項４】上記メモリセルは上記第２半導体領域に第
    ５電位を、上記コントロールゲート電極に上記第５電位
    より電位的に高い第６電位を印加して、上記フローティ
    ングゲート電極にホットキャリアを注入することによっ
    て情報を記憶することを特徴とする請求項３に記載の半
    導体記憶装置。
  5. 【請求項５】上記第１半導体領域の接合深さは、上記第
    ２半導体領域の接合深さより深く形成されたことを特徴
    とする請求項１から請求項４の何れかに記載の半導体記
    憶装置。
  6. 【請求項６】上記第１半導体領域は、第４領域と、上記
    第４領域より上記チャネル領域側の部分に形成された第
    ５領域からなり、上記第５領域の不純物濃度が上記第４
    領域の不純物濃度より低いことを特徴とする請求項１か
    ら請求項５の何れかに記載の半導体記憶装置。
  7. 【請求項７】上記第５領域は上記第４領域を覆うように
    形成されたことを特徴とする請求項６に記載の半導体記
    憶装置。
  8. 【請求項８】上記第２領域の不純物濃度は上記第５領域
    の不純物濃度よりも高いことを特徴とする請求項６又は
    請求項７の何れかに記載の半導体記憶装置。
  9. 【請求項９】p型の半導体基板と、コントロールゲート
    電極と、フローティングゲート電極と、上記２つのゲー
    ト電極の間に形成された第２ゲート絶縁膜と、上記半導
    体基板と上記フローティングゲート電極との間に形成さ
    れた第１ゲート絶縁膜と、上記半導体基板内に形成され
    たn型の第１及び第２半導体領域と、上記半導体基板内
    の上記第１及び第２半導体領域間に形成されるチャネル
    領域と、上記チャネル領域の少なくとも上記第２半導体
    領域側の部分に形成された上記半導体基板より高い不純
    物濃度を有するp型の第６領域とを有し、上記第２半導
    体領域は第３領域と、上記第３領域より上記チャネル領
    域側に形成された第４領域からなり、上記第４領域は上
    記第３領域より低い不純物濃度でかつ上記第３領域より
    浅い接合深さで形成され、上記第６領域は上記第４領域
    を覆いかつ上記第３領域の下には形成されていない電気
    的に情報の書き込み及び消去が可能なメモリセルを備
    え、上記メモリセルは上記コントロールゲート電極に第
    １電位を、上記第１半導体領域に上記第１電位より電位
    的に高い第２電位を印加して、上記フローティングゲー
    ト電極中のキャリアを上記第１半導体領域に上記第１ゲ
    ート絶縁膜を通したトンネリングにより放出することに
    よって情報を消去し、上記第１半導体領域に第３電位
    を、上記第２半導体領域に上記第３電位より電位的に高
    い第４電位を印加することによって上記第２半導体領域
    より情報の読み出しを行う半導体記憶装置。
  10. 【請求項１０】上記第１半導体領域は、第１領域と、上
    記第１領域より上記チャネル領域側の部分に形成された
    第２領域からなり、上記第２領域の不純物濃度が上記第
    １領域の不純物濃度より低いことを特徴とする請求項９
    に記載の半導体記憶装置。
  11. 【請求項１１】上記第２領域は上記第１領域を覆うよう
    に形成されたことを特徴とする請求項１０に記載の半導
    体記憶装置。
  12. 【請求項１２】上記メモリセルは上記第２半導体領域に
    第５電位を、上記コントロールゲート電極に上記第５電
    位より電位的に高い第６電位を印加して、上記フローテ
    ィングゲート電極にホットキャリアを注入することによ
    って情報を記憶することを特徴とする請求項９から請求
    項１１の何れかに記載の半導体記憶装置。
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