JP2628673B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- semiconductor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性の半導体記憶装置に関するもので
あり、特に、電界効果トランジスタの情報書き込み時及
び情報消去時共にしきい値電圧が正であり、かつ電荷蓄
積部が情報の書き込み時では負となり情報の消去時では
実質的に正となるようにした不揮発性の半導体記憶装置
に関するものである。
あり、特に、電界効果トランジスタの情報書き込み時及
び情報消去時共にしきい値電圧が正であり、かつ電荷蓄
積部が情報の書き込み時では負となり情報の消去時では
実質的に正となるようにした不揮発性の半導体記憶装置
に関するものである。
不揮発性メモリの一つとして、EEPROM（Electrically
Erasable and Programmable ROM）があり、これのメモ
リセルを、フローティングゲート電極とコントロールゲ
ート電極を有する１個のMISFETで構成しフローティング
ゲート下のゲート絶縁膜を150Å以下の薄い酸化膜とし
た技術が、1885年 アイ イー ディ エム，テクニカ
ル ダイジェストp616〜619（IEDM Tech.Digest 1985 p
p468〜471）に記載されている。このメモリセルの情報
の書き込みは、コントロールゲート電極に14ボルト
［Ｖ］、ドレインに５ボルト［Ｖ］、ソースに０ボルト
［Ｖ］を印加し、ドレイン電流を流すことにより、トレ
イン端でホットエレクトロンを発生させ、このホットエ
レクトロンをフローティングゲート電極に注入して行
う。一方、情報の消去は、ソースに14［Ｖ］、ドレイン
及びコントロールゲート電極のそれぞれに０［Ｖ］を印
加して、フローティングゲート電極中のエレクトロンを
基板中に放出することにより行う。
Erasable and Programmable ROM）があり、これのメモ
リセルを、フローティングゲート電極とコントロールゲ
ート電極を有する１個のMISFETで構成しフローティング
ゲート下のゲート絶縁膜を150Å以下の薄い酸化膜とし
た技術が、1885年 アイ イー ディ エム，テクニカ
ル ダイジェストp616〜619（IEDM Tech.Digest 1985 p
p468〜471）に記載されている。このメモリセルの情報
の書き込みは、コントロールゲート電極に14ボルト
［Ｖ］、ドレインに５ボルト［Ｖ］、ソースに０ボルト
［Ｖ］を印加し、ドレイン電流を流すことにより、トレ
イン端でホットエレクトロンを発生させ、このホットエ
レクトロンをフローティングゲート電極に注入して行
う。一方、情報の消去は、ソースに14［Ｖ］、ドレイン
及びコントロールゲート電極のそれぞれに０［Ｖ］を印
加して、フローティングゲート電極中のエレクトロンを
基板中に放出することにより行う。
また、前記従来のEEPROMは、第22図（W1,W2はワード
線、Ｓは接地線、Ｄはデータ線、VGSはスイッチング電
圧、VGMは書き込み電圧、VDDは電源電圧である）に示す
ように、１ビット当りメモリ素子Qmとスイッチ用MOS素
子Qsの２素子で構成されている。
線、Ｓは接地線、Ｄはデータ線、VGSはスイッチング電
圧、VGMは書き込み電圧、VDDは電源電圧である）に示す
ように、１ビット当りメモリ素子Qmとスイッチ用MOS素
子Qsの２素子で構成されている。
そして、読出し動作時には、例えば、VGM＝０
［Ｖ］、VGS＝０又は５［Ｖ］、VDD＝２［Ｖ］となり、
書き込み状態ではしきい値電圧Vthは５［Ｖ］よりも大
きくなっており、消去状態ではしきい値電圧Vthは1V程
度に設定される。
［Ｖ］、VGS＝０又は５［Ｖ］、VDD＝２［Ｖ］となり、
書き込み状態ではしきい値電圧Vthは５［Ｖ］よりも大
きくなっており、消去状態ではしきい値電圧Vthは1V程
度に設定される。
しかしながら、本発明者の検討によれば、前記従来の
EEPROMにおいては、書き込み状態ではしきい値電圧Vth
が５［Ｖ］よりも大きくなっており、消去状態ではしき
い値電圧Vthは１［Ｖ］程度であるため、情報の保持時
に薄いゲート絶縁膜にかかる電界の強度が大きくなり、
情報（電荷）の保持が困難になると共に、情報の書き込
み及び消去動作が遅いという問題があった。
EEPROMにおいては、書き込み状態ではしきい値電圧Vth
が５［Ｖ］よりも大きくなっており、消去状態ではしき
い値電圧Vthは１［Ｖ］程度であるため、情報の保持時
に薄いゲート絶縁膜にかかる電界の強度が大きくなり、
情報（電荷）の保持が困難になると共に、情報の書き込
み及び消去動作が遅いという問題があった。
また、前記従来のEEPROMでは、第22図に示すように、
１セル（１ビット）当りメモリ素子Qmとスイッチ用MOS
素子Qsの２素子で構成されているため、高集積化を図る
ことが困難であるという問題があった。
１セル（１ビット）当りメモリ素子Qmとスイッチ用MOS
素子Qsの２素子で構成されているため、高集積化を図る
ことが困難であるという問題があった。
また、スイッチ用MOS素子Qsが１セル当り１個設けら
れているため、その部分だげ抵抗分が大きいため、さら
に高速化を図ることが困難であるという問題があった。
れているため、その部分だげ抵抗分が大きいため、さら
に高速化を図ることが困難であるという問題があった。
また、スイッチ用MOS素子Qsが１セル当り１個設けら
れているため、その部分だけ構造が複雑となるという問
題があった。
れているため、その部分だけ構造が複雑となるという問
題があった。
本発明の目的は、情報の保持状態の電界の強度を低く
して情報の保持を容易にし、かつ、情報の書き込み及び
消去を容易にすることができる技術を提供することにあ
る。
して情報の保持を容易にし、かつ、情報の書き込み及び
消去を容易にすることができる技術を提供することにあ
る。
本発明の他の目的は、情報の読み出し速度の高速化を
図ることができる技術を提供することにある。
図ることができる技術を提供することにある。
本発明の他の目的は、高集積化を図ることができる技
術を提供することにある。
術を提供することにある。
本発明の他の目的は、半導体装置の製造プロセスを簡
単にすることができる技術を提供することにある。
単にすることができる技術を提供することにある。
本発明は前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるだろ
う。
本明細書の記述及び添付図面によって明らかになるだろ
う。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、電気的に情報の書き込み及び消去が可能な
電界効果トランジスタからなるメモリセルを有する不揮
発性の半導体記憶装置において、電荷蓄積部の電荷がゼ
ロの時のしきい値電圧を、情報書き込み時のしきい値電
圧例えば５［Ｖ］と、情報消去時のしきい値電圧例えば
１［Ｖ］の間に更に理想的にはそれらの中間３［Ｖ］に
設定したものである。
電界効果トランジスタからなるメモリセルを有する不揮
発性の半導体記憶装置において、電荷蓄積部の電荷がゼ
ロの時のしきい値電圧を、情報書き込み時のしきい値電
圧例えば５［Ｖ］と、情報消去時のしきい値電圧例えば
１［Ｖ］の間に更に理想的にはそれらの中間３［Ｖ］に
設定したものである。
前述した理想的な手段によれば、情報書き込み時及び
情報消去時において、フローティングゲートと半導体基
板の間の電位差を等しくすることができる。そのため、
フローティングゲートと半導体基板間の薄いゲート酸化
膜にかかる電界の強度が低くなり、情報保持状態時の電
界が緩和され、電荷がフローティングゲート電極に保持
し易くなる。これにより、情報書き込み及び消去を容易
にすることができる。
情報消去時において、フローティングゲートと半導体基
板の間の電位差を等しくすることができる。そのため、
フローティングゲートと半導体基板間の薄いゲート酸化
膜にかかる電界の強度が低くなり、情報保持状態時の電
界が緩和され、電荷がフローティングゲート電極に保持
し易くなる。これにより、情報書き込み及び消去を容易
にすることができる。
また、情報書き込み時と消去時では電荷が逆の極性で
フローティングゲート電極に入ることにより、書き込み
時のホットエレクトロンが注入し易くなるので、書き込
み特性を向上することができる。
フローティングゲート電極に入ることにより、書き込み
時のホットエレクトロンが注入し易くなるので、書き込
み特性を向上することができる。
また、１メモリセルを１個のMISFETで構成できるの
で、情報の読み出し速度を速くすることができる。
で、情報の読み出し速度を速くすることができる。
本発明の原理について簡単に説明する。
フローティングゲート電極とコントロールゲート電極
を有するEEPROMにおいて、フローティングゲートFGの電
位VFは、式（１）で表わされる。
を有するEEPROMにおいて、フローティングゲートFGの電
位VFは、式（１）で表わされる。
式（１）及び第24図において、C1は、フローティング
ゲートFGとチャネルCNとの間の容量、C2はコントロール
ゲートCGとの間の容量、VGはコントロールゲートOGの電
位、ＱはフローティングゲートFGに蓄積された電荷であ
る。
ゲートFGとチャネルCNとの間の容量、C2はコントロール
ゲートCGとの間の容量、VGはコントロールゲートOGの電
位、ＱはフローティングゲートFGに蓄積された電荷であ
る。
そして、本発明のEEPROMにおいては、消去時のコント
ロールゲートCGから見たしきい値電圧Vthmを設定する場
合、ゲート酸化膜にかかる電界を緩和して書き込み後の
電荷保持をし易くしたことを主な特徴とする。
ロールゲートCGから見たしきい値電圧Vthmを設定する場
合、ゲート酸化膜にかかる電界を緩和して書き込み後の
電荷保持をし易くしたことを主な特徴とする。
すなわち、第21図に示す容量C1を決定するゲート酸化
膜（膜厚toxl:100［Å］〜150［Å］）にかかる電界をE
oxl、容量C2を決定する層間酸化膜（膜厚tox2:200
［Å］〜300［Å］）にかかる電界をEox2とすると、電
荷保持状態時の電界Eoxlは次のようになる。
膜（膜厚toxl:100［Å］〜150［Å］）にかかる電界をE
oxl、容量C2を決定する層間酸化膜（膜厚tox2:200
［Å］〜300［Å］）にかかる電界をEox2とすると、電
荷保持状態時の電界Eoxlは次のようになる。
例えば、初期条件をVthm0（Ｑ＝０）＝３［Ｖ］、書
き込み後のＶ＝thmw＝５［Ｖ］、消去後のVthme＝１
［Ｖ］とする。
き込み後のＶ＝thmw＝５［Ｖ］、消去後のVthme＝１
［Ｖ］とする。
書き込み状態では、フローティングゲートFGに電子が
蓄積されているので電荷が“−Q"となり、消去状態で
は、FGから過剰の電子が放出されているので、フローテ
ィングゲートFGの電荷が“＋Q"となる。
蓄積されているので電荷が“−Q"となり、消去状態で
は、FGから過剰の電子が放出されているので、フローテ
ィングゲートFGの電荷が“＋Q"となる。
そして、書き込み状態における電界Eoxlは式（２）の
ようになる。
ようになる。
また、消去状態における電界Eoxl（３）のようにな
る。
る。
このような電界Eoxlは、フローティングゲートFGの電
荷は、書き込み時と消去時とは同じで極性が逆になるよ
うにメモリセルのしきい値電圧Vthを設定するので、書
き込み時のフローティングゲートの電荷はEPROMの場合
の1/2となり、電荷保持状態における電界を低くする
（緩和する）ことができる。
荷は、書き込み時と消去時とは同じで極性が逆になるよ
うにメモリセルのしきい値電圧Vthを設定するので、書
き込み時のフローティングゲートの電荷はEPROMの場合
の1/2となり、電荷保持状態における電界を低くする
（緩和する）ことができる。
前記しきい値電圧Vthの設定は、例えば、初期条件が
Ｑ＝０のとき、Vthm0＝３［Ｖ］とすると、書き込み時
においては、Vthmw≧５［Ｖ］、Vthmw−Vthm0≧２
［Ｖ］になるようにし、消去時においては、Vthme≒１
［Ｖ］、Vthme−Vthm0≒−２［Ｖ］となるようにする。
Ｑ＝０のとき、Vthm0＝３［Ｖ］とすると、書き込み時
においては、Vthmw≧５［Ｖ］、Vthmw−Vthm0≧２
［Ｖ］になるようにし、消去時においては、Vthme≒１
［Ｖ］、Vthme−Vthm0≒−２［Ｖ］となるようにする。
そして、前記メモリセルのしきい値電圧Vthを変える
方法としては、通常のチャネルドープ又はトレインある
いはソース側からのイオン注入あるいはゲート電極の仕
事関数を変えることによって行う。
方法としては、通常のチャネルドープ又はトレインある
いはソース側からのイオン注入あるいはゲート電極の仕
事関数を変えることによって行う。
また、本発明においては、第20図（Ｗはワード線、Ｓ
は接地線、Ｄはデータ線、VGMは書き込み電圧、VDDは電
源電圧である）に示すように、１ビット当りメモリ素子
Qmで構成されている。
は接地線、Ｄはデータ線、VGMは書き込み電圧、VDDは電
源電圧である）に示すように、１ビット当りメモリ素子
Qmで構成されている。
そして、読出し動作時には、例えば、VGM＝５
［Ｖ］、VD＝２［Ｖ］となり、書き込み時ではしきい値
電圧Vthは５［Ｖ］以上（Vth＞５［Ｖ］）となってお
り、消去状態ではしきい値電圧Vthはほぼ１［Ｖ］とな
っている。
［Ｖ］、VD＝２［Ｖ］となり、書き込み時ではしきい値
電圧Vthは５［Ｖ］以上（Vth＞５［Ｖ］）となってお
り、消去状態ではしきい値電圧Vthはほぼ１［Ｖ］とな
っている。
すなわち、本発明ではＱ＝０とのきのしきい値電圧Vt
hm0は、１［Ｖ］＜Vth＜５［Ｖ］に設定されるが、コン
トロールゲートCGから見たしきい値Vthmが次式（４）の
ような値が最も好ましい。
hm0は、１［Ｖ］＜Vth＜５［Ｖ］に設定されるが、コン
トロールゲートCGから見たしきい値Vthmが次式（４）の
ような値が最も好ましい。
Vthm＝1/2（Vthmw＋Vthme）・・・（４） 前述のように、電界効果トランジスタの情報書き込み
時及び情報消去時共にしきい値電圧が正であり、かつ電
荷蓄積部の電位が情報の書き込み時では負となり情報の
消去時では実質的に正となるようにしたことにより、書
き込み時と消去時の電界をほぼ同じにすることができる
ので、フローティングゲート電極にかかる電界が低くな
り、情報保持状態時の電界が緩和され、電荷がフローテ
ィングゲート電極に保持し易くなる。これにより、書き
込み及び消去を容易にすることができる。
時及び情報消去時共にしきい値電圧が正であり、かつ電
荷蓄積部の電位が情報の書き込み時では負となり情報の
消去時では実質的に正となるようにしたことにより、書
き込み時と消去時の電界をほぼ同じにすることができる
ので、フローティングゲート電極にかかる電界が低くな
り、情報保持状態時の電界が緩和され、電荷がフローテ
ィングゲート電極に保持し易くなる。これにより、書き
込み及び消去を容易にすることができる。
また、書き込み時と消去時では電荷が逆の極性でフロ
ーティングゲート電極に入ることにより、書き込み時の
ホットエレクトロンが入り易くなるので、書き込み特性
を向上することができる。
ーティングゲート電極に入ることにより、書き込み時の
ホットエレクトロンが入り易くなるので、書き込み特性
を向上することができる。
また、メモリセルを１個のMISFETで構成できるので、
情報の読み出し速度を速くすることができる。また、集
積度を向上することができる。
情報の読み出し速度を速くすることができる。また、集
積度を向上することができる。
以下、前述した本発明の原理に基づいた一実施例を図
面を用いて具体的に説明する。
面を用いて具体的に説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
〔実施例１〕 第１図は、本発明の実施例ＩのEEPROMのメモリセルア
レイの回路図である。
レイの回路図である。
第１図において、16はＸデコーダ、17はＹデコーダ、
23は書き込み・消去コントロール回路、24は書き込み消
去回路、25はセンスアンプである。Ｘデコーダ16からは
ワード線WLが、Ｙデコーダ17からはデータ線DLがそれぞ
れ延びている。Qmはメモリセルであり、フローティング
ゲート電極５とコントロールゲート電極７を有するMISF
ETからなっている。メモリセルQmは、それぞれのワード
線WLとデータ線DLの交差部に配置され、図示したように
接続してある。SLは接地線であり、ワード線WLと同一方
向に延在している。Qsは書き込み電圧印加用ソースMISF
ETであり、情報の書き込み時に接地線SLにVCC例えば５
［Ｖ］を印加する。
23は書き込み・消去コントロール回路、24は書き込み消
去回路、25はセンスアンプである。Ｘデコーダ16からは
ワード線WLが、Ｙデコーダ17からはデータ線DLがそれぞ
れ延びている。Qmはメモリセルであり、フローティング
ゲート電極５とコントロールゲート電極７を有するMISF
ETからなっている。メモリセルQmは、それぞれのワード
線WLとデータ線DLの交差部に配置され、図示したように
接続してある。SLは接地線であり、ワード線WLと同一方
向に延在している。Qsは書き込み電圧印加用ソースMISF
ETであり、情報の書き込み時に接地線SLにVCC例えば５
［Ｖ］を印加する。
１メガビットのEEPROMでは、１本のデータ線DLに例え
ば1024ビットのメモリセルQmが接続されている。
ば1024ビットのメモリセルQmが接続されている。
次に、第２図を使って、メモリセルQmの情報の読み出
し動作、消去動作を説明する。
し動作、消去動作を説明する。
第２図は、メモリセルQmの情報の読み出し動作、書き
込み動作、消去動作を説明するための図であり、メモリ
セルQmを４個のみ示している。
込み動作、消去動作を説明するための図であり、メモリ
セルQmを４個のみ示している。
第２図において、Qw1は、ＰチャネルMISFETであり、Q
D1、QD2、Qw2、Qw3、Qw4、Qw5、Qe1、Qe2、Qe3、Qy1、Q
y2は、ＮチャネルMISFETである。MISFET Qw1、Qw2、Q
w3、Qe1、Qe2は、書き込み・消去コントロール回路23
（第１図）の中に設けられ、MISFET Qe3、Qy1、Qy2、Qw
4、Qw5は、書き込み消去回路24（第１図）の中に設けら
れている。なお、QS1、QS2は、ディプレッションタイプ
のＮチャネルMISFETで構成されている。VCC、VPP、
VPE、W1、W2、W3、E1、E2、Ｄは、それぞれ端子であ
る。端子Ｄには情報の書き込み時にデータ入力信号が印
加される。
D1、QD2、Qw2、Qw3、Qw4、Qw5、Qe1、Qe2、Qe3、Qy1、Q
y2は、ＮチャネルMISFETである。MISFET Qw1、Qw2、Q
w3、Qe1、Qe2は、書き込み・消去コントロール回路23
（第１図）の中に設けられ、MISFET Qe3、Qy1、Qy2、Qw
4、Qw5は、書き込み消去回路24（第１図）の中に設けら
れている。なお、QS1、QS2は、ディプレッションタイプ
のＮチャネルMISFETで構成されている。VCC、VPP、
VPE、W1、W2、W3、E1、E2、Ｄは、それぞれ端子であ
る。端子Ｄには情報の書き込み時にデータ入力信号が印
加される。
以下の動作説明では、４個のメモリセルQm1〜Qm4のう
ち、メモリセルQm1が、Ｘデコーダ17（第１図９とＹデ
コーダ16（第１図）によって選択された状態にあり、そ
の他のメモリセルQm2〜Qm4が非選択状態にあるものとし
て説明する。
ち、メモリセルQm1が、Ｘデコーダ17（第１図９とＹデ
コーダ16（第１図）によって選択された状態にあり、そ
の他のメモリセルQm2〜Qm4が非選択状態にあるものとし
て説明する。
端子VCC、VPP及びVPEには電源電圧例えば５［Ｖ］を
印加する。Ｘデーコーダ17によりワード線WL1が例えば
５［Ｖ］に、ワード線WL2が例えば０［Ｖ］にされてい
る。また、Ｙデコーダ16によってMISFETQy1がON状態
に、MISFETQy2がOFF状態にされている。また、端子WDは
例えば０［Ｖ］に、端子W1〜W3は例えば５［Ｖ］に、端
子E1及びE2は例えば０［Ｖ］にされる。これにより、MI
SFETQD1、MISFETQD2、MISFETQw1は、OFF、MISFETQw2、Q
w3、Qw4はON、MISFETQe1、Qe3はOFFとなる。なお、読み
出し時には端子Ｄは０［Ｖ］にされるので、MISFETQw5
は、OFFである。このとき、MISFETQs1、Qw3がONとなっ
ているため、接地線SL1が例えば０［Ｖ］になる。この
ため、データ線DL1の電位が、メモリセルQm1に書き込ま
れた情報に応じて変化し、これをセンスアンプSAで判定
する。
印加する。Ｘデーコーダ17によりワード線WL1が例えば
５［Ｖ］に、ワード線WL2が例えば０［Ｖ］にされてい
る。また、Ｙデコーダ16によってMISFETQy1がON状態
に、MISFETQy2がOFF状態にされている。また、端子WDは
例えば０［Ｖ］に、端子W1〜W3は例えば５［Ｖ］に、端
子E1及びE2は例えば０［Ｖ］にされる。これにより、MI
SFETQD1、MISFETQD2、MISFETQw1は、OFF、MISFETQw2、Q
w3、Qw4はON、MISFETQe1、Qe3はOFFとなる。なお、読み
出し時には端子Ｄは０［Ｖ］にされるので、MISFETQw5
は、OFFである。このとき、MISFETQs1、Qw3がONとなっ
ているため、接地線SL1が例えば０［Ｖ］になる。この
ため、データ線DL1の電位が、メモリセルQm1に書き込ま
れた情報に応じて変化し、これをセンスアンプSAで判定
する。
〔書き込み動作〕 端子VPPに５［Ｖ］が印加される。Ｘデコーダ17によ
ってワード線WL1に昇圧電圧例えば５［Ｖ］が印加さ
れ、ワード線WL2に例えば０［Ｖ］が印加されている。
一方、Ｙデコーダ16により、MISFETQy1がON、MISFETQy2
がOFFになっている。また、端子WDが例えば５［Ｖ］、
端子W1が例えば０［Ｖ］、W2が例えば５［Ｖ］、W3が例
えば５［Ｖ］、E1及びE2が例えば０［Ｖ］にされる。こ
れにより、MISFETQD1,QD2及びMISFETQw1、Qw2がON、Qw3
がOFFとなる。また、MISFETQe1、Qe3はそれぞれOFFであ
る。また、MISFETQw4は、ONである。ここで、書き込み
を行うためにデータ入力端子Ｄにデータ入力信号例えば
５［Ｖ］を印加して、MISFETQw5をONにする。このと
き、MISFETQy1とQw4がONになっているので、全てのデー
タ線DLのうちのDL1のみが例えば０［Ｖ］になる。一
方、ワード線WL1が例えば５［Ｖ］にされていることか
ら、MISFETQs1がONとなり、MISFETQw1、QW2、Qs1を通し
て接地線SL1に例えば５［Ｖ］が印加される。これによ
り、メモリセルQm1の情報の書き込み時におけるドレイ
ン（読み出し時におけるソース）からソース（読み出し
時のドレイン）へ電流が流れ、書き込みが行われる。な
お、データ線DL2ちにはMISFETQD2がON、Qy2がOFFとなっ
ているため、例えば3.5［Ｖ］が印加されている。これ
により非選択データ線が書き込み動作時にONされること
はないので、非選択メモリセルQm2が誤って書き込まれ
ることはない。
ってワード線WL1に昇圧電圧例えば５［Ｖ］が印加さ
れ、ワード線WL2に例えば０［Ｖ］が印加されている。
一方、Ｙデコーダ16により、MISFETQy1がON、MISFETQy2
がOFFになっている。また、端子WDが例えば５［Ｖ］、
端子W1が例えば０［Ｖ］、W2が例えば５［Ｖ］、W3が例
えば５［Ｖ］、E1及びE2が例えば０［Ｖ］にされる。こ
れにより、MISFETQD1,QD2及びMISFETQw1、Qw2がON、Qw3
がOFFとなる。また、MISFETQe1、Qe3はそれぞれOFFであ
る。また、MISFETQw4は、ONである。ここで、書き込み
を行うためにデータ入力端子Ｄにデータ入力信号例えば
５［Ｖ］を印加して、MISFETQw5をONにする。このと
き、MISFETQy1とQw4がONになっているので、全てのデー
タ線DLのうちのDL1のみが例えば０［Ｖ］になる。一
方、ワード線WL1が例えば５［Ｖ］にされていることか
ら、MISFETQs1がONとなり、MISFETQw1、QW2、Qs1を通し
て接地線SL1に例えば５［Ｖ］が印加される。これによ
り、メモリセルQm1の情報の書き込み時におけるドレイ
ン（読み出し時におけるソース）からソース（読み出し
時のドレイン）へ電流が流れ、書き込みが行われる。な
お、データ線DL2ちにはMISFETQD2がON、Qy2がOFFとなっ
ているため、例えば3.5［Ｖ］が印加されている。これ
により非選択データ線が書き込み動作時にONされること
はないので、非選択メモリセルQm2が誤って書き込まれ
ることはない。
端子VPEに所定の昇圧電位例えば５［Ｖ］が印加され
る。Ｘデコーダ17により全てのワード線WL1、WL2が例え
ば０［Ｖ］にされる。また、Ｙデコーダ16によりMISFET
Qy1のゲート電極に例えば５［Ｖ］が印加され、MISFETQ
y2のゲート電極に例えば０［Ｖ］が印加される。また、
端子VPP、VCCには例えば５［Ｖ］が印加され、端子WD、
W1〜W3は、０［Ｖ］にされる。また、端子E1に例えば５
［Ｖ］、端子E2に例えば５［Ｖ］を印加する。このと
き、MISFETQw4とQw5はOFFになっており、また、MISFETQ
y1、Qy2のうちのQy1のみがONになっているので、データ
線DL1、DL2のうちのDL1のみに所定の高電位例えば５
［Ｖ］が印加され、このデータ線DL1に接続しているメ
モリセルQm1、Qm3のみの情報の消去がなされる。なお、
他のデータ線DL2に接続しているメモリセルQm2、Qm4の
情報の消去は、Ｙデコーダ16でMISFETQ2を選択すること
により、前記と同様に行われる。また、Qm1〜Qm4を同時
に消去する場合には、Ｙデコーダ16でMISFETQy1、Qy2を
同時に選択する。以上の説明では、端子VPPは、VCC例え
ば５［Ｖ］と同電圧とし、書き込み・消去時の高電圧は
内部回路による昇圧電気としたが、外部から印加するこ
とが可能である。この場合、端子VPPは例えば５［Ｖ］
が印加される。
る。Ｘデコーダ17により全てのワード線WL1、WL2が例え
ば０［Ｖ］にされる。また、Ｙデコーダ16によりMISFET
Qy1のゲート電極に例えば５［Ｖ］が印加され、MISFETQ
y2のゲート電極に例えば０［Ｖ］が印加される。また、
端子VPP、VCCには例えば５［Ｖ］が印加され、端子WD、
W1〜W3は、０［Ｖ］にされる。また、端子E1に例えば５
［Ｖ］、端子E2に例えば５［Ｖ］を印加する。このと
き、MISFETQw4とQw5はOFFになっており、また、MISFETQ
y1、Qy2のうちのQy1のみがONになっているので、データ
線DL1、DL2のうちのDL1のみに所定の高電位例えば５
［Ｖ］が印加され、このデータ線DL1に接続しているメ
モリセルQm1、Qm3のみの情報の消去がなされる。なお、
他のデータ線DL2に接続しているメモリセルQm2、Qm4の
情報の消去は、Ｙデコーダ16でMISFETQ2を選択すること
により、前記と同様に行われる。また、Qm1〜Qm4を同時
に消去する場合には、Ｙデコーダ16でMISFETQy1、Qy2を
同時に選択する。以上の説明では、端子VPPは、VCC例え
ば５［Ｖ］と同電圧とし、書き込み・消去時の高電圧は
内部回路による昇圧電気としたが、外部から印加するこ
とが可能である。この場合、端子VPPは例えば５［Ｖ］
が印加される。
次に、本実施例Ｉのメモリセルの構造を説明する。
第３図は、メモリセルアレイの一部の平面図であり、
第４図は、第３図のＡ−Ａ切断線における断面図であ
る。なお、第３図は、メモリセルの構造を解り易くする
ため、フィールド絶縁膜以外の絶縁膜を図示していな
い。
第４図は、第３図のＡ−Ａ切断線における断面図であ
る。なお、第３図は、メモリセルの構造を解り易くする
ため、フィールド絶縁膜以外の絶縁膜を図示していな
い。
第３図及び第４図において、１は単結晶シリコンから
なる基板であり、２はフィールド絶縁膜、３はＰ型チャ
ネルストッパである。
なる基板であり、２はフィールド絶縁膜、３はＰ型チャ
ネルストッパである。
１個のメモリセルを構成しているMISFETは、100
［Å］程度の膜厚を有する第１ゲート絶縁膜４、フロー
ティングゲート電極５、250Å程度の膜厚を有する第２
ゲート絶縁膜６、コントロールゲート電極７、ソース、
ドレインとなるn+型半導体領域９、n+型半導体領域10、
ｎ型半導体領域12とで構成してある。また、シリコン基
板１の表面にはｐ型チャネルドープ領域22が形成されて
いる。前記第１ゲート絶縁膜４及び第２ゲート絶縁膜６
は、酸化シリコン膜からなっている。フローティングゲ
ート電極５は、例えば多結晶シリコン膜からなってい
る。コントロールゲート電極７は、例えば多結晶シリコ
ン膜の上に例えばWSiZ等の高融点金属シリサイド膜を積
層した２層膜からなっている。また、コントロールゲー
ト電極７は、ワード線WLと一体形成になっている。
［Å］程度の膜厚を有する第１ゲート絶縁膜４、フロー
ティングゲート電極５、250Å程度の膜厚を有する第２
ゲート絶縁膜６、コントロールゲート電極７、ソース、
ドレインとなるn+型半導体領域９、n+型半導体領域10、
ｎ型半導体領域12とで構成してある。また、シリコン基
板１の表面にはｐ型チャネルドープ領域22が形成されて
いる。前記第１ゲート絶縁膜４及び第２ゲート絶縁膜６
は、酸化シリコン膜からなっている。フローティングゲ
ート電極５は、例えば多結晶シリコン膜からなってい
る。コントロールゲート電極７は、例えば多結晶シリコ
ン膜の上に例えばWSiZ等の高融点金属シリサイド膜を積
層した２層膜からなっている。また、コントロールゲー
ト電極７は、ワード線WLと一体形成になっている。
ゲート電極５、７の両側部のn+型半導体領域９、10の
うち、データ線DLが接続孔15を通して接続している方の
n+型半導体領域９、10は、データ線DLが延在している方
向における端部が、ゲート電極５、７で規定されている
か、又は酸化シリコン膜からなるサイドウォール13によ
って規定されている。そして、ワード線WLが延在してい
る方向における端部は、フィールド絶縁膜２によって規
定されている。このように、接続孔15の下の部分のn+型
半導体領域９、10は、その接続孔15ごとに分けて設けら
れている。また、この接続孔15の下のn+型半導体領域
９、10は、ｎ型半導体領域（低濃度層）12の中に設けら
れている。したがって、ｎ型半導体領域12も、前記n+型
半導体領域９、10と同様に、接続孔15の両側部のゲート
電極５、７とフィールド絶縁膜２で囲まれた領域ごとに
設けてある。データ線DLが接続しているn+型半導体９、
10及びｎ型半導体領域12は、情報の読み出し時及び消去
時にドレインとなり、情報の書き込み時にはソースとし
て使用する。また、n+型半導体領域10とｎ型半導体領域
12は、１つの接続孔15を通して同一のデータ線DLに接続
している２つのメモリセルが共有している。そして、デ
ータ線DLが接続しているn+型半導体領域10の両端には、
２つのメモリセルのそれぞれのフローティングゲート電
極５の下に入り込むように、n+型半導体領域９を設けて
いる。
うち、データ線DLが接続孔15を通して接続している方の
n+型半導体領域９、10は、データ線DLが延在している方
向における端部が、ゲート電極５、７で規定されている
か、又は酸化シリコン膜からなるサイドウォール13によ
って規定されている。そして、ワード線WLが延在してい
る方向における端部は、フィールド絶縁膜２によって規
定されている。このように、接続孔15の下の部分のn+型
半導体領域９、10は、その接続孔15ごとに分けて設けら
れている。また、この接続孔15の下のn+型半導体領域
９、10は、ｎ型半導体領域（低濃度層）12の中に設けら
れている。したがって、ｎ型半導体領域12も、前記n+型
半導体領域９、10と同様に、接続孔15の両側部のゲート
電極５、７とフィールド絶縁膜２で囲まれた領域ごとに
設けてある。データ線DLが接続しているn+型半導体９、
10及びｎ型半導体領域12は、情報の読み出し時及び消去
時にドレインとなり、情報の書き込み時にはソースとし
て使用する。また、n+型半導体領域10とｎ型半導体領域
12は、１つの接続孔15を通して同一のデータ線DLに接続
している２つのメモリセルが共有している。そして、デ
ータ線DLが接続しているn+型半導体領域10の両端には、
２つのメモリセルのそれぞれのフローティングゲート電
極５の下に入り込むように、n+型半導体領域９を設けて
いる。
一方、ゲート電極５、７のデータ線DLが接続している
方と反対側のn+型半導体領域９、10は、情報の読み出し
時にはソースとなり、情報の書き込み時にはドレインと
して使用する。情報の消去時には所定の低電位例えば０
［Ｖ］を印加するが、ソースとして使用するものではな
い。この読み出し時にソースとなるn+型半導体領域９、
10のうち、n+型半導体領域９はそれぞれのメモリセルご
とにサイドウォール13の下に設けられ、またフローティ
ングゲート電極５の下に少し入り込んでいる。しかし、
n+型半導体領域10は、基板１の表面をワード線WLが延在
している方向に延在し、この両側部の複数のメモリセル
のn+型半導体領域10を一体に形成した構造となってい
る。そして、このワード線WLと同じ方向に延在している
n+型半導体領域10と、サイドーウォール13の下に設けて
あるn+型半導体領域９とで接地線SLを構成している。こ
の接地線SLを構成するn+型半導体領域９、10の周囲及び
底部を囲むように、p+型半導体領域11を設けている。し
たがって、p+型半導体領域11もワード線WLが延在してい
る方向を延在している。しかし、p+型半導体領域11は、
必ずしもn+型半導体領域９、10の底部全域に設ける必要
はなく、n+型半導体領域９のチャネル側の端部に設けて
あればよい。
方と反対側のn+型半導体領域９、10は、情報の読み出し
時にはソースとなり、情報の書き込み時にはドレインと
して使用する。情報の消去時には所定の低電位例えば０
［Ｖ］を印加するが、ソースとして使用するものではな
い。この読み出し時にソースとなるn+型半導体領域９、
10のうち、n+型半導体領域９はそれぞれのメモリセルご
とにサイドウォール13の下に設けられ、またフローティ
ングゲート電極５の下に少し入り込んでいる。しかし、
n+型半導体領域10は、基板１の表面をワード線WLが延在
している方向に延在し、この両側部の複数のメモリセル
のn+型半導体領域10を一体に形成した構造となってい
る。そして、このワード線WLと同じ方向に延在している
n+型半導体領域10と、サイドーウォール13の下に設けて
あるn+型半導体領域９とで接地線SLを構成している。こ
の接地線SLを構成するn+型半導体領域９、10の周囲及び
底部を囲むように、p+型半導体領域11を設けている。し
たがって、p+型半導体領域11もワード線WLが延在してい
る方向を延在している。しかし、p+型半導体領域11は、
必ずしもn+型半導体領域９、10の底部全域に設ける必要
はなく、n+型半導体領域９のチャネル側の端部に設けて
あればよい。
前記n+型半導体領域９の上面から底部までの深さ（以
下、接合深さという）は0.1〜0.2［μｍ］程度、n+型半
導体領域10の接合深さは0.2〜0.3［μｍ］程度、ｎ型半
導体領域12及びp+型半導体領域11の接合深さは0.4〜0.6
［μｍ］程度である。
下、接合深さという）は0.1〜0.2［μｍ］程度、n+型半
導体領域10の接合深さは0.2〜0.3［μｍ］程度、ｎ型半
導体領域12及びp+型半導体領域11の接合深さは0.4〜0.6
［μｍ］程度である。
フローティングゲート電極５の側面及びコントロール
ゲート電極７の側面及び上面は、薄い酸化シリコン膜８
が覆っている。14は例えば酸化シリコン膜の上にリンシ
リケートガラス（PSG）膜を積層して構成した層間絶絶
縁膜である。データ線DLはアルミニウム膜からなってい
る。
ゲート電極７の側面及び上面は、薄い酸化シリコン膜８
が覆っている。14は例えば酸化シリコン膜の上にリンシ
リケートガラス（PSG）膜を積層して構成した層間絶絶
縁膜である。データ線DLはアルミニウム膜からなってい
る。
なお、情報の読み出し時におけるドレインと基板１の
間の接合容量を少くする上では、前記読み出し時のドレ
インをｎ型半導体領域12のみで構成することもできる。
一方、接地線SLを構成するn+型半導体領域９、10の方
は、p+型半導体領域11の中に設けているが、このp+型半
導体領域11を設けないようにして、n+型半導体領域９、
10のみで接地線SLを構成することもできる。しかし、こ
の実施例Ｉでは、情報の書き込み効率を高めるため、p+
型半導体領域11を設けている。
間の接合容量を少くする上では、前記読み出し時のドレ
インをｎ型半導体領域12のみで構成することもできる。
一方、接地線SLを構成するn+型半導体領域９、10の方
は、p+型半導体領域11の中に設けているが、このp+型半
導体領域11を設けないようにして、n+型半導体領域９、
10のみで接地線SLを構成することもできる。しかし、こ
の実施例Ｉでは、情報の書き込み効率を高めるため、p+
型半導体領域11を設けている。
本発明のメモリセルにおいては、前記MISFETの情報の
書き込み時及び情報消去時共にしきい値電圧Vthが正で
あり、かつフローティングゲート電極５の電位が情報書
き込み時では負となり、情報の消去時では実質的に正と
なるようにｐ型チャネルドープ領域22及びp+型半導体領
域11の不純物濃度を設定し、例えばメモリセルのしきい
値電圧Vthを2.5〜3.5［Ｖ］に設定する。なお、前記メ
モリセルのしきい値電圧Vthは、ｐ型チャネルドープ領
域22,p+型半導体領域11のいずれか一方のみで設定して
もよく、またしきい値電圧Vthは、前記イオンドーズ量
とアニール条件により任意に設定することができる。
書き込み時及び情報消去時共にしきい値電圧Vthが正で
あり、かつフローティングゲート電極５の電位が情報書
き込み時では負となり、情報の消去時では実質的に正と
なるようにｐ型チャネルドープ領域22及びp+型半導体領
域11の不純物濃度を設定し、例えばメモリセルのしきい
値電圧Vthを2.5〜3.5［Ｖ］に設定する。なお、前記メ
モリセルのしきい値電圧Vthは、ｐ型チャネルドープ領
域22,p+型半導体領域11のいずれか一方のみで設定して
もよく、またしきい値電圧Vthは、前記イオンドーズ量
とアニール条件により任意に設定することができる。
以上、説明したメモリセルの構成から以下の効果が得
られる。
られる。
（１）前記MISFETの情報の書き込み時及び情報消去時共
にしきい値電圧Vthが正であり、かつフローティングゲ
ート電極５の電位が情報書き込み時では負となり、情報
の消去時では実質的に正となるように例えばメモリセル
のしきい値電圧Vthを2.5〜3.5［Ｖ］に設定することに
より、書き込み時と消去時の電界強度を同じにすること
ができるので、フローティングゲート電極５にかかる電
界が緩和され、電荷が保持し易くなる。これにより、書
き込み又は消去を容易にすることができる。
にしきい値電圧Vthが正であり、かつフローティングゲ
ート電極５の電位が情報書き込み時では負となり、情報
の消去時では実質的に正となるように例えばメモリセル
のしきい値電圧Vthを2.5〜3.5［Ｖ］に設定することに
より、書き込み時と消去時の電界強度を同じにすること
ができるので、フローティングゲート電極５にかかる電
界が緩和され、電荷が保持し易くなる。これにより、書
き込み又は消去を容易にすることができる。
（２）前記ｐ型チャネルドープ領域22及びp+型半導体領
域11の濃度をメモリセルのしきい値電圧Vthが2.0〜3.0
［Ｖ］になるように高めるので、書き込み時ドレイン端
部チャネルで電界強度を高められ、ホットエレクトロン
の発生を増加する。この結果、書き込み特性を向上する
ことができる。
域11の濃度をメモリセルのしきい値電圧Vthが2.0〜3.0
［Ｖ］になるように高めるので、書き込み時ドレイン端
部チャネルで電界強度を高められ、ホットエレクトロン
の発生を増加する。この結果、書き込み特性を向上する
ことができる。
（３）前記書き込み時と消去時では電荷が逆の極性でフ
ローティングゲート電極５に入ることにより、ホットエ
レクトロンが入り易くなるので、書き込み特性を向上す
ることができる。
ローティングゲート電極５に入ることにより、ホットエ
レクトロンが入り易くなるので、書き込み特性を向上す
ることができる。
次に、第３図及び第４図に示したメモリセルの製造方
法を説明する。
法を説明する。
第５図乃至第18図は、メモリセルの第４図と同一部分
の製造工程における断面図又は平面図である。
の製造工程における断面図又は平面図である。
まず、第５図に示すように、p-型半導体基板１の酸化
による酸化シリコン膜18と、熱酸化マスクとして例えば
CVDによる窒化シリコン膜19を用いて半導体基板１の所
定の表面を酸化することによってフィールド絶縁膜２を
形成する。ｐ型チャネルストッパ３は、フィールド絶縁
膜２を形成する以前にイオン打込によってｐ型不純物例
えばボロン（Ｂ）を導入しておくことによって形成す
る。フィールド絶縁膜２を形成した後に、窒化シリコン
膜19及び酸化シリコン膜18は除去する。
による酸化シリコン膜18と、熱酸化マスクとして例えば
CVDによる窒化シリコン膜19を用いて半導体基板１の所
定の表面を酸化することによってフィールド絶縁膜２を
形成する。ｐ型チャネルストッパ３は、フィールド絶縁
膜２を形成する以前にイオン打込によってｐ型不純物例
えばボロン（Ｂ）を導入しておくことによって形成す
る。フィールド絶縁膜２を形成した後に、窒化シリコン
膜19及び酸化シリコン膜18は除去する。
次に、第６図に示すように、基板１のフィールド絶縁
膜２から露出している表面を熱酸化して膜厚が100
［Å］程度の第１ゲート絶縁膜４を形成する。そして、
第１ゲート絶縁膜４を通して、または該第１ゲート絶縁
膜４を形成する前にしきい値電圧［Vth］調整用イオン
打ち込みを行いｐ型チャネルドープ領域22を形成する。
しきい値電圧調整用イオン打ち込みは、例えば、ボロン
（Ｂ）を30［keV］で５×1012〜3.0×1013［atoms/c
m3］打ち込む。
膜２から露出している表面を熱酸化して膜厚が100
［Å］程度の第１ゲート絶縁膜４を形成する。そして、
第１ゲート絶縁膜４を通して、または該第１ゲート絶縁
膜４を形成する前にしきい値電圧［Vth］調整用イオン
打ち込みを行いｐ型チャネルドープ領域22を形成する。
しきい値電圧調整用イオン打ち込みは、例えば、ボロン
（Ｂ）を30［keV］で５×1012〜3.0×1013［atoms/c
m3］打ち込む。
次に、第７図に示すように、フローティングゲート電
極５を形成するために、半導体基板１上の前面に例えば
CVDによって多結晶シリコン膜５を形成する。多結晶シ
リコン膜５には、熱拡散、イオン打込み等によってｎ型
不純物例えばリン（Ｐ）を導入する。
極５を形成するために、半導体基板１上の前面に例えば
CVDによって多結晶シリコン膜５を形成する。多結晶シ
リコン膜５には、熱拡散、イオン打込み等によってｎ型
不純物例えばリン（Ｐ）を導入する。
次に、第８図に示すように、多結晶シリコン膜５を、
レジスト膜を用いたエッチングによってフローティング
ゲート電極５を所定の幅で、データ線DLが延在する方向
に延在するようにパターニングする。つまり、このエッ
チング工程では、同一のデータ線DLに接続される複数の
メモリセルのフローティングゲート電極５を一体にした
パターンに多結晶シリコン膜５をパターニングする。多
結晶シリコン膜５をパターニングした後に、レジスト膜
からなるマスクは除去する。
レジスト膜を用いたエッチングによってフローティング
ゲート電極５を所定の幅で、データ線DLが延在する方向
に延在するようにパターニングする。つまり、このエッ
チング工程では、同一のデータ線DLに接続される複数の
メモリセルのフローティングゲート電極５を一体にした
パターンに多結晶シリコン膜５をパターニングする。多
結晶シリコン膜５をパターニングした後に、レジスト膜
からなるマスクは除去する。
次に、第９図に示すように、多結晶シリコン膜５の表
面を酸化して酸化シリコン膜からなる第２ゲート絶縁膜
69を形成する。膜厚は200〜250［Å］程度にする。この
酸化工程でバッファ回路、デコーダ回路、センスアップ
等の周辺回路を構成するMISFETのゲートの絶縁膜を形成
するようにする。次に、コントロールゲート電極７及び
ワード線WLを形成するために例えばCVDによって半導体
基板１上の全面に多結晶シリコン膜７を形成する。多結
晶シリコン膜７には、熱拡散、イオン打込み等によって
ｎ型不純物例えばリン（Ｐ）を導入する。
面を酸化して酸化シリコン膜からなる第２ゲート絶縁膜
69を形成する。膜厚は200〜250［Å］程度にする。この
酸化工程でバッファ回路、デコーダ回路、センスアップ
等の周辺回路を構成するMISFETのゲートの絶縁膜を形成
するようにする。次に、コントロールゲート電極７及び
ワード線WLを形成するために例えばCVDによって半導体
基板１上の全面に多結晶シリコン膜７を形成する。多結
晶シリコン膜７には、熱拡散、イオン打込み等によって
ｎ型不純物例えばリン（Ｐ）を導入する。
次に、第10図に示すように、レジスト膜からなるマス
クを用いたエッチングによって多結晶シリコン膜７をエ
ッチングしてコトロールゲート電極７及びワード線WLを
形成する。このエッチング工程で周辺回路のMISFETのゲ
ート電極も形成する。前記エッチングに続いてフローテ
ィングゲート電極７から露出している第２ゲート絶縁膜
６をエッチングする。さらに、多結晶シリコン膜５をエ
ッチングしてフローティングゲート電極５を形成する。
この一連のエッチングの後に、レジスト膜からなるマス
クを除去する。なお、コントロールゲート電極７、ワー
ド線WL及び周辺回路のMISFETのゲート電極は、Mo、Ｗ、
Ta、Ti等の高融点金属膜又はそのシリサイド膜あるいは
多結晶シリコン膜の上に前記高融点金属膜又はシリサイ
ド膜を積層した２層膜としてもよい。
クを用いたエッチングによって多結晶シリコン膜７をエ
ッチングしてコトロールゲート電極７及びワード線WLを
形成する。このエッチング工程で周辺回路のMISFETのゲ
ート電極も形成する。前記エッチングに続いてフローテ
ィングゲート電極７から露出している第２ゲート絶縁膜
６をエッチングする。さらに、多結晶シリコン膜５をエ
ッチングしてフローティングゲート電極５を形成する。
この一連のエッチングの後に、レジスト膜からなるマス
クを除去する。なお、コントロールゲート電極７、ワー
ド線WL及び周辺回路のMISFETのゲート電極は、Mo、Ｗ、
Ta、Ti等の高融点金属膜又はそのシリサイド膜あるいは
多結晶シリコン膜の上に前記高融点金属膜又はシリサイ
ド膜を積層した２層膜としてもよい。
次に、第11図に示すように、フローティングゲート電
極５及びコントロールゲート電極７（ワード線WL）の露
出している表面を酸化して酸化シリコン膜８を形成す
る。この酸化の際にフローティングゲート電極５、コン
トロールゲート電極７から露出している半導体基板１の
表面が酸化されて酸化シリコン膜８が形成される。
極５及びコントロールゲート電極７（ワード線WL）の露
出している表面を酸化して酸化シリコン膜８を形成す
る。この酸化の際にフローティングゲート電極５、コン
トロールゲート電極７から露出している半導体基板１の
表面が酸化されて酸化シリコン膜８が形成される。
次に、第12図に示すように、半導体基板１上に、p+型
半導体領域11形成用のレジスト膜からなるマスク20を形
成する。次に、イオン打ち込みによって半導体基板１の
表面部にｐ型不純物例えばボロン（Ｂ）を15［keV］で1
013〜1014［atoms/cm2］程度導入する。そして、マスク
20を除去した後、1000℃で１〜２時間のアニールにより
引き伸し拡散を行って（所定程度の接合深さまで拡散す
る）p+型半導体領域11を形成する。しきい値電圧Vth
は、ｐ型チャネルドープ領域22及びp+型半導体領域11の
前記イオンドーズ量とアニール条件により所定値に設定
することができる。
半導体領域11形成用のレジスト膜からなるマスク20を形
成する。次に、イオン打ち込みによって半導体基板１の
表面部にｐ型不純物例えばボロン（Ｂ）を15［keV］で1
013〜1014［atoms/cm2］程度導入する。そして、マスク
20を除去した後、1000℃で１〜２時間のアニールにより
引き伸し拡散を行って（所定程度の接合深さまで拡散す
る）p+型半導体領域11を形成する。しきい値電圧Vth
は、ｐ型チャネルドープ領域22及びp+型半導体領域11の
前記イオンドーズ量とアニール条件により所定値に設定
することができる。
次に、第13図に示すように、基板１上にｎ型半導体領
域12形成用のレジスト膜からなるマスクを形成する。次
に、イオン打込みによって基板１の表面にｎ型不純物例
えばリン（Ｐ）を1014［atoms/cm2］程度導入する。こ
の後、マスク20を除き、アニールによって0.4〜0.6［μ
ｍ］の深さまで拡散してｎ型半導体領域12を形成する。
なお、p+型半導体領域11の引き伸し拡散、ｎ型半導体領
域12の引き伸し拡散はイオン打ち込み後一度に行っても
よい。
域12形成用のレジスト膜からなるマスクを形成する。次
に、イオン打込みによって基板１の表面にｎ型不純物例
えばリン（Ｐ）を1014［atoms/cm2］程度導入する。こ
の後、マスク20を除き、アニールによって0.4〜0.6［μ
ｍ］の深さまで拡散してｎ型半導体領域12を形成する。
なお、p+型半導体領域11の引き伸し拡散、ｎ型半導体領
域12の引き伸し拡散はイオン打ち込み後一度に行っても
よい。
次に、第14図に示すように、フローティングゲート電
極５及びコントロールゲート電極７をマスクとして、イ
オン打込みによって半導体基板１の表面にｎ型不純物例
えばヒ素（As）を1015〜1016［atoms/cm2］程度導入し
てn+型半導体領域９を形成する。なお、このイオン打込
みの際に周辺回路領域をレジスト膜からなるマスクで覆
ってメモリセル領域のみにイオン打込みするようにし、
さらにメモリセル領域をレジスト膜からなるマスクで覆
って周辺回路領域にｎ型不純物例えばリン（Ｐ）を１×
1013［atoms/cm2］程度イオン打込みすることにより、
周辺回路を構成するＮチャネルMISFETのソース、ドレイ
ン領域をLDD（Lightly Doped Drain）構造にすることも
できる。この場合、周辺回路領域に設けられたレジスト
膜からなるマスクは、イオンの打込みの後に除去する。
極５及びコントロールゲート電極７をマスクとして、イ
オン打込みによって半導体基板１の表面にｎ型不純物例
えばヒ素（As）を1015〜1016［atoms/cm2］程度導入し
てn+型半導体領域９を形成する。なお、このイオン打込
みの際に周辺回路領域をレジスト膜からなるマスクで覆
ってメモリセル領域のみにイオン打込みするようにし、
さらにメモリセル領域をレジスト膜からなるマスクで覆
って周辺回路領域にｎ型不純物例えばリン（Ｐ）を１×
1013［atoms/cm2］程度イオン打込みすることにより、
周辺回路を構成するＮチャネルMISFETのソース、ドレイ
ン領域をLDD（Lightly Doped Drain）構造にすることも
できる。この場合、周辺回路領域に設けられたレジスト
膜からなるマスクは、イオンの打込みの後に除去する。
次に、第15図に示すように、半導体基板１上の前面
に、例えばCVDによってサイドウォール13（第16図参
照）形成用の酸化シリコン膜13を形成する。
に、例えばCVDによってサイドウォール13（第16図参
照）形成用の酸化シリコン膜13を形成する。
次に、第16図に示すように、反応性イオンエッチング
（RIE）によって酸化シリコン膜13を半導体基板１の表
面が露出するまでエッチングしてサイドウォール13を形
成する。周辺回路を構成するためのMISFETのゲート電極
の側部にもサイドウォール13が形成される。前記エッチ
ングによって露出した半導体基板１の表面を再度酸化し
て酸化シリコン膜８を形成する。
（RIE）によって酸化シリコン膜13を半導体基板１の表
面が露出するまでエッチングしてサイドウォール13を形
成する。周辺回路を構成するためのMISFETのゲート電極
の側部にもサイドウォール13が形成される。前記エッチ
ングによって露出した半導体基板１の表面を再度酸化し
て酸化シリコン膜８を形成する。
次に、第17図に示すように、フローティングゲート電
極５、コントロールゲート電極７及びサイドウォール13
をマスクとして、イオン打込みによってｎ型不純物例え
ばヒ素（As）を例えば５×1015〜１×1016atoms/cm2程
度導入してn+型半導体領域10を形成する。このイオン打
込み工程で周辺回路のＮ型チャネルMISFETのソース、ド
レイン領域の高濃度層も形成する。なお、周辺回路のＰ
チャネルMISFETが構成される領域は、レジスト膜からな
るマスクによって覆って前記ｎ型不純物が導入されない
ようにする。このレジスト膜からなるマスクは、イオン
打込みの後に除去する。ＮチャネルMISFETを形成した後
に、図示していないが、周辺回路のＮチャネルMISFET領
域及びメモリセル領域をレジスト膜からなるマスクによ
って覆い、イオン打込みによって周辺回路のＰチャネル
MISFET領域にｐ型不純物例えばボロン（Ｂ）を導入して
ＰチャネルMISFETのソース、ドレイン領域を形成する。
ＮチャネルMISFET及びメモリセル領域を覆っていたレジ
スト膜からなるマスクは、Ｐ型不純物を導入した後に除
去する。
極５、コントロールゲート電極７及びサイドウォール13
をマスクとして、イオン打込みによってｎ型不純物例え
ばヒ素（As）を例えば５×1015〜１×1016atoms/cm2程
度導入してn+型半導体領域10を形成する。このイオン打
込み工程で周辺回路のＮ型チャネルMISFETのソース、ド
レイン領域の高濃度層も形成する。なお、周辺回路のＰ
チャネルMISFETが構成される領域は、レジスト膜からな
るマスクによって覆って前記ｎ型不純物が導入されない
ようにする。このレジスト膜からなるマスクは、イオン
打込みの後に除去する。ＮチャネルMISFETを形成した後
に、図示していないが、周辺回路のＮチャネルMISFET領
域及びメモリセル領域をレジスト膜からなるマスクによ
って覆い、イオン打込みによって周辺回路のＰチャネル
MISFET領域にｐ型不純物例えばボロン（Ｂ）を導入して
ＰチャネルMISFETのソース、ドレイン領域を形成する。
ＮチャネルMISFET及びメモリセル領域を覆っていたレジ
スト膜からなるマスクは、Ｐ型不純物を導入した後に除
去する。
次ぎに、第18図に示すように、半導体基板１上の全面
に例えばCVDによってPSG膜からなる絶縁膜14を形成す
る。この後、第３図及び第４図に示した接続孔15、アル
ミニウム膜からなるデータ線DL、図示していない最終保
護膜を形成する。
に例えばCVDによってPSG膜からなる絶縁膜14を形成す
る。この後、第３図及び第４図に示した接続孔15、アル
ミニウム膜からなるデータ線DL、図示していない最終保
護膜を形成する。
以上、説明したように、本実施例の製造方法によれ
ば、アドレスバッファ回路、デコーダ回路、センスアッ
プ回路等の周辺回路を構成するＮチャネルMISFETと略同
一工程でメモリセルを形成することができる。
ば、アドレスバッファ回路、デコーダ回路、センスアッ
プ回路等の周辺回路を構成するＮチャネルMISFETと略同
一工程でメモリセルを形成することができる。
本実施例IIは、第19図に示すように、情報の書き込み
はワード線（WL）及びデータ線（DL）を高電位にソース
線（SL）を低電位にして行い、情報の消去はワード線
（WL）及びデータ線（DL）を低電位に、ソース線（SL）
を高電位にして行い、情報の読み出しはワード線をVc
c、データ線（DL）を所定電位（例えば2V）にし、ソー
ス線を低電位にして行うメモリセルを示す。
はワード線（WL）及びデータ線（DL）を高電位にソース
線（SL）を低電位にして行い、情報の消去はワード線
（WL）及びデータ線（DL）を低電位に、ソース線（SL）
を高電位にして行い、情報の読み出しはワード線をVc
c、データ線（DL）を所定電位（例えば2V）にし、ソー
ス線を低電位にして行うメモリセルを示す。
データ線（DL）に接続孔15により接続されたn+型半導
体領域10に接してフローフィングゲート５の端部に延び
るn+型半導体領域９が形成され、メモリセルのしきい値
Vthm設定用のp+型半導体領域11,p型チャネルドープ領域
22がチャネル部に形成されている。ソース線（SL）はn+
型半導体領域10により構成され、これに接してフローテ
ィングゲート５の端部に延びるn+型半導体領域９が形成
され、n+型半導体領域9,10を取り囲んでｎ型半導体領域
12が形成されている。これにより、ソース接合の高耐圧
化を図り、消去特性を向上することができる。
体領域10に接してフローフィングゲート５の端部に延び
るn+型半導体領域９が形成され、メモリセルのしきい値
Vthm設定用のp+型半導体領域11,p型チャネルドープ領域
22がチャネル部に形成されている。ソース線（SL）はn+
型半導体領域10により構成され、これに接してフローテ
ィングゲート５の端部に延びるn+型半導体領域９が形成
され、n+型半導体領域9,10を取り囲んでｎ型半導体領域
12が形成されている。これにより、ソース接合の高耐圧
化を図り、消去特性を向上することができる。
以上、本説明を実施例にもとずき、具体的に説明して
きたが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることはいうまでもない。
きたが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることはいうまでもない。
例えば、前記実施例では、FAMOS（Floatinggate Aval
anche injection MOS）に本発明を適用したものについ
て説明したが、本発明は、FLOTOX（Floating gate Tunn
el Oxide）方式のものにも適用できる。
anche injection MOS）に本発明を適用したものについ
て説明したが、本発明は、FLOTOX（Floating gate Tunn
el Oxide）方式のものにも適用できる。
本願によって開示された発明のうち代表的なものの効
果を簡単に説明すれば、以下のとおりである。
果を簡単に説明すれば、以下のとおりである。
（１）情報の書き込み時と消去時の電界をほぼ同じにす
ることができるので、情報保持状態時の電界の影響が緩
和され、フローティングゲート電極の電荷が保持し易く
なり、情報の書き込み又は消去を容易にすることができ
る。
ることができるので、情報保持状態時の電界の影響が緩
和され、フローティングゲート電極の電荷が保持し易く
なり、情報の書き込み又は消去を容易にすることができ
る。
（２）しきい値電圧を高く設定するため、イオン打ち込
みにより不純物濃度を高めるので、書き込み時のホット
エレクトロンの発生が増加し、書き込み特性を向上する
ことができる。
みにより不純物濃度を高めるので、書き込み時のホット
エレクトロンの発生が増加し、書き込み特性を向上する
ことができる。
（３）情報の書き込み時と消去時では、電荷が逆の極性
でフローティングゲート電極に入ることにより、書込み
時のホットエレクトロンが入り易くなるので、書き込み
特性を向上することができる。
でフローティングゲート電極に入ることにより、書込み
時のホットエレクトロンが入り易くなるので、書き込み
特性を向上することができる。
（４）メモリセルを１個のMISFETで構成できるので、そ
の情報の読み出し速度を速くすることができる。
の情報の読み出し速度を速くすることができる。
第１図は、本発明の実施例ＩのEEPROMメモリセルアレイ
の回路図、 第２図は、第１図に示すメモリセルの情報の書き込み動
作、読み出し動作、消去動作を説明するための図、 第３図は、第１図に示すメモリセルアレイの一部の平面
図、 第４図は、第３図のＡ−Ａ切断線における断面図、 第５図乃至第18図は、本発明の実施例Ｉのメモリセルの
製造工程における断面図、 第19図は、本発明の実施例IIのメモリセルの断面図、 第20図及び第21図は、本発明の原理を説明するための
図、 第22図は、従来のEEPROMの問題点を説明するための図で
ある。 図中、５……フローティングゲート電極、７……コント
ロールゲート電極、９、10……n+型半導体領域、11……
p+型半導体領域、12……ｎ型半導体領域、22……p+型半
導体領域、WL……ワード線、DL……データ線。
の回路図、 第２図は、第１図に示すメモリセルの情報の書き込み動
作、読み出し動作、消去動作を説明するための図、 第３図は、第１図に示すメモリセルアレイの一部の平面
図、 第４図は、第３図のＡ−Ａ切断線における断面図、 第５図乃至第18図は、本発明の実施例Ｉのメモリセルの
製造工程における断面図、 第19図は、本発明の実施例IIのメモリセルの断面図、 第20図及び第21図は、本発明の原理を説明するための
図、 第22図は、従来のEEPROMの問題点を説明するための図で
ある。 図中、５……フローティングゲート電極、７……コント
ロールゲート電極、９、10……n+型半導体領域、11……
p+型半導体領域、12……ｎ型半導体領域、22……p+型半
導体領域、WL……ワード線、DL……データ線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (11)
- 【請求項１】電気的に情報の書き込み及び消去が可能な
電界効果トランジスタからなるメモリセルを有する不揮
発性の半導体記憶装置において、前記電界効果トランジ
スタの情報書き込み時及び情報消去時共にしきい値電圧
が正であり、かつ電荷蓄積部の電位の極性が情報の書き
込み時と情報の消去時では互いに逆となるようにしたこ
とを特徴とする半導体記憶装置。 - 【請求項２】前記メモリセルは、半導体基板主面に設け
られたフローティングゲート電極及びそのフローティン
グゲート電極上部に重ねて設けられたコントロール電極
と、基板の表面の前記フローティングゲート電極及びコ
ントロールゲート電極のデータ線が接続する側の側部に
設けた第１半導体領域と、接地線が接続する側の側部に
設けた第２半導体領域とで構成したMISFETからなり、該
MISFETがそれぞれのデータ線とワード線の交差部に配置
され、前記第１半導体領域は前記データ線に接続し、第
２半導体領域は前記ワード線と同一方向に延在する設置
線に接続し、コントロールゲート電極は前記ワード線に
接続し、電気的に書き込み消去可能で、かつ書き込み及
び消去後ともエンハンスメントモードで動作する構成に
なっていることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 - 【請求項３】前記第１半導体領域の不純物濃度を第２半
導体領域より低くし、情報の書き込みは、前記MISFETの
接地線が接続されている第２半導体領域に所定の高電
位、前記データ線が接続されている第１半導体領域に所
定の低電位、前記コントロールゲート電極に所定の高電
位をそれぞれ印加して行い、情報の読みだしは、前記デ
ータ線が接続されている第１半導体領域をドレインと
し、前記接地線が接続されている第２半導体領域をソー
スとして、前記コントロールゲート電極に所定電位を印
加して行うことを特徴とする特許請求の範囲第２項記載
の半導体記憶装置。 - 【請求項４】前記MISFETは、ＮチャンネルMISFETである
ことを特徴とする特許請求の範囲第２項記載の半導体記
憶装置。 - 【請求項５】前記半導体記憶装置の情報の消去は、前記
データ線が接続している第１半導体領域に所定の高電
位、前記接地線が接続している第２半導体領域に所定の
低電位、コントロールゲート電極に所定の低電位をそれ
ぞれ印加して行うことを特徴とする特許請求の範囲第２
項記載の半導体記憶装置。 - 【請求項６】前記第１半導体領域の中に、前記第２半導
体領域と同一工程で形成した第３半導体領域を設けてい
ることを特徴とする特許請求の範囲第２項記載の半導体
記憶装置。 - 【請求項７】前記第２半導体領域及び第３半導体領域
は、第４半導体領域と第５半導体領域とで構成され、第
４半導体領域は、チャネル領域側の端部に設けられ、第
５半導体領域は、第４半導体領域以外の部分に設けられ
ていることを特徴とする特許請求の範囲第２項記載の半
導体記憶装置。 - 【請求項８】前記データ線が接続している第１半導体領
域の中に、第５半導体領域のみをフローティングゲート
電極及びコントロールゲート電極の下に回り込まないよ
うに離して設け、前記接地線が接続している第２半導体
領域は、チャネル領域側の端部の第４半導体領域と、チ
ャネルから離隔した部分の第５半導体領域とで構成して
いることを特徴とする特許請求の範囲第２項記載の半導
体記憶装置。 - 【請求項９】前記第１及び第２半導体領域と反対導電型
の第６半導体領域を設けたことを特徴とする特許請求の
範囲第２項〜第８項のいずれか一項に記載の半導体記憶
装置。 - 【請求項１０】前記MISFETはＮチャネル型であり、前記
第６半導体領域はｐ＋型半導体領域であることを特徴と
する特許請求の範囲第９項記載の半導体記憶装置。 - 【請求項１１】前記第１半導体領域の不純物濃度を第２
半導体領域より低くし、また第２半導体領域のチャネル
側の端部に、前記第１及び第２半導体領域と反対導電型
の第６半導体領域を設けたことを特徴とする特許請求の
範囲第２項〜第８項のいずれか一項に記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980888A JP2628673B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980888A JP2628673B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194197A JPH01194197A (ja) | 1989-08-04 |
| JP2628673B2 true JP2628673B2 (ja) | 1997-07-09 |
Family
ID=12009632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980888A Expired - Lifetime JP2628673B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2628673B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2891552B2 (ja) * | 1991-01-31 | 1999-05-17 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JP5218351B2 (ja) * | 2009-09-09 | 2013-06-26 | 富士通株式会社 | 半導体記憶装置 |
-
1988
- 1988-01-29 JP JP1980888A patent/JP2628673B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01194197A (ja) | 1989-08-04 |
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