JPH01194197A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01194197A JPH01194197A JP63019808A JP1980888A JPH01194197A JP H01194197 A JPH01194197 A JP H01194197A JP 63019808 A JP63019808 A JP 63019808A JP 1980888 A JP1980888 A JP 1980888A JP H01194197 A JPH01194197 A JP H01194197A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- information
- memory device
- gate electrode
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 136
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 5
- 238000003860 storage Methods 0.000 claims description 4
- 230000005684 electric field Effects 0.000 abstract description 21
- 230000005685 electric field effect Effects 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 16
- 230000002093 peripheral effect Effects 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 9
- 239000002784 hot electron Substances 0.000 description 8
- 108091006146 Channels Proteins 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 230000014759 maintenance of location Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052720 vanadium Inorganic materials 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- CNZOFNMWZBNPLL-OSKRVHINSA-L flot regimen Chemical compound [Pt+4].[O-]C(=O)C([O-])=O.[NH-][C@H]1CCCC[C@@H]1[NH-].FC1=CNC(=O)NC1=O.O([C@H]1[C@H]2[C@@](C([C@H](O)C3=C(C)[C@@H](OC(=O)C(O)[C@@H](NC(=O)OC(C)(C)C)C=4C=CC=CC=4)C[C@]1(O)C3(C)C)=O)(C)[C@@H](O)C[C@H]1OC[C@]12OC(=O)C)C(=O)C1=CC=CC=C1 CNZOFNMWZBNPLL-OSKRVHINSA-L 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、不揮発性の半導体記憶装置に関するものであ
り、特に、電界効果トランジスタの情報書き込み時及び
情報消去時共にしきい値電圧が正であり、かつ電荷蓄積
部が情報の書き込み時では負となり情報の消去時では実
質的に正となるようにした不揮発性の半導体記憶装置に
関するものである。
り、特に、電界効果トランジスタの情報書き込み時及び
情報消去時共にしきい値電圧が正であり、かつ電荷蓄積
部が情報の書き込み時では負となり情報の消去時では実
質的に正となるようにした不揮発性の半導体記憶装置に
関するものである。
不揮発性メモリの一つとして、ＥＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅ ＲＯＭ）があり、これのメモリセ
ルを、フローティングゲート電極とコントロールゲート
電極を有する１個のＭＩＳＦＥＴで構成しフローティン
グゲート下のゲート絶縁膜を１５０Å以下の薄い酸化膜
とした技術が、１９８５年アイイーデイ エム、テクニ
カルダイジェスト ｐ ６１６〜６１９（Ｉ Ｅ Ｄ
Ｍ Ｔｅｃｈ、 Ｄｉｇｅｓｔ １９８５ ｐｐ４６８
〜４７１）に記載されている。このメモリセルの情報の
書き込みは、コントロールゲート電極に１４ボルト［Ｖ
］、ドレインに５ボルト［Ｖ］、ソースに０ボルト［Ｖ
］を印加し、ドレイン電流を流すことにより、ドレイン
端でホットエレクトロンを発生させ、このホットエレク
トロンをフローティングゲート電極に注入して行う。−
方、情報の消去は、ソースに１４［Ｖ］、ドレイン及び
コントロールゲート電極のそれぞれに０［■］を印加し
て、フローティングゲート電極中のエレクトロンを基板
中に放出することにより行う。
ｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅ ＲＯＭ）があり、これのメモリセ
ルを、フローティングゲート電極とコントロールゲート
電極を有する１個のＭＩＳＦＥＴで構成しフローティン
グゲート下のゲート絶縁膜を１５０Å以下の薄い酸化膜
とした技術が、１９８５年アイイーデイ エム、テクニ
カルダイジェスト ｐ ６１６〜６１９（Ｉ Ｅ Ｄ
Ｍ Ｔｅｃｈ、 Ｄｉｇｅｓｔ １９８５ ｐｐ４６８
〜４７１）に記載されている。このメモリセルの情報の
書き込みは、コントロールゲート電極に１４ボルト［Ｖ
］、ドレインに５ボルト［Ｖ］、ソースに０ボルト［Ｖ
］を印加し、ドレイン電流を流すことにより、ドレイン
端でホットエレクトロンを発生させ、このホットエレク
トロンをフローティングゲート電極に注入して行う。−
方、情報の消去は、ソースに１４［Ｖ］、ドレイン及び
コントロールゲート電極のそれぞれに０［■］を印加し
て、フローティングゲート電極中のエレクトロンを基板
中に放出することにより行う。
また、前記従来のＥＥＰＲＯＭは、第２２図（Ｗｌ、Ｗ
２はワード線、Ｓは接地線、Ｄはデータ線、ｖａ３はス
イッチング電圧、Ｖ Ｃ、は書き込み電圧、ＶｏＯは電
源電圧である）に示すように、１ピント当りメモリ素子
Ｑｍとスイッチ用ＭＯ８素子Ｑｓの２素子で構成されて
いる。
２はワード線、Ｓは接地線、Ｄはデータ線、ｖａ３はス
イッチング電圧、Ｖ Ｃ、は書き込み電圧、ＶｏＯは電
源電圧である）に示すように、１ピント当りメモリ素子
Ｑｍとスイッチ用ＭＯ８素子Ｑｓの２素子で構成されて
いる。
そして、読出し動作時には、例えば、Ｖａ、＝０［Ｖａ
、Ｖ。、＝Ｏ又は５［Ｖａ、Ｖ、、＝２［Ｖａとなり、
書き込み状態ではしきい値電圧ｖｔｈは５［Ｖａよりも
大きくなっており、消去状態ではしきい値電圧ｖｔｈは
１ｖ程度に設定される。
、Ｖ。、＝Ｏ又は５［Ｖａ、Ｖ、、＝２［Ｖａとなり、
書き込み状態ではしきい値電圧ｖｔｈは５［Ｖａよりも
大きくなっており、消去状態ではしきい値電圧ｖｔｈは
１ｖ程度に設定される。
しかしながら、本発明者の検討によれば、前記従来のＥ
ＥＰＲＯＭにおいては、書き込み状態ではしきい値電圧
ｖｔｈが５［Ｖａよりも大きくなっており、消去状態で
はしきい値電圧ｖｔｈは１［Ｖ］程度であるため、情報
の保持時に薄いゲート絶縁膜にかかる電界の強度が大き
くなり、情報（電荷）の保持が困難になると共に、情報
の書き込み及び消去動作が遅いという問題があった。
ＥＰＲＯＭにおいては、書き込み状態ではしきい値電圧
ｖｔｈが５［Ｖａよりも大きくなっており、消去状態で
はしきい値電圧ｖｔｈは１［Ｖ］程度であるため、情報
の保持時に薄いゲート絶縁膜にかかる電界の強度が大き
くなり、情報（電荷）の保持が困難になると共に、情報
の書き込み及び消去動作が遅いという問題があった。
また、前記従来のＥＥＰＲＯＭでは、第２２図に示すよ
うに、１セル（１ビツト）当りメモリ素子Ｑｍとスイッ
チ用ＭＯ８素子Ｑｓの２素子で構成されているため、高
集積化を図ることが困難であるという問題があった。
うに、１セル（１ビツト）当りメモリ素子Ｑｍとスイッ
チ用ＭＯ８素子Ｑｓの２素子で構成されているため、高
集積化を図ることが困難であるという問題があった。
また、スイッチ用ＭＯ８素子Ｑｓが１セル当り１個設け
られているため、その部分だけ抵抗骨が大きいため、さ
らに高速化を図ることが困難であるという問題があった
。
られているため、その部分だけ抵抗骨が大きいため、さ
らに高速化を図ることが困難であるという問題があった
。
また、スイッチ用ＭＯ３素子Ｑｓが１セル当り１個設け
られているため、その部分だけ構造が複雑となるという
問題があった。
られているため、その部分だけ構造が複雑となるという
問題があった。
本発明の目的は、情報の保持状態の電界の強度を低くし
て情報の保持を容易にし、かつ、情報の書き込み及び消
去を容易にすることができる技術を提供することにある
。
て情報の保持を容易にし、かつ、情報の書き込み及び消
去を容易にすることができる技術を提供することにある
。
本発明の他の目的は、情報の読み出し速度の高速化を図
ることができる技術を提供することにある。
ることができる技術を提供することにある。
本発明の他の目的は、高集積化を図ることができる技術
を提供することにある。
を提供することにある。
本発明の他の目的は、半導体装置の製造プロセスを簡単
にすることができる技術を提供することにある。
にすることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、電気的に情報の書き込み及び消去が可能な電
界効果トランジスタからなるメモリセルを有する不揮発
性の半導体記憶装置において、電荷蓄積部の電荷がゼロ
の時のしきい値電圧を、情報書き込み時のしきい値電圧
例えば５ ［Ｖａと、情報消去時のしきい値電圧例えば
１［■］の間に更に理想的にはそれらの中間３［Ｖａに
設定したものである。
界効果トランジスタからなるメモリセルを有する不揮発
性の半導体記憶装置において、電荷蓄積部の電荷がゼロ
の時のしきい値電圧を、情報書き込み時のしきい値電圧
例えば５ ［Ｖａと、情報消去時のしきい値電圧例えば
１［■］の間に更に理想的にはそれらの中間３［Ｖａに
設定したものである。
前述した理想的な手段によれば、情報書き込み時及び情
報消去時において、フローティングゲートと半導体基板
の間の電位差を等しくすることができる。そのため、フ
ローティングゲートと半導体基板間の薄いゲート酸化膜
にかかる電界の強度が低くなり、情報保持状態時の電界
が緩和され、電荷がフローティングゲート電極に保持し
易くなる。これにより、情報書き込み及び消去を容易に
することができる。
報消去時において、フローティングゲートと半導体基板
の間の電位差を等しくすることができる。そのため、フ
ローティングゲートと半導体基板間の薄いゲート酸化膜
にかかる電界の強度が低くなり、情報保持状態時の電界
が緩和され、電荷がフローティングゲート電極に保持し
易くなる。これにより、情報書き込み及び消去を容易に
することができる。
また、情報書き込み時と消去時では電荷が逆の極性でフ
ローティングゲート電極に入ることにより、書き込み時
のホットエレクトロンが注入し易くなるので、書き込み
特性を向上することができる。
ローティングゲート電極に入ることにより、書き込み時
のホットエレクトロンが注入し易くなるので、書き込み
特性を向上することができる。
また、１メモリセルを１個のＭＩＳＦＥＴで構成できる
ので、情報の読み出し速度を速くすることができる。
ので、情報の読み出し速度を速くすることができる。
本発明の原理について簡単に説明する。
フローティングゲート電極とコントロールゲート電極を
有するＥ Ｅ Ｐ ＲＯＭにおいて、フローティングゲ
ートＦＧの電位■１は、式（１）で表わされる。
有するＥ Ｅ Ｐ ＲＯＭにおいて、フローティングゲ
ートＦＧの電位■１は、式（１）で表わされる。
し、十シ２ シ、十シ２
式（１）及び第２４図において、Ｃ１はフローティング
ゲートＦＧとチャネルＣＮとの間の容量、Ｃ２はコント
ロールゲートＣＧとの間の容量、ｖｏはコントロールゲ
ートＣＧの電位、ＱはフローティングゲートＦＧに蓄積
された電荷である。
ゲートＦＧとチャネルＣＮとの間の容量、Ｃ２はコント
ロールゲートＣＧとの間の容量、ｖｏはコントロールゲ
ートＣＧの電位、ＱはフローティングゲートＦＧに蓄積
された電荷である。
そして、本発明のＥＥＰＲＯＭにおいては、消去時のコ
ントロールゲートＣＧから見たしきい値電圧Ｖｔｈｍを
設定する場合、ゲート酸化膜にかかる電界を緩和して書
き込み後の電荷保持をし易くしたことを主な特徴とする
。
ントロールゲートＣＧから見たしきい値電圧Ｖｔｈｍを
設定する場合、ゲート酸化膜にかかる電界を緩和して書
き込み後の電荷保持をし易くしたことを主な特徴とする
。
すなわち、第２１図に示す容Ｍ ｃ １を決定するゲー
ト酸化膜（膜厚ｔｏＸｌ： ｌ ＯＯＣ入Ｅ−１５０Ｃ
入コ）にかかる電界をＥ ｏｘｌ、容量Ｃ２を決定する
層間酸化膜（膜厚ｔｏｘ２：２００［人コ〜３００［入
］）にかかる電界をＥｏｘ２とすると、電荷保持状態時
の電界Ｅｏｘｌは次のようになる。
ト酸化膜（膜厚ｔｏＸｌ： ｌ ＯＯＣ入Ｅ−１５０Ｃ
入コ）にかかる電界をＥ ｏｘｌ、容量Ｃ２を決定する
層間酸化膜（膜厚ｔｏｘ２：２００［人コ〜３００［入
］）にかかる電界をＥｏｘ２とすると、電荷保持状態時
の電界Ｅｏｘｌは次のようになる。
例えば、初期条件をＶｔｈｍ、（Ｑ ” Ｏ） ＝ ３
［Ｖ］、書き込み後のＶｔｈｍｉｒ＝ ５ ［Ｖ］、
消去後のＶ ｔｈｍｅ ＝１［Ｖコとする。
［Ｖ］、書き込み後のＶｔｈｍｉｒ＝ ５ ［Ｖ］、
消去後のＶ ｔｈｍｅ ＝１［Ｖコとする。
書き込み状態では、フローティングゲートＦＧに電子が
蓄積されているので電荷が“−〇 Ｉ＋となり、消去状
態では、ＦＧから過剰の電子が放出されているので、フ
ローティングゲートＦＧの電荷が１１ ＋ Ｑ １１と
なる。
蓄積されているので電荷が“−〇 Ｉ＋となり、消去状
態では、ＦＧから過剰の電子が放出されているので、フ
ローティングゲートＦＧの電荷が１１ ＋ Ｑ １１と
なる。
そして、書き込み状態における電界Ｅｏｘｌは式４式％
また、消去状態における電界Ｅｏｘｌは式（３）のよう
になる。
になる。
Ｅｏｘｌ＝□・・・ （３）
ｔｏｘ １ （ＣＩ ＋Ｃｚ ）
このように電界Ｅｏｘｌは、フローティングゲートＦＧ
の電荷は、書き込み時と消去時とは同じで極性が逆にな
るようにメモリセルのしきい値電圧ｖｔｈを設定するの
で、書き込み時のフローティングゲートの電荷はＥＰＲ
ＯＭの場合の１／２となり、電荷保持状態における電界
を低くする（緩和する）ことができる。
の電荷は、書き込み時と消去時とは同じで極性が逆にな
るようにメモリセルのしきい値電圧ｖｔｈを設定するの
で、書き込み時のフローティングゲートの電荷はＥＰＲ
ＯＭの場合の１／２となり、電荷保持状態における電界
を低くする（緩和する）ことができる。
前記しきい値電圧ｖｔｈの設定は、例えば、初期条件が
Ｑ＝Ｏのとき、Ｖ ｔｈｍ、 ＝ ３ ［Ｖ ］とする
と、書き込み時においては、Ｖｔｈｍｗ≧５ ［Ｖ］、
Ｖｔｈｍ＋、ｒ−Ｖｔｈｍ０≧２［Ｖ］になるようにし
、消去時においては、Ｖｔｈｍｅ’＝ １ ［Ｖコ、Ｖ
ｔｈｍｅ −Ｖ ｔｈｍｏ弁−２［Ｖ］となるように
する。
Ｑ＝Ｏのとき、Ｖ ｔｈｍ、 ＝ ３ ［Ｖ ］とする
と、書き込み時においては、Ｖｔｈｍｗ≧５ ［Ｖ］、
Ｖｔｈｍ＋、ｒ−Ｖｔｈｍ０≧２［Ｖ］になるようにし
、消去時においては、Ｖｔｈｍｅ’＝ １ ［Ｖコ、Ｖ
ｔｈｍｅ −Ｖ ｔｈｍｏ弁−２［Ｖ］となるように
する。
そして、前記メモリセルのしきい値電圧ｖｔｈを変える
方法としては、通常のチャネルドープ又はドレインある
いはソース側からのイオン注入あるいはゲート電極の仕
事関数を変えることによって行う。
方法としては、通常のチャネルドープ又はドレインある
いはソース側からのイオン注入あるいはゲート電極の仕
事関数を変えることによって行う。
また、本発明においては、第２０図（Ｗはワード線、Ｓ
は接地線、Ｄはデータ線、Ｖ ６ Ｈは書き込み電圧、
ｙｏｏは電源電圧である）に示すように、１ビット当り
メモリ素子Ｑｍで構成されている。
は接地線、Ｄはデータ線、Ｖ ６ Ｈは書き込み電圧、
ｙｏｏは電源電圧である）に示すように、１ビット当り
メモリ素子Ｑｍで構成されている。
そして、読出し動作時には、例えば、■。、＝５［Ｖコ
、Ｖ、＝２［Ｖコとなり、書き込み時ではしきい値電圧
ｖ、ｔｈは５［７１以上（Ｖｔｈ＞５ ［Ｖコ）なッテ
おり、消去状態ではしきい値電圧ｖｔｈはほぼ１［Ｖコ
となっている。
、Ｖ、＝２［Ｖコとなり、書き込み時ではしきい値電圧
ｖ、ｔｈは５［７１以上（Ｖｔｈ＞５ ［Ｖコ）なッテ
おり、消去状態ではしきい値電圧ｖｔｈはほぼ１［Ｖコ
となっている。
すなわち、本発明ではＱ＝Ｏのときのしきい値電圧Ｖ
ｔｈｍｏは、１［Ｖコ＜Ｖｔｈ＜５［ｖコに設定される
が、コントロールゲートＣＧから見たしきい値Ｖｔｈｍ
が次式（４）のような値が最も好ましい。
ｔｈｍｏは、１［Ｖコ＜Ｖｔｈ＜５［ｖコに設定される
が、コントロールゲートＣＧから見たしきい値Ｖｔｈｍ
が次式（４）のような値が最も好ましい。
Ｖｔｈｍ＝ １ ／ ２ （Ｖｔｈｍｗ＋ Ｖｔｈｍｅ
） ・・・（４）前述のように、電界効果トランジスタ
の情報書き込み時及び情報消去時共にしきい値電圧が正
であり、かつ電荷蓄積部の電位が情報の書き込み時では
負となり情報の消去時では実質的に正となるようにした
ことにより、書き込み時と消去時の電界をほぼ同じにす
ることができるので、フローティングゲート電極にかか
る電界が低くなり、情報保持状態時の電界が緩和され、
電荷がフローティングゲート電極に保持し易くなる。こ
れにより、書き込み及び消去を容易にすることができる
。
） ・・・（４）前述のように、電界効果トランジスタ
の情報書き込み時及び情報消去時共にしきい値電圧が正
であり、かつ電荷蓄積部の電位が情報の書き込み時では
負となり情報の消去時では実質的に正となるようにした
ことにより、書き込み時と消去時の電界をほぼ同じにす
ることができるので、フローティングゲート電極にかか
る電界が低くなり、情報保持状態時の電界が緩和され、
電荷がフローティングゲート電極に保持し易くなる。こ
れにより、書き込み及び消去を容易にすることができる
。
また、書き込み時と消去時では電荷が逆の極性でフロー
ティングゲート電極に入ることにより、書き込み時のホ
ットエレクトロンが入り易くなるので、書き込み特性を
向上することができる。
ティングゲート電極に入ることにより、書き込み時のホ
ットエレクトロンが入り易くなるので、書き込み特性を
向上することができる。
また、メモリセルを１個のＭＩＳＦＥＴで構成できるの
で、情報の読み出し速度を速くすることができる。また
、集積度を向上することができる。
で、情報の読み出し速度を速くすることができる。また
、集積度を向上することができる。
以下、前述した本発明の原理に基づいた一実施例を図面
を用いて具体的に説明する。
を用いて具体的に説明する。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
第１図は、本発明の実施例１のＥＥＰＲＯＭのメモリセ
ルアレイの回路図である。
ルアレイの回路図である。
第１図において、１６はＸデコーダ、１７はＹデコーダ
、２３は書き込み・消去コントロール回路、２４は書き
込み消去回路、２５はセンスアンプである。
、２３は書き込み・消去コントロール回路、２４は書き
込み消去回路、２５はセンスアンプである。
Ｘデコーダ１６からはワード線ＷＬが、Ｙデコーダ１７
からはデータａＤＬがそれぞれ延びている。Ｑｍはメモ
リセルであり、フローティングゲート電極５とコントロ
ールゲート電極７を有するＭ Ｉ ５ＦＥＴからなって
いる。メモリセルＱｍは、それぞれのワード線ＷＬとデ
ータ線ＤＬの交差部に配置され、図示したように接続し
である。ＳＬは接地線であり、ワード線ＷＬと同一方向
に延在している。Ｑｓは書き込み電圧印加用ソースＭＩ
ＳＦＥＴであり、情報の書き込み時に接地線ＳＬにＶＣ
Ｃ例えば５［Ｖコを印加する。
からはデータａＤＬがそれぞれ延びている。Ｑｍはメモ
リセルであり、フローティングゲート電極５とコントロ
ールゲート電極７を有するＭ Ｉ ５ＦＥＴからなって
いる。メモリセルＱｍは、それぞれのワード線ＷＬとデ
ータ線ＤＬの交差部に配置され、図示したように接続し
である。ＳＬは接地線であり、ワード線ＷＬと同一方向
に延在している。Ｑｓは書き込み電圧印加用ソースＭＩ
ＳＦＥＴであり、情報の書き込み時に接地線ＳＬにＶＣ
Ｃ例えば５［Ｖコを印加する。
１メガビツトのＥＥＰＲＯＭでは、１本のデータ線ＤＬ
に例えば１０２４ビツトのメモリセルＱｍが接続されて
いる。
に例えば１０２４ビツトのメモリセルＱｍが接続されて
いる。
次に、第２図を使って、メモリセルＱｍの情報の読み出
し動作、書き込み動作、消去動作を説明する。
し動作、書き込み動作、消去動作を説明する。
第２図は、メモリセルＱｍの情報の読み出し動作、書き
込み動作、消去動作を説明するための図であり、メモリ
セルＱｍを４個のみ示している。
込み動作、消去動作を説明するための図であり、メモリ
セルＱｍを４個のみ示している。
第２図において、Ｑｗ工はＰチャネルＭＩＳＦＥＴであ
り、Ｑ ｏｘ＋ ＱＤ２、ＱＷ２、Ｑｗｌ、Ｑｗ、、Ｑ
ｗｓ、Ｑ ｅ ｘ、Ｑｅ２、Ｑｅ、、Ｑ ｙ ｉ、 Ｑ
ｙ ｚは、ＮチャネルＭＩＳＦＥＴである。ＭＩＳＦ
ＥＴＱｗｉ、０ｗ２、Ｑｗ、、Ｑ ｅ ｉ、Ｑ ｅ ２
は、書き込み・消去コントロール回路２３（第１図）の
中に設けられ、ＭＩＳＦＥＴＱｅ、、Ｑ ｙ イＱ ｙ
ｚ、Ｑｗ、、Ｑｗ、は、書き込み消去回路２４（第１
図）の中に設けられている。なお、Ｑｓｌ、Ｑ３□はデ
イプレッションタイプのＮチャネルＭＩＳＦＥＴで構成
されている。ｖｅｃ、■０、ＶＰ６、Ｗｌ、Ｗ２、Ｗ８
、Ｅ、、Ｅ２、Ｄは、それぞれ端子である。端子りには
情報の書き込み時にデータ入力信号が印加される。
り、Ｑ ｏｘ＋ ＱＤ２、ＱＷ２、Ｑｗｌ、Ｑｗ、、Ｑ
ｗｓ、Ｑ ｅ ｘ、Ｑｅ２、Ｑｅ、、Ｑ ｙ ｉ、 Ｑ
ｙ ｚは、ＮチャネルＭＩＳＦＥＴである。ＭＩＳＦ
ＥＴＱｗｉ、０ｗ２、Ｑｗ、、Ｑ ｅ ｉ、Ｑ ｅ ２
は、書き込み・消去コントロール回路２３（第１図）の
中に設けられ、ＭＩＳＦＥＴＱｅ、、Ｑ ｙ イＱ ｙ
ｚ、Ｑｗ、、Ｑｗ、は、書き込み消去回路２４（第１
図）の中に設けられている。なお、Ｑｓｌ、Ｑ３□はデ
イプレッションタイプのＮチャネルＭＩＳＦＥＴで構成
されている。ｖｅｃ、■０、ＶＰ６、Ｗｌ、Ｗ２、Ｗ８
、Ｅ、、Ｅ２、Ｄは、それぞれ端子である。端子りには
情報の書き込み時にデータ入力信号が印加される。
以下の動作説明では、４個のメモリセルＱｍ工〜Ｑｍ４
のうち、メモリセルＱ ｍ １がＸデコーダ１７（第１
図）とＹデコーダ１６（第１図）によって選択された状
態にあり、その他のメモリセルＱｍ２〜Ｑｍ４が非選択
状態にあるものとして説明する。
のうち、メモリセルＱ ｍ １がＸデコーダ１７（第１
図）とＹデコーダ１６（第１図）によって選択された状
態にあり、その他のメモリセルＱｍ２〜Ｑｍ４が非選択
状態にあるものとして説明する。
端子■ｃｃ、■、及びｖｌには電源電圧例えば５［Ｖ］
を印加する。Ｘデコーダ１７によりワード線ＷＬ□が例
えば５ ［Ｖ］に、ワード線ＷＬ、が例えばＯ［Ｖ］に
されている。また、Ｙデコーダ１６によってＭＩＳＦＥ
ＴＱｙ、がＯＮ状態に、ＭＩＳＦＥＴＱ ｙ ２がＯＦ
Ｆ状態にされている。また、端子ＷＤは例えばＯ［Ｖ］
に、端子Ｗ１〜Ｗ、は例えば５ ［Ｖ］に、端子Ｅ工及
びＥ２は例えばＯ［Ｖ］にされる。これにより、Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑｏ□、ＭＩＳＦＥＴＱ、２、ＭＩ
ＳＦＥＴＱｗ、はＯＦ Ｆ 、 Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｗ ２、Ｑ Ｗ ４、Ｑ Ｗ ４はＯＮ、ＭＩ
５ＦＥＴＱｅ□、Ｑｅ。
を印加する。Ｘデコーダ１７によりワード線ＷＬ□が例
えば５ ［Ｖ］に、ワード線ＷＬ、が例えばＯ［Ｖ］に
されている。また、Ｙデコーダ１６によってＭＩＳＦＥ
ＴＱｙ、がＯＮ状態に、ＭＩＳＦＥＴＱ ｙ ２がＯＦ
Ｆ状態にされている。また、端子ＷＤは例えばＯ［Ｖ］
に、端子Ｗ１〜Ｗ、は例えば５ ［Ｖ］に、端子Ｅ工及
びＥ２は例えばＯ［Ｖ］にされる。これにより、Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑｏ□、ＭＩＳＦＥＴＱ、２、ＭＩ
ＳＦＥＴＱｗ、はＯＦ Ｆ 、 Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｗ ２、Ｑ Ｗ ４、Ｑ Ｗ ４はＯＮ、ＭＩ
５ＦＥＴＱｅ□、Ｑｅ。
はＯＦＦとなる。なお、読み出し時には端子りは０［Ｖ
コにされるので、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｗ 、
はＯＦＦである。このとき、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓ １、Ｑ Ｗ ３がＯＮとなっているため、接地
線ＳＬ工が例えば０［Ｖ］になる。このため、データ線
ＤＬ工の電位が、メモリセルＱｍ工に書き込まれた情報
に応じて変化し、これをセンスアンプＳＡで判定する。
コにされるので、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｗ 、
はＯＦＦである。このとき、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓ １、Ｑ Ｗ ３がＯＮとなっているため、接地
線ＳＬ工が例えば０［Ｖ］になる。このため、データ線
ＤＬ工の電位が、メモリセルＱｍ工に書き込まれた情報
に応じて変化し、これをセンスアンプＳＡで判定する。
端子ｖＰＰに５［Ｖ］が印加される。Ｘデコーダ１７に
よってワード線ＷＬ工に昇圧電圧例えば５ ［Ｖ］が印
加され、ワード線ＷＬ、に例えばＯ［Ｖ］が印加されて
いる。一方、Ｙデコーダ１６により、ＭＩＳＦＥＴＱｙ
、がＯＮ、ＭＩＳＦＥＴＱｙ２がＯＦＦになっている。
よってワード線ＷＬ工に昇圧電圧例えば５ ［Ｖ］が印
加され、ワード線ＷＬ、に例えばＯ［Ｖ］が印加されて
いる。一方、Ｙデコーダ１６により、ＭＩＳＦＥＴＱｙ
、がＯＮ、ＭＩＳＦＥＴＱｙ２がＯＦＦになっている。
また、端子Ｗ０が例えば５ ［Ｖ］、端子Ｗ、が例えば
０［ｖコ、Ｗ２が例えば５［■］、Ｗ３が例えば５ ［
Ｖ］、Ｅよ及びＥ２が例えばＯ［Ｖ］にされる。これに
より、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑｏｘ −ＱＤ２及び
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｗ □、ＱｗｚがＯＮ、
Ｑｗ、がＯＦＦとなる。また、Ｍ 工ＳＦ Ｅ Ｔ Ｑ
ｅ ｘ −Ｑ ｅ 、ｌはツレぞれＯＦＦである。ま
た、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｗ、は、ＯＮである
。ここで、書き込みを行うためにデータ入力端子りにデ
ータ入力信号例えばＳ［ＶＩを印加して、Ｍ Ｉ Ｓ
Ｆ Ｅ ＴＱｗＳをＯＮにする。このとき、ＭＩＳＦＥ
ＴＱｙ工とＱ ｗ−ｓがＯＮになっているので、全ての
データ線ＤＬのうちのＤ・Ｌユのみが例えばＯ［ＶＩに
なる。一方、ワード線ＷＬ工が例えば５ ［Ｖ、］にさ
れていることから、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ工
がＯＮとなり、ＭＩ Ｓ ＦＥＴＱｗいＱ Ｗ ２、Ｑ
ｓ□を通して接地線ＳＬ工に例えば５［ＶＩが印加され
る。これにより、メモリセルＱ ｍ ｘの情報の書き込
み時におけるドレイン（読み出し時におけるソース）か
らソース（読み出し時のドレイン）へ電流が流れ、書き
込みが行われる。
０［ｖコ、Ｗ２が例えば５［■］、Ｗ３が例えば５ ［
Ｖ］、Ｅよ及びＥ２が例えばＯ［Ｖ］にされる。これに
より、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑｏｘ −ＱＤ２及び
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｗ □、ＱｗｚがＯＮ、
Ｑｗ、がＯＦＦとなる。また、Ｍ 工ＳＦ Ｅ Ｔ Ｑ
ｅ ｘ −Ｑ ｅ 、ｌはツレぞれＯＦＦである。ま
た、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｗ、は、ＯＮである
。ここで、書き込みを行うためにデータ入力端子りにデ
ータ入力信号例えばＳ［ＶＩを印加して、Ｍ Ｉ Ｓ
Ｆ Ｅ ＴＱｗＳをＯＮにする。このとき、ＭＩＳＦＥ
ＴＱｙ工とＱ ｗ−ｓがＯＮになっているので、全ての
データ線ＤＬのうちのＤ・Ｌユのみが例えばＯ［ＶＩに
なる。一方、ワード線ＷＬ工が例えば５ ［Ｖ、］にさ
れていることから、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ工
がＯＮとなり、ＭＩ Ｓ ＦＥＴＱｗいＱ Ｗ ２、Ｑ
ｓ□を通して接地線ＳＬ工に例えば５［ＶＩが印加され
る。これにより、メモリセルＱ ｍ ｘの情報の書き込
み時におけるドレイン（読み出し時におけるソース）か
らソース（読み出し時のドレイン）へ電流が流れ、書き
込みが行われる。
なお、データ線ＤＬ、にはＭＩＳＦＥＴＱＤ２がＯＮ、
ＱｙｚがＯＦＦとなっているため、例えば３゜５ ［Ｖ
Ｉが印加されている。これにより非選択データ線が書き
込み動作時にＯＮされることはないので、非選択メモリ
セルＱｍｚが誤って書き込まれることはない。
ＱｙｚがＯＦＦとなっているため、例えば３゜５ ［Ｖ
Ｉが印加されている。これにより非選択データ線が書き
込み動作時にＯＮされることはないので、非選択メモリ
セルＱｍｚが誤って書き込まれることはない。
端子■、６に所定の昇圧電位例えば５ ［ＶＩが印加さ
れる。Ｘデコーダ１７により全てのワード線ＷＬ２、Ｗ
Ｌ、が例えば０［ｖ］にされる。また、Ｘデコーダ１６
によりＭＩＳＦＥＴＱｙｌのゲート電極に例えば５［ｖ
］が印加され、ＭＩＳＦＥＴＱ、Ｙ２（７）ゲート電極
に例えばＯ［ＶＩが印加される。また、端子Ｖ ＰＰ＋
Ｖｃｃには例えば５ ［ＶＩが印加され、端子Ｗ。、
Ｗ１〜Ｗ、は、Ｏ［ＶＩにされる。また、端子Ｅ１に例
えば５［ＶＩ、端子Ｅ２に例えば５ ［ＶＩを印加する
。このとき、ＭＩＳＦＥＴＱｗ４とＱｗｓはＯＦＦにな
っており、また、Ｍ Ｌ Ｓ Ｆ Ｅ Ｔ Ｑ ｙ□、
ＱｙｚのうちのＱｙ□のみがＯＮになっているので、デ
ータ線ＤＬ、、 ＤＬ、のうちのＤＬ□のみに所定の高
電位例えば５［ｖ］が印加され、このデータ線ＤＬ、に
接続しているメモリセルＱ ｍ １．０ｍ３のみの情報
の消去がなされる。なお、他のデータ線ＤＬ、に接続し
ているメモリセルＱ ｍ ２．０ｍ４の情報の消去は、
Ｘデコーダ１６でＭ Ｉ Ｓ Ｆ ＥＴＱｙＺを選択す
ることにより、前記と同様に行われる。また、Ｑ ｍ、
〜Ｑ ｍ 、を同時に消去する場合ニハ、Ｙデコーダ１
６テＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ’Ｊ１、Ｑｙ２を同
時に選択する。以上の説明では、端子ｖ２２はＶ ｃｅ
例えば５［ｖ］と同電圧とし、書き込み・消去時の高電
圧は内部回路による昇圧電気としたが、外部から印加す
ることが可能である。この場合、端子Ｖ ｐ ｐは例え
ば５［■］が印加される。
れる。Ｘデコーダ１７により全てのワード線ＷＬ２、Ｗ
Ｌ、が例えば０［ｖ］にされる。また、Ｘデコーダ１６
によりＭＩＳＦＥＴＱｙｌのゲート電極に例えば５［ｖ
］が印加され、ＭＩＳＦＥＴＱ、Ｙ２（７）ゲート電極
に例えばＯ［ＶＩが印加される。また、端子Ｖ ＰＰ＋
Ｖｃｃには例えば５ ［ＶＩが印加され、端子Ｗ。、
Ｗ１〜Ｗ、は、Ｏ［ＶＩにされる。また、端子Ｅ１に例
えば５［ＶＩ、端子Ｅ２に例えば５ ［ＶＩを印加する
。このとき、ＭＩＳＦＥＴＱｗ４とＱｗｓはＯＦＦにな
っており、また、Ｍ Ｌ Ｓ Ｆ Ｅ Ｔ Ｑ ｙ□、
ＱｙｚのうちのＱｙ□のみがＯＮになっているので、デ
ータ線ＤＬ、、 ＤＬ、のうちのＤＬ□のみに所定の高
電位例えば５［ｖ］が印加され、このデータ線ＤＬ、に
接続しているメモリセルＱ ｍ １．０ｍ３のみの情報
の消去がなされる。なお、他のデータ線ＤＬ、に接続し
ているメモリセルＱ ｍ ２．０ｍ４の情報の消去は、
Ｘデコーダ１６でＭ Ｉ Ｓ Ｆ ＥＴＱｙＺを選択す
ることにより、前記と同様に行われる。また、Ｑ ｍ、
〜Ｑ ｍ 、を同時に消去する場合ニハ、Ｙデコーダ１
６テＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ’Ｊ１、Ｑｙ２を同
時に選択する。以上の説明では、端子ｖ２２はＶ ｃｅ
例えば５［ｖ］と同電圧とし、書き込み・消去時の高電
圧は内部回路による昇圧電気としたが、外部から印加す
ることが可能である。この場合、端子Ｖ ｐ ｐは例え
ば５［■］が印加される。
次に、本実施例Ｉのメモリセルの構造を説明する。
第３図は、メモリセルアレイの一部の平面図であり、第
４図は、第３図のＡ−Ａ切断線における断面図である。
４図は、第３図のＡ−Ａ切断線における断面図である。
なお、第３図は、メモリセルの構造を解り易くするため
、フィールド絶縁膜以外の絶縁１模を図示していない。
、フィールド絶縁膜以外の絶縁１模を図示していない。
第３図及び第４図において、１は単結晶シリコンからな
る基板であり、２はフィールド絶縁１摸、３はＰ型チャ
ネルストッパである。
る基板であり、２はフィールド絶縁１摸、３はＰ型チャ
ネルストッパである。
１個のメモリセルを構成しているＭＩＳＦＥＴは、１０
０［人］程度の膜厚を有する第１ゲート絶縁膜４、フロ
ーティングゲート電極５．２５０人程度の膜厚を有する
第２ゲート絶縁膜６、コントロールゲート電極７、ソー
ス、ドレインとなるｎ。
０［人］程度の膜厚を有する第１ゲート絶縁膜４、フロ
ーティングゲート電極５．２５０人程度の膜厚を有する
第２ゲート絶縁膜６、コントロールゲート電極７、ソー
ス、ドレインとなるｎ。
型半導体領域９、ｎ゛型半導体領域１０、ｎ型半導体領
域１２とで構成しである。また、シリコン基板１の表面
にはｐ型チャネルドープ領域２２が形成されている。前
記第１ゲート絶縁膜４及び第２ゲート絶縁膜６は、酸化
シリコン膜からなっている。フローティングゲート電極
５は、例えば多結晶シリコン膜からなっている。コント
ロールゲート電極７は、例えば多結晶シリコン膜の上に
例えばＷＳｉ２等の高融点金属シリサイド膜を積層した
２Ｒ１Ｉ膜からなっている。また、コントロールゲート
電極７は、ワード線ＷＬと一体形成になっている。
域１２とで構成しである。また、シリコン基板１の表面
にはｐ型チャネルドープ領域２２が形成されている。前
記第１ゲート絶縁膜４及び第２ゲート絶縁膜６は、酸化
シリコン膜からなっている。フローティングゲート電極
５は、例えば多結晶シリコン膜からなっている。コント
ロールゲート電極７は、例えば多結晶シリコン膜の上に
例えばＷＳｉ２等の高融点金属シリサイド膜を積層した
２Ｒ１Ｉ膜からなっている。また、コントロールゲート
電極７は、ワード線ＷＬと一体形成になっている。
ゲート電極５．７の両側部のｎ゛型半導体領域９．１０
のうち、データ線ＤＬが接続孔１５を通して接続してい
る方のｎ゛型半導体領域９．１０は、データ線ＤＬが延
在している方向における端部が、ゲート電極５．７で規
定されているか、又は酸化シリコン膜からなるサイドウ
オール１３によって規定されている。そして、ワード線
ＷＬが延在している方向における端部は、フィールド絶
縁膜２によって規定されている。このように、接続孔１
５の下の部分のｎ゛型半導体領域９，１０は、その接続
孔１５ごとに分けて設けられている。また、この接続孔
１５の下のｎ゛型半導体領域９，１０は、ｎ型半導体領
域（低濃度層）１２の中に設けられている。したがって
、ｎ型半導体領域１２も、前記ｎ゛型半導体領域９．１
０と同様に、接続孔１５の両側部のゲート電極５．７と
フィールド絶縁膜２で囲まれた領域ごとに設けである。
のうち、データ線ＤＬが接続孔１５を通して接続してい
る方のｎ゛型半導体領域９．１０は、データ線ＤＬが延
在している方向における端部が、ゲート電極５．７で規
定されているか、又は酸化シリコン膜からなるサイドウ
オール１３によって規定されている。そして、ワード線
ＷＬが延在している方向における端部は、フィールド絶
縁膜２によって規定されている。このように、接続孔１
５の下の部分のｎ゛型半導体領域９，１０は、その接続
孔１５ごとに分けて設けられている。また、この接続孔
１５の下のｎ゛型半導体領域９，１０は、ｎ型半導体領
域（低濃度層）１２の中に設けられている。したがって
、ｎ型半導体領域１２も、前記ｎ゛型半導体領域９．１
０と同様に、接続孔１５の両側部のゲート電極５．７と
フィールド絶縁膜２で囲まれた領域ごとに設けである。
データ線ＤＬが接続しているｎ゛型半導体９．１０及び
ｎ型半導体領域１２は、情報の読み出し時及び消去時に
ドレインとなり、情報の書き込み時にはソースとして使
用する。また、ｎ゛型半導体領域１０とｎ型半導体領域
１２は、１つの接続孔１５を通して同一のデータ線ＤＬ
に接続している２つのメモリセルが共有している。そし
て、データ線ＤＬが接続しているｎ゛型半導体領域１０
の両端には、２つのメモリセルのそれぞれのフローティ
ングゲート電極５の下に入り込むように、ｎ°型半導体
領域９を設けている。
ｎ型半導体領域１２は、情報の読み出し時及び消去時に
ドレインとなり、情報の書き込み時にはソースとして使
用する。また、ｎ゛型半導体領域１０とｎ型半導体領域
１２は、１つの接続孔１５を通して同一のデータ線ＤＬ
に接続している２つのメモリセルが共有している。そし
て、データ線ＤＬが接続しているｎ゛型半導体領域１０
の両端には、２つのメモリセルのそれぞれのフローティ
ングゲート電極５の下に入り込むように、ｎ°型半導体
領域９を設けている。
一方、ゲート電極５．７のデータ線ＤＬが接続している
方と反対側のｎ゛型半導体領域９．１０は、情報の読み
出し時にはソースとなり、情報の書き込み時にはドレイ
ンとして使用する。情報の消去時には、所定の低電位例
えばＯ［Ｖ］を印加するが、ソースとして使用するもの
ではない。この読み出し時にソースとなるｎ゛型半導体
領域９．１０のうち、ｎ゛型半導体領域９はそれぞれの
メモリセルごとにサイドウオール１３の下に設けられ、
またフローティングゲート電極５の下に少し入り込んで
いる。
方と反対側のｎ゛型半導体領域９．１０は、情報の読み
出し時にはソースとなり、情報の書き込み時にはドレイ
ンとして使用する。情報の消去時には、所定の低電位例
えばＯ［Ｖ］を印加するが、ソースとして使用するもの
ではない。この読み出し時にソースとなるｎ゛型半導体
領域９．１０のうち、ｎ゛型半導体領域９はそれぞれの
メモリセルごとにサイドウオール１３の下に設けられ、
またフローティングゲート電極５の下に少し入り込んで
いる。
しかし、ｎ゛型半導体領域１０は、基板１の表面をワー
ドａＷＬが延在している方向に延在し、この両側部の複
数のメモリセルのｎ゛型半導体領域１０を一体に形成し
た構造となっている。そして、このワー・ド線ＷＬと同
じ方向に延在しているｎ゛型半導体領域１０と、サイド
ウオール１３の下に設けであるｎゝ型半導体領域９とで
接地線ＳＬを構成している。
ドａＷＬが延在している方向に延在し、この両側部の複
数のメモリセルのｎ゛型半導体領域１０を一体に形成し
た構造となっている。そして、このワー・ド線ＷＬと同
じ方向に延在しているｎ゛型半導体領域１０と、サイド
ウオール１３の下に設けであるｎゝ型半導体領域９とで
接地線ＳＬを構成している。
この接地線ＳＬを構成するｎ゛型半導体領域９．１０の
周囲及び底部を囲むように、Ｐ゛型半導体領域１１を設
けている。したがって、２◆型型半体領域１１もワード
線Ｗ Ｌが延在している方向に延在している。
周囲及び底部を囲むように、Ｐ゛型半導体領域１１を設
けている。したがって、２◆型型半体領域１１もワード
線Ｗ Ｌが延在している方向に延在している。
しかし、Ｐ゛型半導体領域１１は、必ずしもｎ゛型半導
体領域９．１０の底部全域に設ける必要はなく、ｎ゛型
半導体領域９のチャネル側の端部に設けてあればよい。
体領域９．１０の底部全域に設ける必要はなく、ｎ゛型
半導体領域９のチャネル側の端部に設けてあればよい。
前記ｎ゛型半導体領域９の上面から底部までの深さ（以
下、接合深さという）は０．１〜０．２［μｍ］程度、
ｎ°型半導体領域１０の接合深さは０．２〜０゜３［μ
ｍ］程度、ｎ型半導体領域１２及びｐ゛型半導体領域１
１の接合深さは０．４〜０．６［μｍ］程度である。
下、接合深さという）は０．１〜０．２［μｍ］程度、
ｎ°型半導体領域１０の接合深さは０．２〜０゜３［μ
ｍ］程度、ｎ型半導体領域１２及びｐ゛型半導体領域１
１の接合深さは０．４〜０．６［μｍ］程度である。
フローティングゲート電極５の側面及びコントロールゲ
ート電極７の側面及び上面は、薄い酸化シリコン膜８が
覆っている。１４は例えば酸化シリコン瞑の上にリンシ
リケートガラス（ＰＳＧ）膜を積層して構成した層間絶
縁膜である。データ線ＤＬはアルミニウム膜からなって
いる。
ート電極７の側面及び上面は、薄い酸化シリコン膜８が
覆っている。１４は例えば酸化シリコン瞑の上にリンシ
リケートガラス（ＰＳＧ）膜を積層して構成した層間絶
縁膜である。データ線ＤＬはアルミニウム膜からなって
いる。
なお、情報の読み出し時におけるドレインと基板１の間
の接合容量を少くする上では、前記読み出し時のドレイ
ンをｎ型半導体領域１２のみで構成することもできる。
の接合容量を少くする上では、前記読み出し時のドレイ
ンをｎ型半導体領域１２のみで構成することもできる。
一方、接地線ＳＬを構成するｎ゛型半導体領域９．１０
の方は、ｐ゛型半導体領域１１の中に設けているが、こ
のＰ゛型半導体領域１１を設けないようにして、ｎ゛型
半導体領域９．１０のみで接地線ＳＬを構成することも
できる。しかし、この実施例Ｉでは、情報の書き込み効
率を高めるため、プ型半導体領域１１を設けている。
の方は、ｐ゛型半導体領域１１の中に設けているが、こ
のＰ゛型半導体領域１１を設けないようにして、ｎ゛型
半導体領域９．１０のみで接地線ＳＬを構成することも
できる。しかし、この実施例Ｉでは、情報の書き込み効
率を高めるため、プ型半導体領域１１を設けている。
本発明のメモリセルにおいては、前記ＭＩＳＦＥＴの情
報の書き込み時及び情報消去時共にしきい値電圧ｖｔｈ
が正であり、かつフローティングゲート電極５の電位が
情報書き込み時では負となり、情報の消去時では実質的
に正となるようにｐ型チャネルドープ領域２２及びｐ゛
型半導体領域１１の不純物濃度を設定し、例えばメモリ
セルのしきい値電圧ｖｔｈを２．５〜３．５［Ｖ］に設
定する。なお、前記メモリセルのしきい値電圧ｖｔｈは
、Ｐ型チャネルドープ領域２２＋ｐ”型半導体領域１１
のいずれか一方のみで設定してもよく、またしきい値電
圧ｖｔｈは、前記イオンドーズ量とアニール条件により
任意に設定することができる。
報の書き込み時及び情報消去時共にしきい値電圧ｖｔｈ
が正であり、かつフローティングゲート電極５の電位が
情報書き込み時では負となり、情報の消去時では実質的
に正となるようにｐ型チャネルドープ領域２２及びｐ゛
型半導体領域１１の不純物濃度を設定し、例えばメモリ
セルのしきい値電圧ｖｔｈを２．５〜３．５［Ｖ］に設
定する。なお、前記メモリセルのしきい値電圧ｖｔｈは
、Ｐ型チャネルドープ領域２２＋ｐ”型半導体領域１１
のいずれか一方のみで設定してもよく、またしきい値電
圧ｖｔｈは、前記イオンドーズ量とアニール条件により
任意に設定することができる。
以上、説明したメモリセルの構成から以下の効果が得ら
れる。
れる。
（１）前記Ｍ Ｉ Ｓ Ｆ Ｅ Ｔの情報の書き込み時
及び情報消去時共にしきい値電圧ｖｔｈが正であり、か
つフローティングゲート電極５の電位が情報書き込み時
では負となり、情報の消去時では実質的に正となるよう
に例えばメモリセルのしきい値電圧ｖｔｈを２．５〜３
．５［Ｖ］に設定することにより、書き込み時と消去時
の′１゛ヒ界強度を同じにすることができるので、フロ
ーティングゲート電極５にかかる電界が緩和され、電荷
が保持し易すくなる。
及び情報消去時共にしきい値電圧ｖｔｈが正であり、か
つフローティングゲート電極５の電位が情報書き込み時
では負となり、情報の消去時では実質的に正となるよう
に例えばメモリセルのしきい値電圧ｖｔｈを２．５〜３
．５［Ｖ］に設定することにより、書き込み時と消去時
の′１゛ヒ界強度を同じにすることができるので、フロ
ーティングゲート電極５にかかる電界が緩和され、電荷
が保持し易すくなる。
これにより、書き込み又は消去を容易にすることができ
る。
る。
（２）前記Ｐ型チャネルドープ領域２２及びｐ゛型半導
体領域１１の濃度をメモリセルのしきい値電圧■ｔｈが
２．０〜３．Ｏ［Ｖ］になるように高めるので、書き込
み時ドレイン端部チャネルで電界強度を高められ、ホッ
トエレクトロンの発生を増加する。
体領域１１の濃度をメモリセルのしきい値電圧■ｔｈが
２．０〜３．Ｏ［Ｖ］になるように高めるので、書き込
み時ドレイン端部チャネルで電界強度を高められ、ホッ
トエレクトロンの発生を増加する。
この結果、書き込み特性を向上することができる。
（３）前記書き込み時と消去時では電荷が逆の極性でフ
ローティングゲート電極５に入ることにより、ホットエ
レクトロンが入り易すくなるので、書き込み特性を向上
することができる。
ローティングゲート電極５に入ることにより、ホットエ
レクトロンが入り易すくなるので、書き込み特性を向上
することができる。
次に、第３図及び第４図に示したメモリセルの製造方法
を説明する。
を説明する。
第５図乃至第１８図は、メモリセルの第４図と同一部分
の製造工程における断面図又は平面図である。
の製造工程における断面図又は平面図である。
まず、第５図に示すように、ｐ−型半導体基板１の酸化
による酸化シリコン膜１８と、熱酸化マスクとして例え
ばＣＶＤによる窒化シリコン膜１９を用いて半導体基板
１の所定の表面を酸化することによってフィールド絶縁
膜２を形成する。ｐ型チャネルストッパ３は、フィール
ド絶縁膜２を形成する以前にイオン打込によってｐ型不
純物例えばボロン（Ｂ）を導入しておくことによって形
成する。
による酸化シリコン膜１８と、熱酸化マスクとして例え
ばＣＶＤによる窒化シリコン膜１９を用いて半導体基板
１の所定の表面を酸化することによってフィールド絶縁
膜２を形成する。ｐ型チャネルストッパ３は、フィール
ド絶縁膜２を形成する以前にイオン打込によってｐ型不
純物例えばボロン（Ｂ）を導入しておくことによって形
成する。
フィールド絶縁膜２を形成した後に、窒化シリコン膜１
９及び酸化シリコン膜１８は除去する。
９及び酸化シリコン膜１８は除去する。
次に、第６図に示すように、基板１のフィールド絶縁膜
２から露出している表面を熱酸化して膜厚が１００［人
］程度の第１ゲート絶縁膜４を形成する。そして、第１
ゲート絶縁膜４を通して、または該第１ゲート絶縁膜４
を形成する前にしきい値電圧［Ｖ ｔｈ］調整用イオン
打ち込みを行いｐ型チャネルドープ領域２２を形成する
。しきい値電圧調整用イオン打ち込みは、例えば、ボロ
ン（Ｂ）を３０［ｋｅＶコで５ Ｘ １ ０１２−３
．ＯＸ １ ０”［ａｔｏｍｓ／ｃｏ？］打ち込む。
２から露出している表面を熱酸化して膜厚が１００［人
］程度の第１ゲート絶縁膜４を形成する。そして、第１
ゲート絶縁膜４を通して、または該第１ゲート絶縁膜４
を形成する前にしきい値電圧［Ｖ ｔｈ］調整用イオン
打ち込みを行いｐ型チャネルドープ領域２２を形成する
。しきい値電圧調整用イオン打ち込みは、例えば、ボロ
ン（Ｂ）を３０［ｋｅＶコで５ Ｘ １ ０１２−３
．ＯＸ １ ０”［ａｔｏｍｓ／ｃｏ？］打ち込む。
次に、第７図に示すように、フローティングゲート電極
５を形成するために、半導体基板１上の全面に例えばＣ
ＶＤによって多結晶シリコン膜５を形成する。多結晶シ
リコン膜５には、熱拡散、イオン打込み等によってｎ型
不純物例えばリン（Ｐ）を導入する。
５を形成するために、半導体基板１上の全面に例えばＣ
ＶＤによって多結晶シリコン膜５を形成する。多結晶シ
リコン膜５には、熱拡散、イオン打込み等によってｎ型
不純物例えばリン（Ｐ）を導入する。
次に、第８図に示すように、多結晶シリコン膜５を、レ
ジスト膜を用いたエツチングによってフローティングゲ
ート電極５の所定の幅で、データ線ＤＬが延在する方向
に延在するようにパターニングする。つまり、このエツ
チング工程では、同一のデータ線ＤＬに接続される複数
のメモリセルのフローティングゲート電極５を一体にし
たパターンに多結晶シリコン膜５をパターニングする。
ジスト膜を用いたエツチングによってフローティングゲ
ート電極５の所定の幅で、データ線ＤＬが延在する方向
に延在するようにパターニングする。つまり、このエツ
チング工程では、同一のデータ線ＤＬに接続される複数
のメモリセルのフローティングゲート電極５を一体にし
たパターンに多結晶シリコン膜５をパターニングする。
多結晶シリコン膜５をパターニングした後に、レジスト
膜からなるマスクは除去する。
膜からなるマスクは除去する。
次に、第９図に示すように、多結晶シリコン膜５の表面
を酸化して酸化シリコン膜からなる第２ゲート絶縁膜６
を形成する。膜厚は２００〜２５０［人コ程度にする。
を酸化して酸化シリコン膜からなる第２ゲート絶縁膜６
を形成する。膜厚は２００〜２５０［人コ程度にする。
この酸化工程でバッファ回路、デコーダ回路、センスア
ップ等の周辺回路を構成するＭＩＳＦＥＴのゲート絶縁
膜を形成するようにする。次に、コントロールゲート電
極７及びワード線ＷＬを形成するために例えばＣＶＤに
よって半導体基板１上の全面に多結晶シリコン膜７を形
成する。多結晶シリコン膜７には熱拡散、イオン打込み
等によってｎ型不純物例えばリン（Ｐ）を導入する。
ップ等の周辺回路を構成するＭＩＳＦＥＴのゲート絶縁
膜を形成するようにする。次に、コントロールゲート電
極７及びワード線ＷＬを形成するために例えばＣＶＤに
よって半導体基板１上の全面に多結晶シリコン膜７を形
成する。多結晶シリコン膜７には熱拡散、イオン打込み
等によってｎ型不純物例えばリン（Ｐ）を導入する。
次に、第１０図に示すように、レジスト膜からなるマス
クを用いたエツチングによって多結晶シリコン膜７をエ
ツチングしてコントロールゲート電極７及びワード線Ｗ
Ｌを形成する。このエツチング工程で周辺回路のＭＩＳ
ＦＥＴのゲート電極も形成する。前記エツチングに続い
てフローティングゲート電極７から露出している第２ゲ
ート絶縁股６をエツチングする。さらに、多結晶シリコ
ン膜５をエツチングしてフローティングゲート電極５を
形成する。この一連のエツチングの後に、レジスト膜か
らなるマスクを除去する。なお、コントロールゲート電
極７、ワード線ＷＬ及び周辺回路のＭＩ Ｓ ＦＥＴの
ゲート電極は、Ｍｏ、Ｗ、Ｔａ、Ｔｉ等の高融点金属１
漠又はそのシリサイド膜あるいは多結晶シリコン膜の上
に前記高融点金属膜又はシリサイド膜を積層した２層膜
としてもよい。
クを用いたエツチングによって多結晶シリコン膜７をエ
ツチングしてコントロールゲート電極７及びワード線Ｗ
Ｌを形成する。このエツチング工程で周辺回路のＭＩＳ
ＦＥＴのゲート電極も形成する。前記エツチングに続い
てフローティングゲート電極７から露出している第２ゲ
ート絶縁股６をエツチングする。さらに、多結晶シリコ
ン膜５をエツチングしてフローティングゲート電極５を
形成する。この一連のエツチングの後に、レジスト膜か
らなるマスクを除去する。なお、コントロールゲート電
極７、ワード線ＷＬ及び周辺回路のＭＩ Ｓ ＦＥＴの
ゲート電極は、Ｍｏ、Ｗ、Ｔａ、Ｔｉ等の高融点金属１
漠又はそのシリサイド膜あるいは多結晶シリコン膜の上
に前記高融点金属膜又はシリサイド膜を積層した２層膜
としてもよい。
次に、第１１図に示すように、フローティングゲート電
極５及びコントロールゲート電極７（ワード線ＷＬ）の
露出している表面を酸化して酸化シリコン膜８を形成す
る。この酸化の際にフローティングゲート電極５、コン
トロールゲート電極７から露出している半導体基板１の
表面が酸化されて酸化シリコン暎８が形成される。
極５及びコントロールゲート電極７（ワード線ＷＬ）の
露出している表面を酸化して酸化シリコン膜８を形成す
る。この酸化の際にフローティングゲート電極５、コン
トロールゲート電極７から露出している半導体基板１の
表面が酸化されて酸化シリコン暎８が形成される。
次に、第１２図に示すように、半導体基板１上に、ｐ゛
型半導体領域１１形成用のレジスト膜からなるマスク２
０を形成する。次に、イオン打込みによって半導体基板
１の表面部にｐ型不純物例えばボロン（Ｂ）を１５［ｋ
ｅＶコで１０１３〜１０１４［ａｔｏｍｓ／ｃＪ］程度
導入する。そして、マスク２０を除去した後、１０００
℃で１〜２時間のアニールにより引き伸し拡散を行って
（所定程度の接合深さまで拡散する）ｐ゛型半導体領域
１１を形成する。しきい値電圧ｖｔｈは、ｐ型チャネル
ドープ領域２２及びｐ゛型半導体領域１１の前記イオン
ドーズ量とアニール条件により所定値に設定することが
できる。
型半導体領域１１形成用のレジスト膜からなるマスク２
０を形成する。次に、イオン打込みによって半導体基板
１の表面部にｐ型不純物例えばボロン（Ｂ）を１５［ｋ
ｅＶコで１０１３〜１０１４［ａｔｏｍｓ／ｃＪ］程度
導入する。そして、マスク２０を除去した後、１０００
℃で１〜２時間のアニールにより引き伸し拡散を行って
（所定程度の接合深さまで拡散する）ｐ゛型半導体領域
１１を形成する。しきい値電圧ｖｔｈは、ｐ型チャネル
ドープ領域２２及びｐ゛型半導体領域１１の前記イオン
ドーズ量とアニール条件により所定値に設定することが
できる。
次に、第１３図に示すように、基板１上にｎ型半導体領
域１２形成用のレジスト膜からなるマスクを形成する。
域１２形成用のレジスト膜からなるマスクを形成する。
次に、イオン打込みによって基板１の表面にｎ型不純物
例えばリン（Ｐ）を１０１４［ａｔ。
例えばリン（Ｐ）を１０１４［ａｔ。
ｆｆ１ｓ／ａ＆］程度導入する。この後、マスク２０を
除き、アニールによって０．４〜０．６［μｍ］の深さ
まで拡散してｎ型半導体領域１２を形成する。なお、ｐ
゛型半導体領域１１の引き伸し拡散、ｎ型半導体領域１
２の引き伸し拡散はイオン打ち込み後−度に行ってもよ
い。
除き、アニールによって０．４〜０．６［μｍ］の深さ
まで拡散してｎ型半導体領域１２を形成する。なお、ｐ
゛型半導体領域１１の引き伸し拡散、ｎ型半導体領域１
２の引き伸し拡散はイオン打ち込み後−度に行ってもよ
い。
次に、第１４図に示すように、フローティングゲート電
極５及びコントロールゲート電極７をマスクとして、イ
オン打込みによって半導体基板１の表面にｎ型不純物例
えばヒ素（Ａｓ）を１０１５〜１０ ” ［ａｔｏｍｓ
／ａＪ］程度導入してｎ゛型半導体領域９を形成する。
極５及びコントロールゲート電極７をマスクとして、イ
オン打込みによって半導体基板１の表面にｎ型不純物例
えばヒ素（Ａｓ）を１０１５〜１０ ” ［ａｔｏｍｓ
／ａＪ］程度導入してｎ゛型半導体領域９を形成する。
なお、このイオン打込みの際に周辺回路領域をレジスト
膜からなるマスクで覆ってメモリセル領域のみにイオン
打込みするようにし、さらにメモリセル領域をレジスト
膜からなるマスクで覆って周辺回路領域にｎ型不純物例
えばリン（Ｐ）をＩ Ｘ １０”［ａｔｏｍｓ／ｃｎｆ
コ程度イオン打込みすることにより１周辺回路を構成す
るＮチャネルＭＩ ５ＦＥＴのソース、ドレイン領域を
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造にすることもできる。この場合、周辺回路領
域に設けられたレジスト膜からなるマスクは、イオンの
打込みの後に除去する。
膜からなるマスクで覆ってメモリセル領域のみにイオン
打込みするようにし、さらにメモリセル領域をレジスト
膜からなるマスクで覆って周辺回路領域にｎ型不純物例
えばリン（Ｐ）をＩ Ｘ １０”［ａｔｏｍｓ／ｃｎｆ
コ程度イオン打込みすることにより１周辺回路を構成す
るＮチャネルＭＩ ５ＦＥＴのソース、ドレイン領域を
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造にすることもできる。この場合、周辺回路領
域に設けられたレジスト膜からなるマスクは、イオンの
打込みの後に除去する。
次に、第１５図に示すように、半導体基板１上の全面に
、例えばＣＶＤによってサイドウオール１３（第１６図
参照）形成用の酸化シリコン膜１３を形成する。
、例えばＣＶＤによってサイドウオール１３（第１６図
参照）形成用の酸化シリコン膜１３を形成する。
次に、第１６図に示すように、反応性イオンエツチング
（ＲＩＥ）によって酸化シリコン１Ｉｆｆ１３を半導体
基板１の表面が露出するまでエツチングしてサイドウオ
ール１３を形成する。周辺回路を構成するためのＭＩＳ
ＦＥＴのゲート電極の側部にもサイドウオール１３が形
成される。前記エツチングによって露出した半導体基板
１の表面を再度酸化して酸化シリコン販８を形成する。
（ＲＩＥ）によって酸化シリコン１Ｉｆｆ１３を半導体
基板１の表面が露出するまでエツチングしてサイドウオ
ール１３を形成する。周辺回路を構成するためのＭＩＳ
ＦＥＴのゲート電極の側部にもサイドウオール１３が形
成される。前記エツチングによって露出した半導体基板
１の表面を再度酸化して酸化シリコン販８を形成する。
次に、第１７図に示すように、フローティングゲート電
極５、コントロールゲート電極７及びサイドウオール１
３をマスクとして、イオン打込みによってｎ型不純物例
えばヒ素（Ａｓ）を例えば５Ｘ１．０１ｓ〜Ｉ Ｘ １
０１６ａｔｏｍｓ／ａ＆程度導入してｎ゛型半導体領域
１０を形成する。このイオン打込み工程で周辺回路のＮ
チャネルＭＩＳＦＥＴのソース、ドレイン領域の高濃度
層も形成する。なお、周辺回路のＰチャネルＭＩ ５Ｆ
ＥＴが構成される領域は、レジスト膜からなるマスクに
よって覆って前記ｎ型不純物が導入されないようにする
。このレジスト膜からなるマスクは、イオン打込みの後
に除去する。ＮチャネルＭＩＳＦＥＴを形成した後に、
図示していないが、周辺回路のＮチャネルＭＩＳＦＥＴ
領域及びメモリセル領域をレジスト膜からなるマスクに
よって覆い、イオン打込みによって周辺回路のＰチャネ
ルＭＩＳＦＥＴ領域にｐ型不純物例えばボロン（Ｂ）を
導入してＰチャネルＭＩＳＦＥＴのソース、ドレイン領
域を形成する。ＮチャネルＭＩＳＦＥＴ及びメモリセル
領域を覆っていたレジスト膜からなるマスクは、Ｐ型不
純物を導入した後に除去する。
極５、コントロールゲート電極７及びサイドウオール１
３をマスクとして、イオン打込みによってｎ型不純物例
えばヒ素（Ａｓ）を例えば５Ｘ１．０１ｓ〜Ｉ Ｘ １
０１６ａｔｏｍｓ／ａ＆程度導入してｎ゛型半導体領域
１０を形成する。このイオン打込み工程で周辺回路のＮ
チャネルＭＩＳＦＥＴのソース、ドレイン領域の高濃度
層も形成する。なお、周辺回路のＰチャネルＭＩ ５Ｆ
ＥＴが構成される領域は、レジスト膜からなるマスクに
よって覆って前記ｎ型不純物が導入されないようにする
。このレジスト膜からなるマスクは、イオン打込みの後
に除去する。ＮチャネルＭＩＳＦＥＴを形成した後に、
図示していないが、周辺回路のＮチャネルＭＩＳＦＥＴ
領域及びメモリセル領域をレジスト膜からなるマスクに
よって覆い、イオン打込みによって周辺回路のＰチャネ
ルＭＩＳＦＥＴ領域にｐ型不純物例えばボロン（Ｂ）を
導入してＰチャネルＭＩＳＦＥＴのソース、ドレイン領
域を形成する。ＮチャネルＭＩＳＦＥＴ及びメモリセル
領域を覆っていたレジスト膜からなるマスクは、Ｐ型不
純物を導入した後に除去する。
次に、第１８図に示すように、半導体基板１上の全面に
例えばＣＶＤによってＰＳＧ膜からなる絶縁膜１４を形
成する。この後、第３図及び第４図に示した接続孔１５
、アルミニウム膜からなるデータ線ＤＬ、図示していな
い最終保護膜を形成する。
例えばＣＶＤによってＰＳＧ膜からなる絶縁膜１４を形
成する。この後、第３図及び第４図に示した接続孔１５
、アルミニウム膜からなるデータ線ＤＬ、図示していな
い最終保護膜を形成する。
以上、説明したように、本実施例の製造方法によれば、
アドレスバッファ回路、デコーダ回路、センスアップ回
路等の周辺回路を構成するＮチャネルＭＩ ５ＦＥＴと
略同−工程でメモリセルを形成することができる。
アドレスバッファ回路、デコーダ回路、センスアップ回
路等の周辺回路を構成するＮチャネルＭＩ ５ＦＥＴと
略同−工程でメモリセルを形成することができる。
〔実施例■〕
本実施例■は、第１９図に示すように、情報の書き込み
はワード線（Ｗ Ｌ ）及びデータ線（ＤＬ）を高電位
にソースａ、（ＳＬ）を低電位にして行い、情報の消去
はワード線（ＷＬ）及びデータ線（ＤＬ）を低電位に、
ソース線（ＳＬ）を高電位にして行い、情報の読み出し
はワード線をＶｃｃ、データ線（ＤＬ）を所定電位（例
えば２Ｖ）にし、ソース線を低電位にして行うメモリセ
ルを示す。
はワード線（Ｗ Ｌ ）及びデータ線（ＤＬ）を高電位
にソースａ、（ＳＬ）を低電位にして行い、情報の消去
はワード線（ＷＬ）及びデータ線（ＤＬ）を低電位に、
ソース線（ＳＬ）を高電位にして行い、情報の読み出し
はワード線をＶｃｃ、データ線（ＤＬ）を所定電位（例
えば２Ｖ）にし、ソース線を低電位にして行うメモリセ
ルを示す。
データ線（ＤＬ）に接続孔１５により接続されたｎ゛型
半導体領域１０に接してフローティングゲート５の端部
に延びるざ型半導体領域９が形成され、メモリセルのし
きい値Ｖｔｈｍ設定用のプ型半導体領域１１．ｐ型チャ
ネルドープ領域２２がチャネル部に形成されている。ソ
ース線（ＳＬ）はｎ゛型半導体領域１０により構成され
、これに接してフローティングゲート５の端部に延びる
ｎ゛型半導体領域９が形成され、ｎ゛型半導体領域９，
１０を取り囲んでｎ型半導体領域１２が形成されている
。これにより、ソース接合の高耐圧化を図り、消去特性
を向上することができる。
半導体領域１０に接してフローティングゲート５の端部
に延びるざ型半導体領域９が形成され、メモリセルのし
きい値Ｖｔｈｍ設定用のプ型半導体領域１１．ｐ型チャ
ネルドープ領域２２がチャネル部に形成されている。ソ
ース線（ＳＬ）はｎ゛型半導体領域１０により構成され
、これに接してフローティングゲート５の端部に延びる
ｎ゛型半導体領域９が形成され、ｎ゛型半導体領域９，
１０を取り囲んでｎ型半導体領域１２が形成されている
。これにより、ソース接合の高耐圧化を図り、消去特性
を向上することができる。
以上１本発明を実施例にもとすき、具体的に説明してき
たが１本発明は前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことはいうまでもない。
たが１本発明は前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことはいうまでもない。
例えば、前記実施例では、Ｆ Ａ Ｍ ＯＳ （Ｆｌｏ
ａｔｉｎｇｇａｔｅ Ａｖａｌａｎｃｈｅ １ｎｊｅｃ
ｔｉｏｎ Ｍ ＯＳ ）に本発明を適用したものについ
て説明したが、本発明は、ＦＬ ＯＴ ＯＸ （Ｆｌｏ
ａｔｉｎｇ ｇａｔｅ Ｔｕｎｎｅｌ ０ｘｉｄｅ）方
式のものにも適用できる。
ａｔｉｎｇｇａｔｅ Ａｖａｌａｎｃｈｅ １ｎｊｅｃ
ｔｉｏｎ Ｍ ＯＳ ）に本発明を適用したものについ
て説明したが、本発明は、ＦＬ ＯＴ ＯＸ （Ｆｌｏ
ａｔｉｎｇ ｇａｔｅ Ｔｕｎｎｅｌ ０ｘｉｄｅ）方
式のものにも適用できる。
本願によって開示された発明のうち代表的なものの効果
を簡単に説明すれば、以下のとおりである。
を簡単に説明すれば、以下のとおりである。
（１）情報の書き込み時と消去時の電界をほぼ同じにす
ることができるので、情報保持状態時の電界の影響が緩
和され、フローティングゲート電極の電荷が保持し易す
くなり、情報の書込み又は消去を容易にすることができ
る。
ることができるので、情報保持状態時の電界の影響が緩
和され、フローティングゲート電極の電荷が保持し易す
くなり、情報の書込み又は消去を容易にすることができ
る。
（２）しきい値電圧を高く設定するため、イオン打ち込
みにより不純物濃度を高めるので、書き込み時のホット
エレクトロンの発生が増加し、書き込み特性を向上する
ことができる。
みにより不純物濃度を高めるので、書き込み時のホット
エレクトロンの発生が増加し、書き込み特性を向上する
ことができる。
（３）情報の書き込み時と消去時では、７ｆｔ荷が逆の
極性でフローティングゲート電極に入ることにより、書
込み時のホットエレクトロンが入り易くなるので、書き
込み特性を向上することができる。
極性でフローティングゲート電極に入ることにより、書
込み時のホットエレクトロンが入り易くなるので、書き
込み特性を向上することができる。
（４）メモリセルを１個のＭＩＳＦＥＴで構成できるの
で、その情報の読み出し速度を速くすることができる。
で、その情報の読み出し速度を速くすることができる。
第１図は、本発明の実施例ＩのＥ Ｅ Ｐ ＲＯＭメモ
リセルアレイの回路図、 第２図は、第１図に示すメモリセルの情報の書き込み動
作、読み出し動作、消去動作を説明するための図、 第３図は、第１図に示すメモリセルアレイの−部の平面
図、 第４図は、第３図のＡ−Ａ切断線における断面図、 第５図乃至第１８図は、本発明の実施例１のメモリセル
の製造工程における断面図、 第１９図は、本発明の実施例■のメモリセルの断面図、 第２０図及び第２１図は、本発明の詳細な説明するため
の図、 第２２図は、従来のＥ Ｅ Ｐ ＲＯＭの問題点を説明
するための図である。 図中、５・フローティングゲート電極、７・・コントロ
ールゲート電極、９．１０・・・ｎ゛型半導体領域、１
１・・ｐ°型半導体領域、１２・・・ｎ型半導体領域、
２２・・・ｐ゛型半導体領域、ＷＬ・・・ワード線、Ｄ
Ｌ・・・データ線。
リセルアレイの回路図、 第２図は、第１図に示すメモリセルの情報の書き込み動
作、読み出し動作、消去動作を説明するための図、 第３図は、第１図に示すメモリセルアレイの−部の平面
図、 第４図は、第３図のＡ−Ａ切断線における断面図、 第５図乃至第１８図は、本発明の実施例１のメモリセル
の製造工程における断面図、 第１９図は、本発明の実施例■のメモリセルの断面図、 第２０図及び第２１図は、本発明の詳細な説明するため
の図、 第２２図は、従来のＥ Ｅ Ｐ ＲＯＭの問題点を説明
するための図である。 図中、５・フローティングゲート電極、７・・コントロ
ールゲート電極、９．１０・・・ｎ゛型半導体領域、１
１・・ｐ°型半導体領域、１２・・・ｎ型半導体領域、
２２・・・ｐ゛型半導体領域、ＷＬ・・・ワード線、Ｄ
Ｌ・・・データ線。
Claims (1)
- 【特許請求の範囲】 １、電気的に情報の書き込み及び消去が可能な電界効果
トランジスタからなるメモリセルを有する不揮発性の半
導体記憶装置において、前記電界効果トランジスタの情
報書き込み時及び情報消去時共にしきい値電圧が正であ
り、かつ電荷蓄積部の電位が情報の書き込み時では負と
なり情報の消去時では実質的に正となるようにしたこと
を特徴とする半導体記憶装置。 ２、前記半導体記憶装置は、メモリセルが基板上に重ね
て設けられたフローティングゲート電極とコントロール
ゲート電極と、基板の表面の前記フローティングゲート
電極及びコントロールゲート電極のデータ線が接続する
側の側部に設けた第１半導体領域と、接地線が接続する
側の側部に設けた第２半導体領域とで構成したＭＩＳＦ
ＥＴからなり、該ＭＩＳＦＥＴがそれぞれのデータ線と
ワード線の交差部に配置され、前記第１半導体領域は前
記データ線に接続し、第２半導体領域は前記ワード線と
同一方向に延在する接地線に接続し、コントロールゲー
ト電極は前記ワード線に接続し、電気的に書き込み消去
可能で、かつ書き込み及び消去後ともエンハンスメント
モードで動作する構成になっていることを特徴とする特
許請求の範囲第１項記載の半導体記憶装置。 ４、前記第１半導体領域の不純物濃度を第２半導体領域
より低くし、情報の書き込みは、前記ＭＩＳＦＥＴの接
地線が接続されている第２半導体領域に所定の高電位、
前記データ線が接続されている第１半導体領域に所定の
低電位、前記コントロールゲート電極に所定の高電位を
それぞれ印加して行い、情報の読み出しは、前記データ
線が接続されている第１半導体領域をドレインとし、前
記接地線が接続されている第２半導体領域をソースとし
て、前記コントロールゲート電極に所定電位を印加して
行うことを特徴とする特許請求の範囲第２項記載の半導
体記憶装置。 ４、前記ＭＩＳＦＥＴは、ＮチャネルＭＩＳＦＥＴであ
ることを特徴とする特許請求の範囲第２項記載の半導体
記憶装置。 ５、前記半導体記憶装置の情報の消去は、前記データ線
が接続している第１半導体領域に所定の高電位、前記接
地線が接続している第２半導体領域に所定の低電位、コ
ントロールゲート電極に所定の低電位をそれぞれ印加し
て行うことを特徴とする特許請求の範囲第２項記載の半
導体記憶装置。 ６、前記第１半導体領域の中に、前記第２半導体領域と
同一工程で形成した第３半導体領域を設けていることを
特徴とする特許請求の範囲第２項に記載の半導体記憶装
置。 ７、前記第２半導体領域及び第３半導体領域は、第４半
導体領域と第５半導体領域とで構成され、第４半導体領
域は、チャネル領域側の端部に設けられ、第５半導体領
域は、第４半導体領域以外の部分に設けられていること
を特徴とする特許請求の範囲第２項に記載の半導体記憶
装置。 ８、前記データ線が接続している第１半導体領域の中に
、第５半導体領域のみをフローティングゲート電極及び
コントロールゲート電極の下に回り込まないように離し
て設け、前記接地線が接続している第２半導体領域は、
チャネル領域側の端部の第４半導体領域と、チャネルか
ら離隔した部分の第５半導体領域とで構成していること
を特徴とする特許請求の範囲第２項に記載の半導体記憶
装置。 ９、前記第１及び第２半導体領域と反対導電型の第６半
導体領域を設けたことを特徴とする特許請求の範囲第２
項〜第８項のいずれか一項に記載の半導体記憶装置。 １０、前記ＭＩＳＦＥＴはＮチャネル型であり、前記第
６半導体領域はｐ＾＋型半導体領域であることを特徴と
する特許請求の範囲第９項記載の半導体記憶装置。 １１、前記第１半導体領域の不純物濃度を第２半導体領
域より低くし、また第２半導体領域のチャネル側の端部
に、前記第１及び第２半導体領域と反対導電型の第６半
導体領域を設けたことを特徴とする特許請求の範囲第２
項〜第８項のいずれか一項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980888A JP2628673B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980888A JP2628673B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194197A true JPH01194197A (ja) | 1989-08-04 |
| JP2628673B2 JP2628673B2 (ja) | 1997-07-09 |
Family
ID=12009632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980888A Expired - Lifetime JP2628673B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2628673B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04247398A (ja) * | 1991-01-31 | 1992-09-03 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2010021562A (ja) * | 2009-09-09 | 2010-01-28 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-01-29 JP JP1980888A patent/JP2628673B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04247398A (ja) * | 1991-01-31 | 1992-09-03 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2010021562A (ja) * | 2009-09-09 | 2010-01-28 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2628673B2 (ja) | 1997-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101373635B (zh) | 非易失存储器件 | |
| US6115287A (en) | Nonvolatile semiconductor memory device using SOI | |
| TW561617B (en) | Non-volatile semiconductor memory device and its manufacturing method | |
| US6653685B2 (en) | Nonvolatile memory device | |
| US5822248A (en) | Non-volatile semiconductor memory device using folded bit line architecture | |
| US7515478B2 (en) | CMOS logic compatible non-volatile memory cell structure, operation, and array configuration | |
| US7450418B2 (en) | Non-volatile memory and operating method thereof | |
| JPH098153A (ja) | 不揮発性半導体記憶装置 | |
| JPH07193150A (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| KR20010102269A (ko) | 하나의 기판 상에 적어도 하나의 메모리 셀과 적어도하나의 로직 트랜지스터를 제조하는 방법 및 하나의 기판상에 적어도 하나의 메모리 셀과 적어도 하나의 고전압트랜지스터를 제조하는 방법 및 반도체 장치 | |
| JPS62276878A (ja) | 半導体記憶装置 | |
| US6570788B1 (en) | Semiconductor device and method of driving and method of producing the same | |
| JP3498116B2 (ja) | 不揮発性半導体記憶装置 | |
| US5467307A (en) | Memory array utilizing low voltage Fowler-Nordheim Flash EEPROM cell | |
| JP3288100B2 (ja) | 不揮発性半導体記憶装置及びその書き換え方法 | |
| JPH06291287A (ja) | 不揮発性半導体記憶装置 | |
| US6897515B2 (en) | Semiconductor memory and semiconductor device | |
| US20020066934A1 (en) | Eeprom with high channel hot carrier injection efficiency | |
| JPH01194197A (ja) | 半導体記憶装置 | |
| JP3288099B2 (ja) | 不揮発性半導体記憶装置及びその書き換え方法 | |
| US5349553A (en) | Nonvolatile semiconductor memory device | |
| JP3251699B2 (ja) | 不揮発性記憶装置 | |
| US8174884B2 (en) | Low power, single poly EEPROM cell with voltage divider | |
| JP2544569B2 (ja) | 半導体記憶装置 | |
| JPH05326892A (ja) | 半導体記憶装置およびその駆動法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 11 |