JP2010021562A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体基板1の表面層のチャネル領域4の両側に、ソース2及びドレイン3が形成されている。半導体基板1のチャネル領域4上に、トンネル絶縁膜5が形成されている。トンネル絶縁膜5の上に、フローティングゲート電極6が、ソース2及びドレイン3のいずれにも重ならないように配置されている。フローティングゲート電極6を覆うように、チャネル領域4の上方にゲート絶縁膜7が形成されている。ゲート絶縁膜7の上に、ソース2及びドレイン3に接するかまたは部分的に重なるようにコントロールゲート電極8が配置されている。フローティングゲート電極6に電荷が注入された状態において、チャネル領域4とコントロールゲート電極8との間に外部から電圧を印加しない状態のときに、フローティングゲート電極6のフェルミ準位がチャネル領域の禁制帯の中に位置する。
【選択図】図1
Description
半導体基板と、
前記半導体基板の表面層のチャネル領域の両側に形成された第1導電型のソース領域及びドレイン領域と、
前記半導体基板の前記チャネル領域上に形成され、キャリアがダイレクトトンネル現象により移動することができる厚さを有するトンネル絶縁膜と、
前記トンネル絶縁膜の上に形成さたフローティングゲート電極であって、基板法線方向から見たとき、該フローティングゲート電極が前記ソース領域及び前記ドレイン領域のいずれにも重ならないように配置されている前記フローティングゲート電極と、
前記フローティングゲート電極を覆うように、前記チャネル領域の上方に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたコントロールゲート電極であって、基板法線方向から見たとき、該コントロール電極が前記ソース領域及びドレイン領域に接するかまたは部分的に重なるように配置された前記コントロールゲート電極とを有し、前記フローティングゲート電極に電荷が注入された状態において、前記チャネル領域と前記コントロールゲート電極との間に外部から電圧を印加しない状態のときに、前記フローティングゲート電極のフェルミ準位が前記チャネル領域の禁制帯の中に位置するように、前記フローティングゲート電極及びチャネル領域の材料が選択されている半導体記憶装置が提供される。
(Ec−Ef0)≧0.4eV かつ (Ef0−Ev)≧0.4eV
となるように、チャネル領域4、フローティングゲート電極6、及びコントロール電極8の材料を選択することが好ましい。EcとEf0との差、及びEf0とEvとの差が0.4eV以上ある場合には、室温(300K)の熱エネルギを有するキャリアに対しても、このエネルギ差が十分なポテンシャルバリアとして機能する。
2 ソース領域
3 ドレイン領域
4 チャネル領域
5 トンネル絶縁膜
6 フローティングゲート電極
7 ゲート絶縁膜
8 コンロールゲート電極
20 ゲート線
21 ソース線
22 ドレイン線
25 フローティングゲート型FET
30 ゲート線制御回路
31 ソース/ドレイン線制御回路
Claims (9)
- 半導体基板と、
前記半導体基板の表面層のチャネル領域の両側に形成された第1導電型のソース領域及びドレイン領域と、
前記半導体基板の前記チャネル領域上に形成され、キャリアがダイレクトトンネル現象により移動することができる厚さを有するトンネル絶縁膜と、
前記トンネル絶縁膜の上に形成さたフローティングゲート電極であって、基板法線方向から見たとき、該フローティングゲート電極が前記ソース領域及び前記ドレイン領域のいずれにも重ならないように配置されている前記フローティングゲート電極と、
前記フローティングゲート電極を覆うように、前記チャネル領域の上方に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたコントロールゲート電極であって、基板法線方向から見たとき、該コントロール電極が前記ソース領域及びドレイン領域に接するかまたは部分的に重なるように配置された前記コントロールゲート電極とを有し、前記フローティングゲート電極に電荷が注入された状態において、前記チャネル領域と前記コントロールゲート電極との間に外部から電圧を印加しない状態のときに、前記フローティングゲート電極のフェルミ準位が前記チャネル領域の禁制帯の中に位置するように、前記フローティングゲート電極及びチャネル領域の材料が選択されている半導体記憶装置。 - 前記チャネル領域が、前記第1導電型とは反対の第2導電型のシリコンで形成されている請求項1に記載の半導体記憶装置。
- 前記フローティングゲート電極が、高融点金属で形成されている請求項2に記載の半導体記憶装置。
- 前記フローティングゲート電極が、p型不純物を添加されたゲルマニウムもしくはシリコンゲルマニウムで形成されている請求項2に記載の半導体記憶装置。
- 前記フローティングゲート電極が、第1導電型の不純物を添加されたシリコンで形成されている請求項2に記載の半導体記憶装置。
- 前記チャネル領域の表面層の不純物濃度が、該チャネル領域の深層部の不純物濃度よりも高い請求項5に記載の半導体記憶装置。
- 前記フローティングゲート電極と前記ソース領域との間隔、及び前記フローティングゲート電極と前記ドレイン領域との間隔が、キャリアがトンネル現象により移動できない距離とされている請求項1〜6のいずれかに記載の半導体記憶装置。
- 前記トンネル絶縁膜の厚さが2〜3nmである請求項1〜7のいずれかに記載の半導体記憶装置。
- 前記フローティングゲート電極のフェルミ準位をEf0、前記チャネル領域の表面における伝導帯下端のエネルギをEc、伝導帯上端のエネルギをEvとしたとき、Ec−Ef0が0.4eV以上であり、かつEf0−Evが0.4eV以上である請求項1〜8のいずれかに記載の半導体記憶装置。
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JPH07302848A (ja) * | 1994-04-29 | 1995-11-14 | Internatl Business Mach Corp <Ibm> | 低電圧メモリ |
JPH10189774A (ja) * | 1996-12-24 | 1998-07-21 | Sony Corp | 半導体記憶素子及びその製造方法、並びに半導体記憶装置 |
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JPH01194197A (ja) * | 1988-01-29 | 1989-08-04 | Hitachi Ltd | 半導体記憶装置 |
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