KR20090054245A - 플로팅 바디 디램 소자 및 그 제조 방법 - Google Patents
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Abstract
플로팅 바디 디램 소자 및 그 제조 방법에서, 플로팅 바디 디램 소자는 매립 절연막을 포함하는 반도체 기판과, 상기 반도체 기판 상에 배치되는 게이트 구조물과, 상기 게이트 구조물 양측의 상기 반도체 기판 표면 아래에 구비되는 소오스/드레인 영역 및 상기 게이트 구조물과 매립 절연막 사이에 위치하고 홀 트랩 사이트가 생성되어 있는 채널 영역을 포함한다. 상기 플로팅 바디 디램 소자는 데이터 보유 시간이 증가되어 리플레쉬 주기가 길다.
Description
본 발명은 플로팅 바디 디램 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 하나의 트랜지스터로 하나의 셀이 구성되는 플로팅 바디 디램 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 디램(dynamic random access memory; DRAM) 소자는 하나의 트랜지스터 및 하나의 커패시터로 이루어지는 디램 셀로 구성되고, 상기 각 디램 셀은 "0"과 "1"로 구분되는 디지털 데이터를 저장한다.
최근에는, 상기 디램과 같은 반도체 소자들이 사용되는 전제제품의 크기가 매우 감소되고 있으며, 이로인해 상기 디램 소자들의 고집적화가 요구되고 있다. 즉, 제한된 면적의 기판 내에 다수의 디램 셀이 형성되어야 한다. 이를 위하여, 상기 디램 셀에 포함되는 트랜지스터의 게이트 선폭은 매우 좁아져야 하며, 커패시터는 좁은 수평 면적 내에 형성되면서도 큰 정전 용량을 가져야 한다. 그러나, 상기 커패시터의 정전 용량을 증가시키기 위해서는 전극 사이의 유전막의 유효 면적이 증가되어야 하기 때문에, 좁은 영역 내에 충분한 정전 용량을 갖는 커패시터를 형 성하는 것이 용이하지 않다. 또한, 상기와 같이 정전 용량이 큰 커패시터를 형성하기 위하여 실린더 형상을 갖도록 커패시터를 형성하고 있으나, 이 경우 실린더의 높이가 매우 높아져야 하기 때문에 상기 커패시터를 형성하기 위한 공정이 매우 어려워진다.
상기와 같은 한계를 극복하는 방안으로 단일 트랜지스터로 하나의 셀이 구성되는 플로팅 바디 디램 셀(one transistor floating body DRAM cell)이 연구되고 있다. 상기 플로팅 바디 디램 셀은 게이트 전극 아래에 플로팅 바디 영역을 가지며, 셀 내에 커패시터를 포함하지 않는다. 때문에, 상기 플로팅 바디 디램 셀은 통상적인 디램 셀보다 좁은 영역 내에 형성될 수 있어 고집적화에 유리한 구조를 갖는다.
이하에서, 상기 플로팅 바디 디램 셀의 동작에 대해 간단하게 설명한다.
상기 플로팅 바디 디램 셀에 데이터를 기록하기 위하여, 상기 셀의 채널 영역에 해당되는 플로팅 바디에 정공들(holes)을 생성시켜 상기 정공들을 축적하거나 또는 상기 정공들을 소거시킴으로써 상기 셀 내에 포함된 트랜지스터의 문턱전압을 변화시킨다. 즉, 상기 플로팅 바디에 정공들을 축적시키는 경우 상기 플로팅 바디의 전위가 상승되어 상기 트랜지스터의 문턱 전압이 낮아지게 된다. 이와는 달리, 상기 플로팅 바디 디램 셀의 플로팅 바디에 정공들을 소거시키는 경우에는 상기 플로팅 바디의 전위가 하강하게 되고, 이로인해 상기 트랜지스터의 문턱 전압이 높아지게 된다.
이와같이, 상기 플로팅 바디 디램 셀은 셀 내에 포함된 트랜지스터의 문턱 전압 레벨을 변화시킴으로써 '0' 또는 '1' 데이터를 셀 내에 기록하고, 이를 판독함으로써 셀에 기록된 데이터를 읽어낸다.
그런데, 상기 플로팅 바디 디램 셀은 일반적인 디램 셀에 비해 데이터 보유 시간(Data retention time)이 매우 짧다, 즉, 디램 셀 내의 플로팅 바디에 축적된 홀이 드레인 영역으로의 누설 전류에 의해 매우 빠르게 소멸되어 데이터를 잃어버리게 된다. 따라서, 상기 플로팅 바디에 축적된 홀이 소멸되기 이 전에 리프레쉬를 수행하여야 하므로, 통상적인 디램 셀에 비해 리프레쉬 주기가 매우 짧다. 상기와 같이, 리프레쉬 주기가 짧은 경우 리프레쉬 동작을 제어하는 것이 용이하지 않으므로 셀에 저장된 데이터가 뒤바뀌게 되는 등의 동작 불량(function fail)이 발생되기 쉽다.
본 발명의 목적은 데이터 보유 시간이 증가되는 플로팅 바디 디램 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 플로팅 바디 디램 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 플로팅 바디 디램 소자는, 매립 절연막을 포함하는 반도체 기판과, 상기 반도체 기판 상에 배치되는 게이트 구조물과, 상기 게이트 구조물 양측의 상기 반도체 기판 표면 아래에 구비되는 소오스/드레인 영역 및 상기 게이트 구조물과 매립 절연막 사이에 위치하고, 홀 트랩 사이트가 생성되어 있는 채널 영역을 포함한다.
본 발명의 일 실시예에 따르면, 상기 채널 영역에는 상기 반도체 기판과 밸런스 밴드 에너지 장벽이 생성되는 재료를 나노 닷 형상으로 삽입되어 있으며, 상기 나노 닷에 의해 홀 트랩 사이트가 생성된다.
본 발명의 일 실시예에 따르면, 상기 반도체 기판은 단결정 실리콘으로 이루어지고, 상기 채널 영역 내에 게르마늄 나노 닷이 삽입됨으로써 상기 홀 트랩 사이트가 생성된다.
본 발명의 일 실시예에 따르면, 상기 매립 절연막은 상기 소오스/드레인 영역의 저면과 접하도록 위치할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 플로팅 바디 디램 소자의 제조 방법으로, 매립 절연막이 포함되는 반도체 기판 상에 게이트 구조물을 형성한다. 상기 게이트 구조물 양측의 상기 반도체 기판 표면 소오스/드레인 영역을 형성한다. 다음에, 상기 게이트 구조물과 매립 절연막 사이에 홀 트랩 사이트가 생성시킴으로써 채널 영역을 형성한다.
본 발명의 일 실시예에 따르면, 상기 홀 트랩 사이트는 상기 반도체 기판과 밸런스 밴드 에너지 장벽이 생성되는 재료를 나노 닷 형상으로 삽입하여 생성시킨다.
본 발명의 일 실시예에 따르면, 상기 반도체 기판은 단결정 실리콘으로 이루어지며, 이 경우 상기 홀 트랩 사이트는 게르마늄 나노 닷을 삽입하여 생성시킨다.
본 발명의 일 실시예에 따르면, 상기 나노 닷은 이온 주입 및 열처리를 통해 기판 내부로 삽입함으로써 생성시킨다.
설명한 것과 같이, 본 발명에 따른 플로팅 바디 디램 셀은 채널 영역에 홀 트랩 사이트가 형성되어 있다. 때문에, 상기 채널 영역 내에 생성된 홀은 상기 홀 트랩 사이트에 포획되어 상기 채널 영역 내에서 장시간동안 유지될 수 있다. 이로인해, 상기 플로팅 바디 디램 셀에서의 데이터 보유 시간이 증가하게 되며 리프레쉬 주기가 길어지게 된다. 따라서, 상기 플로팅 바디 디램 소자는 동작 특성이 양호해지고 불량이 감소된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 플로팅 바디 디램 셀(one transistor floating body DRAM cell)을 나타내는 단면도이다.
도 1을 참조하면, 내부에 매립 절연막(102)을 포함하는 기판(106)이 구비된다. 상기 매립 절연막(102)은 실리콘 산화물을 포함한다. 본 실시예에서, 상기 기판(106)은 하부 단결정 실리콘(100), 매립 절연막(102) 및 상부 단결정 실리콘(104)이 형성되어있는 SOI 기판일 수 있다.
상기 매립 절연막(102) 상에 구비되는 단결정 실리콘(104)은 액티브 영역만이 남아있도록 패터닝된 형상을 가질 수 있다. 또한, 상기 기판의 소자 분리 영역에는 절연막(도시안됨)이 형성될 수 있다.
상기 기판(106) 상에는 게이트 구조물(114)이 구비된다. 상기 게이트 구조물(114)은 게이트 산화막(110) 및 게이트 전극(112)이 적층된 구조를 갖는다. 상기 게이트 산화막(110)은 열산화 공정에 의해 형성되는 실리콘 산화물으로 이루어질 수 있다. 상기 게이트 전극(112)은 폴리실리콘과 같은 도전성 물질로 이루어질 수 있다. 상기 게이트 구조물(114)은 상기 매립 절연막과 수직 방향으로 서로 대향하게 된다.
상기 게이트 구조물(114) 양측의 기판(106) 표면 아래로 소오스/드레인 영역(116, 118)이 구비된다. 상기 소오스/드레인 영역(116, 118)의 저면은 상기 기판(106) 상부 표면으로부터 상기 매립 절연막(112) 상부까지 연장되는 형상을 갖는다. 상기 소오스/드레인 영역(116, 118)은 제1 도전형의 불순물이 도핑된 영역이다. 상기 제1 도전형은 N형 불순물 또는 P형 불순물일 수 있으며, 본 실시예에서 상기 제1 도전형은 N형이다.
상기 게이트 구조물(114)과 매립 절연막(102) 사이에는 채널 영역(120)이 구비된다. 상기 채널 영역(120)은 상기 소오스/드레인 영역(116, 118) 사이의 상부 단결정 실리콘(104) 영역으로 한정된다. 상기 채널 영역(120)에는 상기 제1 도전형과 반대의 도전형인 제2 도전형으로 도핑되어 있다. 본 실시예에서 상기 제2 도전형은 P형이다. 상기 채널 영역(120)은 셀 트랜지스터의 문턱전압을 조절하기 위한 플로팅 바디로 제공된다. 상기 채널 영역(120)에는 상기 기판(106)과 밸런스 밴드 에너지 장벽(valence band energy barrier)이 생성되는 재료를 나노 닷(nano dot) 형상으로 삽입되어 있다. 상기 나노 닷과 기판(106) 사이의 밸런스 밴드 에너지 장 벽에 의해, 상기 나노 닷 영역이 홀을 트랩하는 트랩 사이트(trap site)로 제공된다.
본 실시예에서는, 상기 채널 영역(120)에 게르마늄 나노 닷(122, Ge nano dot)이 삽입되어 있다. 그런데, 상기 게르마늄과 단결정 실리콘에 비해 밸런스 밴드 에너지가 약 0.4eV 정도 높아서, 상기 게르마늄과 단결정 실리콘 사이의 계면에는 0.4eV의 밸런스 밴드 에너지 장벽이 생기게 된다. 때문에, 상기 채널 영역(120)에 생성되는 홀이 상기 게르마늄 나노 닷(122) 내에 쉽게 트랩된다. 또한, 상기 게르마늄 나노 닷(122) 내에 트랩된 홀은 소오스 영역(116)으로 누설되기가 어려우므로 상기 홀이 소거되는데 요구되는 시간이 증가하게 된다. 따라서, 상기 채널 영역(120)에 삽입된 게르마늄 나노 닷(122)에 의해 데이터 보유 시간이 증가되고, 리프레쉬 주기가 길어지게 된다.
도 2 내지 도 4는 도 1에 도시된 플로팅 바디 디램 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 매립 절연막(102)이 포함되는 기판(106)을 마련한다. 구체적으로, 하부 단결정 실리콘(100), 매립 절연막(102) 및 상부 단결정 실리콘(104)이 적층된 SOI 기판을 마련한다. 상기 매립 절연막(102) 상에 위치하는 단결정 실리콘을 패터닝하여 액티브 영역 및 소자 분리 영역(도시안됨)을 구분한다.
상기 기판(106) 상에 채널 도핑을 위한 마스크로 사용되는 포토레지스트 패턴(108)을 형성한다. 즉, 상기 기판(106)에 형성되는 셀 트랜지스터의 채널 영역 부위가 선택적으로 노출되도록 포토레지스트 패턴(108)을 형성한다. 이 후, 상기 포토레지스트 패턴(108)을 이온 주입 마스크로 사용하여 상기 기판(106)의 상부 단결정 실리콘(104) 내에 제2 도전형의 불순물을 주입한다. 본 실시예에서, 상기 제2 도전형은 P형이 된다.
상기 포토레지스트 패턴(108)을 이온 주입 마스크로 사용하여 상기 기판(106)과 밸런스 밴드 에너지 장벽이 생성되는 재료의 나노 닷을 이온 주입함으로써 채널 영역에 선택적으로 트랩 사이트를 생성시킨다. 예를들어, 단결정 실리콘에 비해 높은 밸런스 밴드 에너지를 갖는 게르마늄 나노 닷(122)을 이온 주입하여 트랩 사이트를 생성시킬 수 있다.
이 후, 상기 포토레지스트 패턴(108)을 에싱 및 스트립 공정을 통해 제거한다.
다음에, 상기 기판을 열처리함으로써 상기 채널 영역에 도핑된 불순물 및 게르마늄 나노 닷을 활성화시킨다.
도 3을 참조하면, 상기 기판(106) 상에 게이트 산화막(110) 및 게이트 전극(112)이 적층된 구조를 갖는 게이트 구조물(114)을 형성한다. 상기 게이트 구조물(114)은 상기 채널 영역 상에 위치하도록 한다.
구체적으로, 상기 기판(106)의 상부 표면을 열산화시켜 실리콘 산화물로 이루어지는 게이트 산화막(110)을 형성한다. 상기 게이트 산화막(110) 상에 폴리실리콘을 화학기상 증착법으로 증착시킴으로써 게이트 전극막을 형성한다. 다음에, 상기 게이트 전극막을 사진, 식각 공정을 통해 패터닝함으로써 게이트 전극(112)을 형성한다.
도 4를 참조하면, 상기 게이트 구조물(114) 양측의 기판 표면 아래에 제1 도전형의 불순물을 주입함으로써 소오스/드레인 영역(118, 116)을 형성한다. 본 실시예에서, 상기 제1 도전형은 N형이다. 상기 소오스/드레인 영역(118, 116)은 상기 기판(106) 상부면으로부터 상기 매립 절연막(102)까지 연장되도록 형성된다. 즉, 상기 소오스/드레인 영역(118, 116)의 저면은 상기 매립 절연막(102)의 상부면과 접하도록 형성된다.
상기 설명한 공정을 수행함으로써, 도 1에 도시된 플로팅 바디 디램 셀이 제조된다.
이하에서는, 도 1에 도시된 플로팅 바디 디램 셀의 동작에 대해 간단히 설명한다.
먼저, 상기 플로팅 바디 디램 셀에 쓰기 및 지우기 동작, 즉 상기 데이터를 기록하는 경우를 설명하기로 한다. 상기 쓰기 동작은 논리 데이터 "1"을 기록하는 것일 수 있다. 또한, 상기 지우기 동작은 논리 데이터 "0"을 기록하는 것일 수 있다.
도 5는 데이터 1을 기록하는 쓰기 동작을 설명하기 위한 단면도이다.
도 5를 참조하면, 상기 플로팅 바디 디램 셀의 소오스 영역(116)을 접지시킨다. 상기 게이트 전극(112)에 문턱 전압 이상의 워드 라인 프로그램 전압(VW/L)을 인가한다. 상기 드레인 영역(118)에 비트라인 프로그램 전압(VPGM)을 인가한다.
상기와 같이 전압들을 인가하는 경우, 상기 드레인 영역(118)에서 충격 이온 화(impact ionization)가 발생되어 상기 드레인 영역(118) 근처의 상기 채널 영역 내에서 전자-정공 쌍(electron-hole pair)들이 발생된다. 이 때, 상기 전자들(electrons)은 상기 소오스 영역(116) 및 상기 드레인 영역(118)을 통하여 소거된다. 반면, 상기 정공(130)들은 상기 채널 영역(120) 내에 축적(accumulation)된다. 상기 축적된 정공(130)들은 상기 채널 영역(120)의 전위를 상승시킨다. 때문에, 상기 셀 트랜지스터의 문턱 전압이 낮아지게 된다.
이 때, 상기 축적된 정공(130)들은 게르마늄 나노 닷(122)에 트랩된다. 때문에, 소오스 영역(116)으로 누설 전류가 흘러서 상기 축적된 정공(130)들이 소멸되는 시간이 지연된다.
상기 축적된 정공(130)들이 상기 소오스 영역(116)으로 누설되면 상기 디램 셀의 데이터가 뒤바뀌게 된다. 때문에, 상기 축적된 정공(130)들이 상기 소오스 영역으로 누설되기 이 전에, 상기 정공들을 채널 영역으로 다시 생성시키는 리프레쉬 동작을 수행하여야 한다. 이 때, 상기 정공들이 소멸되는 시간이 지연되므로, 리프레쉬 동작을 수행하는 주기가 길어지게 되는 것이다.
도 6은 데이터 0을 기록하는 지우기 동작을 설명하기 위한 단면도이다. 상기 지우기 동작은 터널링(tunneling)을 이용할 수 있다.
도 6을 참조하면, 상기 플로팅 바디 디램 셀의 상기 소오스 영역(116)을 접지시킨다. 상기 게이트 전극(112)에 양(positive)의 워드 라인 지우기 전압(VW/L)을 인가한다. 상기 드레인 영역(118)에 음(negative)의 비트라인 지우기 전압(VERS)을 인가한다. 상기 지우기 동작은 상기 축적된 정공들이 상기 소오스/ 드레인 영역(116, 118)을 통하여 소거될 수 있도록 한다. 상기 지우기 동작을 수행하여 정공들이 소거되면 상기 채널 영역(120)의 전위가 상대적으로 낮아지게 된다. 상기 채널 영역(120)의 전위 하강에 의하여 상기 셀 트랜지스터의 문턱 전압은 상대적으로 높아지게 된다.
다음에, 상기 트랜지스터 플로팅 바디 디램 셀에 읽기 동작을 수행하는 방법을 설명하기로 한다.
상기 읽기 동작을 수행하기 위하여, 상기 소오스 영역(116)을 접지시킨다. 상기 게이트 전극(112)에 상기 워드 라인 프로그램 전압보다 낮은 워드 라인 읽기 전압을 인가한다. 상기 드레인 영역(118)에 상기 비트 라인 프로그램 전압보다 낮은 비트 라인 읽기 전압을 인가한다. 상기와 같이 전압을 인가하면, 상기 셀 트랜지스터는 상기 채널 영역을 통해 드레인 전류가 흐를 수 있게 된다. 상기 드레인 전류는 상기 채널 영역에 존재하는 축적된 정공들의 양에 따라 다르게 나타날 수 있다. 예를 들면, 상기 채널 영역 내에 축적된 정공들이 존재하는 경우, 즉 셀에 데이터 1이 기록된 경우에는 상기 읽기 동작에 의하여 상기 드레인 전류가 흐르게 된다. 이와 반대로, 상기 채널 영역 내에 상기 축적된 정공들이 존재하지 않는 경우, 즉 셀에 데이터 0이 기록된 경우에는 상기 읽기 동작에 의하여 상대적으로 작은 양의 드레인 전류가 흐를 것이다. 상기 드레인 전류를 감지하여 상기 플로팅 바디 디램 셀에 저장된 데이터를 판독할 수 있다.
상기 설명한 것과 같이, 리프레쉬 주기가 길면서도 고집적화가 가능한 디램 소자를 제조할 수 있다. 따라서, 디램 소자가 포함되는 전자제품 에 본 발명을 다양하게 이용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 플로팅 바디 디램 셀(one transistor floating body DRAM cell)을 나타내는 단면도이다.
도 2 내지 도 4는 도 1에 도시된 플로팅 바디 디램 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 데이터 1을 기록하는 쓰기 동작을 설명하기 위한 단면도이다.
도 6은 데이터 0을 기록하는 지우기 동작을 설명하기 위한 단면도이다.
Claims (8)
- 매립 절연막을 포함하는 반도체 기판;상기 반도체 기판 상에 배치되는 게이트 구조물;상기 게이트 구조물 양측의 상기 반도체 기판 표면 아래에 구비되는 소오스/드레인 영역; 및상기 게이트 구조물과 매립 절연막 사이에 위치하고, 홀 트랩 사이트가 생성되어 있는 채널 영역을 포함하는 것을 특징으로 하는 플로팅 바디 디램 소자.
- 제1항에 있어서, 상기 홀 트랩 사이트는 상기 반도체 기판과 밸런스 밴드 에너지 장벽이 생성되는 재료를 나노 닷(nano dot) 형상으로 삽입함으로써 생성된 것을 특징으로 하는 플로팅 바디 디램 소자.
- 제2항에 있어서, 상기 반도체 기판은 단결정 실리콘으로 이루어지고, 상기 홀 트랩 사이트는 게르마늄 나노 닷을 삽입하여 생성된 것을 특징으로 하는 플로팅 바디 디램 소자.
- 제1항에 있어서, 상기 매립 절연막은 상기 소오스/드레인 영역의 저면과 접하도록 위치하는 것을 특징으로 하는 플로팅 바디 디램 소자.
- 매립 절연막이 포함되는 반도체 기판 상에 게이트 구조물을 형성하는 단계;상기 게이트 구조물 양측의 상기 반도체 기판 표면 소오스/드레인 영역을 형성하는 단계; 및상기 게이트 구조물과 매립 절연막 사이에 홀 트랩 사이트가 생성시킴으로써 채널 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플로팅 바디 디램 소자의 제조 방법.
- 제5항에 있어서, 상기 홀 트랩 사이트는 상기 반도체 기판과 밸런스 밴드 에너지 장벽이 생성되는 재료를 나노 닷 형상으로 삽입하여 생성시키는 것을 특징으로 하는 플로팅 바디 디램 소자의 제조 방법.
- 제6항에 있어서, 상기 반도체 기판은 단결정 실리콘으로 이루어지고, 상기 홀 트랩 사이트는 게르마늄 나노 닷을 삽입하여 생성시키는 것을 특징으로 하는 플로팅 바디 디램 소자의 제조 방법.
- 제6항에 있어서, 상기 나노 닷은 이온 주입 및 열처리를 통해 기판 내부로 삽입함으로써 생성시키는 것을 특징으로 하는 플로팅 바디 디램 소자의 제조 방법.
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