KR101430855B1 - 절연체 위 금속-반도체 구조체, 이러한 구조체를 형성하는 방법, 및 이러한 구조체를 포함하는 반도체 디바이스 - Google Patents

절연체 위 금속-반도체 구조체, 이러한 구조체를 형성하는 방법, 및 이러한 구조체를 포함하는 반도체 디바이스 Download PDF

Info

Publication number
KR101430855B1
KR101430855B1 KR1020127025446A KR20127025446A KR101430855B1 KR 101430855 B1 KR101430855 B1 KR 101430855B1 KR 1020127025446 A KR1020127025446 A KR 1020127025446A KR 20127025446 A KR20127025446 A KR 20127025446A KR 101430855 B1 KR101430855 B1 KR 101430855B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
conductive material
insulator
wafer
amorphous silicon
Prior art date
Application number
KR1020127025446A
Other languages
English (en)
Other versions
KR20120124071A (ko
Inventor
산 디. 탕
밍 장
앤드류 엠. 베일리스
존 케이. 자후락
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20120124071A publication Critical patent/KR20120124071A/ko
Application granted granted Critical
Publication of KR101430855B1 publication Critical patent/KR101430855B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

절연체 위 금속-반도체(SMOI) 구조체를 제조하는 방법은 제1반도체 기판 상에 절연체 물질을 포함하는 억셉터 웨이퍼를 형성하는 단계, 제2반도체 기판 상에 전도성 물질과 비정질 실리콘 물질을 포함하는 도너 웨이퍼를 형성하는 단계, 및 상기 도너 웨이퍼의 비정질 실리콘 물질을 상기 억셉터 웨이퍼의 절연체 물질에 접합시키는 단계를 포함한다. 이러한 방법으로 형성된 SMOI 구조체가 또한 개시되며, 이와 더불어 이러한 SMOI 구조체를 포함하는 반도체 디바이스가 개시된다.

Description

절연체 위 금속-반도체 구조체, 이러한 구조체를 형성하는 방법, 및 이러한 구조체를 포함하는 반도체 디바이스{SEMICONDUCTOR-METAL-ON-INSULATOR STRUCTURES, METHODS OF FORMING SUCH STRUCTURES, AND SEMICONDUCTOR DEVICES INCLUDING SUCH STRUCTURES}
[관련 출원의 교차 참조]
본 출원은 공동 계류 중인 미국 특허 출원 시리얼 번호 12/715,843(출원일: 2010년 3월 2일, 발명의 명칭: "FLOATING BODY CELL STRUCTURES, DEVICES INCLUDING SAME, AND METHODS FOR FORMING SAME"); 공동 계류 중인 미국 특허 출원 시리얼 번호 12/715,743(출원일: 2010년 3월 2일, 발명의 명칭: "SEMICONDUCTOR DEVICES INCLUDING A DIODE STRUCTURE OVER A CONDUCTIVE STRAP AND METHODS OF FORMING SUCH SEMICONDUCTOR DEVICES"); 공동 계류 중인 미국 특허 출원 시리얼 번호 12/715,889(출원일: 2010년 3월 2일, 발명의 명칭: "THYRISTOR-BASED MEMORY CELLS, DEVICES AND SYSTEMS INCLUDING THE SAME AND METHODS FOR FORMING THE SAME"); 및 공동 계류 중인 미국 특허 출원 시리얼 번호 12/715,922(출원일: 2010년 3월 2일, 발명의 명칭: "SEMICONDUCTOR CELLS, ARRAYS, DEVICES AND SYSTEMS HAVING A BURIED CONDUCTIVE LINE AND METHODS FOR FORMING THE SAME")에 관한 것으로, 이들 문헌의 개시 내용들은 본 명세서에 참조 문헌으로 병합되어 있다.
본 발명은 각종 실시예에서 일반적으로 매립된 전도성 물질을 포함하는 반도체 구조체 및 이 반도체 구조체를 형성하는 방법에 관한 것이다. 보다 구체적으로, 본 발명의 실시예는 매립된 전도성 물질을 구비하는 절연체 위 금속-반도체(SMOI: semiconductor-metal-on-insulator) 구조체 및 이러한 구조체를 형성하는 방법에 관한 것이다. 추가적으로, 본 발명은 이러한 SMOI 구조체를 포함하는 반도체 디바이스 및 이 반도체 디바이스를 형성하는 방법에 관한 것이다.
전자 산업에서 공통적인 경향 중 하나는 전자 디바이스의 소형화이다. 이것은 특별히 반도체 마이크로칩의 사용을 통해 동작되는 전자 디바이스에 있어 그러하다. 마이크로칩은 공통적으로 대부분의 전자 디바이스의 브레인으로 보인다. 일반적으로, 마이크로칩은 전자 회로를 형성하도록 일체형으로 구성된 수백만 또는 수천만 개의 나노 크기의 전자 디바이스가 형성될 수 있는 작은 실리콘 웨이퍼를 포함한다. 이 회로는 원하는 기능을 수행하도록 고유한 방식으로 상호 연결된다.
고밀도 마이크로칩을 제조하고자 하는 갈망에 따라서, 개개 전자 디바이스와 그 위에 있는 상호 연결부의 사이즈를 작게 하는 것이 필요하다. 소위 "스케일 다운"(scale down) 움직임이라고도 알려져 있는 이러한 움직임은 단일 마이크로칩 위에 있는 회로의 수와 복잡도를 증가시켜왔다.
종래에 전자 디바이스는 실리콘 웨이퍼와 같은 공통적인 기판 위 단일 평면에 나란히 형성된다. 그러나 이렇게 나란히 형성하는 것은 기판 위에 상대적으로 많은 양의 표면적, 또는 "실제 바닥면적"(real estate)을 사용한다. 그 결과, 디바이스는 더 적은 기판 영역을 사용하려는 노력으로 수직 방향으로 형성될 수 있다. 경쟁력이 있게 하기 위하여, 이러한 수직 디바이스는 높은 애스펙트 비(즉, 높이 대 폭의 비)를 갖게 형성된다. 그러나, 디바이스의 애스펙트 비가 증가함에 따라, 대응하는 상호연결부의 지역과 전자 요구조건을 만족시키는 것이 점점 더 어렵게 된다. 이 때문에 더 간단한 평면 디바이스의 스케일 다운이 지금까지 실제 실무적으로 산업계를 지배해 왔다.
최근의 경향은 기판 위에 반도체 디바이스를 수직으로 적층하는 것이다. 그러나 반도체 디바이스를 적층하는 것은 적층부 사이에 효율적인 상호연결부를 제공하는 것은 물론 반도체 디바이스의 성분을 연결하는데 추가적인 복잡성을 더한다.
따라서, 적층된 반도체 디바이스에 있는 전자 디바이스에 상호연결부의 경쟁력 있는 액세스가능성을 제공하는 수직 반도체 디바이스를 형성하는 방법이 필요하다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 여러 처리 동작 동안 SMOI 구조체의 단면도;
도 7 내지 도 10은 본 발명의 다른 실시예에 따른 여러 처리 동작 동안 SMOI 구조체의 단면도;
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 여러 처리 동작 동안 SMOI 구조체의 단면도;
도 15 내지 도 18은 본 발명의 다른 실시예에 따른 여러 처리 동작 동안 SMOI 구조체의 단면도;
도 19 내지 도 21은 본 발명의 다른 실시예에 따른 여러 처리 동작 동안 SMOI 구조체의 단면도;
도 22 내지 도 28은 본 발명의 다른 실시예에 따른 여러 처리 동작 동안 SMOI 구조체의 단면도;
도 29 내지 도 31은 본 발명의 다른 실시예에 따른 여러 처리 동작 동안 SMOI 구조체의 단면도;
도 32 내지 도 34는 본 발명의 다른 실시예에 따른 여러 처리 동작 동안 SMOI 구조체의 단면도;
도 35 내지 도 38은 본 발명의 다른 실시예에 따른 여러 처리 동작 동안 SMOI 구조체의 단면도;
도 39는 본 발명의 SMOI 구조체를 포함하는 반도체 디바이스의 일 실시예의 사시도;
도 40은 본 발명의 SMOI 구조체를 포함하는 반도체 디바이스의 다른 실시예의 사시도;
도 41은 본 발명의 SMOI 구조체를 포함하는 반도체 디바이스의 다른 실시예의 단면도;
도 42는 본 발명의 SMOI 구조체를 포함하는 반도체 디바이스의 다른 실시예의 사시도;
도 43은 본 발명의 SMOI 구조체를 포함하는 반도체 디바이스의 다른 실시예의 사시도;
도 44는 본 발명의 SMOI 구조체를 포함하는 반도체 디바이스를 포함하는 전자 시스템의 일 실시예를 도시하는 개략 블록도.
본 발명은 절연체 위 금속-반도체(SMOI) 구조체 및 이러한 SMOI 구조체를 형성하는 방법에 관한 것이다. 이러한 구조체는, 일 실시예에서, 제1반도체 기판 상에 있는 절연체 물질, 상기 절연체 물질에 접합된 비정질 실리콘 물질, 상기 비정질 실리콘 물질 위에 있는 전도성 물질, 및 상기 전도성 물질 위에 있는 제2반도체 기판을 포함한다. 이러한 구조체를 형성하는 방법은, 일 실시예에서, 제1반도체 기판 위에 형성된 절연체 물질을 포함하는 억셉터 웨이퍼를 형성하는 단계, 프리커서(precursor) 반도체 기판 상에 전도성 물질을 형성하는 것을 포함하는 도너 웨이퍼를 형성하는 단계, 상기 전도성 물질 위에 비정질 실리콘 물질을 형성하는 단계, 및 상기 프리커서 반도체 기판에 소정의 깊이로 이온을 주입하여, 주입된 영역을 형성하는 단계를 포함한다. 상기 도너 웨이퍼의 비정질 실리콘 물질은 억셉터 웨이퍼의 절연체 물질에 접합될 수 있다. 상기 주입된 영역 위쪽의 상기 프리커서 반도체 기판의 일부분은 제거될 수 있다.
본 발명의 여러 실시예에 따라 형성된 SMOI 구조체는 절연체 물질에 접합된 비정질 실리콘 물질, 전도성 물질 또는 추가적인 비정질 실리콘 물질을 포함한다. 비정질 실리콘 물질은 절연체 물질, 전도성 물질 또는 추가적인 비정질 실리콘 물질과 발열성으로 결정화하거나 반응하며, 이는 실리콘 원자를 재배열하게 하여 비정질 실리콘 물질과 절연체 물질, 전도성 물질 또는 추가적인 실리콘 물질 사이의 인터페이스에서 접합 강도를 개선시킬 수 있다. 그리하여, 절연체 물질, 전도성 물질 및 추가적인 비정질 실리콘 물질 중 적어도 하나와 비정질 실리콘 물질 사이에 형성된 접합이 2개의 산화물 물질과 같은 2개의 절연체 물질 사이에 형성된 접합보다 상당히 더 강할 수 있다. 추가적으로, 비정질 실리콘 물질을 절연체 물질에 접합시키는 것은 실온(약 20℃ 내지 약 25℃)에서와 같은 상대적으로 낮은 온도에서 일어날 수 있으며, 이에 따라 제1반도체 기판에 형성된 임의의 하부 디바이스에 대한 손상 위험을 감소시킬 수 있다. 비정질 실리콘 물질을 절연체 물질, 전도성 물질 및 추가적인 비정질 실리콘 물질 중 적어도 하나에 접합하는 것은 아래에서 보다 상세히 설명된다. 본 발명의 여러 실시예에 따라 형성된 SMOI 구조체는 또한 절연체 물질과 제2반도체 기판 사이에 배치된 전도성 물질을 포함할 수 있다. 전도성 물질은 제2반도체 기판 아래에 매립된다. 전도성 물질은 일부 실시예에서 워드 라인이나 비트 라인과 같은 상호연결부를 형성하거나 금속 스트랩을 형성하는데 사용될 수 있다. 이러한 상호연결부는 제2반도체 구조체에 형성된 반도체 디바이스에 액세스를 용이하게 하는데 사용될 수 있다.
본 발명의 여러 실시예에 따라 형성된 SMOI 구조체는 제1반도체 기판 내/상에 형성된 논리 디바이스 및 제2반도체 기판 내/상에 형성된 메모리 디바이스를 구비하는 집적 회로와 같은 여러 반도체 디바이스를 제조하는데 사용될 수 있다. 전도성 물질이 제2반도체 기판 아래에 매립되므로, 제2반도체 기판 상에 형성된 디바이스는 아래에서 보다 상세히 설명되는 바와 같이 상대적으로 소수의 처리 동작으로 형성될 수 있다. 추가적으로, 제2반도체 기판 상/내에 형성된 디바이스는 하부 상호연결부 및/또는 소스 및 드레인 접촉부와 자체 정렬될 수 있으며, 이에 따라 별도의 전기 접촉부에 대한 필요성이 제거된다. 나아가, SMOI 구조체와 메모리 디바이스가 형성되기 전에 제1반도체 기판에 논리 디바이스가 형성될 수 있으므로, 메모리 디바이스는 논리 디바이스의 형성을 위해 사용되는 처리 조건에 노출되지 않는다. 이러한 수직의 자체 정렬된 적층된 집적 회로를 형성함으로써, 셀 사이즈는 감소될 수 있고, 이는 증가된 캐시 메모리 밀도를 제공할 수 있다.
이하 상세한 설명은 본 발명의 실시예의 전체적인 설명을 제공하기 위하여 물질 유형과 처리 조건과 같은 특정 상세를 제공한다. 그러나 당해 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 실시예들이 종래의 제조 기술과 함께 그리고 이들 특정 상세를 사용함이 없이 실시될 수 있다는 것을 이해할 수 있을 것이다. 또, 본 명세서에 제공된 설명은 SMOI 구조체를 포함하는 반도체 디바이스를 제조하는 완전한 공정 흐름을 형성하는 것은 아니다. 본 발명의 실시예를 이해하는데 필요한 공정 동작과 구조체만이 아래에서 상세히 설명된다. 본 발명의 일 실시예에 따라 SMOI 구조체를 포함하는 완전한 반도체 디바이스를 형성하는 추가적인 동작은 종래 기술에 의해 수행될 수 있다. 또한, 본 명세서에 설명된 방법은 다수의 적층된 SMOI 구조체를 형성하기 위해 원하는 횟수만큼 반복될 수 있는 것으로 이해된다.
본 명세서에 설명된 물질은 스핀 코팅, 블랭킷 코팅, 화학적 증기 증착("CVD"), 플라즈마 개선 화학적 증기 증착("PECVD"), 원자층 증착("ALD"), 플라즈마 개선 ALD 또는 물리적 증기 증착("PVD")을 포함하나 이로 제한되는 것은 아닌 임의의 적절한 기술에 의해 형성될 수 있다. 대안적으로, 물질은 제자리에서 성장될 수 있다. 특정 물질을 증착시키거나 성장시키는데 적합한 기술은 당해 기술 분야에서 통상의 지식을 가진 자에 의해 선택될 수 있다. 본 명세서에 설명되고 도시된 물질이 층으로 형성될 수도 있으나, 이 물질은 이로 제한되는 것은 아니며 다른 3차원 구성으로 형성될 수도 있다.
이하의 상세한 설명에서는, 본 명세서의 일부를 형성하며 예시로써 본 발명이 실시될 수 있는 특정 실시예를 도시하는 첨부 도면을 참조한다. 이들 실시예는 당해 기술 분야에서 통상의 지식을 가진 자로 하여금 본 발명을 실시할 수 있게 하는데 충분할 만큼 상세히 설명된다. 그러나 다른 실시예도 사용될 수 있으며, 구조적, 논리적, 및 전기적 변화는 본 발명의 범위를 벗어남이 없이 이루어질 수 있다. 본 명세서에 제시된 예는 임의의 특정 시스템, 논리 디바이스, 메모리 셀 또는 반도체 디바이스의 실제 도면인 것을 의미하는 것이 아니라, 본 발명의 실시예를 설명하기 위해 사용된 단지 이상화된 표현일 뿐이다. 본 명세서에 제시된 도면은 반드시 축척에 맞게 그려진 것은 아니다. 추가적으로, 도면들 사이에 공통된 요소는 동일한 참조 번호로 지시될 수 있다.
이제 동일한 요소가 동일한 참조 부호로 표기된 도면을 참조하면, 도 1 내지 도 6은 매립된 전도성 물질(204)을 포함하는 SMOI 구조체(30)(도 6)의 일 실시예를 형성하는 방법의 부분 단면도이다. SMOI 구조체(30)는 억셉터 웨이퍼(10)(도 1)와 도너 웨이퍼(20)(도 2)를 접합하는 것에 의해 형성된다. 도 1은 억셉터 웨이퍼(10)를 도시한다. 억셉터 웨이퍼(10)는 그 위에 절연체 물질(104)이 형성된 제1반도체 기판(102)을 포함할 수 있다. 제1반도체 기판(102)은 반도체 물질(예를 들어, 실리콘, 갈륨 아세나이드, 인듐 포스파이드 등)의 전체 또는 부분 웨이퍼와 같은 제조 기판, 유리 위 실리콘(SOG), 세라믹 위 실리콘(SOC) 또는 사파이어 위 실리콘(SOS) 기판과 같은 전체 또는 부분 절연체 위 실리콘-금속(SMOI) 유형 기판 또는 임의의 다른 알려진 적절한 제조 기판을 포함할 수 있다. 본 명세서에 사용된 바와 같이, "웨이퍼"라는 용어는 종래의 웨이퍼는 물론 다른 벌크 반도체 기판을 포함하는 것이다. 제1반도체 기판(102)은 도핑되거나 도핑되어 있지 않을 수 있다. CMOS 디바이스와 같은 적어도 부분적으로 제조된 논리 디바이스(미도시)는 제1반도체 기판(102)에 선택적으로 존재할 수 있으며, 종래 기술에 의하여 형성될 수 있다. 일 실시예에서, 제1반도체 기판(102)은 벌크 결정질 실리콘이다.
절연체 물질(104)은, 비제한적인 예로서, 실리콘 이산화물, 보로포스포실리케이트 유리(BPSG), 보로실리케이트 유리(BSG), 포스포실리케이트 유리(PSG) 등을 포함하는 유전체 물질일 수 있다. 일 실시예에서, 절연체 물질(104)은 매립된 산화물이다. 절연체 물질(104)은 약 1000Å 내지 약 2000Å 같은 약 500Å 내지 약 2㎛ 두께일 수 있다. 이러한 유전체 물질의 증착 및 제 위치 성장 기술은 당해 기술 분야에 알려져 있으며, 예를 들어, 저압 CVD 또는 플라즈마 개선 CVD와 같은 화학적 증기 증착(CVD), 원자층 증착(ALD), 스핀-온 증착, 열분해 또는 열성장을 포함할 수 있다. 절연체 물질(104)은 상부면(106)을 포함한다.
도 2는 SMOI 구조체(30)(도 6)를 형성하는데 사용되는 도너 웨이퍼(20)의 일 실시예의 부분 단면도이다. 도너 웨이퍼(20)는 전도성 물질(204)과 그 위에 형성된 비정질 실리콘 물질(206)을 구비하는 프리커서 반도체 기판(202)을 포함할 수 있다. 일부 실시예에서, 폴리실리콘 물질이나, 비정질 게르마늄과 같은 다른 비정질 물질은 비정질 실리콘 물질(206) 대신 사용될 수 있다. 프리커서 반도체 기판(202)은, 예를 들어, 제1반도체 기판(102)으로서 사용하기 위해 전술한 제조 기판들 중 하나일 수 있다. 일 실시예에서, 프리커서 반도체 기판(202)은 결정질 실리콘 기판과 같은 실리콘 기판이다. 프리커서 반도체 기판(202)은 도핑되거나 도핑되어 있지 않을 수 있다. 전도성 물질(204)은 상 변화 물질(phase change material), 티타늄, 티타늄 실리사이드, 티타늄 산화물, 티타늄 질화물, 탄탈륨, 탄탈륨 실리사이드, 탄탈륨 산화물, 탄탈륨 질화물, 텅스텐, 텅스텐 실리사이드, 텅스텐 산화물, 텅스텐 질화물, 다른 금속, 금속 실리사이드, 금속 산화물 또는 금속 질화물 물질, 또는 다수의 다른 전도성 물질을 포함하는 이들의 조합을 포함하지만 이들로 제한되는 것은 아닌 저저항성 물질일 수 있다. 일 실시예에서, 전도성 물질(204)은 티타늄 질화물이 프리커서 반도체 기판(202)으로서 사용된 물질과 같은 많은 물질에 대해서 우수한 점착성이나 접착성을 지니기 때문에 티타늄 질화물로 형성될 수 있다. 티타늄 질화물은 또한 높은 처리 온도에 의해 영향을 받지 않는 높은 융점(약 3000℃)을 가지고 있다. 티타늄 질화물은 또한 다른 전도성 물질과 우수한 옴 접촉을 한다. 티타늄 질화물은 또한 통상 반도체 제조에 사용되며, 그리하여 종래의 제조 공정에 용이하게 편입될 수 있다. 일 실시예에서 전도성 물질(204)은 금속 모드 티타늄 질화물(MMTiN)과 같은 티타늄이 풍부한 티타늄 질화물이다. 전도성 물질(204)은 또한 다수의 전도성 물질로 형성될 수 있다. 일 실시예에서, 전도성 물질(204)은 프리커서 반도체 기판(202) 위에 MMTiN 물질과 이 MMTiN 물질 위에 텅스텐 실리사이드 물질이다. 다른 실시예에서, 전도성 물질(204)은 그 위에 티타늄 물질층이 형성된, 티타늄, 텅스텐 또는 알루미늄과 같은 금속으로 형성될 수 있다. 전도성 물질(204)의 두께는 전도성 물질(204)과 프리커서 반도체 기판(202) 사이에 낮은 옴 접촉을 제공하기 위해 물질에 따라 최적화될 수 있다. 예를 들어, 전도성 물질(204)은 MMTiN과 같은 티타늄 질화물이라면, 전도성 물질(204)은 약 10nm 내지 약 50nm의 두께를 가질 수 있다. 전도성 물질(204)은 예를 들어 원자층 증착(ALD), 화학적 증기 증착(CVD) 또는 플라즈마 증기 증착(PVD)과 같은 당해 기술 분야에 알려진 증착 기술에 의해 형성될 수 있다.
비정질 실리콘 물질(206)은, 예를 들어, ALD, CVD 또는 PVD와 같은 당해 기술 분야에 알려진 증착 기술에 의하여 전도성 물질(204) 위에 형성될 수 있다. 일 실시예에서, 비정질 실리콘 물질(206)은 전도성 물질(204) 상에 PVD에 의해, 이어서, 화학적 기계적 평탄화(CMP)에 의해 형성될 수 있다. 비정질 실리콘 물질(206)은 이하에서 상세히 설명된 바와 같이 억셉터 웨이퍼(10)의 절연체 물질(104)에 부착하는데 충분한 두께일 수 있다. 예를 들어, 비정질 실리콘 물질(206)의 두께는 약 10nm 내지 약 50nm일 수 있다. 비정질 실리콘 물질(206)은 표면(212)을 포함한다.
도 2에 도시된 바와 같이, 도너 웨이퍼(20)는 원자종을 프리커서 반도체 기판(202)에 주입하는 것에 의해 형성된 클리브 부분(cleave portion)(208)을 더 포함할 수 있다. 이 원자종은 수소 이온, 불활성 혹은 비활성 가스라고도 지칭되는 희가스의 이온, 또는 불소 이온일 수 있다. 이 원자종은 도너 웨이퍼(20)의 프리커서 반도체 기판(202)에 주입되어 주입된 영역(210)을 형성할 수 있다. 이 원자종은 그 위에 전도성 물질(204)을 형성하기 전에, 그 위에 전도성 물질(204)을 형성한 후에, 또는 그 위에 비정질 실리콘 물질(206)을 형성한 후에 프리커서 반도체 기판(202)에 주입될 수 있다. 주입된 영역(210)은, 당해 기술 분야에 알려진 바와 같은, 원자종의 에너지 및 주입 도즈(implant dose)와 같은 파라미터에 따라 프리커서 반도체 기판(202)에 원하는 깊이로 형성될 수 있다. 주입된 영역(210)의 깊이는 SMOI 구조체(30)의 제2반도체 기판(202')(도 6)의 두께에 대응할 수 있다. 주입된 영역(210)은 주입된 원자종을 포함하는 마이크로버블이나 마이크로 공동을 포함할 수 있고, 이는 프리커서 반도체 기판(202) 내에 약화된 영역을 제공한다. 도너 웨이퍼(20)는, 주입이 일어나는 온도보다 높지만 전도성 물질(204)의 용융 온도보다 낮은 온도에서 열적으로 처리되어, 도너 웨이퍼(20)에 결정의 재배열과 마이크로버블이나 마이크로 공동의 융합을 초래할 수 있다. 후술하는 바와 같이, 도너 웨이퍼(20)는 주입된 영역(210)에서 갈라져, SMOI 구조체(30) 상의 제2반도체 기판(202')(도 6)과 클리브 부분(208)을 형성할 수 있다. 명확화를 위하여, "제2반도체 기판"이라는 용어는 본 명세서에서 클리브 부분(208)을 제거한 후의 반도체 구조체를 지칭하는데 사용되는 반면, "프리커서 반도체 기판"이라는 용어는 본 명세서에서 클리브 부분(208)을 제거하기 전의 반도체 구조체를 지칭하는데 사용된다.
도 3과 도 4에 도시된 바와 같이, 도너 웨이퍼(20)는 도너 웨이퍼(20)의 비정질 실리콘 물질(206)이 억셉터 웨이퍼(10)(도 4)의 절연체 물질(104)과 접촉하도록 억셉터 웨이퍼(10) 상에 중첩될 수 있다. 도너 웨이퍼(20)의 비정질 실리콘 물질(206)은 열에 대한 노출에 의해 억셉터 웨이퍼(10)의 절연체 물질(104)에 접합될 수 있다. 도너 웨이퍼(20)를 억셉터 웨이퍼(10)에 접합하기 전에, 비정질 실리콘 물질(206)의 표면(212)과 절연체 물질(104)의 상부면(106) 중 적어도 한 면이 선택적으로 처리되어 비정질 실리콘 물질(206)과 절연체 물질(104) 간의 접합 강도를 개선시킬 수 있다. 이러한 처리 기술은 당해 기술 분야에 알려져 있고, 화학적, 플라즈마 또는 주입 활성물을 포함할 수 있다. 예를 들어, 절연체 물질(104)의 상부면(106)은 희석 암모니아 하이드록사이드 또는 수소 플루오라이드 용액으로 처리될 수 있다. 비정질 실리콘 물질(206)의 표면(212)은 또한 예를 들어 아르곤 플라즈마에 노출되어 플라즈마로 활성화된 면을 형성할 수 있다. 비정질 실리콘 물질(206)의 표면(212)과 절연체 물질(104)의 상부면(106) 중 적어도 한 면을 활성화시키는 것은 비정질 실리콘 물질(205)의 표면(212) 및 절연체 물질(104)의 상부면(106) 상에 형성된 이온 종(예를 들어, 수소)의 증가된 이동성으로 인해 이들 사이에 후속적인 접합의 동력학을 증가시킬 수 있다.
도 4에 도시된 바와 같이, 도너 웨이퍼(20)의 비정질 실리콘 물질(206)은 억셉터 웨이퍼(10)의 절연체 물질(104)과 접촉하고 접합되어 SMOI 구조체(30)의 프리커서를 형성할 수 있다. 비정질 실리콘 물질(206)은, 예를 들어, SMOI 구조체(30)를 약 300℃ 내지 약 400℃와 같은 약 600℃ 미만의 온도로 가열하는 것에 의해 절연체 물질(104)에 접합될 수 있다. 절연체 물질(104)이 실리콘 이산화물로 형성된다면, 실리콘-산화물 접합은 비정질 실리콘 물질(206)과 절연체 물질(104) 사이에 형성될 수 있다. 전도성 물질(204)이 금속이나 다른 열에 민감한 물질로 형성될 수 있으므로, SMOI 구조체(30)가 노출되는 온도는 전도성 물질(204)의 융점 미만일 수 있다. 비정질 실리콘 물질(206)과 절연체 물질(104)이 주변 온도(약 20℃ 내지 약 25℃)에서와 같이 가열 없이 접합될 수도 있다. 또한, 도너 웨이퍼(20)와 억셉터 웨이퍼(10)에 압력이 인가되어 비정질 실리콘 물질(206)을 절연체 물질(104)에 접합할 수도 있다. 도너 웨이퍼(20)가 억셉터 웨이퍼(10)에 접합되면, 도너 웨이퍼(20)로부터 전도성 물질(204)은, 절연체 물질(104)과 프리커서 반도체 기판(202) 사이에 배치되는, 매립된 전도성 물질을 형성할 수 있다.
SMOI 구조체(30)(도 6)를 형성하기 위해 클리브 부분(208)은 도 5에 도시된 바와 같이 프리커서 반도체 기판(202)으로부터 제거될 수 있다. 클리브 부분(208)은, 예를 들어 주입된 영역(210)에 전단력을 인가하거나 또는 주입된 영역(210)에서 제트 가스 스트림이나 열을 인가하는 등과 같은, 당해 기술 분야에 알려진 기술에 의해 제거될 수 있다. 주입된 영역(210)에 주입된 수소 또는 다른 이온은 프리커서 반도체 기판(202)에 약화된 영역을 생성하여 클리브를 초래할 수 있다. 제2반도체 기판(202')의 나머지 부분은 예를 들어 약 50nm 내지 약 500nm(약 500Å 내지 약 5000Å의 두께를 가질 수 있다. 클리브 부분(208)을 제거한 후에 노출된 SMOI 구조체(30)의 표면(302)은 거칠고 들쭉날쭉(jagged)할 수 있다. SMOI 구조체(30)의 노출된 표면(302)은, 아래에 설명된 바와 같이, SMOI 구조체(30)의 추가의 처리를 용이하게 하기 위해 원하는 정도로 평활화될 수 있다. SMOI 구조체의 노출된 면(302)은 예를 들어 하나 이상의 그라인딩, 습식 에칭, 화학적-기계적 연마(CMP) 및 평면 반응 이온 에칭(RIE)과 같은 종래의 기술에 따라 평활화될 수 있다.
아래에 설명된 SMOI 구조체(30) 및 다른 구조체는 SMART-CUT(등록상표) 층 전달 기술(layer transfer technology)을 변형한 것에 의하여 형성될 수 있다. SMART-CUT(등록상표) 층 전달 기술은 예를 들어 미국 특허 제RE 39,484호(Bruel), 미국 특허 제6,303,468호(Aspar 등), 미국 특허 제6,335,258호(Aspar 등), 미국 특허 제6,756,286호(Moriceau 등), 미국 특허 제6,809,044호(Aspar 등), 미국 특허 번호 제6,946,365호(Aspar 등), 및 미국 특허 출원 공개 제2006/0099776호(Dupont)에 상세히 설명되어 있다. 그러나 충분히 낮은 공정 온도가 유지된다면 SMOI 기판을 제조하는데 적합한 다른 공정이 사용될 수도 있다. SMART-CUT(등록상표) 층 전달 기술의 종래의 구현에서, 도너 웨이퍼와 억셉터 웨이퍼는 높은 온도 어닐링을 사용하여 함께 접합된다. 도너 웨이퍼와 억셉터 웨이퍼를 접합하는데 이용되는 온도는 약 1000℃ 내지 약 1300℃이다. 그러나 본 명세서에 설명된 SMOI 구조체 내의 전도성 물질(204)의 존재로 인해, 본 발명의 SMOI 구조체는 일부 상황에서 열적 손상 없이 이러한 온도에의 노출을 견딜 수 없을 수 있다. 따라서, 전술한 바와 같이, 억셉터 웨이퍼(10)와 도너 웨이퍼(20)를 접합하는데 더 낮은 온도가 사용될 수 있다.
도 6은 노출된 면(302)이 평활화된 후의 SMOI 구조체(30)의 단면이다. 일단 도너 웨이퍼(20)가 억셉터 웨이퍼(10) 및 평활화된 노출된 면(302)에 접합되면, 메모리 셀과 같은 반도체 디바이스는 SMOI 구조체(30)의 제 2 반도체 기판(202') 상에 및/또는 내에 형성될 수 있다. 후술하는 바와 같이, SMOI 구조체(30)의 전도성 물질(204)은, 예를 들어, 비트 라인 또는 워드 라인과 같은 상호연결부로서, 게이트로서, 또는 금속 스트림으로 기능할 수 있다.
도 7 내지 도 10은 매립된 전도성 실리사이드 물질(410)을 포함하는 SMOI 구조체(50)(도 10)의 일 실시예를 형성하는 방법의 부분 단면도이다. 도 7은 SMOI 구조체(50)(도 10)를 형성하는데 사용된 억셉터 웨이퍼(11)를 도시한다. 억셉터 웨이퍼(11)는 전술한 억셉터 웨이퍼(10)와 실질적으로 유사할 수 있으며, 비정질 실리콘 물질(206)이 억셉터 웨이퍼(10) 위 절연체 물질 위에 형성될 수 있는 것을 제외하고는 도 1에 대해 전술한 바와 같이 형성될 수 있다. 도 7에 도시된 바와 같이, 억셉터 웨이퍼(11)는 절연체 물질(104) 위에 형성된 비정질 실리콘 물질(206)과 제1반도체 기판(102) 위에 형성된 절연체 물질(104)을 포함할 수 있다.
도 8은 SMOI 구조체(50)(도 10)를 형성하는데 사용된 도너 웨이퍼(40)의 일 실시예의 부분 단면도이다. 도너 웨이퍼(40)는 전술한 도너 웨이퍼(20)와 실질적으로 유사할 수 있으며, 도너 웨이퍼(40)가 전도성 물질(204)(도 2) 대신에 선택적 비반응성 전도성 물질(402)과 반응성 전도성 물질(404)을 포함할 수 있고, 비정질 실리콘 물질(206)(도 2)이 도너 웨이퍼(40) 위에 형성되지 않는다는 것을 제외하고는 도 2에 대해 전술한 바와 같이 형성될 수 있다. 비반응성 전도성 물질(402)은 예를 들어 티타늄 질화물과 같은 금속 질화물로 형성될 수 있다. 그러나 반응성 전도성 물질(404) 또는 그 반응 생성물과 화학적으로 반응하지 않는 임의의 전도성 물질이 사용될 수 있다. 비반응성 전도성 물질(402)의 두께는 반응성 전도성 물질(404)의 두께에 비해 상대적으로 얇을 수 있다. 예를 들어, 비반응성 전도성 물질(402)은 약 20Å 내지 약 200Å의 두께를 가질 수 있다. 반응성 전도성 물질(404)은 비정질 실리콘 물질(206)을 결정화하는 촉매로서 작용하거나 비정질 실리콘 물질(206)과 반응할 수 있는 금속으로 형성될 수 있다. 일 실시예에서, 반응성 전도성 물질(404)은 티타늄이다. 반응성 전도성 물질(404)은 약 200Å 내지 약 500Å의 두께를 가질 수 있다. 비반응성 전도성 물질(402)과 반응성 전도성 물질(404)은 예를 들어 ALD, CVD 또는 PVD와 같은 당해 기술 분야에 알려진 증착 기술에 의해 형성될 수 있다.
도 9에 도시된 바와 같이, 도너 웨이퍼(40)는 억셉터 웨이퍼(11) 상에 중첩되어 이에 접합될 수 있으며, 클리브 부분(208)(도 8)은 도 3 내지 도 6에 대해 전술한 바와 같이 제거될 수 있다. 그 결과 얻어지는 SMOI 구조체(50)는 제1반도체 기판(102), 절연체 물질(104), 비정질 실리콘 물질(206), 반응성 전도성 물질(404), 비반응성 전도성 물질(402) 및 제2반도체 기판(202')을 포함할 수 있다.
도 10에 도시된 바와 같이, SMOI 구조체(50)는 반응성 전도성 물질(404)이 비정질 실리콘 물질(206)과 화학적으로 반응하여 비반응성 전도성 물질(402) 아래에 매립되는 전도성 실리사이드 물질(410)을 형성하도록 어닐링될 수 있다. 반응성 전도성 물질(404)은 비정질 실리콘 물질(206)과 반응하여 티타늄 실리사이드를 전도성 실리사이드 물질(410)로서 형성하는 티타늄으로 형성될 수 있다. 반응성 전도성 물질(404)과 비반응성 전도성 물질(402)은 또한 티타늄이 풍부한 티타늄 질화물(MMTi)과 같은 단일 물질일 수 있다. 티타늄이 풍부한 티타늄 질화물 내의 초과량의 티타늄은 비정질 실리콘 물질(206)과 반응하여 전도성 실리사이드 물질(410)을 형성할 수 있다. SMOI 구조체(50)를 어닐링하여 전도성 실리사이드 물질(410)을 형성하는 것은 예를 들어 약 600℃ 내지 약 800℃의 온도에서 일어날 수 있다. 전도성 실리사이드 물질(410)과 절연체 물질(104) 간의 접합 강도는 비정질 실리콘 물질(206)과 절연체 물질(104) 간의 접합 강도보다 더 클 수 있다. 전도성 실리사이드 물질(410)은 반응성 전도성 물질(404)보다 SMOI 구조체(50)에 더 작은 저항을 제공할 수 있다.
도 11 내지 도 14는 도핑된 반도체 기판 아래에 매립된 전도성 물질을 포함하는 SMOI 구조체(70)(도 14)의 일 실시예를 형성하는 방법의 부분 단면도이다. 도 11은 도 1의 실질적인 복제품이고 도 1에 대해 전술한 바와 같이 형성될 수 있는 억셉터 웨이퍼(10)를 도시한다. 도 11에 도시된 바와 같이, 억셉터 웨이퍼는 제1반도체 기판(102) 위에 형성된 절연체 물질(104)을 포함할 수 있다.
도 12는 SMOI 구조체(70)(도 14)를 형성하는데 사용되는 도너 웨이퍼(60)의 일 실시예의 부분 단면도이다. 도너 웨이퍼(60)는 전술한 도너 웨이퍼(20)와 유사한 프리커서 반도체 기판(202)을 포함할 수 있고 도 2에 대해 전술한 바와 같이 형성될 수 있다. 프리커서 반도체 기판(202)은, P+ 도핑된 영역(602), N- 도핑된 영역(604) 및 N+ 도핑된 영역(606)을 형성하기 위해, 당해 기술 분야에 알려진 바와 같이, 도핑되고 활성화될 수 있다. 일 실시예에서, 프리커서 반도체 기판(202)은 프리커서 반도체 기판이 고온 공정에 의해 손상될 수 있는 MMTiN 물질(610)(도 13)을 아직 포함하지 않을 때 그러한 고온 공정을 이용해서 도핑될 수 있다. 다른 실시예에서, P+ 도핑된 영역(602)은, SMOI 디바이스(70)(도 14)가 더 양호한 도펀트 프로파일 조절을 위해 저온 공정을 이용해서 형성된 후에, 형성될 수 있다. 도 12가 P+ 도핑된 영역(602), N- 도핑된 영역(604) 및 N+ 도핑된 영역(606)의 특정 순서를 포함하는 것으로 도시되어 있으나, 당해 기술 분야에서 통상의 지식을 가진 자라면 SMOI 구조체(70)(도 14)에 대한 원하는 기능을 달성하기 위해 도핑된 영역의 임의의 조합을 선택할 수 있는 것으로 이해된다. 도너 웨이퍼(60)는 원하는 도펀트가 주입될 수 있는 2개의 노출면을 가지므로, 도핑된 영역(602, 604, 606)의 깊이와 농도(즉, 고농도로 도핑되거나 저농도로 도핑됨)는 도너 웨이퍼(60)가 억셉터 웨이퍼(10)에 접합된 후에 도핑된 영역이 형성되는 것보다 더 용이하고 정밀하게 조절될 수 있다. 도 12에 도시된 바와 같이, 실리사이드 물질(608)이 N+ 도핑된 영역(606) 위와 같이 프리커서 반도체 기판(202) 위에 형성될 수 있다. 실리사이드 물질(608)은 반응성 전도성 물질이 프리커서 반도체 기판(202)과 반응하여 실리사이드 물질(608)을 형성하도록 프리커서 반도체 기판(202) 위에 반응성 전도성 물질을 형성하는 것에 의해 형성될 수 있다. 실리사이드 물질(608)은 프리커서 반도체 기판(202)과 낮은 옴 접촉부를 지닐 수 있다. 금속 모드 티타늄 질화물(MMTiN) 물질은 실리사이드 물질(608) 위에 형성될 수 있다. MMTiN 물질(610)과 텅스텐 실리사이드 물질(612)은 예를 들어 ALD, CVD 또는 PVD와 같은 당해 기술 분야에 알려진 증착 기술에 의해 형성될 수 있다. 실리사이드 물질(608)의 두께는 MMTiN 물질(610)의 두께에 비해 상대적으로 얇을 수 있다. 예를 들어, 실리사이드 물질(608)은 약 50Å 내지 약 500Å의 두께를 가질 수 있다. MMTiN 물질(610)은 약 500Å 내지 약 1000Å의 두께를 가질 수 있다. 또한, 도 12에 도시된 바와 같이, 클리브 부분(208)은 원자종을 프리커서 반도체 기판(202)에 주입하여 도 2에 대해 전술한 바와 같이 주입된 영역(210)을 형성하는 것에 의해 형성될 수 있다. 도 12에 도시된 바와 같이, 주입된 영역(210)은 프리커서 반도체 기판(202)의 P+ 도핑된 영역(602) 내에 형성될 수 있다. 실리사이드 물질(608)과 MMTiN 물질(610)은 주입된 영역(210)을 형성할 때 원자종의 주입에 대해 실질적으로 최소의 영향을 지닐 수 있다.
도 13에 도시된 바와 같이, 텅스텐 실리사이드 물질(612)과 비정질 실리콘 물질(206)은 실리사이드 물질(608) 위에 형성될 수 있다. 텅스텐 실리사이드 물질(612)은, 예를 들어, ALD, CVD 또는 PVD와 같이, 당해 기술 분야에 알려진 증착 기술에 의해 형성될 수 있다. 텅스텐 실리사이드 물질(612)은 MMTiN 질화물 물질(610)보다 더 양호한 전도체일 수 있다. 일부 실시예에서, 텅스텐 실리사이드 물질(612)은 주입된 영역(210)이 형성된 후에 티타늄 실리사이드 물질(612) 및 MMTiN 물질(610) 위에 형성될 수 있다.
도 14에 도시된 바와 같이, 도너 웨이퍼(60)는 억셉터 웨이퍼(10) 상에 중첩되어 이에 접합될 수 있으며, 클리브 부분(208)(도 13)은 도 3 내지 도 6에 대해 전술한 바와 같이 제거될 수 있다. 그 결과 얻어지는 SMOI 구조체(70)는 제1반도체 기판(102), 절연체 물질(104), 비정질 실리콘 물질(206), 텅스텐 실리사이드 물질(612), MMTiN 물질(610), 실리사이드 물질(608), 그리고, N+ 도핑된 영역(606), N- 도핑된 영역(604) 및 P+ 도핑된 영역(602)을 포함하는 제2반도체 기판(202')을 포함할 수 있다. 일부 실시예에서, 제2전도성 물질(미도시)은 P+ 도핑된 영역(602) 위에 형성되어 상부 전극을 형성할 수 있으며 이 상부 전극은 이하에 보다 상세히 설명되는 바와 같이 반도체 디바이스를 형성하는데 사용될 수 있다.
도 15 내지 도 18은 도핑된 반도체 물질을 포함하는 SMOI 구조체(90)(도 18)의 일 실시예를 형성하는 다른 방법의 부분 단면도이다. 도 15는 도 1의 실질적인 복제품이며 도 1에 대해 전술한 바와 같이 형성될 수 있다. 도 15에 도시된 바와 같이, 억셉터 웨이퍼(10)는 제1반도체 기판(102) 위에 형성된 절연체 물질(104)을 포함한다.
도 16은 SMOI 구조체(90)(도 18)를 형성하는데 사용되는 도너 웨이퍼(80)의 일 실시예의 부분 단면도이다. 도너 웨이퍼(80)는 도 2에 대해 전술한 도너 웨이퍼(20)와 실질적으로 유사할 수 있으며, 도너 웨이퍼(80)가 프리커서 반도체 기판(202)과 전도성 물질(204) 사이에 배치된 도핑된 반도체 물질(802)을 포함할 수 있는 것을 제외하고는 도 2에 대해 전술한 바와 같이 형성될 수 있다. 도핑된 반도체 물질(802)은, 예를 들어, 게르마늄(Ge), 실리콘 카바이드(SiC) 및 갈륨 질화물(GaN) 중 적어도 하나로 형성될 수 있다. 프리커서 반도체 기판(202)은 적어도 하나의 P+ 또는 N+ 도핑된 영역(804)을 형성하도록 도핑될 수 있다. 도핑된 반도체 물질(802)은 또한 P 도핑된 영역(806)과 N 도핑된 영역(808)을 형성하도록 도핑될 수 있다. 일 실시예에서, P 도핑된 영역(806)은 프리커서 반도체 기판(202)의 P+ 또는 N+ 도핑된 영역(804)에 인접한 P 도핑된 실리콘 카바이드 물질을 포함할 수 있고, N- 도핑된 영역(808)은 P 도핑된 영역(806)에 인접한 N 도핑된 실리콘 카바이드 물질을 포함할 수 있다. 도핑된 반도체 물질(802)은 종래의 증착 또는 제자리 성장 기술을 이용하여 프리커서 반도체 기판(202) 위에 형성될 수 있으며, 예를 들어 저압 CVD 또는 플라즈마 개선 CVD와 같은 화학적 증기 증착(CVD), 원자층 증착(ALD), 스핀-온 증착, 열분해 또는 열성장을 포함할 수 있다. 전도성 물질(204)과 비정질 실리콘 물질(206)은 도핑된 반도체 물질(802) 위에 증착될 수 있으며, 프리커서 반도체 기판(202)에는 도 2에 대해 전술한 바와 같이 주입된 영역(210)과 클리브 부분(208)을 형성하기 위해 원자종이 주입될 수 있다.
도 17에 도시된 바와 같이, 도너 웨이퍼(80)는 억셉터 웨이퍼(10) 상에 중첩되어 이에 접합될 수 있고, 클리브 부분(208)은 도 3 내지 도 6에 대해 전술한 바와 같이 제거될 수 있다. 그 결과 얻어지는 SMOI 구조체(90)는 제1반도체 기판(102), 절연체 물질(104), 비정질 실리콘 물질(206), 전도성 물질(204), N 도핑된 영역(808)과 P 도핑된 영역(806)을 포함하는 도핑된 반도체 물질(802), 및 P+ 또는 N+ 도핑된 영역(804)을 포함하는 제2반도체 기판(202')을 포함한다. 도 18에 도시된 바와 같이, 제2반도체 기판(202')은 CMP와 같이 당해 기술 분야에 알려진 기술을 이용하여 연마될 수 있다.
도 19 내지 도 21은 절연체 물질(104)과 높은-k 유전체 물질(112)을 포함하는 SMOI 구조체(120)(도 21)의 일 실시예를 형성하는 다른 방법의 부분 단면도이다. 도 19는 도 1의 실질적인 복제품이며 도 1에 대해 전술한 바와 같이 형성될 수 있다. 도 19에 도시된 바와 같이, 억셉터 웨이퍼(10)는 제1반도체 기판(102) 위에 형성된 절연체 물질(104)을 포함한다.
도 20은 SMOI 구조체(20)(도 21)를 형성하는데 사용된 도너 웨이퍼(110)의 일 실시예의 부분 단면도이다. 도너 웨이퍼(110)는 도 2에 대해 전술한 도너 웨이퍼(20)와 실질적으로 유사할 수 있으며, 도너 웨이퍼(110)가 프리커서 반도체 기판(202)과 전도성 물질(204) 사이에 배치된 높은-k 유전체 물질(112)을 포함하는 것을 제외하고는 도 2에 대해 전술한 바와 같이 형성될 수 있다. 높은-k 유전체 물질(112)은, 예를 들어, 실리콘 이산화물, 하프늄 산화물, 및 Ta2O5, ZrO2, HfO2, TiO2, Al2O3, Y2O3, La2O3, HfSiOx, ZrSiOx, LaSiOx, YSiOx, ScSiOx, CeSiOx, HfLaSiOx, HfAlOx, ZrAlOx, 및 LaAlOx를 포함하지만 이들로 제한되지 않는, 지르코늄, 알루미늄, 란탄, 스트론튬, 티타늄, 또는 이들의 조합의 다른 산화물, 실리케이트 또는 알루미네이트로 형성될 수 있다. 나아가, 단일 또는 복합 층 내의 하프늄 옥시질화물, 이리듐 옥시질화물 및 다른 높은-k 유전체 물질일 수 있는 다중-금속 산화물이 사용될 수 있다. 높은-k 유전체 물질(112)은 종래의 증착 또는 제 위치 성장 기술을 이용하여 프리커서 반도체 기판(202) 위에 형성될 수 있으며, 예를 들어, 저압 CVD 또는 플라즈마 개선 CVD와 같은 화학적 증기 증착(CVD), 원자층 증착(ALD), 스핀-온 증착, 열분해, 또는 열성장을 포함할 수 있다. 선택적으로, 도너 웨이퍼(110)는 금속(113) 및 도핑된 영역(115)을 더 포함할 수 있다. 금속(113)은, 예를 들어, 금속 모드 티타늄(MMTi), 티타늄(Ti), 탄탈륨(Ta), 코발트(Co) 및 니켈(Ni)과 같은 반응성 전도체를 포함할 수 있다. 전도성 물질(204)과 비정질 실리콘 물질(206)은 높은-k 유전체 물질(112) 위에 증착될 수 있으며, 프리커서 반도체 기판(202)은 도 2에 대해 전술한 바와 같이 주입된 영역(210) 및 클리브 부분(208)을 형성하도록 원자종이 주입될 수 있다.
도 21에 도시된 바와 같이, 도너 웨이퍼(110)는 억셉터 웨이퍼(10) 상에 중첩되어 이에 접합될 수 있고, 클리브 부분(208)(도 20)은 도 3 내지 도 6에 대해 전술한 바와 같이 제거될 수 있다. 그 결과 얻어지는 SMOI 구조체(120)는 기판(102), 절연체 물질(104), 비정질 실리콘 물질(206), 전도성 물질(204), 높은-k 유전체 물질(112) 및 제2반도체 기판(202')을 포함한다.
도 22 내지 도 28은 패터닝된 전도성 물질(204')을 포함하는 SMOI 구조체(140)(도 28)의 다른 실시예를 형성하는 방법의 단면도이다. 도 22는 도 1의 실질적인 복제품이며 도 1에 대해 전술한 바와 같이 형성될 수 있다. 도 22에 도시된 바와 같이, 억셉터 웨이퍼(10)는 제1반도체 기판(102) 위에 형성된 절연체 물질(104)을 포함한다.
도 23은 SMOI 구조체(140)(도 28)를 형성하는데 사용되는 도너 웨이퍼(130)의 일 실시예의 부분 단면도이다. 도너 웨이퍼(130)는 전도성 물질(204)과 그 위에 형성된 캡 물질(132)을 구비하는 프리커서 반도체 기판(202)을 포함한다. 캡 물질(132)은 질화물 물질이나 산화물 물질과 같은 유전체 물질로 형성될 수 있다. 캡 물질(132)은 ALD, CVD 또는 PVD를 포함하나 이로 제한되지 않는 당해 기술 분야에 알려진 증착 기술에 의하여 형성될 수 있다.
도 24에 도시된 바와 같이, 캡 물질(132)과 전도성 물질(204)은 패터닝된 캡 물질(132')과 패터닝된 전도성 물질(204')을 포함하는 적어도 하나의 구조체(134)를 형성하도록 패터닝될 수 있다. 캡 물질(132)과 전도성 물질(204)은 포토레지스트 마스킹 및 이방성 에칭과 같은 당해 기술 분야에 알려진 기술을 이용하여 패터닝될 수 있다. 대안적으로, 일부 실시예에서, 패터닝된 캡 물질(132')과 패터닝된 전도성 물질(204')은 당해 기술 분야에 알려져서 본 명세서에서 상세히 설명되지 않은 다마신 흐름 공정(damascene flow process)을 사용하여 적어도 하나의 구조체(134)로 형성될 수 있다. 도 25에 도시된 바와 같이, 레벨간(interlevel) 유전체 물질(136)은 패터닝된 캡 물질(132')과 패터닝된 전도성 물질(204')의 적어도 하나의 구조체(134) 위에 증착될 수 있다. 레벨간 유전체 물질(136)은 인접한 구조체(134)로부터 적어도 하나의 구조체(134)를 전기적으로 분리하는데 사용될 수 있다. 도 26에 도시된 바와 같이, 레벨간 유전체 물질(136)은, 패터닝된 캡 물질(132')의 상부면을 노출시키기 위해, 당해 기술 분야에 알려진 바와 같이, 예를 들어 CMP 등에 의해 제거될 수 있다. 패터닝된 캡 물질(132')은 CMP 정지부(stop)로 작용할 수 있다.
도 27에 도시된 바와 같이, 비정질 실리콘 물질(206)은 레벨간 유전체 물질(136) 및 패터닝된 캡 물질(132') 위에 형성될 수 있다. 도너 웨이퍼(130)는 또한 원자종이 주입되어 도 2에 대해 전술한 바와 같이 주입된 영역(210)과 클리브 부분(208)을 형성할 수 있다. 도 28에 도시된 바와 같이, 도너 웨이퍼(130)는 억셉터 웨이퍼(10) 상에 중첩되어 이에 접합될 수 있으며, 클리브 부분(208)은 도 3 내지 도 6에 대해 전술한 바와 같이 제거될 수 있다. 그 결과 얻어지는 SMOI 구조체(140)는 제1반도체 기판(102), 절연체 물질(104), 비정질 실리콘 물질(206), 패터닝된 캡 물질(132')과 전도성 물질(204') 중 적어도 하나의 구조체(134), 및 제2반도체 기판(202')을 포함하되, 상기 적어도 하나의 구조체(134)는 레벨간 유전체 물질(136)에 의해 전기적으로 분리되어 있다. 전도성 물질(204')을 포함하는 필러(134)가 레벨간 유전체 물질(136)에 의해 패터닝되고 분리되므로, 전도성 물질(204')은 이하에 보다 상세히 설명되는 바와 같이, 추가의 처리 없이 워드 라인이나 비트 라인과 같은 상호연결부로서 사용될 수 있다.
추가적인 실시예에서, 전도성 물질(204)은 도너 웨이퍼보다 오히려 억셉터 웨이퍼 상에 형성될 수 있다. 예를 들어, 도 29 내지 도 31은 전도성 물질(204)을 포함하는 SMOI 구조체(170)(도 31)의 일 실시예를 형성하는 다른 방법의 부분 단면도를 도시한다. 도 29에 도시된 바와 같이, 억셉터 웨이퍼(150)는 제1반도체 기판(102), 절연체 물질(104) 및 전도성 물질(204)을 포함한다. 억셉터 웨이퍼(150)는 선택적으로 접합 물질(152)을 포함할 수 있다. 접합 물질(152)(만약 존재한다면)은 전술한 바와 같이 비정질 실리콘 물질일 수 있거나, 또는 접합 물질(152)은 실리콘 이산화물과 같은 산화물 물질일 수 있다. 일부 실시예에서, 전도성 물질(204)은 도 22 내지 도 28에 대해 전술한 바와 같이 레벨 간 유전체 물질(미도시)로 패터닝되고 채워질 수 있다.
도 30은 SMOI 구조체(170)(도 31)를 형성하는데 사용된 도너 웨이퍼(160)의 일 실시예의 부분 단면도이다. 도너 웨이퍼(160)는 프리커서 반도체 기판(202)과 비정질 실리콘 물질(206)을 포함할 수 있다. 도너 웨이퍼(160)는 원자종이 주입되어 도 2에 대해 전술한 바와 같이 주입된 영역(210)과 클리브 부분(208)을 형성할 수 있다.
도 31에 도시된 바와 같이, 도너 웨이퍼(160)는 억셉터 웨이퍼(150) 상에 중첩되어 이에 접합될 수 있으며, 클리브 부분(208)은 도 3 내지 도 6에 대해 전술한 바와 같이 제거될 수 있다. 그 결과 얻어지는 SMOI 구조체(170)는 제1반도체 기판(102), 절연체 물질(104), 전도성 물질(204), 비정질 실리콘 물질(206)에 접합된 접합 물질(152)(만약 있다면), 및 제2반도체 기판(202')을 포함한다.
추가적인 실시예에서, 다수의 SMOI 구조체는 도너 웨이퍼 상에 다수의 실리콘 물질 층을 작성하는 것에 의해 형성될 수 있다. 예를 들어, 도 32 내지 도 34는 전도성 물질(204)을 포함하는 SMOI 구조체(200)(도 32)의 일 실시예를 형성하는 다른 방법의 부분 단면도를 도시한다. 도 32에 도시된 바와 같이, 억셉터 웨이퍼(180)는 제1반도체 기판(102), 절연체 물질(104) 및 전도성 물질(204)을 포함한다.
도 33은 SMOI 구조체(200)(도 34)를 형성하는데 사용되는 도너 웨이퍼(190)의 일 실시예의 부분 단면도이다. 도너 웨이퍼(190)는 프리커서 반도체 기판(202), 실리콘-게르마늄(SiGe) 물질(192)의 적어도 일부분 및 에피택셜(EPI) 실리콘 물질(194)의 적어도 일부분을 포함할 수 있다. SiGe 물질(192)과 EPI 실리콘 물질(194)은 당해 기술 분야에 알려진 방법에 의하여 임의의 원하는 두께로 형성될 수 있다. 추가적으로, SiGe 물질(192)과 EPI 실리콘 물질(194)은 도핑되거나 도핑되지 않을 수 있다. 도 33은 SiGe 물질(192)의 일부분과 EPI 실리콘 물질(194)의 일부분을 도시하고 있으나, 다수의 부분은 SiGe 물질(192)과 EPI 실리콘 물질(194)의 교번하는 부분들을 형성하는 것에 의해 존재할 수 있다. 일부 실시예에서, 대시 라인으로 도시된 비정질 실리콘 물질(206)은 EPI 실리콘 물질(194)이나 SiGe 물질(192)의 최상위 부분 위에 선택적으로 형성될 수 있다. 대안적으로, 일부 실시예에서, 비정질 실리콘 물질(206)은 생략될 수 있으며 EPI 실리콘 물질(194)이나 SiGe 물질(192)의 최상위 부분은 억셉터 웨이퍼(180)에 접합될 수 있다. 도너 웨이퍼(190)는 또한 원자종이 주입되어 도 2에 대해 전술한 바와 같이 주입된 영역(210)과 클리브 부분(208)을 형성할 수 있다.
도 34에 도시된 바와 같이, 도너 웨이퍼(190)는 억셉터 웨이퍼(180) 상에 중첩되어 이에 접합될 수 있으며, 클리브 부분(208)은 도 3 내지 도 6에 대해 전술한 바와 같이 제거될 수 있다. 그 결과 얻어지는 SMOI 구조체(200)는 제1반도체 기판(102), 절연체 물질(104), 전도성 물질(204), 비정질 실리콘 물질(206)(만약 존재한다면), EPI 실리콘 물질(194)의 적어도 일부분, SiGe 물질(192)의 적어도 일부분, 및 제2반도체 기판(202')을 포함한다. 도 33은 비정질 실리콘 물질(206)을 전도성 물질(204)에 접합하는 것으로 도시되어 있으나, EPI 실리콘 물질(194), SiGe 물질(192) 또는 비정질 실리콘 물질(206)(만약 존재한다면) 중 어느 한쪽이 도너 웨이퍼(190)를 억셉터 웨이퍼(180)에 접합하는데 사용될 수 있다. 일단 SMOI 구조체(200)가 형성되면, SiGe 물질(192)의 부분들은 예를 들어 습식 하부절삭 에칭(wet undercut etch)을 사용하여 제거될 수 있다. 제거된 SiGe 물질(192)의 부분들은 이후 산화물 물질과 같은 유전체 물질(미도시)로 다시 채워질 수 있거나, 또는 제거된 부분들은 채워지지 않은 채 남아서 에어 갭(미도시)을 형성할 수 있다. SiGe 물질(192)의 부분들을 유전체 물질이나 에어 갭으로 대체하는 것은 기판(102) 위에 다수의 SMOI 구조체를 형성하는데 이용될 수 있다. 또 다른 실시예에서, SMOI 구조체(200)는 전도성 물질(204) 없이 형성될 수 있고, 이에 따라, 전도성 물질(204) 없이도 기판(102) 상에 다수의 SMOI 구조체를 형성할 수 있다.
추가적인 실시예에서, SMOI 구조체는 다수의 부분이 매립된 유전체 물질로 형성될 수 있다. 예를 들어, 도 35 내지 도 38은 다수의 부분이 매립된 유전체 물질을 포함하는 SMOI 구조체(250)(도 38)의 일 실시예를 형성하는 다른 방법의 부분 단면도를 도시한다. 도 35에 도시된 바와 같이, 억셉터 웨이퍼(220)는 제1반도체 기판(102), 절연체 물질(104), 산화물 물질(222)의 적어도 일부분, 및 질화물 물질(224)의 적어도 일부분을 포함한다. 일부 실시예에서, 절연체 물질(104)은 선택적으로 생략될 수 있다. 산화물 물질(222)과 질화물 물질(224)은 교번하는 부분들에 형성될 수 있다. 산화물 물질(222)과 질화물 물질(224)은 당해 기술 분야에 알려진 방법에 의해 임의의 원하는 두께로 형성될 수 있다. 도 35는 산화물 물질(222)의 두 부분이 질화물 물질(224)의 두 부분과 교번하는 것을 포함하는 것으로 도시되어 있으나, 임의의 개수의 부분들의 산화물 물질(222)과 질화물 물질(224)이 존재할 수 있다는 것을 이해할 수 있을 것이다.
도 36은 SMOI 구조체(250)(도 38)를 형성하는데 사용되는 도너 웨이퍼(230)의 일 실시예의 부분 단면도이다. 도너 웨이퍼(230)는 도 2에 전술한 도너 웨이퍼(20)와 실질적으로 유사할 수 있으며, 도 2에 대해 전술한 바와 같이 형성될 수 있다. 도 36에 도시된 바와 같이, 도너 웨이퍼(230)는 프리커서 반도체 기판(202)과 비정질 실리콘 물질(206)을 포함할 수 있다. 도너 웨이퍼(230)는 또한 원자종이 주입되어 주입된 영역(210)과 클리브 부분(208)을 형성할 수 있다.
도 37에 도시된 바와 같이, 도너 웨이퍼(230)는 억셉터 웨이퍼(220) 상에 중첩되어 이에 접합될 수 있으며, 클리브 부분(208)은 도 3 내지 도 6에 대해 전술한 바와 같이 제거될 수 있다. 그 결과 얻어지는 SMOI 구조체(240)는 제1반도체 기판(102), 절연체 물질(104), 산화물 물질(222)의 적어도 일부분, 질화물 물질(224)의 적어도 일부분, 비정질 실리콘 물질(206) 및 제2반도체 기판(202')을 포함한다. 도 37은 비정질 실리콘 물질(206)을 산화물 물질(222)의 적어도 일부분에 접합하는 것으로 도시되어 있으나, 질화물 물질(224)의 적어도 일부분, 산화물 물질(222)의 적어도 일부분 또는 추가적인 비정질 실리콘 물질(미도시) 중 어느 하나가 도너 웨이퍼(230)를 억셉터 웨이퍼(220)에 접합하는데 사용될 수 있다. 일단 SMOI 구조체(240)가 형성되면, 질화물 물질(224)의 부분들이 예를 들어 습식 에칭을 사용하는 선택적인 하부절삭 등에 의하여 선택적으로 제거될 수 있다. 제거된 질화물 물질(224)의 부분들은 전도성 물질(226)로 다시 채워질 수 있으며 도 38에 도시된 SMOI 구조체(250)를 형성할 수 있다. 질화물 물질(224)을 전도성 물질(226)로 대체하는 것은 매립된 전도성 물질(226)의 다수의 층을 가지는 SMOI 구조체(250)를 형성하는데 사용될 수 있다. 전도성 물질(226)의 층들이 동일한 두께를 가지는 것으로 도시되어 있으나, 전도성 물질(226)의 상이한 층들이 SMOI 구조체(250)의 원하는 사용에 따라 다양한 두께를 가질 수 있다는 것을 이해할 수 있을 것이다. 전도성 물질(226)의 다수의 층은 워드 라인과 비트 라인과 같은 다수의 상호연결부를 형성하는데 사용될 수 있다. 추가적인 실시예에서, 제2반도체 기판(202') 상에/내에 반도체 디바이스를 형성할 때, 전도성 물질(226)의 최상위 부분만이 아래에서 보다 상세히 설명하는 바와 같이 반도체 디바이스를 형성하는데 사용될 수 있으며, 전도성 물질(226)의 하부 부분은 그대로 유지될 수 있다. 그대로 유지되는 전도성 물질(226)의 하부 부분은 SMOI 구조체(250)의 접합 강도와 안정성을 개선하는데 도움을 줄 수 있다.
본 명세서에 설명된 SMOI 구조체(30, 50, 70, 90, 120, 140, 170, 200, 250)는 미국 특허 제7,589,995호(Tang 등, 발명의 명칭: One - transistor Memory Cell with Bias Gate), 미국 특허 출원 공개 제2007/0264771호(Ananthan 등, 발명의 명칭: Dual Work Function Recessed Access Device and Methods of Forming), 미국 특허 출원 제12/410,207호(Tang 등, 발명의 명칭: Methods , Devices , and Systems Relating to Memory Cells Having a Floating Body), 미국 특허 출원 제12/419,658호(Tang, 발명의 명칭: Methods , Devices , and Systems Relating to Memory Cells Having a Floating Body)에 설명된 것들을 비롯하여 당해 기술 분야에 알려진 바와 같이 수많은 반도체 디바이스를 형성하는데 사용될 수 있다. 상기 문헌들 각각의 개시 내용은 그 전체 내용이 본 명세서에 참조 문헌으로 병합되어 있다. SMOI 구조체(30, 50, 70, 90, 120, 140, 170, 200, 250)는 2개 이상의 단자를 가지는 임의의 반도체 디바이스를 형성하는데 사용될 수 있다. 예를 들어, SMOI 구조체(30, 50, 70, 90, 120, 140, 170, 200, 250)는 동적 랜덤 액세스 메모리(DRAM), 저항성 비휘발성 RAM(ReRAM), 상 변화 RAM(PCRAM), 1회 프로그래밍가능한 판독-전용 메모리(OTP ROM) 또는 캐시 메모리 디바이스를 형성하는데 사용될 수 있다.
도 39는 제2반도체 기판(312) 아래에 매립된 전도성 물질(304)을 가지는 SMOI 구조체(301)를 포함하는 반도체 디바이스(300)의 일 실시예의 일례를 도시한다. SMOI 구조체(301)는, 예를 들어, 제1반도체 기판(306), 절연체 물질(308), 비정질 실리콘 물질(310), 전도성 물질(304) 및 제2반도체 기판(312)을 포함할 수 있다. SMOI 구조체(301)는 도 1 내지 도 6, 도 7 내지 도 10, 도 11 내지 도 14, 도 15 내지 도 18, 도 19 내지 도 21, 도 22 내지 도 28, 도 32 내지 도 34 또는 도 35 내지 도 38에 대하여 전술한 것과 유사한 방식으로 형성될 수 있다.
비정질 실리콘 물질(310), 전도성 물질(304) 및 제2반도체 기판(312)은 비트 라인(314)을 형성하기 위해 제1방향으로 종래 기술에 의하여 패터닝될 수 있다. 대안적으로, SMOI 구조체(301)가 도 22 내지 도 28에 대해 전술한 것과 유사한 방식으로 형성된다면, 전도성 물질(304)은 제1방향으로 이미 패터닝되어 있을 수 있다. 제2반도체 기판(312)은 비트 라인(314) 위쪽에 필러(316)를 형성하기 위해 제1방향과 수직인 제2방향으로 종래의 기술에 의해 패터닝될 수 있다. 필러(316)는 드레인 영역(318), 소스 영역(320) 및 채널 영역(322)을 형성하기 위해 당해 기술 분야에 알려진 바와 같이 도핑될 수 있다. 대안적으로, 제2반도체 기판(312)은 도 11 내지 도 14 및 도 15 내지 도 18에 대해 전술한 바와 같이 이미 도핑되어 있을 수 있다. 드레인 영역(318), 소스 영역(320), 및 채널 영역(322)이 필러(316)의 바디로부터 수직으로 형성되고 필러(316)는 비트 라인(314)의 상부 위에 직접 형성되므로, 종래의 평면 배열에서보다 더 높은 디바이스 밀도가 달성될 수 있다. 게이트 유전체(324)는 채널 영역(322)에 인접한 필러(316)의 측벽 상에 형성될 수 있다. 게이트(326)는 또한 게이트 유전체(324)에 인접한 필러(316)의 측벽 상에 형성될 수 있다. 게이트 유전체(324)와 게이트(326)는 본 명세서에 상세히 설명되지 않은 종래의 스페이서 에칭 기술을 비롯한 종래의 기술을 이용하여 형성될 수 있다.
SMOI 구조체(301)를 사용하여 반도체 디바이스(300)를 형성하는 것에 의해, 반도체 디바이스(300)는 겨우 3가지 패터닝 동작으로 형성될 수 있다. 전술한 바와 같이, 제2반도체 기판(312)은 제1방향으로 패터닝되어 비트 라인(314)을 형성할 수 있고, 제2반도체 기판(312)은 제2방향으로 패터닝되어 비트 라인 위에 필러(316)를 형성할 수 있으며, 게이트(326)와 게이트 유전체(324)는 패터닝되어 필러(316)의 측벽 위에 게이트(326)와 게이트 유전체(324)를 형성할 수 있다. 추가적으로, 드레인 영역(318), 소스 영역(320) 및 채널 영역(322)은 비트 라인(314) 위쪽에 필러(316)로부터 형성되므로, 비트 라인(314)과 드레인 영역(318)을 전기적으로 상호연결하는데 별도의 접촉이 필요치 않다. 나아가, 논리 디바이스(미도시) 및 라인의 후단부(back end of the line: BEOL) 요소(미도시)는 반도체 디바이스(300)를 형성하기 전에 제1반도체 기판(306) 상에 형성될 수 있으므로, 반도체 디바이스(300)는 논리 디바이스와 BEOL 요소를 형성하는 처리 조건에 노출되지 않는다. 이러한 처리 조건에 노출되는 것을 피하는 것은 반도체 디바이스(300)의 신뢰성을 개선시킬 수 있다.
도 40은 제2반도체 기판(412) 아래에 매립된 전도성 물질(403)을 가지는 SMOI 구조체(401)를 포함하는 반도체 디바이스(400)의 다른 실시예를 도시한다. 반도체 디바이스(400)는 다이오드(422)와 같은 액세스 디바이스에 연결된 메모리 셀을 포함할 수 있다. SMOI 구조체(401)는, 예를 들어, 제1반도체 기판(406), 유전체 물질(408), 비정질 실리콘 물질(409), 전도성 물질(403) 및 제2반도체 기판(412)을 포함할 수 있다. SMOI 구조체(401)는 도 1 내지 도 6, 도 7 내지 도 10, 도 11 내지 도 14, 도 15 내지 도 18, 도 19 내지 도 21, 도 22 내지 도 28, 도 32 내지 도 34 또는 도 35 내지 도 38에 대해 전술한 것과 유사한 방식으로 형성될 수 있다.
비정질 실리콘 물질(409), 전도성 물질(403) 및 제2반도체 기판(412)은 워드 라인(415)을 형성하기 위해 제1방향으로 종래 기술에 의해 패터닝될 수 있다. 대안적으로, SMOI 구조체(401)는 도 22 내지 도 28에 대해 전술한 것과 유사한 방식으로 형성된다면, 전도성 물질(403)은 제1방향으로 이미 패터닝되어 있을 수 있다. 제2반도체 기판(412)의 일부분은 필러(423)를 형성하기 위해 종래 기술에 의하여 제2방향으로 패터닝될 수 있다. 제2반도체 기판(412)은 워드 라인(415) 위에 다이오드(422)를 형성하기 위해 종래 기술에 의해 도핑될 수 있다. 예를 들어, 제2반도체 기판(412)은 단결정 실리콘 물질로 형성될 수 있으며, N 도핑된 실리콘 물질(414)과 P 도핑된 실리콘 물질(416)을 형성하도록 도핑될 수 있다. N 도핑된 실리콘 물질(414)은 제2방향으로 에칭되지 않은 워드 라인(415) 위에 연장하는 제2반도체 기판(412)의 일부분을 포함할 수 있다. P 도핑된 실리콘 물질(416)은 필러(423)를 형성하기 위해 제2방향으로 에칭된 제2반도체 기판(412)의 일부를 포함할 수 있다. 대안적으로, 제2반도체 기판은 도 11 내지 도 14 및 도 15 내지 도 18에 대해 전술한 바와 같이 이미 도핑되어 있을 수 있다. 메모리 디바이스(400)용의 하부 전극(418)은 종래 기술을 이용하여 다이오드(412) 위에 형성될 수 있다. 예를 들어, 일 실시예에서, 하부 전극(418)의 물질은 제2반도체 기판(412)을 패터닝하기 전에 제2반도체 기판(412) 위에 증착될 수 있다. 하부 전극(418)의 물질은 제2반도체 기판(412)의 패터닝 및 에칭과 동시에 종래 기술을 이용하여 패터닝되고 에칭될 수 있다. 메모리 매체(420)와, 단자 전극 또는 비트 라인(424)은 본 명세서에서 상세히 설명되지 않는 종래 기술을 이용하여 다이오드(422) 위에 또한 이와 전기적으로 연통하여 형성될 수 있다.
SMOI 구조체(401)를 사용하여 반도체 디바이스(400)를 형성하는 것에 의해, 반도체 디바이스(400)는 겨우 3가지 패터닝 동작으로 형성될 수 있다. 전술한 바와 같이, 비정질 실리콘 물질(409), 전도성 물질(403), 및 제2반도체 기판(412)은 제1방향으로 패터닝되어 워드 라인(415)을 형성할 수 있고; 제2반도체 기판(412)과 하부 전극(418)은 제2방향으로 패터닝되어 다이오드(422)와 하부 전극(418)을 형성할 수 있으며; 메모리 매체(420)와 비트 라인(424)은 다이오드(422) 위에 메모리 매체(420)와 비트 라인(424)을 형성하도록 패터닝될 수 있다. 메모리 매체(420)는 증착될 마지막 물질 중 하나이므로, 메모리 매체(420)가 높은 처리 온도에 노출되지 않아 이에 의해 변경되지 않을 수 있으므로 상 변화 또는 저항 변화 물질이 메모리 매체(420)로서 사용될 수 있다.
도 41은 제2반도체 기판(514) 아래에 매립된 전도성 물질(504)을 가지는 SMOI 구조체(502)를 포함하는 반도체 디바이스(500)의 다른 실시예를 도시한다. 반도체 디바이스(500)는 SMOI 구조체(502) 위에 및/또는 내에 형성된 플로팅 바디 메모리 셀(floating body memory cell)(501)을 포함할 수 있다. SMOI 구조체(502)는, 예를 들어, 제1반도체 기판(506), 절연체 물질(508), 비정질 실리콘 물질(510), 전도성 물질(504), 높은-k 게이트 유전체 물질(512) 및 제2반도체 기판(514)을 포함할 수 있다. SMOI 구조체(502)는 도 29 내지 도 31에 대하여 전술한 것과 유사한 방식으로 형성될 수 있다.
플로팅 바디 메모리 셀(501)은 측면 들이 추가적인 절연체 물질(518)에 의해 둘러싸인 활성 영역(516)을 포함한다. 활성 영역(516)은 제2실리콘 기판(514)의 단결정 실리콘으로 형성될 수 있다. 제2실리콘 기판(514)의 전체 두께는 플로팅 바디 메모리 셀(501), 백(back) 게이트-유전체를 형성하는 하부의 높은-k 게이트 유전체 물질(512), 및 금속 백 게이트를 형성하는 전도성 물질(504)을 형성하는데 사용될 수 있다. 소스 및 드레인 영역(526)은 활성 영역(516)의 부분들을 도핑하는 것에 의해 형성될 수 있다. 소스 및 드레인 영역(526)은 활성 영역(516)과는 다르게 도핑될 수 있다. 예를 들어, 활성 영역(516)은 P 도핑된 실리콘을 포함할 수 있는 반면, 소스 및 드레인 영역(526)은 N 도핑된 실리콘을 포함한다.
도 41에 도시된 바와 같이, 게이트 유전체(520)용의 제2높은-k 물질은 활성 영역(516) 상에 형성된다. 높은-k 게이트 유전체(520)를 위한 물질은 실리콘 이산화물의 것보다 더 큰 유전 상수를 가진다. 높은-k 게이트 유전체(520)를 위한 적절한 물질의 예는 하프늄 실리케이트, 지르코늄 실리케이트, 하프늄 이산화물 또는 지르코늄 이산화물을 포함한다. 전계-효과 트랜지스터(FET) 게이트(522)는 높은-k 게이트 유전체(520) 위에 형성된다. FET 게이트(522)와 하부 높은-k 게이트 유전체(520)는 당해 기술 분야에 알려진 바와 같이 적절한 에칭 공정과 조합하여 종래의 포토리소그래피 기술을 이용하여 한정될 수 있다. 스페이서(524)는 본 명세서에 상세히 설명되지 않은 종래 기술을 이용하여 FET 게이트(522)의 측면들 옆에 형성될 수 있다.
SMOI 구조체(502)를 사용하여 반도체 디바이스(500)를 형성하는 것에 의해, 플로팅 바디 메모리 셀(501)은 전도성 물질(504)과 전기적으로 연통하여 형성될 수 있으며, 이에 따라 플로팅 바디 메모리 셀(501)과 전도성 물질(504) 사이에 추가적인 전기 접촉을 위한 필요성을 제거한다. 추가적으로, 논리 디바이스(미도시)와 라인의 후단부(BEOL) 요소(미도시)가 플로팅 바디 메모리 셀(501)을 형성하기 전에 제1반도체 기판(506) 위에 형성될 수 있으므로, 플로팅 바디 메모리 셀(501)은 논리 디바이스와 BEOL 요소를 형성하는데 사용된 처리 조건에 노출되지 않는다. 이러한 처리 조건에 노출되는 것을 피하는 것은 반도체 디바이스(500)의 신뢰성을 개선시킬 수 있다.
도 42는 제2반도체 기판(614) 아래쪽에 매립된 전도성 물질(603)을 가지는 SMOI 구조체(601)를 포함하는 반도체 디바이스(600)의 다른 실시예를 도시한다. SMOI 구조체(601)는, 예를 들어, 제1반도체 기판(605), 절연체 물질(607), 비정질 실리콘 물질(609), 전도성 물질(604), 유전체 물질(611) 및 제2반도체 기판(614)을 포함할 수 있다. SMOI 구조체(601)는 도 29 내지 도 31에 대해 전술한 것과 유사한 방식으로 형성될 수 있다.
제2반도체 기판(614)은 당해 기술 분야에 알려진 바와 같이 패터닝되고 도핑되어 플로팅 바디 영역(616), 드레인 영역(618) 및 소스 영역(619)을 형성할 수 있다. 제2반도체 기판(614)은 더 패터닝되어 드레인 영역(618)과 소스 영역(619) 사이의 플로팅 바디 영역(616)에 액세스를 형성할 수 있다. 워드 라인(620)은 리세스에 형성될 수 있다. 유전체 물질(622)은 워드 라인(620)과 플로팅 바디 영역(616) 사이에 형성될 수 있다. 매립된 전도성 물질(603)은 메모리 셀을 위한 매립된 게이트로 작용한다. 접촉부(624)는 비트 라인(626)으로 이어지는 드레인 영역(618) 위쪽에 형성될 수 있다. 접촉부(624)는, 예를 들어, N+ 도핑된 폴리실리콘 플러그 또는 금속 플러그를 포함할 수 있다. 공통 소스(628)는 소스 영역(629) 위쪽에 형성될 수 있다.
도 43은 복수의 반도체 디바이스(600)(도 42)를 포함하는 반도체 디바이스(700)를 도시한다. 도 43에 도시된 바와 같이, 비정질 실리콘 물질(609), 전도성 물질(603) 및 유전체 물질(611)은 비트 라인(626)과 평행한 행을 형성하도록 더 에칭될 수 있다. 이와 유사하게, 추가적인 실시예에서, 비정질 실리콘 물질(609), 전도성 물질(603) 및 유전체 물질(611)은 에칭되어, 비트 라인(626)과 평행한 행(미도시)을 형성할 수 있다.
SMOI 구조체(601)를 사용하여 반도체 디바이스(700)를 형성하는 것에 의해, 플로팅 바디 영역(616)이 전도성 물질(603)의 상부 위에 형성될 수 있고, 이에 따라 플로팅 바디 영역(616)과 전도성 물질(603) 사이에 추가적인 전기적 접촉을 위한 필요성을 제거할 수 있다. 추가적으로, 논리 디바이스(미도시)와 라인의 후단부(BEOL) 요소(미도시)가 플로팅 바디 영역(616)을 형성하기 전에 제1반도체 기판(605) 위에 형성될 수 있으므로, 플로팅 바디 영역(616)은 논리 디바이스와 BEOL 요소를 형성하는데 사용된 처리 조건에 노출되지 않는다. 플로팅 바디 영역(616)을 이러한 처리 조건에 노출시키는 것을 피하는 것은 반도체 디바이스(600)의 신뢰성을 개선시킬 수 있다.
본 명세서에 전술한 바와 같은 반도체 디바이스는 본 발명의 전자 시스템의 실시예에 사용될 수 있다. 예를 들어, 도 44는 본 발명에 따른 예시적인 전자 시스템(800)의 개략 블록도이다. 전자 시스템(800)은, 예를 들어, 컴퓨터 또는 컴퓨터 하드웨어 성분, 서버 또는 다른 네트워킹 하드웨어 성분, 셀룰러 전화, 디지털 카메라, PDA(personal digital assistant), 휴대용 매체(예를 들어, 음악) 플레이어 등을 포함할 수 있다. 전자 시스템(800)은 적어도 하나의 메모리 디바이스(801)를 포함한다. 전자 시스템(800)은 적어도 하나의 전자 신호 프로세서 디바이스(802)(종종 "마이크로프로세서"라고도 지칭됨)를 더 포함할 수 있다. 적어도 하나의 전자 신호 프로세서 디바이스(802)와 적어도 하나의 메모리 디바이스(801)는 예를 들어 전술한 반도체 디바이스(300, 400, 500, 600, 700)의 실시예를 포함할 수 있다. 다시 말해, 적어도 하나의 전자 신호 프로세서 디바이스(802)와 적어도 하나의 메모리 디바이스(802)는 도 39 내지 도 43에 도시된 반도체 디바이스(300, 400, 500, 600, 700)와 관련하여 전술한 바와 같은 매립된 전도성 물질을 가지는 SMOI 구조체를 포함하는 반도체 디바이스의 일 실시예를 포함할 수 있다. 전자 시스템(800)은, 예를 들어, 마우스 또는 다른 포인팅 디바이스, 키보드, 터치패드, 버튼 또는 제어 패널과 같은, 유저에 의해 전자 시스템(800)에 정보를 입력하는 하나 이상의 입력 디바이스(804)를 더 포함할 수 있다. 전자 시스템(800)은, 예를 들어, 모니터, 디스플레이, 프린터, 오디오 출력 잭, 스피커 등과 같은, 유저에게 정보(예를 들어, 비디오 또는 오디오 출력)를 출력하는 하나 이상의 출력 디바이스(806)를 더 포함할 수 있다. 일부 실시예에서, 입력 디바이스(804)와 출력 디바이스(806)는 정보를 전자 시스템(800)에 입력하고 비디오 정보를 유저에게 출력하는데 사용될 수 있는 단일 터치스크린 디바이스를 포함할 수 있다. 하나 이상의 입력 디바이스(804)와 출력 디바이스(806)는 전기적으로 메모리 디바이스(801)와 전자 신호 프로세서 디바이스(802) 중 적어도 하나와 통신할 수 있다.
결론
일부 실시예에서, 본 발명은 절연체 위 금속-반도체(SMOI) 구조체, 이 구조체를 포함하는 디바이스, 및 이 구조체를 형성하는 방법을 포함한다. SMOI 구조체는 제1반도체 기판 상에 있는 절연체 물질, 상기 절연체 물질에 접합된 비정질 실리콘 물질, 상기 비정질 실리콘 물질 위에 있는 전도성 물질, 및 상기 전도성 물질 위에 있는 제2반도체 기판을 포함할 수 있다. 유전체 물질은 또한 상기 전도성 물질과 상기 제2반도체 기판 사이에 배치될 수 있다. 다른 실시예에서, 전도성 물질은 패터닝될 수 있고 패터닝된 전도성 물질의 인접한 부분들은 유전체 물질에 의하여 서로 분리될 수 있다.
추가적인 실시예에서, 본 발명은 제1반도체 기판 상에 있는 절연체 물질, 상기 절연체 물질에 접합된 비정질 게르마늄 물질, 상기 비정질 게르마늄 물질 위에 있는 전도성 물질 및 상기 전도성 물질 위에 있는 제2반도체 기판을 포함하는 SMOI를 포함한다.
추가적인 실시예에서, 본 발명은 제1반도체 기판 상에 있는 절연체 물질, 상기 절연체 물질 위에 있는 전도성 물질, 에피택셜 실리콘 물질의 적어도 일부분과 실리콘-게르마늄 물질의 적어도 일부분(상기 에피택셜 실리콘 물질의 적어도 일부분이나 실리콘-게르마늄 물질의 적어도 일부분은 상기 절연체 물질에 접합됨), 및 상기 전도성 물질 위에 있는 제2반도체 기판을 포함하는 SMOI 구조체를 포함한다. 상기 절연체 물질은 그 위에 비정질 실리콘 물질이 형성된 산화물 물질로 형성될 수 있다.
추가적인 실시예에서, 본 발명은 제1반도체 기판, 상기 제1반도체 기판 위에 형성된 산화물 물질의 적어도 일부분 및 전도성 물질의 적어도 일부분, 및 상기 전도성 물질 위에 형성된 제2반도체 기판을 포함하는 SMOI 구조체를 포함한다.
또 다른 실시예에서, 본 발명은 제1반도체 기판 상에 있는 절연체 물질, 상기 절연체 물질에 접합된 비정질 실리콘 물질, 상기 비정질 실리콘 물질 위에 있는 전도성 물질, 상기 전도성 물질 위에 있는 제2반도체 기판, 및 상기 제2실리콘 기판 위에 있는 메모리 셀을 포함하는 반도체 디바이스를 포함한다. 상기 전도성 물질은 상호연결부를 형성할 수 있다. 논리 디바이스는 또한 제1반도체 기판 상에 형성될 수도 있다. 일부 실시예에서, 유전체 물질이 상기 전도성 물질과 상기 제2반도체 기판 사이에 배치될 수 있다. 반도체 디바이스의 메모리 셀은 절연 물질에 의해 실질적으로 물리적으로 분리된 활성 영역, 상기 활성 영역 내에 형성된 드레인 영역과 소스 영역, 상기 드레인 영역과 상기 소스 영역 사이의 상기 활성 영역 상에 형성된 높은-k 유전체 물질 및 상기 높은-k 유전체 상에 형성된 금속 게이트를 포함하는 플로팅 바디 메모리 셀을 포함할 수 있다.
또 다른 실시예에서, 본 발명은 제1반도체 기판 위에 형성된 절연체 물질을 포함하는 억셉터 웨이퍼를 형성하는 단계, 프리커서 반도체 기판 위에 전도성 물질, 상기 전도성 물질 위에 비정질 실리콘 물질, 및 상기 프리커서 반도체 기판 내에 주입된 영역을 포함하는 도너 웨이퍼를 형성하는 단계, 상기 도너 웨이퍼의 비정질 실리콘 물질을 상기 억셉터 웨이퍼의 절연체 물질에 접합시키는 단계, 및 상기 프리커서 반도체 기판 내에서 상기 주입된 영역에 인접한 상기 프리커서 반도체 기판의 일부분을 제거하는 단계를 포함하는, SMOI 구조체를 형성하는 방법을 포함한다. 일부 실시예에서, 비정질 실리콘 물질의 적어도 한 면과 절연체 물질의 한 면이 도너 웨이퍼의 비정질 실리콘 물질을 절연체 물질에 접합시키기 전에 화학종, 플라즈마 또는 주입 활성물로 처리될 수 있다.
또 다른 실시예에서, 본 발명은 제1반도체 기판 위에 형성된 절연체 물질을 포함하는 억셉터 웨이퍼를 형성하는 단계, 프리커서 반도체 기판 위에 전도성 물질, 상기 전도성 물질 위에 비정질 실리콘 물질, 및 상기 프리커서 반도체 기판 내에 주입된 영역을 포함하는 도너 웨이퍼를 형성하는 단계, 상기 도너 웨이퍼의 비정질 실리콘 물질을 상기 억셉터 웨이퍼의 절연체 물질에 접합시키는 단계, 상기 주입된 영역에 인접한 프리커서 반도체 기판의 일부분을 제거하여 제2반도체 기판을 형성하는 단계, 및 상기 제2반도체 기판 상에 적어도 하나의 메모리 셀을 제조하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법을 포함한다.
또 다른 실시예에서, 본 발명은 제1반도체 기판 위에 형성된 절연체 물질을 포함하는 억셉터 웨이퍼를 형성하는 단계, 프리커서 반도체 기판 위에 전도성 물질, 상기 전도성 물질 위에 비정질 게르마늄 물질, 및 상기 프리커서 반도체 기판 내에 주입된 영역을 포함하는 도너 웨이퍼를 형성하는 단계, 상기 도너 웨이퍼의 비정질 게르마늄 물질을 상기 억셉터 웨이퍼의 절연체 물질에 접합시키는 단계, 및 상기 프리커서 반도체 기판 내에 주입된 영역에 인접한 상기 프리커서 반도체 기판의 일부분을 제거하는 단계를 포함하는, SMOI 구조체를 형성하는 방법을 포함한다.
본 발명은 여러 변형과 대안적인 형태로 구현될 수 있으나, 특정 실시예들이 도면에 예로서 도시되고 본 명세서에 상세히 설명되었다. 그러나 본 발명은 개시된 특정 형태로 제한되도록 의도된 것은 아니다. 오히려, 본 발명은 이하에 첨부된 특허청구범위 및 그의 합법적 등가물에 의하여 규정된 바와 같은 본 발명의 범위 내에 들어가는 모든 변형, 등가물 및 대안을 포함하는 것이다.

Claims (31)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 절연체 위 금속-반도체 구조체로서,
    제1반도체 기판의 반도성 물질과 접촉하고 있는 절연체 물질;
    상기 절연체 물질과 접촉하고 있는 전도성 물질;
    상기 전도성 물질과 접촉하고 있는 비정질 실리콘 물질; 및
    상기 비정질 실리콘 물질과 접촉하고 있는 제2반도체 기판의 반도성 물질을 포함하되,
    상기 절연체 물질은 상기 제1반도체 기판의 반도성 물질과 상기 전도성 물질사이에 높이방향으로 위치해 있고;
    상기 전도성 물질은 상기 절연체 물질과 상기 비정질 실리콘 물질 사이에 높이방향으로 위치해 있으며;
    상기 비정질 실리콘 물질은 상기 전도성 물질과 상기 제2반도체 기판의 반도성 물질 사이에 높이방향으로 위치해 있는, 절연체 위 금속-반도체 구조체.
  6. 삭제
  7. 절연체 위 금속-반도체 구조체로서,
    제1반도체 기판의 반도성 물질과 접촉하고 있는 절연체 물질;
    상기 절연체 물질과 접촉하고 있는 전도성 물질;
    에피택셜 실리콘 물질의 적어도 일부분과 실리콘-게르마늄 물질의 적어도 일부분; 및
    상기 전도성 물질과 접촉하고 있는 상기 에피택셜 실리콘 물질의 적어도 일부분 또는 상기 실리콘-게르마늄 물질의 적어도 일부분과 접촉하고 있는 제2반도체 기판의 반도성 물질을 포함하되,
    상기 절연체 물질은 상기 제1반도체 기판의 반도성 물질과 상기 전도성 물질사이에 높이방향으로 위치해 있고;
    상기 에피택셜 실리콘 물질의 적어도 일부분 또는 상기 실리콘-게르마늄 물질의 적어도 일부분은 상기 전도성 물질과 접촉하고 있으며, 상기 전도성 물질은 상기 전도성 물질과 접촉하고 있는 상기 에피택셜 실리콘 물질의 적어도 일부분 또는 상기 실리콘-게르마늄 물질의 적어도 일부분과 상기 절연체 물질 사이에 높이방향으로 위치해 있고;
    상기 전도성 물질과 접촉하고 있는 상기 에피택셜 실리콘 물질의 적어도 일부분 또는 상기 실리콘-게르마늄 물질의 적어도 일부분은 상기 전도성 물질과 상기 제2반도체 기판의 반도성 물질 사이에 높이방향으로 위치해 있는, 절연체 위 금속-반도체 구조체.
  8. 삭제
  9. 삭제
  10. 절연체 위 금속-반도체 구조체를 제조하는 방법으로서,
    제1반도체 기판 위에 형성된 절연체 물질을 포함하는 억셉터 웨이퍼(acceptor wafer)를 형성하는 단계;
    프리커서(precursor) 반도체 기판 위에 전도성 물질, 상기 전도성 물질 위에 비정질 실리콘 물질 및 상기 프리커서 반도체 기판 내에 주입된 영역을 포함하는 도너 웨이퍼(donor wafer)를 형성하는 단계;
    상기 도너 웨이퍼의 상기 비정질 실리콘 물질을 상기 억셉터 웨이퍼의 상기 절연체 물질에 접합시키는 단계; 및
    상기 프리커서 반도체 기판 내에 상기 주입된 영역에 인접한 상기 프리커서 반도체 기판의 일부를 제거하는 단계를 포함하는, 절연체 위 금속-반도체 구조체의 제조 방법.
  11. 청구항 10에 있어서, 프리커서 반도체 기판 위에 전도성 물질, 상기 전도성 물질 위에 비정질 실리콘 물질, 및 상기 프리커서 반도체 기판 내에 주입된 영역을 포함하는 도너 웨이퍼를 형성하는 단계는, 결정질 실리콘 기판 위에 전도성 물질, 상기 전도성 물질 위에 비정질 실리콘 물질, 및 상기 결정질 실리콘 기판 내에 수소-주입된 영역을 형성하는 단계를 포함하는 것인, 절연체 위 금속-반도체 구조체의 제조 방법.
  12. 청구항 10에 있어서, 프리커서 반도체 기판 위에 전도성 물질을 포함하는 도너 웨이퍼를 형성하는 단계는, 상기 프리커서 반도체 기판 위에 비반응성 전도성 물질과 상기 비반응성 전도성 물질 위에 반응성 전도성 물질을 형성하는 단계 및 상기 반응성 전도성 물질을 상기 도너 웨이퍼의 상기 비정질 실리콘 물질과 반응시켜 전도성 실리사이드 물질을 형성하는 단계를 포함하는 것인, 절연체 위 금속-반도체 구조체의 제조 방법.
  13. 청구항 10에 있어서, 상기 프리커서 반도체 기판 위에 상기 전도성 물질을 형성하는 단계는,
    상기 프리커서 반도체 기판 위에 상기 전도성 물질을 증착시키는 단계;
    상기 전도성 물질 위에 캡 물질을 형성하는 단계;
    상기 캡 물질과 상기 전도성 물질을 패터닝하는 단계; 및
    상기 패터닝된 캡 물질과 패터닝된 전도성 물질의 인접한 부분들 사이에 유전체 물질을 형성하는 단계를 포함하는 것인, 절연체 위 금속-반도체 구조체의 제조 방법.
  14. 반도체 디바이스를 제조하는 방법으로서,
    제1반도체 기판 위에 형성된 절연체 물질을 포함하는 억셉터 웨이퍼를 형성하는 단계;
    프리커서 반도체 기판 상에 전도성 물질, 상기 전도성 물질 위에 비정질 실리콘 물질 및 상기 프리커서 반도체 기판 내에 주입된 영역을 포함하는 도너 웨이퍼를 형성하는 단계;
    상기 도너 웨이퍼의 상기 비정질 실리콘 물질을 상기 억셉터 웨이퍼의 상기 절연체 물질에 접합시키는 단계;
    상기 주입된 영역에 인접한 상기 프리커서 반도체 기판의 일부분을 제거하여 제2반도체 기판을 형성하는 단계; 및
    상기 제2반도체 기판 상에 적어도 하나의 메모리 셀을 제조하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  15. 청구항 14에 있어서, 매립된 워드 라인과 매립된 비트 라인 중 적어도 하나를 형성하기 위해 상기 전도성 물질을 패터닝하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
  16. 청구항 14에 있어서, 상기 제2반도체 기판 상에 적어도 하나의 메모리 셀을 제조하는 단계는,
    상기 제2반도체 기판을 에칭하여 적어도 하나의 필러(pillar)를 형성하는 단계;
    상기 적어도 하나의 필러에 소스 영역, 활성 영역 및 드레인 영역을 형성하는 단계; 및
    상기 활성 영역 상에 게이트 유전체 및 게이트를 형성하는 단계를 포함하는 것인, 반도체 디바이스의 제조 방법.
  17. 청구항 14에 있어서, 상기 제2반도체 기판 상에 적어도 하나의 메모리 셀을 제조하는 단계는,
    상기 제2반도체 기판에 다이오드를 형성하는 단계; 및
    상기 다이오드 상에 하부 전극, 메모리 매체 및 상부 전극을 형성하는 단계를 포함하는 것인, 반도체 디바이스의 제조 방법.
  18. 절연체 위 금속-반도체 구조체를 제조하는 방법으로서,
    제1반도체 기판 위에 형성된 절연체 물질을 포함하는 억셉터 웨이퍼를 형성하는 단계;
    프리커서 반도체 기판 위에 전도성 물질, 상기 전도성 물질 위에 비정질 게르마늄 물질 및 상기 프리커서 반도체 기판 내에 주입된 영역을 포함하는 도너 웨이퍼를 형성하는 단계;
    상기 도너 웨이퍼의 상기 비정질 게르마늄 물질을 상기 억셉터 웨이퍼의 상기 절연체 물질에 접합시키는 단계; 및
    상기 프리커서 반도체 기판 내에서 상기 주입된 영역에 인접한 상기 프리커서 반도체 기판의 일부분을 제거하는 단계를 포함하는, 절연체 위 금속-반도체 구조체의 제조 방법.
  19. 삭제
  20. 절연체 위 금속-반도체 구조체로서,
    반도성 물질과 접촉하는 절연체 물질을 포함하는 제1 웨이퍼; 및
    비정질 실리콘 물질과 반도성 물질을 포함하는 제2 웨이퍼를 포함하되,
    상기 제2 웨이퍼는 상기 제2 웨이퍼의 비정질 실리콘 물질과 반도성 물질과 접촉하면서 그 사이에 높이방향으로 위치하는 전도성 물질을 포함하며,
    상기 제1 웨이퍼와 제2 웨이퍼는 상기 제2 웨이퍼의 비정질 실리콘 물질과 상기 제1 웨이퍼의 절연체 물질이 서로 접촉하고 있는 상태에서 서로 접합하고 있고,
    상기 비정질 실리콘 물질은 상기 전도성 물질과 상기 절연체 물질 사이에 높이방향으로 위치하며, 상기 절연체 물질은 상기 제1 웨이퍼의 반도성 물질과 상기 비정질 실리콘 물질 사이에 높이방향으로 위치하는, 절연체 위 금속-반도체 구조체.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
KR1020127025446A 2010-03-02 2011-02-10 절연체 위 금속-반도체 구조체, 이러한 구조체를 형성하는 방법, 및 이러한 구조체를 포함하는 반도체 디바이스 KR101430855B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/715,704 US9608119B2 (en) 2010-03-02 2010-03-02 Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US12/715,704 2010-03-02
PCT/US2011/024354 WO2011109146A2 (en) 2010-03-02 2011-02-10 Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures

Publications (2)

Publication Number Publication Date
KR20120124071A KR20120124071A (ko) 2012-11-12
KR101430855B1 true KR101430855B1 (ko) 2014-08-18

Family

ID=44530576

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127025446A KR101430855B1 (ko) 2010-03-02 2011-02-10 절연체 위 금속-반도체 구조체, 이러한 구조체를 형성하는 방법, 및 이러한 구조체를 포함하는 반도체 디바이스

Country Status (8)

Country Link
US (2) US9608119B2 (ko)
EP (1) EP2543069A4 (ko)
JP (1) JP5671070B2 (ko)
KR (1) KR101430855B1 (ko)
CN (1) CN102782850B (ko)
SG (2) SG183452A1 (ko)
TW (1) TWI466256B (ko)
WO (1) WO2011109146A2 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9646869B2 (en) * 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
KR101670451B1 (ko) * 2010-03-12 2016-10-31 삼성전자주식회사 도전막 매립형 기판, 그 형성 방법, 반도체 소자 및 그 제조 방법
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
KR20130113032A (ko) * 2012-04-05 2013-10-15 에스케이하이닉스 주식회사 반도체 기판, 이를 갖는 반도체 칩 및 적층 반도체 패키지
US9709740B2 (en) 2012-06-04 2017-07-18 Micron Technology, Inc. Method and structure providing optical isolation of a waveguide on a silicon-on-insulator substrate
SG11201407282XA (en) * 2012-07-31 2015-01-29 Univ Nanyang Tech Semiconductor device and method for forming the same
TWI566328B (zh) * 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
US20150171321A1 (en) * 2013-12-13 2015-06-18 Micron Technology, Inc. Methods of forming metal on inhomogeneous surfaces and structures incorporating metal on inhomogeneous surfaces
EP3155656A4 (en) * 2014-06-13 2018-02-14 Intel Corporation Surface encapsulation for wafer bonding
JP6165127B2 (ja) * 2014-12-22 2017-07-19 三菱重工工作機械株式会社 半導体装置及び半導体装置の製造方法
US10566187B2 (en) * 2015-03-20 2020-02-18 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control
US10644187B2 (en) 2015-07-24 2020-05-05 Artilux, Inc. Multi-wafer based light absorption apparatus and applications thereof
US9704916B2 (en) 2015-07-24 2017-07-11 Artilux Inc. Multi-wafer based light absorption apparatus and applications thereof
EP3707755B1 (en) * 2018-02-12 2024-04-03 TriEye Ltd. Germanium on insulator for cmos imagers in the short wave infrared
US11658208B2 (en) * 2018-03-20 2023-05-23 Intel Corporation Thin film transistors for high voltage applications
FR3079346B1 (fr) * 2018-03-26 2020-05-29 Soitec Procede de fabrication d'un substrat donneur pour le transfert d'une couche piezoelectrique, et procede de transfert d'une telle couche piezoelectrique
KR102558816B1 (ko) 2020-01-07 2023-07-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 금속-유전체 결합 방법 및 구조

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0888153A (ja) * 1994-09-19 1996-04-02 Toshiba Corp 積層構造ウェハおよびその形成方法
US20060071074A1 (en) * 2004-09-29 2006-04-06 Matrix Semiconductor, Inc. Doped polysilicon via connecting polysilicon layers
KR20090040460A (ko) * 2006-09-07 2009-04-24 마이크론 테크놀로지, 인크. 벌크 기판 내에 바이어스 게이트를 갖는 1-트랜지스터 ｄｒａｍ 플로팅 바디 셀 및 그의 제조 및 동작 방법
KR20090054245A (ko) * 2007-11-26 2009-05-29 삼성전자주식회사 플로팅 바디 디램 소자 및 그 제조 방법

Family Cites Families (281)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3988771A (en) 1974-05-28 1976-10-26 General Electric Company Spatial control of lifetime in semiconductor device
US4487639A (en) 1980-09-26 1984-12-11 Texas Instruments Incorporated Localized epitaxy for VLSI devices
US5106776A (en) 1988-06-01 1992-04-21 Texas Instruments Incorporated Method of making high performance composed pillar dRAM cell
JPH0750772B2 (ja) 1989-01-24 1995-05-31 富士通株式会社 半導体装置およびその製造方法
US5102025A (en) * 1989-12-01 1992-04-07 Gary Weldele Computer tractor rail paper margin stripper
JPH0464249A (ja) 1990-07-04 1992-02-28 Fujitsu Ltd Ｓｏｉ基板の製造方法
EP0481703B1 (en) 1990-10-15 2003-09-17 Aptix Corporation Interconnect substrate having integrated circuit for programmable interconnection and sample testing
JP3081967B2 (ja) 1990-11-21 2000-08-28 富士通株式会社 シリコンオンインシュレータ基板の製造方法
US5102821A (en) 1990-12-20 1992-04-07 Texas Instruments Incorporated SOI/semiconductor heterostructure fabrication by wafer bonding of polysilicon to titanium
US5098861A (en) * 1991-01-08 1992-03-24 Unitrode Corporation Method of processing a semiconductor substrate including silicide bonding
JPH04283914A (ja) 1991-03-12 1992-10-08 Fujitsu Ltd 貼り合わせ半導体基板とその製造方法
JPH05508266A (ja) * 1991-04-03 1993-11-18 イーストマン・コダック・カンパニー ＧａＡｓをドライエッチングするための高耐久性マスク
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5465249A (en) 1991-11-26 1995-11-07 Cree Research, Inc. Nonvolatile random access memory device having transistor and capacitor made in silicon carbide substrate
US5412598A (en) 1992-04-27 1995-05-02 The University Of British Columbia Bistable four layer device, memory cell, and method for storing and retrieving binary information
JPH06104446A (ja) 1992-09-22 1994-04-15 Toshiba Corp 半導体装置
JPH0798460A (ja) 1992-10-21 1995-04-11 Seiko Instr Inc 半導体装置及び光弁装置
US5260233A (en) 1992-11-06 1993-11-09 International Business Machines Corporation Semiconductor device and wafer structure having a planar buried interconnect by wafer bonding
US5600160A (en) 1993-04-14 1997-02-04 Hvistendahl; Douglas D. Multichannel field effect device
US5510630A (en) 1993-10-18 1996-04-23 Westinghouse Electric Corporation Non-volatile random access memory cell constructed of silicon carbide
US5471039A (en) 1994-06-22 1995-11-28 Panda Eng. Inc. Electronic validation machine for documents
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
FR2729008B1 (fr) 1994-12-30 1997-03-21 Sgs Thomson Microelectronics Circuit integre de puissance
US5981992A (en) 1995-06-07 1999-11-09 International Business Machines Corporation Mechanical supports for very thin stacked capacitor plates
US6750091B1 (en) 1996-03-01 2004-06-15 Micron Technology Diode formation method
EP0842537B1 (en) * 1996-06-05 2005-08-24 Koninklijke Philips Electronics N.V. Programmable, non-volatile memory device, and method of manufacturing such a device
US5920105A (en) 1996-09-19 1999-07-06 Fujitsu Limited Compound semiconductor field effect transistor having an amorphous gas gate insulation layer
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
US8018058B2 (en) 2004-06-21 2011-09-13 Besang Inc. Semiconductor memory device
US7470598B2 (en) 2004-06-21 2008-12-30 Sang-Yun Lee Semiconductor layer structure and method of making the same
US7888764B2 (en) 2003-06-24 2011-02-15 Sang-Yun Lee Three-dimensional integrated circuit structure
FR2755537B1 (fr) 1996-11-05 1999-03-05 Commissariat Energie Atomique Procede de fabrication d'un film mince sur un support et structure ainsi obtenue
JPH10150176A (ja) 1996-11-15 1998-06-02 Tadahiro Omi 半導体基体とその作製方法
US5874760A (en) 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
US6225151B1 (en) 1997-06-09 2001-05-01 Advanced Micro Devices, Inc. Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion
US5909618A (en) 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US5936274A (en) 1997-07-08 1999-08-10 Micron Technology, Inc. High density flash memory
JP4623451B2 (ja) 1997-07-30 2011-02-02 忠弘 大見 半導体基板及びその作製方法
US6255731B1 (en) 1997-07-30 2001-07-03 Canon Kabushiki Kaisha SOI bonding structure
FR2767416B1 (fr) 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US5904507A (en) 1998-02-23 1999-05-18 National Semiconductor Corporation Programmable anti-fuses using laser writing
US5963469A (en) 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US6365488B1 (en) 1998-03-05 2002-04-02 Industrial Technology Research Institute Method of manufacturing SOI wafer with buried layer
EP0945901A1 (de) 1998-03-23 1999-09-29 Siemens Aktiengesellschaft DRAM-Zellenanordnung mit vertikalen Transistoren und Verfahren zu deren Herstellung
US6225165B1 (en) 1998-05-13 2001-05-01 Micron Technology, Inc. High density SRAM cell with latched vertical transistors
US6545297B1 (en) 1998-05-13 2003-04-08 Micron Technology, Inc. High density vertical SRAM cell using bipolar latchup induced by gated diode breakdown
US6229161B1 (en) 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
US6137128A (en) 1998-06-09 2000-10-24 International Business Machines Corporation Self-isolated and self-aligned 4F-square vertical fet-trench dram cells
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6245663B1 (en) 1998-09-30 2001-06-12 Conexant Systems, Inc. IC interconnect structures and methods for making same
US20040017721A1 (en) 1998-10-30 2004-01-29 Schwabe Nikolai Franz Gregoe Magnetic storage device
US5977579A (en) 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
JP2000208771A (ja) 1999-01-11 2000-07-28 Hitachi Ltd 半導体装置、液晶表示装置およびこれらの製造方法
US6288954B1 (en) 1999-01-19 2001-09-11 Micron Technology, Inc. Integrated circuit having an on-board reference generator
JP3911585B2 (ja) 1999-05-18 2007-05-09 富士通株式会社 半導体装置およびその製造方法
US6690038B1 (en) 1999-06-05 2004-02-10 T-Ram, Inc. Thyristor-based device over substrate surface
FR2795865B1 (fr) 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'un film mince utilisant une mise sous pression
US6225162B1 (en) * 1999-07-06 2001-05-01 Taiwan Semiconductor Manufacturing Company Step-shaped floating poly-si gate to improve gate coupling ratio for flash memory application
US6355520B1 (en) 1999-08-16 2002-03-12 Infineon Technologies Ag Method for fabricating 4F2 memory cells with improved gate conductor structure
US6391658B1 (en) 1999-10-26 2002-05-21 International Business Machines Corporation Formation of arrays of microelectronic elements
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
KR100392166B1 (ko) 2000-03-17 2003-07-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법 및 반도체 장치
US6434932B2 (en) 2000-03-23 2002-08-20 Minolta Co., Ltd. Control mechanism with actuator employing shape memory alloy and method for adjusting servo control of the control mechanism
US6797604B2 (en) 2000-05-08 2004-09-28 International Business Machines Corporation Method for manufacturing device substrate with metal back-gate and structure formed thereby
JP2002359247A (ja) 2000-07-10 2002-12-13 Canon Inc 半導体部材、半導体装置およびそれらの製造方法
EP2323164B1 (en) 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US6621725B2 (en) 2000-08-17 2003-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device with floating storage bulk region and method of manufacturing the same
US6600173B2 (en) 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
US6583440B2 (en) 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US6559471B2 (en) 2000-12-08 2003-05-06 Motorola, Inc. Quantum well infrared photodetector and method for fabricating same
FR2818010B1 (fr) 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
JP2002184993A (ja) 2000-12-11 2002-06-28 Sony Corp 半導体装置
US6576944B2 (en) 2000-12-14 2003-06-10 Infineon Technologies Ag Self-aligned nitride pattern for improved process window
US6635550B2 (en) 2000-12-20 2003-10-21 Texas Instruments Incorporated Semiconductor on insulator device architecture and method of construction
US6570208B2 (en) 2001-01-18 2003-05-27 International Business Machines Corporation 6F2 Trench EDRAM cell with double-gated vertical MOSFET and self-aligned STI
US6713791B2 (en) 2001-01-26 2004-03-30 Ibm Corporation T-RAM array having a planar cell structure and method for fabricating the same
US6891205B1 (en) 2001-03-22 2005-05-10 T-Ram, Inc. Stability in thyristor-based memory device
US7456439B1 (en) 2001-03-22 2008-11-25 T-Ram Semiconductor, Inc. Vertical thyristor-based memory with trench isolation and its method of fabrication
US6897514B2 (en) 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
KR100419021B1 (ko) 2001-03-30 2004-02-19 주식회사 하이닉스반도체 반도체소자의 구리 배선 제조방법
US6492662B2 (en) 2001-04-16 2002-12-10 Ibm Corporation T-RAM structure having dual vertical devices and method for fabricating the same
US6627924B2 (en) 2001-04-30 2003-09-30 Ibm Corporation Memory system capable of operating at high temperatures and method for fabricating the same
US6759282B2 (en) 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6906354B2 (en) 2001-06-13 2005-06-14 International Business Machines Corporation T-RAM cell having a buried vertical thyristor and a pseudo-TFT transfer gate and method for fabricating the same
DE10128718B4 (de) 2001-06-13 2005-10-06 Infineon Technologies Ag Grabenkondensator einer DRAM-Speicherzelle mit metallischem Collarbereich und nicht-metallischer Leitungsbrücke zum Auswahltransistor
US6777745B2 (en) 2001-06-14 2004-08-17 General Semiconductor, Inc. Symmetric trench MOSFET device and method of making same
JP3647777B2 (ja) 2001-07-06 2005-05-18 株式会社東芝 電界効果トランジスタの製造方法及び集積回路素子
JP2003030980A (ja) 2001-07-13 2003-01-31 Toshiba Corp 半導体記憶装置
DE10136544B4 (de) * 2001-07-26 2004-02-12 Infineon Technologies Ag Integrierter dynamischer Speicher und Betriebsverfahren
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6841813B2 (en) 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6744094B2 (en) 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
US6815781B2 (en) 2001-09-25 2004-11-09 Matrix Semiconductor, Inc. Inverted staggered thin film transistor with salicided source/drain structures and method of making same
WO2003041170A1 (fr) 2001-11-07 2003-05-15 Shindengen Electric Manufacturing Co., Ltd. Dispositif semi-conducteur de protection contre la surtension
US6576532B1 (en) * 2001-11-30 2003-06-10 Motorola Inc. Semiconductor device and method therefor
US7081663B2 (en) 2002-01-18 2006-07-25 National Semiconductor Corporation Gate-enhanced junction varactor with gradual capacitance variation
US20030186521A1 (en) 2002-03-29 2003-10-02 Kub Francis J. Method of transferring thin film functional material to a semiconductor substrate or optimized substrate using a hydrogen ion splitting technique
US6872645B2 (en) 2002-04-02 2005-03-29 Nanosys, Inc. Methods of positioning and/or orienting nanostructures
JP4951202B2 (ja) * 2002-05-07 2012-06-13 エーエスエム アメリカ インコーポレイテッド シリコンオンインシュレータ構造の製造方法
US7042749B2 (en) 2002-05-16 2006-05-09 Micron Technology, Inc. Stacked 1T-nmemory cell structure
US6940748B2 (en) 2002-05-16 2005-09-06 Micron Technology, Inc. Stacked 1T-nMTJ MRAM structure
JP2004003398A (ja) 2002-05-31 2004-01-08 Shin Caterpillar Mitsubishi Ltd 建設機械
US6781907B2 (en) 2002-06-06 2004-08-24 Micron Technology, Inc. Temperature compensated T-RAM memory device and method
US6764774B2 (en) 2002-06-19 2004-07-20 International Business Machines Corporation Structures with improved adhesion to Si and C containing dielectrics and method for preparing the same
US6914286B2 (en) 2002-06-27 2005-07-05 Samsung Electronics Co., Ltd. Semiconductor memory devices using sidewall spacers
KR100738065B1 (ko) * 2002-07-10 2007-07-10 삼성전자주식회사 한 개의 트랜지스터와 데이터 저장 수단으로 한 개의저항체를구비하는 메모리 소자 및 그 구동 방법
JP3621695B2 (ja) * 2002-07-29 2005-02-16 株式会社東芝 半導体装置及び素子形成用基板
US7402897B2 (en) * 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
US7224024B2 (en) 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
US6838723B2 (en) 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
TWI320571B (en) 2002-09-12 2010-02-11 Qs Semiconductor Australia Pty Ltd Dynamic nonvolatile random access memory ne transistor cell and random access memory array
US6690039B1 (en) 2002-10-01 2004-02-10 T-Ram, Inc. Thyristor-based device that inhibits undesirable conductive channel formation
US6953953B1 (en) 2002-10-01 2005-10-11 T-Ram, Inc. Deep trench isolation for thyristor-based semiconductor device
US6965129B1 (en) 2002-11-06 2005-11-15 T-Ram, Inc. Thyristor-based device having dual control ports
US7710771B2 (en) 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
JP3813123B2 (ja) * 2002-12-25 2006-08-23 株式会社沖データ 半導体装置及びｌｅｄヘッド
US6812504B2 (en) 2003-02-10 2004-11-02 Micron Technology, Inc. TFT-based random access memory cells comprising thyristors
US6768156B1 (en) 2003-02-10 2004-07-27 Micron Technology, Inc. Non-volatile random access memory cells associated with thin film constructions
US6713810B1 (en) 2003-02-10 2004-03-30 Micron Technology, Inc. Non-volatile devices, and electronic systems comprising non-volatile devices
JP2004247545A (ja) 2003-02-14 2004-09-02 Nissan Motor Co Ltd 半導体装置及びその製造方法
US6956256B2 (en) 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
US6845034B2 (en) 2003-03-11 2005-01-18 Micron Technology, Inc. Electronic systems, constructions for detecting properties of objects, and assemblies for identifying persons
JP4062262B2 (ja) 2003-03-20 2008-03-19 松下電器産業株式会社 ヘッド支持装置およびそれを用いたディスク装置
WO2004090984A1 (en) 2003-04-03 2004-10-21 Kabushiki Kaisha Toshiba Phase change memory device
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US6958513B2 (en) 2003-06-06 2005-10-25 Chih-Hsin Wang Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells
JP3933608B2 (ja) 2003-06-30 2007-06-20 株式会社東芝 半導体記憶装置及び半導体集積回路
JP4282388B2 (ja) 2003-06-30 2009-06-17 株式会社東芝 半導体記憶装置
US8125003B2 (en) 2003-07-02 2012-02-28 Micron Technology, Inc. High-performance one-transistor memory cell
US6921692B2 (en) 2003-07-07 2005-07-26 Micron Technology, Inc. Methods of forming memory circuitry
US7018873B2 (en) * 2003-08-13 2006-03-28 International Business Machines Corporation Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate
US7205185B2 (en) 2003-09-15 2007-04-17 International Busniess Machines Corporation Self-aligned planar double-gate process by self-aligned oxidation
US6890819B2 (en) 2003-09-18 2005-05-10 Macronix International Co., Ltd. Methods for forming PN junction, one-time programmable read-only memory and fabricating processes thereof
US7195959B1 (en) 2004-10-04 2007-03-27 T-Ram Semiconductor, Inc. Thyristor-based semiconductor device and method of fabrication
US7180135B1 (en) 2003-10-06 2007-02-20 George Mason Intellectual Properties, Inc. Double gate (DG) SOI ratioed logic with intrinsically on symmetric DG-MOSFET load
US6888199B2 (en) 2003-10-07 2005-05-03 International Business Machines Corporation High-density split-gate FinFET
JP4044510B2 (ja) 2003-10-30 2008-02-06 株式会社東芝 半導体集積回路装置
EP1530229B1 (en) * 2003-11-04 2012-04-04 ICT Integrated Circuit Testing Gesellschaft für Halbleiterprüftechnik mbH Beam optical component for charged particle beams
JP2005150156A (ja) 2003-11-11 2005-06-09 Toshiba Corp 磁気記憶装置
US7268373B1 (en) 2003-11-12 2007-09-11 T-Ram Semiconductor, Inc. Thyristor-based memory and its method of operation
US7304327B1 (en) 2003-11-12 2007-12-04 T-Ram Semiconductor, Inc. Thyristor circuit and approach for temperature stability
JP2005150393A (ja) * 2003-11-14 2005-06-09 Sharp Corp 受発光素子用サブマウント
US7015092B2 (en) 2003-12-18 2006-03-21 Infineon Technologies North America Corp. Methods for forming vertical gate transistors providing improved isolation and alignment of vertical gate contacts
US6878991B1 (en) 2004-01-30 2005-04-12 Micron Technology, Inc. Vertical device 4F2 EEPROM memory
US20060010056A1 (en) 2004-02-12 2006-01-12 De La Motte Alain L System and method for high-yield returns in riskless-principal interest rate/yield arbitrage
US7075146B2 (en) 2004-02-24 2006-07-11 Micron Technology, Inc. 4F2 EEPROM NROM memory arrays with vertical devices
US6995456B2 (en) 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
US7049654B2 (en) 2004-03-31 2006-05-23 Intel Corporation Memory with split gate devices and method of fabrication
US20080211061A1 (en) * 2004-04-21 2008-09-04 California Institute Of Technology Method For the Fabrication of GaAs/Si and Related Wafer Bonded Virtual Substrates
JP4429798B2 (ja) 2004-05-12 2010-03-10 富士通マイクロエレクトロニクス株式会社 フィン型チャネルｆｅｔを用いたシステムｌｓｉ及びその製造方法
US7935836B2 (en) * 2004-05-18 2011-05-03 Alexander Graham Fallis Compounds comprising a linear series of five fused carbon rings, and preparation thereof
US20050261513A1 (en) * 2004-05-18 2005-11-24 Womack Gary B Process for producing indenol esters or ethers
US7112997B1 (en) 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US7141476B2 (en) * 2004-06-18 2006-11-28 Freescale Semiconductor, Inc. Method of forming a transistor with a bottom gate
US7120048B2 (en) 2004-06-21 2006-10-10 Honeywell International Inc. Nonvolatile memory vertical ring bit and write-read structure
FR2872627B1 (fr) 2004-06-30 2006-08-18 Commissariat Energie Atomique Assemblage par adhesion moleculaire de deux substrats
CN101010793B (zh) 2004-06-30 2011-09-28 Nxp股份有限公司 制造具有通过纳米线接触的导电材料层的电子器件的方法
FR2872625B1 (fr) 2004-06-30 2006-09-22 Commissariat Energie Atomique Assemblage par adhesion moleculaire de deux substrats, l'un au moins supportant un film conducteur electrique
US7518182B2 (en) 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US20060034116A1 (en) 2004-08-13 2006-02-16 Lam Chung H Cross point array cell with series connected semiconductor diode and phase change storage media
US7145186B2 (en) 2004-08-24 2006-12-05 Micron Technology, Inc. Memory cell with trenched gated thyristor
US7365385B2 (en) 2004-08-30 2008-04-29 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7458439B2 (en) 2004-08-31 2008-12-02 Caterpillar Inc. Machine control pedestal
US7271052B1 (en) 2004-09-02 2007-09-18 Micron Technology, Inc. Long retention time single transistor vertical memory gain cell
US7259415B1 (en) 2004-09-02 2007-08-21 Micron Technology, Inc. Long retention time single transistor vertical memory gain cell
CN1606170A (zh) 2004-09-24 2005-04-13 中国科学院物理研究所 基于双势垒隧道结共振隧穿效应的晶体管
JP4083160B2 (ja) 2004-10-04 2008-04-30 株式会社東芝 半導体記憶装置およびｆｂｃメモリセルの駆動方法
US7476939B2 (en) 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
ATE420461T1 (de) 2004-11-09 2009-01-15 Soitec Silicon On Insulator Verfahren zum herstellen von zusammengesetzten wafern
KR100618877B1 (ko) * 2004-11-19 2006-09-08 삼성전자주식회사 멀티비트 비휘발성 메모리 소자, 그 동작 방법 및 그 제조방법
US7326969B1 (en) 2004-12-02 2008-02-05 T-Ram Semiconductor, Inc. Semiconductor device incorporating thyristor-based memory and strained silicon
US7173312B2 (en) 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
KR100663359B1 (ko) 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
US7816728B2 (en) 2005-04-12 2010-10-19 International Business Machines Corporation Structure and method of fabricating high-density trench-based non-volatile random access SONOS memory cells for SOC applications
KR100702014B1 (ko) 2005-05-03 2007-03-30 삼성전자주식회사 수직 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅바디 디램 소자들 및 그 제조방법들
US7279740B2 (en) 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
JP4696964B2 (ja) 2005-07-15 2011-06-08 ソニー株式会社 メモリ用の半導体装置
US7579623B2 (en) * 2005-07-22 2009-08-25 Translucent, Inc. Stacked transistors and process
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7776715B2 (en) 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7538000B2 (en) 2005-07-28 2009-05-26 Freescale Semiconductor, Inc. Method of forming double gate transistors having varying gate dielectric thicknesses
US7511332B2 (en) 2005-08-29 2009-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical flash memory
US20070047364A1 (en) 2005-08-31 2007-03-01 International Business Machines Corporation Methods and apparatus for varying a supply voltage or reference voltage using independent control of diode voltage in asymmetrical double-gate devices
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
KR100673012B1 (ko) 2005-09-02 2007-01-24 삼성전자주식회사 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법
US7227233B2 (en) 2005-09-12 2007-06-05 International Business Machines Corporation Silicon-on-insulator (SOI) Read Only Memory (ROM) array and method of making a SOI ROM
JP4599259B2 (ja) * 2005-09-20 2010-12-15 株式会社東芝 磁気素子及びこれを用いた磁気信号処理装置
KR100675285B1 (ko) 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
KR100660881B1 (ko) 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100663368B1 (ko) 2005-12-07 2007-01-02 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
US7786505B1 (en) 2005-12-16 2010-08-31 T-Ram Semiconductor, Inc. Reduction of charge leakage from a thyristor-based memory cell
US7563681B2 (en) * 2006-01-27 2009-07-21 Freescale Semiconductor, Inc. Double-gated non-volatile memory and methods for forming thereof
JP5011748B2 (ja) 2006-02-24 2012-08-29 株式会社デンソー 半導体装置
US7439594B2 (en) * 2006-03-16 2008-10-21 Micron Technology, Inc. Stacked non-volatile memory with silicon carbide-based amorphous silicon thin film transistors
US8501581B2 (en) 2006-03-29 2013-08-06 Micron Technology, Inc. Methods of forming semiconductor constructions
CN100454921C (zh) 2006-03-29 2009-01-21 华为技术有限公司 一种数字版权保护方法及系统
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US20080003778A1 (en) * 2006-06-13 2008-01-03 Rensselaer Polytechnic Institute Low-temperature welding with nano structures
JP2008010503A (ja) 2006-06-27 2008-01-17 Toshiba Corp 半導体記憶装置およびその製造方法
KR100745934B1 (ko) 2006-06-30 2007-08-02 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US7410856B2 (en) 2006-09-14 2008-08-12 Micron Technology, Inc. Methods of forming vertical transistors
US7851859B2 (en) 2006-11-01 2010-12-14 Samsung Electronics Co., Ltd. Single transistor memory device having source and drain insulating regions and method of fabricating the same
US7592209B2 (en) 2006-11-13 2009-09-22 Intel Corporation Integration of a floating body memory on SOI with logic transistors on bulk substrate
US7619917B2 (en) 2006-11-28 2009-11-17 Qimonda North America Corp. Memory cell with trigger element
JP2008135670A (ja) * 2006-11-29 2008-06-12 Elpida Memory Inc 半導体装置およびその製造方法
US8217435B2 (en) 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
US7888742B2 (en) * 2007-01-10 2011-02-15 International Business Machines Corporation Self-aligned metal-semiconductor alloy and metallization for sub-lithographic source and drain contacts
JP2008177273A (ja) 2007-01-17 2008-07-31 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
KR100852233B1 (ko) * 2007-02-21 2008-08-13 삼성전자주식회사 수직형 다이오드의 형성 방법 및 이를 이용하는 상변화메모리 장치의 제조 방법
US8368137B2 (en) 2007-06-26 2013-02-05 Sandisk Technologies Inc. Dual bit line metal layers for non-volatile memory
US8159035B2 (en) * 2007-07-09 2012-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gates of PMOS devices having high work functions
US7816216B2 (en) 2007-07-09 2010-10-19 Micron Technology, Inc. Semiconductor device comprising transistor structures and methods for forming same
US7969808B2 (en) 2007-07-20 2011-06-28 Samsung Electronics Co., Ltd. Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same
KR100881825B1 (ko) 2007-07-27 2009-02-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP4580966B2 (ja) * 2007-08-24 2010-11-17 株式会社東芝 ホイスラー合金を有する積層体、この積層体を用いたスピンｍｏｓ電界効果トランジスタ及びトンネル磁気抵抗効果素子
US9129845B2 (en) 2007-09-19 2015-09-08 Micron Technology, Inc. Buried low-resistance metal word lines for cross-point variable-resistance material memories
US7439149B1 (en) 2007-09-26 2008-10-21 International Business Machines Corporation Structure and method for forming SOI trench memory with single-sided strap
US20090108351A1 (en) 2007-10-26 2009-04-30 International Business Machines Corporation Finfet memory device with dual separate gates and method of operation
US7719869B2 (en) 2007-11-19 2010-05-18 Qimonda Ag Memory cell array comprising floating body memory cells
KR101027345B1 (ko) 2007-11-26 2011-04-11 주식회사 하이닉스반도체 핀 커패시턴스를 조절할 수 있는 정전기 방전 장치
DE102007057728B4 (de) 2007-11-30 2014-04-30 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kurzschlusstruktur
US7940558B2 (en) 2007-12-21 2011-05-10 Qimonda Ag Integrated circuit comprising a thyristor and method of controlling a memory cell comprising a thyristor
KR100950472B1 (ko) 2007-12-28 2010-03-31 주식회사 하이닉스반도체 4f2 트랜지스터를 갖는 반도체 소자의 제조방법
US8558220B2 (en) 2007-12-31 2013-10-15 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same
US20090173984A1 (en) 2008-01-08 2009-07-09 Qimonda Ag Integrated circuit and method of manufacturing an integrated circuit
US20090179262A1 (en) 2008-01-16 2009-07-16 Qimonda Ag Floating Body Memory Cell with a Non-Overlapping Gate Electrode
US7795691B2 (en) 2008-01-25 2010-09-14 Cree, Inc. Semiconductor transistor with P type re-grown channel layer
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US7742324B2 (en) 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US20090246952A1 (en) 2008-03-28 2009-10-01 Tokyo Electron Limited Method of forming a cobalt metal nitride barrier film
US8030634B2 (en) 2008-03-31 2011-10-04 Macronix International Co., Ltd. Memory array with diode driver and method for fabricating the same
US7910451B2 (en) 2008-04-04 2011-03-22 International Business Machines Corporation Simultaneous buried strap and buried contact via formation for SOI deep trench capacitor
US7646847B2 (en) 2008-05-01 2010-01-12 Bruker Axs Inc. Handheld two-dimensional X-ray diffractometer
KR20090132872A (ko) 2008-06-23 2009-12-31 삼성전자주식회사 반도체 소자 및 반도체 기판
CN101621036B (zh) 2008-07-02 2011-08-17 中芯国际集成电路制造(上海)有限公司 具有非晶硅mas存储单元结构的半导体器件及其制造方法
KR101498873B1 (ko) 2008-07-08 2015-03-04 삼성전자주식회사 디램 및 비휘발성 메모리 특성을 갖는 메모리 소자의 구동방법
KR101159879B1 (ko) 2008-07-14 2012-06-25 에스케이하이닉스 주식회사 고집적 반도체 기억 장치
US20100044670A1 (en) 2008-08-19 2010-02-25 Peiching Ling Semiconductor device structures having single-crystalline switching device on conducting lines and methods thereof
US8130537B2 (en) 2008-09-09 2012-03-06 Qimonda Ag Phase change memory cell with MOSFET driven bipolar access device
KR20100070835A (ko) 2008-12-18 2010-06-28 삼성전자주식회사 사이리스터를 갖는 메모리 셀 및 그것을 포함한 메모리 장치
US8614131B2 (en) 2009-02-03 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned static random access memory (SRAM) on metal gate
US8405121B2 (en) 2009-02-12 2013-03-26 Infineon Technologies Ag Semiconductor devices
KR101554531B1 (ko) 2009-02-12 2015-09-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101073643B1 (ko) 2009-02-19 2011-10-14 서울대학교산학협력단 고성능 단일 트랜지스터 플로팅 바디 ｄｒａｍ 소자 및 그 제조 방법
US8148780B2 (en) 2009-03-24 2012-04-03 Micron Technology, Inc. Devices and systems relating to a memory cell having a floating body
US7929343B2 (en) 2009-04-07 2011-04-19 Micron Technology, Inc. Methods, devices, and systems relating to memory cells having a floating body
KR101077453B1 (ko) 2009-03-31 2011-10-26 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US8362482B2 (en) * 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8183126B2 (en) 2009-07-13 2012-05-22 Seagate Technology Llc Patterning embedded control lines for vertically stacked semiconductor elements
US10566462B2 (en) 2009-07-30 2020-02-18 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US8588025B2 (en) * 2009-12-30 2013-11-19 Westerngeco L.L.C. Method and apparatus for acquiring wide-azimuth marine data using simultaneous shooting
US8836036B2 (en) 2010-01-05 2014-09-16 Globalfoundries Singapore Pte. Ltd. Method for fabricating semiconductor devices using stress engineering
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
JP5394360B2 (ja) 2010-03-10 2014-01-22 東京エレクトロン株式会社 縦型熱処理装置およびその冷却方法
KR20110102738A (ko) 2010-03-11 2011-09-19 삼성전자주식회사 수직 채널 트랜지스터 및 그의 제조방법
KR101670451B1 (ko) 2010-03-12 2016-10-31 삼성전자주식회사 도전막 매립형 기판, 그 형성 방법, 반도체 소자 및 그 제조 방법
US8552490B2 (en) * 2010-06-18 2013-10-08 United Microelectronics Corp. Nonvolatile memory device with a high-K charge storage layer having a U-shaped,cross-sectional structure
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8435859B2 (en) 2011-02-16 2013-05-07 Micron Technology, Inc. Methods of forming electrical contacts
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8518812B2 (en) 2011-05-23 2013-08-27 Micron Technology, Inc. Methods of forming electrical contacts
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US8530312B2 (en) 2011-08-08 2013-09-10 Micron Technology, Inc. Vertical devices and methods of forming
US8962465B2 (en) 2012-10-15 2015-02-24 Micron Technology, Inc. Methods of forming gated devices
US9214389B2 (en) 2014-04-29 2015-12-15 Micron Technology, Inc. Methods of forming memory arrays
US9224738B1 (en) 2014-08-18 2015-12-29 Micron Technology, Inc. Methods of forming an array of gated devices
US9673054B2 (en) 2014-08-18 2017-06-06 Micron Technology, Inc. Array of gated devices and methods of forming an array of gated devices
US9209187B1 (en) 2014-08-18 2015-12-08 Micron Technology, Inc. Methods of forming an array of gated devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0888153A (ja) * 1994-09-19 1996-04-02 Toshiba Corp 積層構造ウェハおよびその形成方法
US20060071074A1 (en) * 2004-09-29 2006-04-06 Matrix Semiconductor, Inc. Doped polysilicon via connecting polysilicon layers
KR20090040460A (ko) * 2006-09-07 2009-04-24 마이크론 테크놀로지, 인크. 벌크 기판 내에 바이어스 게이트를 갖는 1-트랜지스터 ｄｒａｍ 플로팅 바디 셀 및 그의 제조 및 동작 방법
KR20090054245A (ko) * 2007-11-26 2009-05-29 삼성전자주식회사 플로팅 바디 디램 소자 및 그 제조 방법

Also Published As

Publication number Publication date
SG10201501458TA (en) 2015-04-29
JP2013521648A (ja) 2013-06-10
US20170194351A1 (en) 2017-07-06
TWI466256B (zh) 2014-12-21
WO2011109146A3 (en) 2011-12-15
US9608119B2 (en) 2017-03-28
CN102782850B (zh) 2015-07-15
JP5671070B2 (ja) 2015-02-18
SG183452A1 (en) 2012-09-27
KR20120124071A (ko) 2012-11-12
EP2543069A4 (en) 2015-04-08
EP2543069A2 (en) 2013-01-09
CN102782850A (zh) 2012-11-14
WO2011109146A2 (en) 2011-09-09
US10325926B2 (en) 2019-06-18
US20110215407A1 (en) 2011-09-08
TW201145487A (en) 2011-12-16

Similar Documents

Publication Publication Date Title
KR101430855B1 (ko) 절연체 위 금속-반도체 구조체, 이러한 구조체를 형성하는 방법, 및 이러한 구조체를 포함하는 반도체 디바이스
US10804278B2 (en) High density programmable e-fuse co-integrated with vertical FETs
US10157769B2 (en) Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US9646869B2 (en) Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US20150179649A1 (en) Thyristor-Based Memory Cells, Devices and Systems Including the Same and Methods for Forming the Same
US20140035051A1 (en) Semiconductor device and associated methods
KR102418726B1 (ko) 반도체 디바이스 및 방법
US20210313441A1 (en) Semiconductor Device and Method
US20240090232A1 (en) Ferroelectric memory cell
US20240096897A1 (en) Transistor isolation regions and methods of forming the same
WO2023111749A1 (en) Stacked complementary transistor structure for three-dimensional integration
JP7311646B2 (ja) 三次元メモリデバイスおよびその形成方法
US11727976B2 (en) Semiconductor devices including ferroelectric memory and methods of forming the same
US20230087690A1 (en) Semiconductor structures with power rail disposed under active gate
TWI834945B (zh) 記憶體元件及其製作方法
US20240113162A1 (en) Monolithic stacked field effect transistor (sfet) with dual middle dielectric isolation (mdi) separation
US20240081077A1 (en) Transistor, memory device and manufacturing method of memory device
US20230155005A1 (en) Semiconductor device and method
US20230115763A1 (en) Gate Electrode Deposition and Structure Formed Thereby
US20230008494A1 (en) Gate structures in transistor devices and methods of forming same
TW202414818A (zh) 堆疊場效電晶體上之垂直逆變器形成
WO2023110457A1 (en) Co-integrating gate-all-around nanosheet devices and comb-nanosheet devices

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170720

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190809

Year of fee payment: 6