TW202414818A - 堆疊場效電晶體上之垂直逆變器形成 - Google Patents
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Abstract
本發明之實施例係關於具有整合式垂直逆變器的堆疊場效電晶體(SFET)。在一非限制性實施例中，一第一奈米片垂直地堆疊於一第二奈米片上方。一共同閘極形成於該第一奈米片及該第二奈米片之一通道區周圍。一頂部源極或汲極區係與該第一奈米片直接接觸而形成，且一底部源極或汲極區係與該第二奈米片直接接觸而形成。該頂部源極或汲極區之一第一部分短接至該底部源極或汲極區之一第一部分以界定一共同源極或汲極區。該頂部源極或汲極區之一第二部分經由該第一奈米片、該共同源極或汲極區及該第二奈米片串聯地電耦接至該底部源極或汲極區之一第二部分。
Description
本發明大體上係關於用於半導體裝置之製造方法及所得結構，且更具體而言，係關於用於具有整合式垂直逆變器之堆疊場效電晶體(SFET)的處理方法及所得結構。
已知金屬氧化物半導體場效電晶體(MOSFET)製造技術包括用於建構平面場效電晶體(FET)之製程流程。平面FET包括基板(亦被稱作矽厚塊)；形成於基板上方之閘極；形成於閘極之相對末端上的源極及汲極區；及接近閘極下方之基板表面的通道區。通道區將源極區電連接至汲極區，同時閘極控制通道中之電流。閘極電壓控制自汲極至源極之路徑是否為斷路(「關」)或電阻性路徑(「開」)。
近年來，研究已致力於開發非平面電晶體架構。舉例而言，GAA電晶體(亦被稱作奈米片FET及奈米線FET)包括提供增加的裝置密度及相對於側向裝置之一些增加的效能的非平面架構。在奈米片FET中，與習知平面FET相對比，通道實施為複數個堆疊且間隔開的奈米片。閘極堆疊環繞各奈米片的完整周邊，因此實現通道區中的較全面消耗，且亦由於較陡的亞臨限值擺動(SS)及較小的汲極勢壘降低效應(DIBL)而減少短通道效應。隨著MOSFET製造繼續發展，人們正研究堆疊FET架構(SFET)以滿足積極閘極長度(Lg)按比例調整要求及電流驅動能力。在堆疊FET中，兩個(或多於兩個) FET垂直地堆疊於基板上方以減小整體裝置佔據面積。
本發明之實施例係關於一種用於形成具有整合式垂直逆變器的半導體裝置之方法。方法之非限制性實例包括在第二奈米片上方垂直地堆疊第一奈米片。共同閘極形成於第一奈米片及第二奈米片之通道區周圍。頂部源極或汲極區係與第一奈米片直接接觸而形成，且底部源極或汲極區係與第二奈米片直接接觸而形成。頂部源極或汲極區之第一部分短接至底部源極或汲極區之第一部分以界定共同源極或汲極區。頂部源極或汲極區之第二部分經由第一奈米片、共同源極或汲極區及第二奈米片串聯地電耦接至底部源極或汲極區之第二部分。
在一些實施例中，方法進一步包括形成包括第一奈米片及一或多個額外奈米片的第一奈米片堆疊以及包括第二奈米片及一或多個額外奈米片的第二奈米片堆疊，從而實現具有任何數目個通道的堆疊電晶體架構。在一些實施例中，半導體裝置為相對於非堆疊架構具有減少的佔據面積之堆疊場效電晶體。
在一些實施例中，堆疊場效電晶體包括堆疊pFET及堆疊nFET，從而實現互補堆疊場效電晶體結構。在一些實施例中，第一奈米片堆疊界定nFET及pFET中之一者的一部分，且第二奈米片堆疊界定nFET及pFET中之另一者的一部分。
在一些實施例中，方法進一步包括在第一奈米片與第二奈米片之間形成中間介電隔離結構。在一些實施例中，中間介電隔離結構與共同源極或汲極區直接接觸。有利地，中間介電隔離結構有助於加強頂部源極或汲極區的第二部分與底部源極或汲極區的第二部分之間的串聯連接。
在一些實施例中，底部源極或汲極接點形成於底部源極或汲極區的表面上。在一些實施例中，隔離結構形成於底部源極或汲極接點與頂部源極或汲極區之間。在一些實施例中，隔離結構之一部分位於底部源極或汲極接點與共同閘極之間。隔離結構防止頂部源極或汲極區與底部源極或汲極接點之間的短路。隔離結構進一步防止底部源極或汲極接點與共同閘極之間的短路。
在一些實施例中，第一奈米片之第一側壁與第二奈米片之第一側壁共面，且第一奈米片之第二側壁相對於第二奈米片之第二側壁凹入。有利地，以此方式組態奈米片加強頂部源極或汲極區之第二部分與底部源極或汲極區之第二部分之間的不串聯連接。
本發明之實施例係關於一種半導體結構。半導體結構之非限制性實例包括第一奈米片，第一奈米片垂直地堆疊於第二奈米片上方。共同閘極形成於第一奈米片之通道區及第二奈米片之通道區周圍。頂部源極或汲極區係與第一奈米片直接接觸，且底部源極或汲極區係與第二奈米片直接接觸。在一些實施例中，頂部源極或汲極區之第一部分短接至底部源極或汲極區之第一部分以界定共同源極或汲極區。在一些實施例中，頂部源極或汲極區之第二部分經由第一奈米片、共同源極或汲極區及第二奈米片串聯地電耦接至底部源極或汲極區之第二部分。
本發明之實施例係關於一種半導體結構。半導體結構之非限制性實例包括耦接至第二垂直逆變器之第一垂直逆變器。各垂直逆變器可包括第一奈米片，第一奈米片垂直地堆疊於第二奈米片上方。半導體結構進一步包括耦接至第一垂直逆變器的第一存取電晶體及耦接至第二垂直逆變器的第二存取電晶體。在一些實施例中，第一存取電晶體之閘極耦接至字線，且第二存取電晶體之閘極耦接至字線。在一些實施例中，第一存取電晶體進一步耦接至第一位元線，且第二存取電晶體進一步耦接至第二位元線。
額外技術特徵及益處係經由本發明之技術實現。本發明之實施例及態樣在本文中經詳細描述且被視為所主張主題之一部分。為了更好地理解，參考實施方式及圖式。
提前應理解，儘管結合特定電晶體架構描述本發明之範例性實施例，但本發明之實施例不限於本說明書中所描述之特定電晶體架構或材料。實情為，本發明之實施例能夠結合現在已知或稍後開發之任何其他類型之電晶體架構或材料來實施。
出於簡潔起見，可或可不在本文中詳細地描述與半導體裝置及積體電路(IC)製造相關之習知技術。此外，本文中所描述之各種任務及製程步驟可併入至具有未詳細地描述於本文中之額外步驟或功能性的更全面程序或製程中。特定而言，製造半導體裝置及基於半導體之IC的各種步驟係熟知的，且因此出於簡潔起見，許多習知步驟將僅在本文中簡要地提及或將在不提供熟知製程細節之情況下完全省略。
現在轉而參看更具體地與本發明之態樣相關之技術的概述，IC在一系列階段中製造，包括前段生產線(FEOL)階段、中段生產線(MOL)階段及後段生產線(BEOL)階段。用於製造現代IC之製程流程常常基於製程流程是否屬於FEOL階段、MOL階段或BEOL階段來識別。一般而言，FEOL階段係裝置元件(例如，電晶體、電容器、電阻器等)在半導體基板/晶圓中圖案化的階段。FEOL階段製程包括晶圓製備、隔離、閘極圖案化，以及井、源極/汲極(S/D)區、延伸接面、矽化物區及襯墊的形成。MOL階段通常包括用於形成接點(例如，CA)及其他結構的製程流程，該等結構通信耦接至裝置元件之作用區(例如，閘極、源極及汲極)。舉例而言，源極/汲極區的矽化以及金屬接點的沈積可在MOL階段期間發生，以連接在FEOL階段期間圖案化的元件。在BEOL階段期間，互連層(例如，金屬化層)形成於此等邏輯層及功能層上方以完成IC。大多數IC需要多於一個電線層以形成所有必要連接，且在BEOL製程中添加多達5至12個層。各種BEOL層藉由通孔互連，該通孔自一個層耦接至另一個層。貫穿IC之層使用絕緣介電材料以執行多種功能，包括使IC結構穩定及提供IC元件之電隔離。舉例而言，IC之BEOL區中的金屬互連電線藉由介電層隔離，以防止電線與其他金屬層產生短路。
存在用於按比例調整超出7 nm節點之電晶體的若干非平面電晶體架構，但各者目前由於各種因素而受到限制。一個此類架構係所謂堆疊場效電晶體(SFET)。為增加每單位面積可用計算能力，SFET在共用基板佔據面積上方垂直地堆疊兩個(或多於兩個) FET。所得堆疊電晶體架構提供對平面及鰭式裝置的若干改良，諸如在減小之佔據面積處建置互補裝置(例如，CMOS)的能力。然而，SFET製造係具有挑戰性的，且正努力設計適合於按比例調整生產的SFET製造方案及結構。
一個此類挑戰係見於SFET架構內(亦即，在SFET電晶體旁邊)之非邏輯組件及複合邏輯組件，諸如逆變器的晶片上整合中。晶片上整合對於SFET係困難的，此係因為任何額外組件必須針對SFET固有的堆疊組態而定製。例如，晶片上逆變器整合必須解決多種問題，諸如處置傳入高縱橫比、與淺/深接點圖案化之相容性、n/p隔離等。
現在轉而參看本發明之態樣之概述，本發明之一或多個實施例藉由提供用於具有整合式垂直逆變器之SFET的製造方法及所得結構來解決上述缺點。晶片上整合式垂直逆變器使得能夠減小諸如在SRAM及環形振盪器裝置中的各種複合結構之單元大小。
現在轉而參看根據本發明之態樣的製造操作及所得結構之更詳細描述，圖1A描繪根據本發明之一或多個實施例的半導體晶圓100之自上而下參考圖。圖1B描繪在已應用製造操作之初始集合之後(作為根據本發明之一或多個實施例的製造最終半導體裝置的方法之部分)半導體晶圓100之沿圖1A之線
Y1/
Y2/
Y3截取的橫截面圖。
如圖1B中所展示，第一奈米片堆疊102形成於第二奈米片堆疊104上方。第一奈米片堆疊102及第二奈米片堆疊104一起形成於基板106上方。在一些實施例中，第一奈米片堆疊102及第二奈米片堆疊104各自包括與兩個或多於兩個犧牲層110交替的一或多個奈米片108。在一些實施例中，奈米片108及犧牲層110為磊晶生長層。為易於論述，參考在具有三個頂部薄片(例如，圖1A中所示的第一奈米片堆疊102的三個奈米片108)及兩個底部薄片(例如，圖1A中所示的第二奈米片堆疊104的兩個奈米片108)的結構上執行及對該結構執行的操作。然而，應理解，第一奈米片堆疊102及第二奈米片堆疊104可包括與對應數目個犧牲層交替的任何數目個奈米片。舉例而言，奈米片堆疊102、104中之任一者/兩者可包括兩個奈米片、五個奈米片、八個奈米片、30個奈米片(例如，3D NAND)或任何數目個奈米片，以及對應數目個犧牲層(亦即，視需要形成具有最頂部犧牲層、最底部犧牲層及在各對鄰接奈米片之間的犧牲層的奈米片堆疊)。此外，第一奈米片堆疊102及第二奈米片堆疊104不必具有相同數目個奈米片108，且具有任何奈米片分佈的其他組態係在本發明的預期範疇內。
奈米片108及基板106可由任何合適的半導體材料製成，諸如單晶Si、矽鍺(SiGe)、III-V族化合物半導體、II-VI族化合物半導體或絕緣體上半導體(SOI)。III-V族化合物半導體例如包括具有至少一個III族元素及至少一個V族元素之材料，諸如以下各者中之一或多者：砷化鋁鎵(AlGaAs)、氮化鋁鎵(AlGaN)、砷化鋁(AlAs)、砷化鋁銦(AlInAs)、氮化鋁(AlN)、銻化鎵(GaSb)、磷化鎵鋁(GaAlSb)、砷化鎵(GaAs)、銻化鎵砷(GaAsSb)、氮化鎵(GaN)、銻化銦(InSb)、砷化銦(InAs)、砷化銦鎵(InGaAs)、磷化銦稼砷(InGaAsP)、氮化銦鎵(InGaN)、氮化銦(InN)、磷化銦(InP)以及包括至少一個前述材料之合金組合。合金組合可包括二元(兩個元素，例如，砷化鎵(III) (GaAs))、三元(三個元素，例如，InGaAs)及四元(四個元素，例如，磷化鋁鎵銦(AlInGaP))合金。奈米片108及基板106可由相同或不同的半導體材料製成。在一些實施例中，奈米片108具有約5 nm至約15 nm之厚度，例如10 nm，但其他厚度係在本發明的預期範疇內。
在一些實施例中，基板106經結構化為具有內埋氧化物層(未單獨地展示)之絕緣體上矽(SOI)基板。內埋氧化物層可由任何合適的材料製成，諸如氧化矽(SiO
2)或矽鍺。在一些實施例中，內埋氧化物層形成至約10至200 nm之厚度，但其他厚度係在本發明的預期範疇內。
犧牲層110可由矽、矽鍺或其他半導體材料製成，此取決於奈米片108的材料，以符合蝕刻選擇性要求。舉例而言，在奈米片108為矽奈米片之實施例中，犧牲層110可為矽鍺層。在奈米片108為矽鍺奈米片之實施例中，犧牲層110可為鍺濃度大於奈米片108中之鍺濃度的矽層或矽鍺層。舉例而言，若奈米片108為鍺濃度為5%的矽鍺(有時被稱作SiGe5)，則犧牲層110可為鍺濃度為25%的矽鍺層(SiGe25)，但其他鍺濃度係在本發明的預期範疇內。在一些實施例中，犧牲層110具有約5 nm至約12 nm之厚度，例如10 nm，但其他厚度係在本發明的預期範疇內。
在一些實施例中，第一奈米片堆疊102及第二奈米片堆疊104藉由犧牲隔離結構112與基板106分隔開。在一些實施例中，第一奈米片堆疊102及第二奈米片堆疊104自身藉由犧牲隔離結構114分隔開。犧牲隔離結構112、114可包括相同或不同犧牲材料，該等材料經選擇以確保相對於奈米片108及犧牲層110的蝕刻選擇性。舉例而言，在奈米片108為矽奈米片且犧牲層110為SiGe30層的實施例中，犧牲隔離結構112、114可為SiGe55層，但其他鍺濃度係在本發明的預期範疇內。在一些實施例中，犧牲隔離結構112、114形成為5至25奈米之厚度，例如10奈米，但其他厚度係在本發明的預期範疇內。
如圖1B中進一步展示，第一硬式遮罩116可形成於奈米片堆疊102、104上方，且第二硬式遮罩118可形成於第一硬式遮罩116上方。第一硬式遮罩116及第二硬式遮罩118可由任何合適的材料製成。在一些實施例中，第一硬式遮罩116為氧化矽硬式遮罩，且第二硬式遮罩118為氮化矽硬式遮罩，但其他材料係在本發明的預期範疇內。
圖1C描繪在根據一或多個實施例之處理操作之後半導體晶圓100之沿圖1A之線
Y1/
Y2/
Y3截取的橫截面圖；在一些實施例中，第一硬式遮罩116及第二硬式遮罩118經圖案化以曝露第一奈米片堆疊102之表面。可使用用於圖案化硬式遮罩之任何已知方法，諸如濕式蝕刻、乾式蝕刻，或依序濕式及/或乾式蝕刻之組合。
如圖1C中所示，第三硬式遮罩120可形成於第一奈米片堆疊102的經曝露部分上方。第三硬式遮罩120可由對第一硬式遮罩116之材料具有蝕刻選擇性的任何合適的硬式遮罩材料製成。舉例而言，在第一硬式遮罩116為氧化矽基硬式遮罩的實施例中，第三硬式遮罩120可由碳化矽(SiC)、碳氮化矽(SiCO)、碳氮化矽(SiBCN)以及氮氧化矽(SiON)製成，但其他介電質係在本發明的預期範疇內。
圖1D描繪在根據一或多個實施例之處理操作之後半導體晶圓100之沿圖1A之線
Y1/
Y2/
Y3截取的橫截面圖。在一些實施例中，第一奈米片堆疊102及第二奈米片堆疊104可在被稱作奈米片(或堆疊)圖案化的製程中經圖案化。在一些實施例中，第一奈米片堆疊102及第二奈米片堆疊104之部分經移除以曝露基板106的表面，該表面接著凹入。
圖1E描繪在根據一或多個實施例之處理操作之後半導體晶圓100之沿圖1A之線
Y1/
Y2/
Y3截取的橫截面圖。在一些實施例中，淺溝渠隔離(STI)區122可藉由用介電質再填充空腔而形成。在一些實施例中，STI區122藉由在基板106的凹面上方沈積介電材料而形成。如圖1E中所示，半導體晶圓100可經拋光或以其他方式平坦化至第一硬式遮罩116的表面。可使用任何合適的方法，諸如化學機械平坦化(CMP)來拋光半導體晶圓100。
圖2A、圖2B及圖2C描繪在根據一或多個實施例之處理操作之後半導體晶圓100之分別沿圖2D之線
Y1/
Y3、
Y2及
X截取的橫截面圖。圖2D描繪根據一或多個實施例之半導體晶圓100的自上而下參考圖。
在一些實施例中，犧牲閘極202(有時被稱作虛設閘極)形成並經圖案化於第一奈米片堆疊102及第二奈米片堆疊104的通道區上方。如本文中所使用，「通道區」係指奈米片之一部分，導電閘極(稍後進一步詳細地描述)形成於該部分上方，且電流自源極通過該部分至最終裝置中之汲極。
犧牲閘極202可由任何合適的材料，諸如非晶矽或多晶矽製成。可使用用於圖案化犧牲閘極之任何已知方法，諸如濕式蝕刻、乾式蝕刻，或依序濕式及/或乾式蝕刻之組合。在一些實施例中，硬式遮罩204(閘極硬式遮罩)形成於犧牲閘極202上。硬式遮罩204可由任何合適的材料製成，諸如氮化矽。
如圖2A、圖2B及圖2C中所示，犧牲隔離結構112、114可經移除以界定空腔(未單獨展示)。可使用例如濕式蝕刻、乾式蝕刻或依序濕式及/或乾式蝕刻之組合移除犧牲隔離結構112、114。在一些實施例中，移除犧牲隔離結構112、114，其對奈米片108及犧牲層110具有選擇性。
如圖2A、圖2B及圖2C中進一步所展示，閘極間隔物206形成於犧牲閘極202之側壁上。此製程可被稱作閘極間隔物模組。閘極間隔物206可由任何合適的介電材料製成，諸如氧化矽、氮化矽、碳化矽、氫化矽氮化物、碳氮化矽及矽氮化物，但其他介電質係在本發明的預期範疇內。在一些實施例中，間隔物材料沈積於半導體晶圓100上方且使用異向性蝕刻，例如反應性離子蝕刻(RIE)來圖案化。在一些實施例中，在閘極間隔物模組期間用介電質填充由犧牲隔離結構112、114之移除界定的空腔(未單獨展示)界定中間介電隔離(MDI)208、底部介電隔離(BDI)210、隔離間隔物212。
圖3A、圖3B及圖3C描繪在根據一或多個實施例之處理操作之後半導體晶圓100之分別沿圖3D之線
Y1/
Y3、
Y2及
X截取的橫截面圖。圖3D描繪根據一或多個實施例之半導體晶圓100的自上而下參考圖。如圖3A、圖3B及圖3C中所示，FEOL製造製程用以在底部源極/汲極區304及STI區122上形成內部間隔物302、底部源極/汲極區304及層間介電質306。
在一些實施例中，移除第一奈米片堆疊102之一部分及第二奈米片堆疊104之一部分，犧牲層110的側壁凹入以界定缺口(未單獨展示)，且內部間隔物302形成於缺口中。在一些實施例中，凹入犧牲層110，其對奈米片108具有選擇性。在一些實施例中，在使第一奈米片堆疊102及第二奈米片堆疊104凹入之後，底部源極/汲極區304磊晶生長或以其他方式形成於奈米片108的經曝露側壁上。
在一些實施例中，層間介電質306經沈積或以其他方式形成於半導體晶圓100上方。層間介電質306可由任何合適的介電材料製成，諸如氧化物、低k介電質、氮化物、氮化矽、氧化矽、SiON、SiC、SiOCN及SiBCN。
圖4A、圖4B、圖4C及圖4D描繪在根據一或多個實施例之處理操作之後半導體晶圓100之分別沿圖4E之線
Y1、
Y2、
X及
Y3截取的橫截面圖。圖4E描繪根據一或多個實施例之半導體晶圓100的自上而下參考圖。
如圖4A、圖4B、圖4C及圖4D中所示，遮罩402(亦被稱作區塊、微影圖案、微影遮罩等)形成於半導體晶圓100上方且經圖案化以曝露半導體晶圓100之區(圖4C及圖4D)。遮罩402可由任何合適材料製成，且可包括例如有機平坦化層(OPL)。
在一些實施例中，層間介電質306的經曝露部分經移除(圖4C)及/或凹入(圖4D)以曝露底部源極/汲極區304的頂表面。可使用例如濕式蝕刻、乾式蝕刻或依序濕式及/或乾式蝕刻之組合移除及/或凹入層間介電質306之經曝露部分。
圖5A、圖5B、圖5C及圖5D描繪在根據一或多個實施例之處理操作之後半導體晶圓100之分別沿圖5E之線
Y1、
Y2、
X及
Y3截取的橫截面圖。圖5E描繪根據一或多個實施例之半導體晶圓100的自上而下參考圖。
在一些實施例中，移除遮罩402，且頂部源極/汲極區502形成於底部源極/汲極區304的頂部表面上(圖5C及圖5D)及層間介電質306的頂部表面上(圖5A及圖5C)。可使用例如OPL條帶、濕式蝕刻、乾式蝕刻或依序濕式及/或乾式蝕刻之組合移除及/或凹入遮罩402。
頂部源極/汲極區502可以類似於先前所描述的底部源極/汲極區304的方式形成。在一些實施例中，頂部源極/汲極區502磊晶地生長或以其他方式形成於奈米片108的經曝露側壁上。
圖6A、圖6B、圖6C及圖6D描繪在根據一或多個實施例之處理操作之後半導體晶圓100之分別沿圖6E之線
Y1、
Y2、
X及
Y3截取的橫截面圖。圖6E描繪根據一或多個實施例之半導體晶圓100的自上而下參考圖。
在一些實施例中，相同或不同介電質沈積於半導體晶圓100上方以延伸層間介電質306。如圖6B中所示，半導體晶圓100經拋光或以其他方式平面化至犧牲閘極202之表面。在一些實施例中，硬式遮罩204可在拋光之前及/或由於拋光而被移除。
圖7A、圖7B、圖7C及圖7D描繪在根據一或多個實施例之處理操作之後半導體晶圓100之分別沿圖7E之線
Y1、
Y2、
X及
Y3截取的橫截面圖。圖7E描繪根據一或多個實施例之半導體晶圓100的自上而下參考圖。
在一些實施例中，犧牲閘極202經部分凹入以曝露第一硬式遮罩116(圖7B)及第三硬式遮罩120(圖7B及圖7C)的頂部表面。可使用例如濕式蝕刻、乾式蝕刻或依序濕式及/或乾式蝕刻之組合而使犧牲閘極202部分地凹入。
圖8A、圖8B、圖8C及圖8D描繪在根據一或多個實施例之處理操作之後半導體晶圓100之分別沿圖8E之線
Y1、
Y2、
X及
Y3截取的橫截面圖。圖8E描繪根據一或多個實施例之半導體晶圓100的自上而下參考圖。
在一些實施例中，使用例如濕式蝕刻、乾式蝕刻或依序濕式及/或乾式蝕刻之組合移除第三硬式遮罩120之經曝露部分。在一些實施例中，移除第三硬式遮罩120之經曝露部分，其對第一硬式遮罩116具有選擇性。在一些實施例中，第一奈米片堆疊102之經曝露部分(亦即，未由第一硬式遮罩116覆蓋的彼等部分)經移除以曝露MDI 208的表面(此製程被稱作頂部通道切割)。在一些實施例中，使用異向性蝕刻，例如反應性離子蝕刻，來圖案化第一奈米片堆疊102。在一些實施例中，移除第一奈米片堆疊102，其對MDI 208具有選擇性(或著陸於該MDI上)。
圖9A、圖9B、圖9C及圖9D描繪在根據一或多個實施例之處理操作之後半導體晶圓100之分別沿圖9E之線
Y1、
Y2、
X及
Y3截取的橫截面圖。圖9E描繪根據一或多個實施例之半導體晶圓100的自上而下參考圖。
在一些實施例中，第一硬式遮罩116經移除以曝露第一奈米片堆疊102及第二奈米片堆疊104的剩餘部分。在一些實施例中，犧牲閘極202及犧牲層110經移除以釋放奈米片108。可使用濕式蝕刻、乾式蝕刻或依序濕式及/或乾式蝕刻之組合移除犧牲閘極202。
可移除犧牲層110，其對奈米片108具有選擇性。舉例而言，當奈米片108由矽形成且犧牲層110由矽鍺形成時，可利用氯化氫(HCl)氣體或含有氨及過氧化氫之混合物的水溶液以移除對矽具有選擇性的矽鍺。在另一實例中，當奈米片108由矽鍺形成且犧牲層110由矽形成時，可利用包括氫氧化銨及氫氧化鉀的水性氫氧化物化學物質以移除對矽鍺具有選擇性的矽。
圖10A、圖10B、圖10C及圖10D描繪在根據一或多個實施例之處理操作之後半導體晶圓100之分別沿圖10E之線
Y1、
Y2、
X及
Y3截取的橫截面圖。圖5E描繪根據一或多個實施例之半導體晶圓100的自上而下參考圖。
在一些實施例中，經移除之犧牲閘極202(圖9B)可由導電閘極1002替換。導電閘極1002可為使用例如已知替換金屬閘極(RMG)製程或所謂的後閘極製程形成於第一奈米片堆疊102及第二奈米片堆疊104之通道區上方的高k值金屬閘極(HKMG)。在一些實施例中，導電閘極1002可包括閘極介電質及功函數金屬堆疊(未單獨描繪)。
在一些實施例中，閘極介電質為形成於奈米片108之表面(側壁)上的高k值介電膜。高k值介電膜可由例如氧化矽、氮化矽、氮氧化矽、氮化硼、高k值材料或此等材料之任何組合製成。高k值材料之實例包括但不限於金屬氧化物，諸如氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氮氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅。高k值材料可進一步包括摻雜劑，諸如鑭及鋁。在本發明之一些實施例中，高k值介電膜可具有約0.5 nm至約4 nm之厚度。在本發明之一些實施例中，高k值介電膜包括氧化鉿且具有約1 nm之厚度，但其他厚度係在本發明的預期範疇內。
功函數金屬堆疊(若存在)可包括安置於高k值介電膜與塊體閘極材料之間的一或多個功函數層。在一些實施例中，導電閘極1002包括一或多個功函數層，但不包括塊體閘極材料。功函數層可由例如鋁、氧化鑭、氧化鎂、鈦酸鍶、氧化鍶、氮化鈦、氮化鉭、氮化鉿、氮化鎢、氮化鉬、氮化鈮、氮化鉿矽、氮化鈦鋁、氮化鉭矽、碳化鈦鋁、碳化鉭及其組合製成。功函數層可用以修改導電閘極1002之功函數且使得能夠調諧裝置臨限電壓。功函數層可形成至約0.5至6 nm之厚度，但其他厚度係在本發明的預期範疇內。在一些實施例中，功函數層中之各者可形成至不同厚度。
在一些實施例中，導電閘極1002包括由沈積於功函數層及/或閘極介電質上方之塊體導電閘極材料形成的主體。塊體閘極材料可包括任何合適導電材料，諸如金屬(例如，鎢、鈦、鉭、釕、鋯、鈷、銅、鋁、鉛、鉑、錫、銀、金)、導電金屬化合物材料(例如，氮化鉭、氮化鈦、碳化鉭、碳化鈦、碳化鈦鋁、矽化鎢、氮化鎢、氧化釕、矽化鈷、矽化鎳)、導電碳、石墨烯或此等材料之任何合適組合。導電閘極材料可進一步包括在沈積期間或沈積之後併入的摻雜劑。
圖11A、圖11B、圖11C、圖11D及圖11E描繪在根據一或多個實施例之處理操作之後半導體晶圓100之分別沿圖11F之線
Y1、
Y2、
X1、
Y3及
X2截取的橫截面圖。圖11F描繪根據本發明之一或多個實施例之半導體晶圓100的自上而下參考圖。在一些實施例中，已知FEOL及MOL製造操作用以使具有相同或不同介電質的層間介電質306延伸並形成底部接點溝渠1102，該底部接點溝渠曝露在頂部源極/汲極區502下方的層間介電質306之表面。此製程可被稱作底部接點圖案化之第一階段。
圖12A、12B、12C、12D及12E描繪在根據一或多個實施例之處理操作之後半導體晶圓100之分別沿圖12F之線
Y1、
Y2、
X1、
Y3及
X2截取的橫截面圖。圖12F描繪根據一或多個實施例之半導體晶圓100的自上而下參考圖。在一些實施例中，頂部源極/汲極區502之經曝露部分及奈米片108之經曝露部分(亦即，曝露於底部接點溝渠1102的彼等部分)經移除及/或凹入以延伸底部接點溝渠1102。在一些實施例中，頂部源極/汲極區502及/或奈米片108藉由選擇性等向性底切自底部接點溝渠1102凹入。此製程可被稱作底部接點圖案化之第二階段。
圖13A、圖13B、圖13C、圖13D及圖13E描繪在根據一或多個實施例之處理操作之後半導體晶圓100之分別沿圖13F之線
Y1、
Y2、
X1、
Y3及
X2截取的橫截面圖。圖13F描繪根據一或多個實施例之半導體晶圓100的自上而下參考圖。在一些實施例中，隔離結構1302形成於在底部接點圖案化之第二階段期間形成的開口及/或凹槽中。隔離結構1302可使用任何合適的介電質形成，諸如氧化矽、氮化矽、SiON、SiC、SiOCN及SiBCN。
如圖13A及圖13E中所展示，在一些實施例中，底部接點溝渠1102可延伸穿過層間介電質306以曝露底部源極/汲極區304的表面。此製程可被稱作底部接點圖案化之第三階段。
圖14A、圖14B、圖14C、圖14D及圖14E描繪在根據一或多個實施例之處理操作之後半導體晶圓100之分別沿圖14F之線
Y1、
Y2、
X1、
Y3及
X2截取的橫截面圖。圖14F描繪根據一或多個實施例之半導體晶圓100的自上而下參考圖。
在一些實施例中，接點(例如，接點1402，有時被稱作頂部磊晶接點(TE)或淺接點；接點1404，有時被稱作共同磊晶接點(CE)；接點1406，有時被稱作底部磊晶接點(BE)或深接點；以及閘極接點，未單獨地展示)由各種裝置子結構製成。觀察到所得結構具有連接路徑TE→頂部源極/汲極區502→頂部通道(第一奈米片堆疊102之奈米片108，例如，PFET通道)→短接epi→底部通道(第二奈米片堆疊104之奈米片108，例如，NFET通道)→底部源極/汲極區304→BE。
在完成接點處理之後，可使用已知製程(例如，額外MOL及BEOL處理，包括併入額外M
x金屬化層、遠後段生產線(FBEOL)處理、封裝模組等)完成半導體晶圓100以界定最終裝置。
圖15描繪根據一或多個實施例建構之SRAM 1500的示意圖。如圖15中所展示，SRAM 1500可由兩個交叉耦接垂直逆變器形成，該兩個交叉耦接垂直逆變器中之各者可如本文中先前關於半導體晶圓100之處理所描述而形成。展示各垂直逆變器之各種組件(例如，TE 1402、CE 1404、BE 1406、頂部奈米片堆疊102、底部奈米片堆疊104、導電閘極1002)，但為了清楚起見而省略其他組件。垂直逆變器經由向外組態中之存取電晶體電耦接至字線及位元線(例如，位元線1及位元線2)，但其他SRAM組態係在本發明的預期範疇內。應注意，為了清楚起見而省略字線接點之間的電線。有利地，以此方式自具有垂直堆疊電晶體的垂直逆變器形成SRAM 1500實現更佳的單元大小按比例調整。
在一些實施例中，第一存取電晶體的閘極耦接至字線，且第二存取電晶體的閘極亦耦接至字線。在一些實施例中，第一存取電晶體進一步耦接至第一位元線，且第二存取電晶體進一步耦接至第二位元線。
圖16描繪根據一或多個實施例建構之環形振盪器裝置1600的示意圖。如圖16中所展示，環形振盪器裝置1600可由三個交叉耦接垂直逆變器形成，該三個交叉耦接垂直逆變器中之各者可如本文中先前關於半導體晶圓100之處理所描述而形成。展示各垂直逆變器之各種組件(例如，TE 1402、CE 1404、BE 1406、頂部奈米片堆疊102、底部奈米片堆疊104、導電閘極1002)，但為了清楚起見而省略其他組件。垂直逆變器電耦接至環形振盪器裝置1600的輸入及輸出。有利地，以此方式自具有垂直堆疊電晶體的垂直逆變器形成環形振盪器裝置1600實現更佳的單元大小按比例調整。
三個垂直逆變器包括第一垂直逆變器、第三垂直逆變器以及在第一垂直逆變器與第三垂直逆變器之間的第二垂直逆變器。在一些實施例中，輸入端子(「輸入(INPUT)」)耦接至第一垂直逆變器的閘極，且輸出端子(「輸出(OUTPUT)」)耦接至第三垂直逆變器的接點。
圖17描繪繪示根據本發明之一或多個實施例之用於製造具有晶片上垂直逆變器之SFET的方法1700之流程圖。如在區塊1702處所展示，第一奈米片垂直地堆疊於第二奈米片上方。在一些實施例中，第一奈米片的第一側壁與第二奈米片的第一側壁共面。在一些實施例中，第一奈米片的第二側壁相對於第二奈米片的第二側壁凹入。在區塊1704處，共同閘極形成於第一奈米片的通道區及第二奈米片的通道區周圍。
在區塊1706處，頂部源極或汲極區係與第一奈米片直接接觸而形成。在區塊1708處，底部源極或汲極區係與第二奈米片直接接觸而形成。在一些實施例中，頂部源極或汲極區之第一部分短接至底部源極或汲極區之第一部分以界定共同源極或汲極區。在一些實施例中，頂部源極或汲極區之第二部分經由第一奈米片、共同源極或汲極區及第二奈米片串聯地電耦接至底部源極或汲極區之第二部分。在一些實施例中，頂部源極或汲極區包括第一摻雜類型，且底部源極或汲極區包括與第一摻雜類型相反的第二摻雜類型。
方法可進一步包括形成包括第一奈米片及一或多個額外奈米片的第一奈米片堆疊並形成包括第二奈米片及一或多個額外奈米片的第二奈米片堆疊。在一些實施例中，半導體裝置包括堆疊場效電晶體。在一些實施例中，堆疊場效電晶體包括互補堆疊場效電晶體，該互補堆疊場效電晶體包含nFET及pFET。在一些實施例中，第一奈米片堆疊界定nFET及pFET中之一者的一部分，且第二奈米片堆疊界定nFET及pFET中之另一者的一部分。
方法可進一步包括在第一奈米片與第二奈米片之間形成中間介電隔離結構。在一些實施例中，中間介電隔離結構與共同源極或汲極區直接接觸。
在一些實施例中，底部源極或汲極接點形成於底部源極或汲極區的表面上。在一些實施例中，隔離結構形成於底部源極或汲極接點與頂部源極或汲極區之間。隔離結構之一部分位於底部源極或汲極接點與共同閘極之間。
本文中所描述之方法及所得結構可用於製造IC晶片。所得IC晶片可藉由製造商以原始晶圓形式(亦即，作為具有多個未封裝晶片之單個晶圓)、作為裸晶粒或以封裝形式來分配。在後者情況中，半導體晶片係安裝於單晶片封裝(諸如，塑膠載體，其具有附連至主機板或其他較高層級載體的導線)中或多晶片封裝(諸如，陶瓷載體，其具有表面互連件或內埋互連件中之任一者或兩者)中。在任何情況下，晶片接著與其他晶片、離散電路元件及/或其他信號處理裝置整合，作為(a)中間產品(諸如，主機板)或(b)最終產品之部分。最終產品可為包括IC晶片之任何產品，其範圍為玩具及其他低端應用至具有顯示器、鍵盤或其他輸入裝置及中央處理器的先進電腦產品。
本文中參考相關圖式描述本發明之各種實施例。可設計出替代實施例而不脫離本發明之範疇。儘管在以下描述中且在圖式中之元件之間闡述各種連接及位置關係(例如，上方、下方、鄰近等)，但熟習此項技術者將認識到，在即使定向改變仍維護所描述功能性時，本文中所描述之位置關係中之許多者係定向獨立的。除非另外規定，否則此等連接及/或位置關係可為直接或間接的，且本發明在此方面不意欲為限制性的。類似地，術語「耦接」及其變化描述在兩個元件之間具有通信路徑且並不暗示元件之間的直接連接且在兩個元件之間不具有插入元件/連接。所有此等變化視為本說明書的一部分。相應地，實體之耦接可指直接或間接耦接，且實體之間之位置關係可為直接或間接位置關係。作為間接位置關係之實例，在本說明書中提及在層「B」上方形成層「A」包括一或多個中間層(例如，層「C」)在層「A」與層「B」之間的情形，只要層「A」及層「B」之相關特性及功能性實質上並未被中間層改變即可。
以下定義及縮寫將用於解釋申請專利範圍及本說明書。如本文中所使用，術語「包含(comprises/comprising)」、「包括(includes/including)」、「具有(has/having)」、「含有(contains或containing)」或其任何其他變體意欲涵蓋非排他性包括物。舉例而言，包含一系列元件之組合物、混合物、製程、方法、物品或設備未必僅限於彼等元件，而是可包括未明確地列出或此類組合物、混合物、製程、方法、物品或設備所固有的其他元件。
另外，術語｢例示性｣在本文中用以意謂｢充當實例、例子或繪示｣。本文中描述為「例示性」之任何實施例或設計不必被解釋為比其他實施例或設計更佳或更有利。術語「至少一個」及「一或多個」應理解為包括大於或等於一的任何整數，亦即，一、二、三、四等。術語「複數個」應理解為包括大於或等於二的任何整數，亦即，二、三、四、五等。術語「連接」可包括間接「連接」及直接「連接」。
本說明書中對「一個實施例」、「一實施例」、「一範例性實施例」等之提及指示所描述之實施例可包括一特定特徵、結構或特性，但每一實施例可或可不包括該特定特徵、結構或特性。此外，此類片語未必指代相同實施例。此外，在結合一實施例來描述一特定特徵、結構或特性時，應主張，無論是否予以明確描述，結合其他實施例實現此特徵、結構或特性在熟習此項技術者之認識範圍內。
在下文中出於描述之目的，術語「上部」、「下部」、「右方」、「左方」、「垂直」、「水平」、「頂部」、「底部」及其衍生詞應與所描述結構及方法相關，如圖式中所定向。術語「上覆」、「頂部」、「在頂部上」、「定位於…上」或「定位於…之頂部上」意謂諸如第一結構之第一元件存在於諸如第二結構之第二元件上，其中諸如介面結構之介入元件可存在於第一元件與第二元件之間。術語「直接接觸」意謂諸如第一結構之第一元件與諸如第二結構之第二元件在兩個元件之介面處無任何中間導電、絕緣或半導體層之情況下相連接。
為了便於描述，在本文中使用空間相對術語，例如，「在...之下」、「在...下方」、「下部」、「在…上方」、「上部」及其類似者以描述一個元件或特徵與另一元件或特徵的關係，如圖中所繪示。應理解，空間相對術語意欲涵蓋裝置在使用或操作中除圖中所描繪之定向以外的不同定向。舉例而言，若圖中之裝置翻轉，則被描述為「在」其他元件或特徵「下方」或「之下」的元件將被定向為「在」其他元件或特徵「上方」。因此，術語「在...下方」可涵蓋上方及下方之定向兩者。裝置可以其他方式定向(例如，旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可相應地進行解釋。
術語「約」、「實質上」、「大致」及其變體意欲包括與基於在申請本申請案時可用的裝備之特定量的量測相關聯之誤差度。舉例而言，「約」可包括給定值之±8%或5%或2%的範圍。
片語「對…具有選擇性」，諸如「第一元件對第二元件具有選擇性」意謂第一元件可經蝕刻且第二元件可充當蝕刻終止(亦即，第二元件保持)。
術語「保形」(例如，保形層或保形沈積)意謂層之厚度在所有表面上為實質上相同的，或厚度變化小於該層之標稱厚度的15%。
術語「磊晶生長及/或沈積」及「磊晶形成及/或生長」意謂半導體材料(晶體材料)在另一半導體材料(晶體材料)之沈積表面上之生長，其中正生長的半導體材料(晶體覆蓋層)具有與沈積表面之半導體材料實質上相同的晶體特性。在磊晶沈積製程中，可控制藉由源氣體提供的化學反應物，且可設定系統參數，使得沈積原子以充足能量到達半導體基板之沈積表面以在表面上來回移動，使得沈積原子本身定向至沈積表面之原子的晶體配置。磊晶生長半導體材料可具有與磊晶生長材料形成於上面之沈積表面實質上相同的晶體特性。舉例而言，沈積於＜100＞定向結晶表面上之磊晶生長半導體材料可採用＜100＞定向。在本發明之一些實施例中，磊晶生長及/或沈積製程可選擇性地形成於半導體表面上，且可或可不在諸如二氧化矽或氮化矽表面之其他經曝露表面上沈積材料。
如本文中所使用，「p型」係指產生價電子之缺陷的至純質半導體之雜質添加。在含矽基板中，p型摻雜劑(亦即雜質)之實例包括但不限於硼、鋁、鎵及銦。
如本文中所使用，「n型」係指貢獻自由電子至純質半導體的雜質添加。在含矽基板中，n型摻雜劑(亦即雜質)之實例包括但不限於銻、砷及磷。
如本文中先前所指出，出於簡潔起見，可或可不在本文中詳細地描述與半導體裝置及積體電路(IC)製造相關之習知技術。然而，作為背景，現將提供可用於實施本發明之一或多個實施例的半導體裝置製造製程之更一般描述。儘管實施本發明之一或多個實施例時所使用之特定製造操作可個別地已知，但本發明之操作及/或所得結構的所描述組合係獨特的。因此，結合製造根據本發明之半導體裝置所描述之操作的獨特組合利用在半導體(例如，矽)基板上執行之多種個別已知的物理及化學製程，該等製程中之一些描述於緊隨其後的段落中。
一般而言，用以形成將封裝至IC中之微晶片的各種製程屬於四個通用類別，即，膜沈積、移除/蝕刻、半導體摻雜及圖案化/微影。沈積為使材料生長於、塗佈於或以其它方式轉移至晶圓上之任何製程。可用技術包括物理氣相沈積(PVD)、化學氣相沈積(CVD)、電化學沈積(ECD)、分子束磊晶法(MBE)，及近年來的原子層沈積(ALD)等等。移除/蝕刻為自晶圓移除材料之任何製程。實例包括蝕刻製程(濕式或乾式)、化學機械平坦化(CMP)及其類似者。舉例而言，反應性離子蝕刻(RIE)為一種類型之乾式蝕刻，該蝕刻使用化學反應性電漿來移除材料，諸如半導體材料之遮蔽圖案，其藉由使材料曝露於離子轟擊，該離子轟擊使材料之部分自經曝露表面移去。電漿通常在低壓(真空)下由電磁場產生。半導體摻雜為藉由摻雜例如電晶體源極及汲極，大體上藉由擴散及/或藉由離子植入來修改電屬性。此等摻雜製程之後為熔爐退火或快速熱退火(RTA)。退火用以激活植入之摻雜劑。導體(例如，多晶矽、鋁、銅等)及絕緣體(例如，各種形式之二氧化矽、氮化矽等)兩者之膜用於連接及隔離電晶體及其組件。半導體基板之各種區的選擇性摻雜允許藉由電壓之施加而改變基板之導電性。藉由創建此等各種組件之結構，數百萬電晶體可經建置及佈線在一起以形成現代微電子裝置之複雜電路系統。半導體微影為在半導體基板上形成三維凹凸影像或圖案以用於將圖案後續轉印至基板。在半導體微影中，圖案由稱為光阻之光敏聚合物形成。為了建置構成電晶體之複雜結構及連接電路之數百萬電晶體之許多電線，多次重複微影及蝕刻圖案轉印步驟。印刷於晶圓上之各圖案經對準至先前形成之圖案，且緩慢地建置導體、絕緣體及選擇性摻雜區以形成最終裝置。
諸圖中之流程圖及方塊圖繪示根據本發明之各種實施例的製造及/或操作方法之可能實施方案。方法之各種功能/操作在流程圖中由區塊表示。在一些替代實施方案中，區塊中所提及的功能可不按諸圖中所提及的次序發生。舉例而言，取決於所涉及的功能性，以連續方式展示的兩個區塊實際上可實質上同時執行，或該等區塊有時可以相反次序執行。
已出於繪示之目的呈現本發明之各種實施例之描述，但該描述並不意欲為詳盡的或限於所描述之實施例。在不脫離所描述實施例之範疇及精神的情況下，許多修改及變化對一般熟習此項技術者將顯而易見。本文中所使用之術語經選擇以最佳地解釋實施例之原理、實際應用或對市場中發現之技術的技術改良，或使其他一般熟習此項技術者能夠理解本文中所描述之實施例。
100:半導體晶圓
102:第一奈米片堆疊/頂部奈米片堆疊
104:第二奈米片堆疊/底部奈米片堆疊
106:基板
108:奈米片
110:犧牲層
112:犧牲隔離結構
114:犧牲隔離結構
116:第一硬式遮罩
118:第二硬式遮罩
120:第三硬式遮罩
122:STI區
202:犧牲閘極
204:硬式遮罩
206:閘極間隔物
208:中間介電隔離(MDI)
210:底部介電隔離(BDI)
212:隔離間隔物
302:內部間隔物
304:底部源極/汲極區
306:層間介電質
402:遮罩
502:頂部源極/汲極區
1002:導電閘極
1102:底部接點溝渠
1302:隔離結構
1402:接點/TE
1404:接點/CE
1406:接點/BE
1500:SRAM
1600:環形振盪器裝置
1700:方法
1702:區塊
1704:區塊
1706:區塊
1708:區塊
在本說明書之結尾處之申請專利範圍中特別地指出且清楚地主張本文中所描述之專有權的細節。本發明之實施例的前述及其他特徵及優勢自結合隨附圖式進行之以下詳細描述顯而易見，在該等圖式中：
圖1A描繪在根據本發明之一或多個實施例的處理操作之初始集合之後的半導體晶圓的自上而下參考圖；
圖1B描繪在根據本發明之一或多個實施例的處理操作之初始集合之後沿圖1A之線
Y1/
Y2/
Y3截取的橫截面圖；
圖1C描繪在根據本發明之一或多個實施例的處理操作之後沿圖1A之線
Y1/
Y2/
Y3截取的橫截面圖；
圖1D描繪在根據本發明之一或多個實施例的處理操作之後沿圖1A之線
Y1/
Y2/
Y3截取的橫截面圖；
圖1E描繪在根據本發明之一或多個實施例的處理操作之後沿圖1A之線
Y1/
Y2/
Y3截取的橫截面圖；
圖2A、圖2B及圖2C描繪在根據一或多個實施例之處理操作之後分別沿圖2D之線
Y1/
Y3、
Y2及
X截取的橫截面圖；
圖2D描繪根據一或多個實施例之半導體晶圓的自上而下參考圖；
圖3A、圖3B及圖3C描繪在根據一或多個實施例之處理操作之後分別沿圖3D之線
Y1/
Y3、
Y2及
X截取的橫截面圖；
圖3D描繪根據一或多個實施例之半導體晶圓的自上而下參考圖；
圖4A、圖4B、圖4C及圖4D描繪在根據一或多個實施例之處理操作之後分別沿圖4E之線
Y1、
Y2、
X及
Y3截取的橫截面圖；
圖4E描繪根據一或多個實施例之半導體晶圓的自上而下參考圖；
圖5A、圖5B、圖5C及圖5D描繪在根據一或多個實施例之處理操作之後分別沿圖5E之線
Y1、
Y2、
X及
Y3截取的橫截面圖；
圖5E描繪根據一或多個實施例之半導體晶圓的自上而下參考圖；
圖6A、圖6B、圖6C及圖6D描繪在根據一或多個實施例之處理操作之後分別沿圖6E之線
Y1、
Y2、
X及
Y3截取的橫截面圖；
圖6E描繪根據一或多個實施例之半導體晶圓的自上而下參考圖；
圖7A、圖7B、圖7C及圖7D描繪在根據一或多個實施例之處理操作之後分別沿圖7E之線
Y1、
Y2、
X及
Y3截取的橫截面圖；
圖7E描繪根據一或多個實施例之半導體晶圓的自上而下參考圖；
圖8A、圖8B、圖8C及圖8D描繪在根據一或多個實施例之處理操作之後分別沿圖8E之線
Y1、
Y2、
X及
Y3截取的橫截面圖；
圖8E描繪根據一或多個實施例之半導體晶圓的自上而下參考圖；
圖9A、圖9B、圖9C及圖9D描繪在根據一或多個實施例之處理操作之後分別沿圖9E之線
Y1、
Y2、
X及
Y3截取的橫截面圖；
圖9E描繪根據一或多個實施例之半導體晶圓的自上而下參考圖；
圖10A、圖10B、圖10C及圖10D描繪在根據一或多個實施例之處理操作之後分別沿圖10E之線
Y1、
Y2、
X及
Y3截取的橫截面圖；
圖10E描繪根據一或多個實施例之半導體晶圓的自上而下參考圖；
圖11A、圖11B、圖11C、圖11D及圖11E描繪在根據一或多個實施例之處理操作之後分別沿圖11F之線
Y1、
Y2、
X1、
Y3及
X2截取的橫截面圖；
圖11F描繪根據一或多個實施例之半導體晶圓的自上而下參考圖；
圖12A、圖12B、圖12C、圖12D及圖12E描繪在根據一或多個實施例之處理操作之後分別沿圖12F之線
Y1、
Y2、
X1、
Y3及
X2截取的橫截面圖；
圖12F描繪根據一或多個實施例之半導體晶圓的自上而下參考圖；
圖13A、圖13B、圖13C、圖13D及圖13E描繪在根據一或多個實施例之處理操作之後分別沿圖13F之線
Y1、
Y2、
X1、
Y3及
X2截取的橫截面圖；
圖13F描繪根據一或多個實施例之半導體晶圓的自上而下參考圖；
圖14A、圖14B、圖14C、圖14D及圖14E描繪在根據一或多個實施例之處理操作之後分別沿圖14F之線
Y1、
Y2、
X1、
Y3及
X2截取的橫截面圖；
圖14F描繪根據一或多個實施例之半導體晶圓的自上而下參考圖；
圖15描繪根據一或多個實施例建構之SRAM的示意圖；
圖16描繪根據一或多個實施例建構之環形振盪器裝置的示意圖；
圖17描繪繪示根據本發明之一或多個實施例之方法的流程圖。
本文中所描繪之圖式係繪示性的。在不脫離本發明之精神的情況下，所描述之圖式或操作可存在許多變化。舉例而言，可以不同次序執行動作或可添加、刪除或修改動作。
在隨附圖式及本發明之所描述實施例的以下詳細描述中，圖式中所繪示之各種元件具備兩個或三個數位參考編號。除少量例外，各參考編號之最左側數位對應於其元件首先被繪示之圖。
1700:方法
1702:區塊
1704:區塊
1706:區塊
1708:區塊
Claims (25)
- 一種用於形成一半導體裝置之方法，該方法包含： 形成一第一奈米片，該第一奈米片垂直地堆疊於一第二奈米片上方； 在該第一奈米片之一通道區及該第二奈米片之一通道區周圍形成一共同閘極； 形成與該第一奈米片直接接觸的一頂部源極或汲極區；及 形成與該第二奈米片直接接觸的一底部源極或汲極區； 其中該頂部源極或汲極區之一第一部分短接至該底部源極或汲極區之一第一部分以界定一共同源極或汲極區；且 其中該頂部源極或汲極區之一第二部分經由該第一奈米片、該共同源極或汲極區及該第二奈米片串聯地電耦接至該底部源極或汲極區之一第二部分。
- 如請求項1之方法，其進一步包含： 形成一第一奈米片堆疊，該第一奈米片堆疊包含該第一奈米片及一或多個額外奈米片；及 形成一第二奈米片堆疊，該第二奈米片堆疊包含該第二奈米片及一或多個額外奈米片。
- 如請求項2之方法，其中該半導體裝置包含一堆疊場效電晶體。
- 如請求項3之方法，其中該堆疊場效電晶體包含一互補堆疊場效電晶體，該互補堆疊場效電晶體包含一nFET及一pFET。
- 如請求項4之方法，其中該第一奈米片堆疊界定該nFET及該pFET中之一者的一部分，且該第二奈米片堆疊界定該nFET及該pFET中之另一者的一部分。
- 如請求項5之方法，其進一步包含該第一奈米片與該第二奈米片之間的一中間介電隔離結構，該中間介電隔離結構與該共同源極或汲極區直接接觸。
- 如請求項6之方法，其中該頂部源極或汲極區包含一第一摻雜類型，且該底部源極或汲極區包含與該第一摻雜類型相反的一第二摻雜類型。
- 如請求項1之方法，其中該第一奈米片之一第一側壁與該第二奈米片之一第一側壁共面，且其中該第一奈米片之一第二側壁相對於該第二奈米片之一第二側壁凹入。
- 如請求項1之方法，其進一步包含在該底部源極或汲極區之一表面上形成一底部源極或汲極接點。
- 如請求項9之方法，其進一步包含在該底部源極或汲極接點與該頂部源極或汲極區之間形成一隔離結構，其中該隔離結構之一部分在該底部源極或汲極接點與該共同閘極之間。
- 一種半導體裝置，其包含： 一第一奈米片，其垂直地堆疊於一第二奈米片上方； 一共同閘極，其形成於該第一奈米片之一通道區及該第二奈米片之一通道區周圍； 一頂部源極或汲極區，其與該第一奈米片直接接觸；及 一底部源極或汲極區，其與該第二奈米片直接接觸； 其中該頂部源極或汲極區之一第一部分短接至該底部源極或汲極區之一第一部分以界定一共同源極或汲極區；且 其中該頂部源極或汲極區之一第二部分經由該第一奈米片、該共同源極或汲極區及該第二奈米片串聯地電耦接至該底部源極或汲極區之一第二部分。
- 如請求項11之半導體裝置，其進一步包含： 一第一奈米片堆疊，其包含該第一奈米片及一或多個額外奈米片；及 一第二奈米片堆疊，其包含該第二奈米片及一或多個額外奈米片。
- 如請求項12之半導體裝置，其中該半導體裝置包含一堆疊場效電晶體。
- 如請求項13之半導體裝置，其中該堆疊場效電晶體包含一互補堆疊場效電晶體，該互補堆疊場效電晶體包含一nFET及一pFET。
- 如請求項14之半導體裝置，其中該第一奈米片堆疊界定該nFET及該pFET中之一者的一部分，且該第二奈米片堆疊界定該nFET及該pFET中之另一者的一部分。
- 如請求項15之半導體裝置，其進一步包含該第一奈米片與該第二奈米片之間的一中間介電隔離結構，該中間介電隔離結構與該共同源極或汲極區直接接觸。
- 如請求項16之半導體裝置，其中該頂部源極或汲極區包含一第一摻雜類型，且該底部源極或汲極區包含與該第一摻雜類型相反的一第二摻雜類型。
- 如請求項16之半導體裝置，其中該第一奈米片之一第一側壁與該第二奈米片之一第一側壁共面，且其中該第一奈米片之一第二側壁相對於該第二奈米片之一第二側壁凹入。
- 如請求項11之半導體裝置，其進一步包含該底部源極或汲極區之一表面上的一底部源極或汲極接點。
- 如請求項19之半導體裝置，其進一步包含在該底部源極或汲極接點與該頂部源極或汲極區之間形成一隔離結構，其中該隔離結構之一部分在該底部源極或汲極接點與該共同閘極之間。
- 一種半導體裝置，其包含： 一第一垂直逆變器，其交叉耦接至一第二垂直逆變器，各垂直逆變器包含一第一奈米片，該第一奈米片垂直地堆疊於一第二奈米片上方； 一第一存取電晶體，其耦接至該第一垂直逆變器；及 一第二存取電晶體，其耦接至該第二垂直逆變器； 其中該第一存取電晶體之一閘極耦接至一字線，且該第二存取電晶體之一閘極耦接至該字線；且 其中該第一存取電晶體進一步耦接至一第一位元線，且該第二存取電晶體進一步耦接至一第二位元線。
- 如請求項21之半導體裝置，其中各垂直逆變器進一步包含： 一共同閘極，其形成於該第一奈米片之一通道區及該第二奈米片之一通道區周圍； 一頂部源極或汲極區，其與該第一奈米片直接接觸；及 一底部源極或汲極區，其與該第二奈米片直接接觸； 其中該頂部源極或汲極區之一第一部分短接至該底部源極或汲極區之一第一部分以界定一共同源極或汲極區；且 其中該頂部源極或汲極區之一第二部分經由該第一奈米片、該共同源極或汲極區及該第二奈米片串聯地電耦接至該底部源極或汲極區之一第二部分。
- 如請求項21之半導體裝置，其中各垂直逆變器進一步包含： 一第一奈米片堆疊，其包含該第一奈米片及一或多個額外奈米片；及 一第二奈米片堆疊，其包含該第二奈米片及一或多個額外奈米片。
- 一種半導體裝置，其包含： 串聯地交叉耦接之三個垂直逆變器，該三個垂直逆變器包含一第一垂直逆變器、一第三垂直逆變器以及在該第一垂直逆變器與該第三垂直逆變器之間的一第二垂直逆變器，各垂直逆變器包含一第一奈米片，該第一奈米片垂直地堆疊於一第二奈米片上方； 一輸入端子，其耦接至該第一垂直逆變器之一閘極；及 一輸出端子，其耦接至該第三垂直逆變器之一接點。
- 如請求項24之半導體裝置，其中各垂直逆變器進一步包含： 一共同閘極，其形成於該第一奈米片之一通道區及該第二奈米片之一通道區周圍； 一頂部源極或汲極區，其與該第一奈米片直接接觸；及 一底部源極或汲極區，其與該第二奈米片直接接觸； 其中該頂部源極或汲極區之一第一部分短接至該底部源極或汲極區之一第一部分以界定一共同源極或汲極區；且 其中該頂部源極或汲極區之一第二部分經由該第一奈米片、該共同源極或汲極區及該第二奈米片串聯地電耦接至該底部源極或汲極區之一第二部分。
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