JP2003030980A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003030980A JP2003030980A JP2001214237A JP2001214237A JP2003030980A JP 2003030980 A JP2003030980 A JP 2003030980A JP 2001214237 A JP2001214237 A JP 2001214237A JP 2001214237 A JP2001214237 A JP 2001214237A JP 2003030980 A JP2003030980 A JP 2003030980A
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Abstract
(57)【要約】
【課題】 書き込み時の非選択セルでのデータ破壊を防
止するようにした、ＮＤＲ素子を用いた半導体記憶装置
を提供する。 【解決手段】 ＭＩＳゲート付きサイリスタＴＨとＭＩ
ＳＦＥＴ−Ｑからなるメモリセルがマトリクス配列され
る。ＭＩＳＦＥＴ−ＱのゲートとサイリスタＴＨのＭＩ
Ｓゲートは、ワード線ＷＬ１，ＷＬ２に接続され、ＭＩ
ＳＦＥＴ−Ｑのドレインがビット線ＢＬに接続される。
サイリスタＴＨのアノード端子は、ワード線ＷＬ１，Ｗ
Ｌ２と対をなしてこれらと並行するバイアス電圧制御線
ＲＥＦに接続される。バイアス電圧制御線ＲＥＦには、
スタンバイ時及びデータ読み出し時は共通の制御電圧を
与えるが、データ書き込み時は、対をなすワード線ＷＬ
１，ＷＬ２に応じて異なる制御電圧を与える。
止するようにした、ＮＤＲ素子を用いた半導体記憶装置
を提供する。 【解決手段】 ＭＩＳゲート付きサイリスタＴＨとＭＩ
ＳＦＥＴ−Ｑからなるメモリセルがマトリクス配列され
る。ＭＩＳＦＥＴ−ＱのゲートとサイリスタＴＨのＭＩ
Ｓゲートは、ワード線ＷＬ１，ＷＬ２に接続され、ＭＩ
ＳＦＥＴ−Ｑのドレインがビット線ＢＬに接続される。
サイリスタＴＨのアノード端子は、ワード線ＷＬ１，Ｗ
Ｌ２と対をなしてこれらと並行するバイアス電圧制御線
ＲＥＦに接続される。バイアス電圧制御線ＲＥＦには、
スタンバイ時及びデータ読み出し時は共通の制御電圧を
与えるが、データ書き込み時は、対をなすワード線ＷＬ
１，ＷＬ２に応じて異なる制御電圧を与える。
Description
【０００１】
【発明の属する技術分野】この発明は、負性微分抵抗素
子を用いてメモリセルを構成する半導体記憶装置に関す
る。
子を用いてメモリセルを構成する半導体記憶装置に関す
る。
【０００２】
【従来の技術】サイリスタのような負性微分抵抗（Nega
tive Differential Resistance)特性を持つ素子（以
下、ＮＤＲ素子という）を半導体メモリに応用しようと
する試みは古くからなされている。ＮＤＲ素子のオフ状
態とオン状態とを二つの安定点として保持すれば、二値
データを記憶することができるからである。
tive Differential Resistance)特性を持つ素子（以
下、ＮＤＲ素子という）を半導体メモリに応用しようと
する試みは古くからなされている。ＮＤＲ素子のオフ状
態とオン状態とを二つの安定点として保持すれば、二値
データを記憶することができるからである。
【０００３】最近、ＮＤＲ素子としてゲートでターンオ
ン／ターンオフできるサイリスタを用い、これと負荷抵
抗を兼ねたアクセス用ＭＩＳＦＥＴとを組み合わせてメ
モリセルを構成する半導体メモリ（Ｔ−ＲＡＭと称され
る）が提案されている（F.Nemati and J.D.Plummer,"
A Novel High Density, Low Voltage SRAM Cell witha
Vertical NDR Device," Symp. on VLSI Tech. Dig., p
p.66-77, 1998, Technical Digest IEDM 1999, pp.28
3-286参照）。
ン／ターンオフできるサイリスタを用い、これと負荷抵
抗を兼ねたアクセス用ＭＩＳＦＥＴとを組み合わせてメ
モリセルを構成する半導体メモリ（Ｔ−ＲＡＭと称され
る）が提案されている（F.Nemati and J.D.Plummer,"
A Novel High Density, Low Voltage SRAM Cell witha
Vertical NDR Device," Symp. on VLSI Tech. Dig., p
p.66-77, 1998, Technical Digest IEDM 1999, pp.28
3-286参照）。
【０００４】図１４（ａ）（ｂ）は、文献に示された
Ｔ−ＲＡＭのメモリセル構造と等価回路を示す。サイリ
スタは、縦方向に積み上げられたｐｎｐｎ構造を有し、
そのｐ型ベース層の側面にＭＩＳ構造のゲート電極が形
成されている。サイリスタのｎ型エミッタをソースと
し、ドレインがビット線ＢＬに接続されたＭＩＳＦＥＴ
が負荷兼選択トランジスタとなる。ＭＩＳＦＥＴのゲー
ト電極は、第１のワード線ＷＬ１に接続され、サイリス
タのゲート電極は第２のワード線ＷＬ２に接続される。
サイリスタのｐ型エミッタは、基準電圧端子Ｖｒｅｆに
接続される。
Ｔ−ＲＡＭのメモリセル構造と等価回路を示す。サイリ
スタは、縦方向に積み上げられたｐｎｐｎ構造を有し、
そのｐ型ベース層の側面にＭＩＳ構造のゲート電極が形
成されている。サイリスタのｎ型エミッタをソースと
し、ドレインがビット線ＢＬに接続されたＭＩＳＦＥＴ
が負荷兼選択トランジスタとなる。ＭＩＳＦＥＴのゲー
ト電極は、第１のワード線ＷＬ１に接続され、サイリス
タのゲート電極は第２のワード線ＷＬ２に接続される。
サイリスタのｐ型エミッタは、基準電圧端子Ｖｒｅｆに
接続される。
【０００５】図１５は、この様なメモリセルを配列した
セルアレイの２×２ビット分を示している。第１のワー
ド線ＷＬ１と第２のワード線ＷＬ２は、並行して配設さ
れ、ビット線ＢＬは、ワード線ＷＬ１，ＷＬ２と交差し
て配設される。基準電圧Ｖｒｅｆは、全メモリセルに共
通に、電源電圧より低い固定電圧とされる。
セルアレイの２×２ビット分を示している。第１のワー
ド線ＷＬ１と第２のワード線ＷＬ２は、並行して配設さ
れ、ビット線ＢＬは、ワード線ＷＬ１，ＷＬ２と交差し
て配設される。基準電圧Ｖｒｅｆは、全メモリセルに共
通に、電源電圧より低い固定電圧とされる。
【０００６】このメモリセルの特性は、次のようにな
る。ＭＩＳＦＥＴは例えば、浅いＤタイプとして、デー
タ保持時にはＷＬ１＝０Ｖで僅かなデータ保持電流が流
れる高抵抗負荷として働くようにする。図１６がそのデ
ータ保持状態の特性である。データ保持時、第１のワー
ド線ＷＬ１及び第２のワード線ＷＬ２共に０Ｖであり、
サイリスタのオフ状態（高抵抗状態）をデータ“０”、
オン状態（低抵抗状態）をデータ“１”として記憶す
る。
る。ＭＩＳＦＥＴは例えば、浅いＤタイプとして、デー
タ保持時にはＷＬ１＝０Ｖで僅かなデータ保持電流が流
れる高抵抗負荷として働くようにする。図１６がそのデ
ータ保持状態の特性である。データ保持時、第１のワー
ド線ＷＬ１及び第２のワード線ＷＬ２共に０Ｖであり、
サイリスタのオフ状態（高抵抗状態）をデータ“０”、
オン状態（低抵抗状態）をデータ“１”として記憶す
る。
【０００７】図１７は、データ読み出し時の特性であ
る。このとき、ワード線ＷＬ１に例えば電源電圧Ｖｄｄ
を与えることにより、破線で示すように負荷曲線が保持
時とは変化し、“１”データの場合に大きな電流がビッ
ト線に流れ、“０”データの場合には殆ど電流が流れな
い。この様に、データ保持時と読み出し時とで動作点を
切り換える（即ち負荷抵抗の大きさを切り換える）こと
により、保持電流を低減し、大きな読み出し電流を確保
することが可能になる。
る。このとき、ワード線ＷＬ１に例えば電源電圧Ｖｄｄ
を与えることにより、破線で示すように負荷曲線が保持
時とは変化し、“１”データの場合に大きな電流がビッ
ト線に流れ、“０”データの場合には殆ど電流が流れな
い。この様に、データ保持時と読み出し時とで動作点を
切り換える（即ち負荷抵抗の大きさを切り換える）こと
により、保持電流を低減し、大きな読み出し電流を確保
することが可能になる。
【０００８】図１８は、データ書き込み時の特性であ
る。データ書き込み時は、ＷＬ１＝ＷＬ２＝Ｖｄｄと
し、ビット線ＢＬには、“０”書き込み時にはＶｄｄ
を、“１”書き込み時には０Ｖを与える。“１”書き込
み時、サイリスタは、ｎ型エミッタが０Ｖとなり、ゲー
ト電極にＶｄｄが与えられるためターンオンして、
“１”状態になる。“０”書き込み時は、サイリスタの
ｎ型エミッタがＶｄｄになって、ｐｎｐｎ接合には逆電
圧がかかり、従って図１８に示すように、サイリスタの
静特性上の負電圧側に動作点が移動してサイリスタはタ
ーンオンしない。ＷＬ１，ＷＬ２を０Ｖに戻すと、図１
６の“０”データ保持状態になる。
る。データ書き込み時は、ＷＬ１＝ＷＬ２＝Ｖｄｄと
し、ビット線ＢＬには、“０”書き込み時にはＶｄｄ
を、“１”書き込み時には０Ｖを与える。“１”書き込
み時、サイリスタは、ｎ型エミッタが０Ｖとなり、ゲー
ト電極にＶｄｄが与えられるためターンオンして、
“１”状態になる。“０”書き込み時は、サイリスタの
ｎ型エミッタがＶｄｄになって、ｐｎｐｎ接合には逆電
圧がかかり、従って図１８に示すように、サイリスタの
静特性上の負電圧側に動作点が移動してサイリスタはタ
ーンオンしない。ＷＬ１，ＷＬ２を０Ｖに戻すと、図１
６の“０”データ保持状態になる。
【０００９】
【発明が解決しようとする課題】上述した従来のＴ−Ｒ
ＡＭセルアレイ構成では、“０”データ書き込み時、選
択ビット線に沿った非選択セルでのデータ保持が問題に
なる。例えば、図１５のビット線ＢＬ（ｊ）とワード線
ＷＬ１（ｉ），ＷＬ２（ｉ）の交差部のセルに“０”デ
ータを書き込む場合に、同じビット線ＢＬ（ｊ）に沿っ
た隣接した非選択セルでは、ＷＬ１（ｉ＋１）＝ＷＬ２
（ｉ＋１）＝０Ｖであり、ビット線ＢＬ（ｊ）がＶｄｄ
であるため、データ保持状態は、図１９のようになる。
この非選択セルが“０”データを保持している場合には
問題がないが、“１”データを保持している場合には、
それが破壊される可能性がある。即ち、データ保持状態
でＭＩＳＦＥＴは、ゲートが０Ｖであっても僅かに電流
が流れる状態であるから、ＶｄｄがＶｒｅｆより高い
と、非選択セルのサイリスタに逆電圧がかかって、ター
ンオフしてしまい、“０”データに書き換えられるおそ
れがある。
ＡＭセルアレイ構成では、“０”データ書き込み時、選
択ビット線に沿った非選択セルでのデータ保持が問題に
なる。例えば、図１５のビット線ＢＬ（ｊ）とワード線
ＷＬ１（ｉ），ＷＬ２（ｉ）の交差部のセルに“０”デ
ータを書き込む場合に、同じビット線ＢＬ（ｊ）に沿っ
た隣接した非選択セルでは、ＷＬ１（ｉ＋１）＝ＷＬ２
（ｉ＋１）＝０Ｖであり、ビット線ＢＬ（ｊ）がＶｄｄ
であるため、データ保持状態は、図１９のようになる。
この非選択セルが“０”データを保持している場合には
問題がないが、“１”データを保持している場合には、
それが破壊される可能性がある。即ち、データ保持状態
でＭＩＳＦＥＴは、ゲートが０Ｖであっても僅かに電流
が流れる状態であるから、ＶｄｄがＶｒｅｆより高い
と、非選択セルのサイリスタに逆電圧がかかって、ター
ンオフしてしまい、“０”データに書き換えられるおそ
れがある。
【００１０】この発明は、書き込み時の非選択セルでの
データ破壊を防止するようにした、ＮＤＲ素子を用いた
半導体記憶装置を提供することを目的としている。
データ破壊を防止するようにした、ＮＤＲ素子を用いた
半導体記憶装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、マトリクス配列された複数の負性微分抵抗素
子と、前記負性微分抵抗素子の第１の方向の配列に沿っ
て配設され、それぞれに第１の方向に並ぶ負性微分抵抗
素子の一端がＭＩＳＦＥＴを介して共通接続される複数
のデータ転送線と、前記負性微分抵抗素子の第２の方向
の配列に沿って配設されて、それぞれに第２の方向に並
ぶＭＩＳＦＥＴのゲートが共通接続された複数のデータ
選択線と、前記各データ選択線と対をなして前記第２の
方向に配設されて、それぞれに第２の方向に並ぶ負性微
分抵抗素子の他端が共通接続され、データ書き込み時に
対をなす前記データ選択線の電圧に応じて異なる制御電
圧が与えられる複数のバイアス電圧制御線と、を有する
ことを特徴とする。
憶装置は、マトリクス配列された複数の負性微分抵抗素
子と、前記負性微分抵抗素子の第１の方向の配列に沿っ
て配設され、それぞれに第１の方向に並ぶ負性微分抵抗
素子の一端がＭＩＳＦＥＴを介して共通接続される複数
のデータ転送線と、前記負性微分抵抗素子の第２の方向
の配列に沿って配設されて、それぞれに第２の方向に並
ぶＭＩＳＦＥＴのゲートが共通接続された複数のデータ
選択線と、前記各データ選択線と対をなして前記第２の
方向に配設されて、それぞれに第２の方向に並ぶ負性微
分抵抗素子の他端が共通接続され、データ書き込み時に
対をなす前記データ選択線の電圧に応じて異なる制御電
圧が与えられる複数のバイアス電圧制御線と、を有する
ことを特徴とする。
【００１２】この発明によると、セルアレイ内で従来固
定電位に設定されていた基準電位線を、データ選択線と
対をなすバイアス電圧制御線として分割配置して、デー
タ書き込み時にこのバイアス電圧制御線に与える制御電
圧をデータに応じて切り換えることにより、非選択セル
でのデータ破壊を防止することが可能になる。
定電位に設定されていた基準電位線を、データ選択線と
対をなすバイアス電圧制御線として分割配置して、デー
タ書き込み時にこのバイアス電圧制御線に与える制御電
圧をデータに応じて切り換えることにより、非選択セル
でのデータ破壊を防止することが可能になる。
【００１３】この発明において好ましくは、負性微分抵
抗素子は、ＭＩＳゲート付きのサイリスタであって、各
データ選択線と対をなして第２の方向に配設されて、そ
れぞれに第２の方向に並ぶサイリスタのＭＩＳゲートが
共通に接続される複数のデータ制御線を有するものとす
る。
抗素子は、ＭＩＳゲート付きのサイリスタであって、各
データ選択線と対をなして第２の方向に配設されて、そ
れぞれに第２の方向に並ぶサイリスタのＭＩＳゲートが
共通に接続される複数のデータ制御線を有するものとす
る。
【００１４】この発明において、例えばサイリスタは、
アノード端子がバイアス電圧制御線に接続され、カソー
ド端子がｎチャネル型のＭＩＳＦＥＴを介してデータ転
送線に接続される。このとき、スタンバイ時及びデータ
読み出し時は、全てのバイアス電圧制御線がサイリスタ
をデータに応じてオン又はオフ状態を保持するに必要な
第１の制御電圧に設定され、データ書き込み時、選択さ
れて高レベル電圧が与えられるデータ選択線及びデータ
制御線と対をなすバイアス電圧制御線には第１の制御電
圧が、非選択の低レベル電圧が与えられるデータ選択線
及びデータ制御線と対をなすバイアス電圧制御線には第
１の制御電圧により高い第２の制御電圧が与えられるよ
うにする。
アノード端子がバイアス電圧制御線に接続され、カソー
ド端子がｎチャネル型のＭＩＳＦＥＴを介してデータ転
送線に接続される。このとき、スタンバイ時及びデータ
読み出し時は、全てのバイアス電圧制御線がサイリスタ
をデータに応じてオン又はオフ状態を保持するに必要な
第１の制御電圧に設定され、データ書き込み時、選択さ
れて高レベル電圧が与えられるデータ選択線及びデータ
制御線と対をなすバイアス電圧制御線には第１の制御電
圧が、非選択の低レベル電圧が与えられるデータ選択線
及びデータ制御線と対をなすバイアス電圧制御線には第
１の制御電圧により高い第２の制御電圧が与えられるよ
うにする。
【００１５】この発明に係る半導体記憶装置はまた、マ
トリクス配列された複数の負性微分抵抗素子と、前記負
性微分抵抗素子の第１の方向に配列に沿って配設され、
それぞれに第１の方向に並ぶ負性微分抵抗素子の一端が
ＭＩＳＦＥＴを介して共通接続される複数のデータ転送
線と、前記負性微分抵抗素子の第２の方向の配列に沿っ
て配設されて、それぞれに第２の方向に並ぶＭＩＳＦＥ
Ｔのゲートが共通接続された複数のデータ選択線と、前
記各データ転送線と対をなして前記第１の方向に配設さ
れて、それぞれに第１の方向に並ぶ負性微分抵抗素子の
他端が共通接続され、データ書き込み時に対をなす前記
データ転送線の電圧に応じて異なる制御電圧が与えられ
る複数のバイアス電圧制御線と、を有することを特徴と
する。
トリクス配列された複数の負性微分抵抗素子と、前記負
性微分抵抗素子の第１の方向に配列に沿って配設され、
それぞれに第１の方向に並ぶ負性微分抵抗素子の一端が
ＭＩＳＦＥＴを介して共通接続される複数のデータ転送
線と、前記負性微分抵抗素子の第２の方向の配列に沿っ
て配設されて、それぞれに第２の方向に並ぶＭＩＳＦＥ
Ｔのゲートが共通接続された複数のデータ選択線と、前
記各データ転送線と対をなして前記第１の方向に配設さ
れて、それぞれに第１の方向に並ぶ負性微分抵抗素子の
他端が共通接続され、データ書き込み時に対をなす前記
データ転送線の電圧に応じて異なる制御電圧が与えられ
る複数のバイアス電圧制御線と、を有することを特徴と
する。
【００１６】この様に、セルアレイ内で従来固定電位に
設定されていた基準電位線を、データ転送線と対をなす
バイアス電圧制御線として分割配置した場合にも、デー
タ書き込み時にこのバイアス電圧制御線に与える制御電
圧をデータに応じて切り換えることにより、非選択セル
でのデータ破壊を防止することが可能になる。
設定されていた基準電位線を、データ転送線と対をなす
バイアス電圧制御線として分割配置した場合にも、デー
タ書き込み時にこのバイアス電圧制御線に与える制御電
圧をデータに応じて切り換えることにより、非選択セル
でのデータ破壊を防止することが可能になる。
【００１７】この場合も、好ましくは、負性微分抵抗素
子は、ＭＩＳゲート付きのサイリスタであって、各デー
タ選択線と対をなして第２の方向に配設されて、それぞ
れに第２の方向に並ぶサイリスタのゲートが共通に接続
される複数のデータ制御線を有するものとする。
子は、ＭＩＳゲート付きのサイリスタであって、各デー
タ選択線と対をなして第２の方向に配設されて、それぞ
れに第２の方向に並ぶサイリスタのゲートが共通に接続
される複数のデータ制御線を有するものとする。
【００１８】また、サイリスタは例えば、アノード端子
が前記バイアス電圧制御線に接続され、カソード端子が
ｎチャネル型のＭＩＳＦＥＴを介してデータ転送線に接
続される。この場合、スタンバイ時及びデータ読み出し
時は、全てのバイアス電圧制御線がサイリスタをデータ
に応じてオン又はオフ状態を保持するに必要な第１の制
御電圧に設定され、データ書き込み時、データに応じて
低レベル電圧が与えられるデータ転送線と対をなすバイ
アス電圧制御線には第１の制御電圧が、高レベル電圧が
与えられるデータ転送線と対をなすバイアス電圧制御線
には第１の制御電圧より高い第２の制御電圧が与えられ
る。
が前記バイアス電圧制御線に接続され、カソード端子が
ｎチャネル型のＭＩＳＦＥＴを介してデータ転送線に接
続される。この場合、スタンバイ時及びデータ読み出し
時は、全てのバイアス電圧制御線がサイリスタをデータ
に応じてオン又はオフ状態を保持するに必要な第１の制
御電圧に設定され、データ書き込み時、データに応じて
低レベル電圧が与えられるデータ転送線と対をなすバイ
アス電圧制御線には第１の制御電圧が、高レベル電圧が
与えられるデータ転送線と対をなすバイアス電圧制御線
には第１の制御電圧より高い第２の制御電圧が与えられ
る。
【００１９】この発明に係る半導体記憶装置は更に、半
導体基板と、この半導体基板の各素子形成領域にｐｎｐ
ｎ構造が積層され、そのｐ型ベース層に対向してＭＩＳ
ゲートが設けられたサイリスタと、前記各素子形成領域
に前記サイリスタの第１エミッタ層と共有するソース層
をもって形成されたＭＩＳＦＥＴと、第１の方向に配列
されたサイリスタのＭＩＳゲートを共通接続するデータ
制御線と、前記第１の方向に配列されたＭＩＳＦＥＴの
ゲートを共通接続するデータ選択線と、前記第１の方向
と直交する第２の方向に配列されたＭＩＳＦＥＴのドレ
イン層を共通接続するデータ転送線と、前記第１の方向
に配列されたサイリスタの第２エミッタ層を共通接続す
るデータ制御線と、を有することを特徴とする。
導体基板と、この半導体基板の各素子形成領域にｐｎｐ
ｎ構造が積層され、そのｐ型ベース層に対向してＭＩＳ
ゲートが設けられたサイリスタと、前記各素子形成領域
に前記サイリスタの第１エミッタ層と共有するソース層
をもって形成されたＭＩＳＦＥＴと、第１の方向に配列
されたサイリスタのＭＩＳゲートを共通接続するデータ
制御線と、前記第１の方向に配列されたＭＩＳＦＥＴの
ゲートを共通接続するデータ選択線と、前記第１の方向
と直交する第２の方向に配列されたＭＩＳＦＥＴのドレ
イン層を共通接続するデータ転送線と、前記第１の方向
に配列されたサイリスタの第２エミッタ層を共通接続す
るデータ制御線と、を有することを特徴とする。
【００２０】この発明に係る半導体記憶装置は更に、半
導体基板と、この半導体基板の各素子形成領域にｐｎｐ
ｎ構造が積層され、そのｐ型ベース層に対向してＭＩＳ
ゲートが設けられたサイリスタと、前記各素子形成領域
に前記サイリスタの第１エミッタ層と共有するソース層
をもって形成されたＭＩＳＦＥＴと、第１の方向に配列
されたサイリスタのＭＩＳゲートを共通接続するデータ
制御線と、前記第１の方向に配列されたＭＩＳＦＥＴの
ゲートを共通接続するデータ選択線と、前記第１の方向
と直交する第２の方向に配列されたＭＩＳＦＥＴのドレ
イン層を共通接続するデータ転送線と、前記第２の方向
に配列されたサイリスタの第２エミッタ層を共通接続す
るデータ制御線と、を有することを特徴とする。
導体基板と、この半導体基板の各素子形成領域にｐｎｐ
ｎ構造が積層され、そのｐ型ベース層に対向してＭＩＳ
ゲートが設けられたサイリスタと、前記各素子形成領域
に前記サイリスタの第１エミッタ層と共有するソース層
をもって形成されたＭＩＳＦＥＴと、第１の方向に配列
されたサイリスタのＭＩＳゲートを共通接続するデータ
制御線と、前記第１の方向に配列されたＭＩＳＦＥＴの
ゲートを共通接続するデータ選択線と、前記第１の方向
と直交する第２の方向に配列されたＭＩＳＦＥＴのドレ
イン層を共通接続するデータ転送線と、前記第２の方向
に配列されたサイリスタの第２エミッタ層を共通接続す
るデータ制御線と、を有することを特徴とする。
【００２１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、一実施の形態による半導体メ
モリ（ＳＲＡＭ）のメモリセルアレイを２×２ビットに
ついて示している。メモリセルは、ＮＤＲ素子であるＭ
ＩＳゲート付きサイリスタＴＨを用いて構成されてい
る。マトリクス配列されたサイリスタＴＨの行方向の配
列に沿って、データ転送線である複数のビット線ＢＬ
（ＢＬ（ｊ），ＢＬ（ｊ＋１），…）が配設され、列方
向の配列に沿って、データ選択線である複数の第１のワ
ード線ＷＬ１（ＷＬ１（ｉ），ＷＬ１（ｉ＋１），…）
が配設される。
の実施の形態を説明する。 ［実施の形態１］図１は、一実施の形態による半導体メ
モリ（ＳＲＡＭ）のメモリセルアレイを２×２ビットに
ついて示している。メモリセルは、ＮＤＲ素子であるＭ
ＩＳゲート付きサイリスタＴＨを用いて構成されてい
る。マトリクス配列されたサイリスタＴＨの行方向の配
列に沿って、データ転送線である複数のビット線ＢＬ
（ＢＬ（ｊ），ＢＬ（ｊ＋１），…）が配設され、列方
向の配列に沿って、データ選択線である複数の第１のワ
ード線ＷＬ１（ＷＬ１（ｉ），ＷＬ１（ｉ＋１），…）
が配設される。
【００２２】行方向に並ぶサイリスタＴＨは、その一方
の主電極端子（ｎ型エミッタ即ちカソード端子）がそれ
ぞれｎチャネルＭＩＳＦＥＴ−Ｑを介してビット線ＢＬ
に共通接続される。列方向に並ぶＭＩＳＦＥＴ−Ｑのゲ
ートは、ワード線ＷＬ１に共通接続される。ＭＩＳＦＥ
Ｔ−Ｑはこの実施の形態の場合、ゲート電圧が０Ｖで僅
かにオン電流が流れるように、浅いＤタイプに調整され
ている。
の主電極端子（ｎ型エミッタ即ちカソード端子）がそれ
ぞれｎチャネルＭＩＳＦＥＴ−Ｑを介してビット線ＢＬ
に共通接続される。列方向に並ぶＭＩＳＦＥＴ−Ｑのゲ
ートは、ワード線ＷＬ１に共通接続される。ＭＩＳＦＥ
Ｔ−Ｑはこの実施の形態の場合、ゲート電圧が０Ｖで僅
かにオン電流が流れるように、浅いＤタイプに調整され
ている。
【００２３】また、データ制御線である複数の第２のワ
ード線ＷＬ２（ＷＬ２（ｉ），ＷＬ２（ｉ＋１），…）
がメモリセルの列方向の配列に沿って、第１のワード線
ＷＬ１と平行に配設され、列方向に並ぶサイリスタＴＨ
のゲートは、この第２のワード線ＷＬ２（ＷＬ２
（ｉ），ＷＬ２（ｉ＋１），…）に共通接続される。
ード線ＷＬ２（ＷＬ２（ｉ），ＷＬ２（ｉ＋１），…）
がメモリセルの列方向の配列に沿って、第１のワード線
ＷＬ１と平行に配設され、列方向に並ぶサイリスタＴＨ
のゲートは、この第２のワード線ＷＬ２（ＷＬ２
（ｉ），ＷＬ２（ｉ＋１），…）に共通接続される。
【００２４】サイリスタＴＨの他方の主電極端子（ｐ型
エミッタ即ちアノード端子）は、従来は全て固定の基準
電圧線に共通接続されていた。これに対してこの実施の
形態では、ワード線ＷＬ１，ＷＬ２と対をなしてこれら
と並行する複数のバイアス電圧制御線ＲＥＦ（ＲＥＦ
（ｉ），ＲＥＦ（ｉ＋１），…）が設けられ、それぞれ
に列方向に並ぶ複数のサイリスタＴＨの他方の主電極端
子（アノード端子）が共通接続される。そして、バイア
ス電圧制御線ＲＥＦには、データ保持時及び読み出し時
には、データに応じてサイリスタＴＨのオン，オフ状態
を保持するに必要な第１の制御電圧として基準電圧Ｖｒ
ｅｆが与えられ、データ書き込み時には選択的に基準電
圧Ｖｒｅｆより高い第２の制御電圧ＶｒｅｆＨが与えら
れるようにしている。各ビット線ＢＬには、カラム選択
信号／ＣＳＬにより制御されて、非選択ビット線を保持
状態にするためのＭＩＳＦＥＴ−Ｓが接続されている。
エミッタ即ちアノード端子）は、従来は全て固定の基準
電圧線に共通接続されていた。これに対してこの実施の
形態では、ワード線ＷＬ１，ＷＬ２と対をなしてこれら
と並行する複数のバイアス電圧制御線ＲＥＦ（ＲＥＦ
（ｉ），ＲＥＦ（ｉ＋１），…）が設けられ、それぞれ
に列方向に並ぶ複数のサイリスタＴＨの他方の主電極端
子（アノード端子）が共通接続される。そして、バイア
ス電圧制御線ＲＥＦには、データ保持時及び読み出し時
には、データに応じてサイリスタＴＨのオン，オフ状態
を保持するに必要な第１の制御電圧として基準電圧Ｖｒ
ｅｆが与えられ、データ書き込み時には選択的に基準電
圧Ｖｒｅｆより高い第２の制御電圧ＶｒｅｆＨが与えら
れるようにしている。各ビット線ＢＬには、カラム選択
信号／ＣＳＬにより制御されて、非選択ビット線を保持
状態にするためのＭＩＳＦＥＴ−Ｓが接続されている。
【００２５】この実施の形態による半導体メモリの動作
原理は、サイリスタＴＨのオン状態をデータ“１”、オ
フ状態をデータ“０”としてスタティックに記憶する。
スタンバイ状態では、ワード線ＷＬ１，ＷＬ２は全て０
Ｖとし、バイアス電圧制御線ＲＥＦに正の基準電圧Ｖｒ
ｅｆを与えて、データを保持する。ＭＩＳＦＥＴ−Ｑが
浅いＤタイプであるため、サイリスタＴＨは、“１”デ
ータの場合僅かな電流を流してオン状態を保持し、
“０”データの場合殆ど電流を流さないオフ状態を保持
する。
原理は、サイリスタＴＨのオン状態をデータ“１”、オ
フ状態をデータ“０”としてスタティックに記憶する。
スタンバイ状態では、ワード線ＷＬ１，ＷＬ２は全て０
Ｖとし、バイアス電圧制御線ＲＥＦに正の基準電圧Ｖｒ
ｅｆを与えて、データを保持する。ＭＩＳＦＥＴ−Ｑが
浅いＤタイプであるため、サイリスタＴＨは、“１”デ
ータの場合僅かな電流を流してオン状態を保持し、
“０”データの場合殆ど電流を流さないオフ状態を保持
する。
【００２６】データ読み出しは、全てのバイアス電圧制
御線ＲＥＦに基準電圧Ｖｒｅｆを与えた状態で、選択さ
れたワード線ＷＬ１に電源電圧Ｖｄｄを与える。ワード
線ＷＬ２は０Ｖのままとする。これにより、例えばビッ
ト線ＢＬを０Ｖにドライブすれば、選択セルのＭＩＳＦ
ＥＴが深くオンして、“１”データの場合ビット線ＢＬ
に電流が流れ込み、“０”データの場合は電流が流れな
い。このビット線電流の有無（又は大小）を検知するこ
とによりデータが判定される。
御線ＲＥＦに基準電圧Ｖｒｅｆを与えた状態で、選択さ
れたワード線ＷＬ１に電源電圧Ｖｄｄを与える。ワード
線ＷＬ２は０Ｖのままとする。これにより、例えばビッ
ト線ＢＬを０Ｖにドライブすれば、選択セルのＭＩＳＦ
ＥＴが深くオンして、“１”データの場合ビット線ＢＬ
に電流が流れ込み、“０”データの場合は電流が流れな
い。このビット線電流の有無（又は大小）を検知するこ
とによりデータが判定される。
【００２７】データ書き込みは、選択されたワード線Ｗ
Ｌ１，ＷＬ２に電源電圧Ｖｄｄを与え、選択されたビッ
ト線ＢＬには、書き込みデータ“１”の場合、０Ｖを、
書き込みデータ“０”の場合、正の電圧Ｖｗを与える。
この電圧Ｖｗは例えば、電源電圧Ｖｄｄより低い値とす
る。またこのとき、選択ワード線と対をなすバイアス電
圧制御線ＲＥＦには、基準電圧Ｖｒｅｆを与え、残りの
非選択ワード線と対をなすバイアス電圧制御線ＲＥＦに
は、より高い制御電圧ＶｒｅｆＨを与える。例えば、Ｖ
ｒｅｆＨ＞Ｖｗ＞Ｖｒｅｆなる関係に設定する。具体的
に、“１”データ書き込みのビット線につながる非選択
セルがデータを保持する条件として、Ｖｒｅｆ＞Ｖｖａ
ｌｌｅｙ、“０”データ書き込みのビット線につながる
非選択セルがデータを保持する条件として、ＶｒｅｆＨ
−Ｖｗ＞Ｖｖａｌｌｅｙ、“０”データ書き込みができ
る条件として、Ｖｒｅｆ−Ｖｗ＜Ｖｖａｌｌｅｙが必要
である。
Ｌ１，ＷＬ２に電源電圧Ｖｄｄを与え、選択されたビッ
ト線ＢＬには、書き込みデータ“１”の場合、０Ｖを、
書き込みデータ“０”の場合、正の電圧Ｖｗを与える。
この電圧Ｖｗは例えば、電源電圧Ｖｄｄより低い値とす
る。またこのとき、選択ワード線と対をなすバイアス電
圧制御線ＲＥＦには、基準電圧Ｖｒｅｆを与え、残りの
非選択ワード線と対をなすバイアス電圧制御線ＲＥＦに
は、より高い制御電圧ＶｒｅｆＨを与える。例えば、Ｖ
ｒｅｆＨ＞Ｖｗ＞Ｖｒｅｆなる関係に設定する。具体的
に、“１”データ書き込みのビット線につながる非選択
セルがデータを保持する条件として、Ｖｒｅｆ＞Ｖｖａ
ｌｌｅｙ、“０”データ書き込みのビット線につながる
非選択セルがデータを保持する条件として、ＶｒｅｆＨ
−Ｖｗ＞Ｖｖａｌｌｅｙ、“０”データ書き込みができ
る条件として、Ｖｒｅｆ−Ｖｗ＜Ｖｖａｌｌｅｙが必要
である。
【００２８】これにより、ビット線ＢＬに“１”データ
が与えられたときは、選択セルのサイリスタＴＨは、ゲ
ートにＶｄｄが与えられた状態でｐｎｐｎ接合に順方向
電圧Ｖｒｅｆが与えられるから、ターンオンする。
“０”データが与えられたときは、選択セルのサイリス
タＴＨのｐｎｐｎ接合には、Ｖｗ−Ｖｒｅｆの逆バイア
スが与えられる。従ってターンオフして、“０”データ
が書かれる。
が与えられたときは、選択セルのサイリスタＴＨは、ゲ
ートにＶｄｄが与えられた状態でｐｎｐｎ接合に順方向
電圧Ｖｒｅｆが与えられるから、ターンオンする。
“０”データが与えられたときは、選択セルのサイリス
タＴＨのｐｎｐｎ接合には、Ｖｗ−Ｖｒｅｆの逆バイア
スが与えられる。従ってターンオフして、“０”データ
が書かれる。
【００２９】以上の各動作モードの電圧関係をまとめる
と、表１のようになる。表１では、読み出し時、ビット
線ＢＬに０Ｖを与えているが、他の適当な電位に設定す
ることもできる。
と、表１のようになる。表１では、読み出し時、ビット
線ＢＬに０Ｖを与えているが、他の適当な電位に設定す
ることもできる。
【００３０】
【表１】 ＷＬ１ ＷＬ２ ＢＬ ＲＥＦ
スタンバイ ０ ０ ０ Ｖｒｅｆ
読み出し（選択セル） Ｖｄｄ ０ ０ Ｖｒｅｆ
読み出し（非選択セル） ０ ０ ０ Ｖｒｅｆ
“０”書き込みの選択セル Ｖｄｄ Ｖｄｄ Ｖｗ Ｖｒｅｆ
同ＢＬ上の非選択セル ０ ０ Ｖｗ ＶｒｅｆＨ
“１”書き込みの選択セル Ｖｄｄ Ｖｄｄ ０ Ｖｒｅｆ
同ＢＬ上の非選択セル ０ ０ ０ ＶｒｅｆＨ
【００３１】図２は、この実施の形態でのデータ書き込
み時の非選択セルのサイリスタのデータ保持特性を示し
ている。負荷曲線Ａは、“１”データ書き込み時の選択
ビット線（書き込み電圧０Ｖ）上の非選択セル（ＷＬ１
＝ＷＬ２＝０Ｖ，ＲＥＦ＝ＶｒｅｆＨ）についてのもの
である。負荷曲線Ｂは、“０”データ書き込み時の選択
ビット線（書き込み電圧Ｖｗ）上の非選択セル（ＷＬ１
＝ＷＬ２＝０Ｖ，ＲＥＦ＝ＶｒｅｆＨ）についてのもの
である。
み時の非選択セルのサイリスタのデータ保持特性を示し
ている。負荷曲線Ａは、“１”データ書き込み時の選択
ビット線（書き込み電圧０Ｖ）上の非選択セル（ＷＬ１
＝ＷＬ２＝０Ｖ，ＲＥＦ＝ＶｒｅｆＨ）についてのもの
である。負荷曲線Ｂは、“０”データ書き込み時の選択
ビット線（書き込み電圧Ｖｗ）上の非選択セル（ＷＬ１
＝ＷＬ２＝０Ｖ，ＲＥＦ＝ＶｒｅｆＨ）についてのもの
である。
【００３２】“０”書き込みのビット線に与える電圧Ｖ
ｗとし、同じビット線に接続された非選択セルについて
制御電圧をＶｗより高いＶｒｅｆＨとすることで、その
非選択セルで“１”データを保持している場合にも、負
荷曲線Ｂに示すように、ＶｒｅｆＨ−Ｖｗによる順方向
電流を保持することができ、その“１”データは安定に
保持される。また、負荷曲線Ａ上の“０”データ、即ち
０Ｖが与えられた“１”書き込みの選択ビット線に沿う
非選択メモリセルの“０”データは、そのサイリスタに
かかる制御電圧ＶｒｅｆＨが、サイリスタＴＨのゲート
電圧０Ｖでの順方向のピーク電圧Ｖｐｅａｋより低い値
に設定されていれば、“１”に書き換えられることもな
い。従って、いずれの非選択セルでもデータ破壊は生ぜ
ず、データが安定に保持される。
ｗとし、同じビット線に接続された非選択セルについて
制御電圧をＶｗより高いＶｒｅｆＨとすることで、その
非選択セルで“１”データを保持している場合にも、負
荷曲線Ｂに示すように、ＶｒｅｆＨ−Ｖｗによる順方向
電流を保持することができ、その“１”データは安定に
保持される。また、負荷曲線Ａ上の“０”データ、即ち
０Ｖが与えられた“１”書き込みの選択ビット線に沿う
非選択メモリセルの“０”データは、そのサイリスタに
かかる制御電圧ＶｒｅｆＨが、サイリスタＴＨのゲート
電圧０Ｖでの順方向のピーク電圧Ｖｐｅａｋより低い値
に設定されていれば、“１”に書き換えられることもな
い。従って、いずれの非選択セルでもデータ破壊は生ぜ
ず、データが安定に保持される。
【００３３】図３は、データ読み出し時の選択セルの特
性である。選択ワード線ＷＬ１にＶｄｄが与えられて、
破線のような負荷曲線となり、“１”，“０”データに
応じてサイリスタＴＨからビット線ＢＬに流れる電流が
大きく異なり、これを検知してデータを判別することが
できる。これは、従来と変わらない。
性である。選択ワード線ＷＬ１にＶｄｄが与えられて、
破線のような負荷曲線となり、“１”，“０”データに
応じてサイリスタＴＨからビット線ＢＬに流れる電流が
大きく異なり、これを検知してデータを判別することが
できる。これは、従来と変わらない。
【００３４】図４は、データ書き込み状態での選択セル
の特性である。サイリスタＴＨ及びＭＩＳＦＥＴ共にゲ
ートにＶｄｄが与えられるから、“１”データ書き込み
時は、制御電圧ＶｒｅｆによりサイリスタＴＨに大きな
順方向電流が流れてターンオンする。“０”データ書き
込み時は、サイリスタＴＨにＶｒｅｆ−Ｖｗなる逆バイ
アスがかかって、ターンオフし、ＭＩＳＦＥＴのゲート
をオフにすれば“０”状態となる。以上により、
“１”，“０”データが書かれる。
の特性である。サイリスタＴＨ及びＭＩＳＦＥＴ共にゲ
ートにＶｄｄが与えられるから、“１”データ書き込み
時は、制御電圧ＶｒｅｆによりサイリスタＴＨに大きな
順方向電流が流れてターンオンする。“０”データ書き
込み時は、サイリスタＴＨにＶｒｅｆ−Ｖｗなる逆バイ
アスがかかって、ターンオフし、ＭＩＳＦＥＴのゲート
をオフにすれば“０”状態となる。以上により、
“１”，“０”データが書かれる。
【００３５】但しこの実施の形態において、制御電圧Ｖ
ｒｅｆ，ＶｒｅｆＨと“０”データ書き込み時のビット
線電圧Ｖｗの関係を、ＶｒｅｆＨ＞Ｖｗ＞Ｖｒｅｆに設
定したが、ＶｒｅｆＨ＞Ｖｒｅｆ＞Ｖｗなる関係に設定
しても良い。この場合、“０”データ書き込みのセルに
おいて、サイリスタには逆バイアスがかからず、Ｖｒｅ
ｆ−Ｖｗなる順バイアスとなるが、この値をごく小さく
設定して、Ｖｖａｌｌｅｙを越えなければ、サイリスタ
はターンオンせず、“０”書き込みが可能である。
ｒｅｆ，ＶｒｅｆＨと“０”データ書き込み時のビット
線電圧Ｖｗの関係を、ＶｒｅｆＨ＞Ｖｗ＞Ｖｒｅｆに設
定したが、ＶｒｅｆＨ＞Ｖｒｅｆ＞Ｖｗなる関係に設定
しても良い。この場合、“０”データ書き込みのセルに
おいて、サイリスタには逆バイアスがかからず、Ｖｒｅ
ｆ−Ｖｗなる順バイアスとなるが、この値をごく小さく
設定して、Ｖｖａｌｌｅｙを越えなければ、サイリスタ
はターンオンせず、“０”書き込みが可能である。
【００３６】図５及び図６は、この実施の形態によるセ
ルアレイの構成を示す平面図とそのＡ−Ａ’断面図であ
る。ｐ型シリコン基板１０に素子分離絶縁膜１１を埋め
込むことによって、図５に破線で示すように矩形の素子
形成領域が２メモリセルずつ区画される。各素子形成領
域に縦型のＭＩＳゲート付きサイリスタＴＨとＭＩＳＦ
ＥＴ−Ｑが形成される。
ルアレイの構成を示す平面図とそのＡ−Ａ’断面図であ
る。ｐ型シリコン基板１０に素子分離絶縁膜１１を埋め
込むことによって、図５に破線で示すように矩形の素子
形成領域が２メモリセルずつ区画される。各素子形成領
域に縦型のＭＩＳゲート付きサイリスタＴＨとＭＩＳＦ
ＥＴ−Ｑが形成される。
【００３７】サイリスタＴＨは、素子形成領域に立てら
れた柱状シリコン層１２に、下から順に、ｎ型エミッタ
層（カソード層）１３、ｐ型ベース層１４、ｎ型ベース
層１５、ｐ型エミッタ層（アノード層）１６が形成され
たｐｎｐｎ接合を有する。このｐｎｐｎ構造のｐ型ベー
ス層１４に対向するようにゲート電極１７が形成され
る。ゲート電極１７は、列方向にワード線ＷＬ２として
連続的に配設される。具体的にゲート電極１７は、素子
領域では柱状シリコン１２を取り囲んで列方向に連続す
るように形成してもよいし、或いは柱状シリコン１２の
２側面に対向する状態で２本平行に形成して最終的にチ
ップ端部で共通接続してもよい。
れた柱状シリコン層１２に、下から順に、ｎ型エミッタ
層（カソード層）１３、ｐ型ベース層１４、ｎ型ベース
層１５、ｐ型エミッタ層（アノード層）１６が形成され
たｐｎｐｎ接合を有する。このｐｎｐｎ構造のｐ型ベー
ス層１４に対向するようにゲート電極１７が形成され
る。ゲート電極１７は、列方向にワード線ＷＬ２として
連続的に配設される。具体的にゲート電極１７は、素子
領域では柱状シリコン１２を取り囲んで列方向に連続す
るように形成してもよいし、或いは柱状シリコン１２の
２側面に対向する状態で２本平行に形成して最終的にチ
ップ端部で共通接続してもよい。
【００３８】ＭＩＳＦＥＴ−Ｑは、サイリスタＴＨに隣
接する位置にゲート電極１９が形成され、このゲート電
極１９に自己整合的に形成されたｎ型のソース層１３
（ｎ型エミッタ層１３と共通）及びドレイン層１８を有
する。ゲート電極１９は列方向にワード線ＷＬ１として
連続的に配設される。この実施の形態の場合、ＭＩＳＦ
ＥＴ−Ｑのドレイン層１８は隣接セルで共有されるよう
にしている。
接する位置にゲート電極１９が形成され、このゲート電
極１９に自己整合的に形成されたｎ型のソース層１３
（ｎ型エミッタ層１３と共通）及びドレイン層１８を有
する。ゲート電極１９は列方向にワード線ＷＬ１として
連続的に配設される。この実施の形態の場合、ＭＩＳＦ
ＥＴ−Ｑのドレイン層１８は隣接セルで共有されるよう
にしている。
【００３９】素子が形成された基板上には層間絶縁膜２
１が形成される。層間絶縁膜２１には、ＭＩＳＦＥＴ−
Ｑのドレイン層１８及びサイリスタＴＨのｐ型エミッタ
層１６に接続されるコンタクトプラグ２２が埋め込まれ
る。そしてこの層間絶縁膜２１上に、列方向のサイリス
タＴＨのｐ型エミッタ層１６を共通接続するための、ワ
ード線ＷＬ１，ＷＬ２と並行して走るバイアス電圧制御
線（ＲＥＦ）２３が配設される。
１が形成される。層間絶縁膜２１には、ＭＩＳＦＥＴ−
Ｑのドレイン層１８及びサイリスタＴＨのｐ型エミッタ
層１６に接続されるコンタクトプラグ２２が埋め込まれ
る。そしてこの層間絶縁膜２１上に、列方向のサイリス
タＴＨのｐ型エミッタ層１６を共通接続するための、ワ
ード線ＷＬ１，ＷＬ２と並行して走るバイアス電圧制御
線（ＲＥＦ）２３が配設される。
【００４０】更に、バイアス電圧制御線２３の上に層間
絶縁膜２４が形成され、この上にビット線（ＢＬ）２５
が配設される。ビット線２５は、行方向に連続的に形成
され、層間絶縁膜２４に開けられたコンタクト孔を介
し、コンタクトプラグ２２を介して、ＭＩＳＦＥＴ−Ｑ
のドレイン１８に接続される。
絶縁膜２４が形成され、この上にビット線（ＢＬ）２５
が配設される。ビット線２５は、行方向に連続的に形成
され、層間絶縁膜２４に開けられたコンタクト孔を介
し、コンタクトプラグ２２を介して、ＭＩＳＦＥＴ−Ｑ
のドレイン１８に接続される。
【００４１】この様にこの実施の形態では、バイアス電
圧制御線をメモリセルアレイの列毎に分離して配設して
いる。これにより、前述のように、サイリスタＴＨのア
ノード端子を動作モードに応じて列毎に電圧制御するこ
とができる。
圧制御線をメモリセルアレイの列毎に分離して配設して
いる。これにより、前述のように、サイリスタＴＨのア
ノード端子を動作モードに応じて列毎に電圧制御するこ
とができる。
【００４２】［実施の形態２］図７は、別の実施の形態
によるメモリセルアレイを２×２ビットについて示して
いる。メモリセルは、実施の形態１と同様に、ＮＤＲ素
子であるＭＩＳゲート付きサイリスタＴＨを用いて構成
されている。マトリクス配列されたサイリスタＴＨは、
各行毎にカソード端子がｎチャネルＭＩＳＦＥＴ−Ｑを
介してデータ転送線であるビット線ＢＬ（ＢＬ（ｊ），
ＢＬ（ｊ＋１），…）に共通接続される。ＭＩＳＦＥＴ
−Ｑはこの実施の形態の場合も、ゲート電圧が０Ｖで僅
かにオン電流が流れるように、浅いＤタイプに調整され
ている。
によるメモリセルアレイを２×２ビットについて示して
いる。メモリセルは、実施の形態１と同様に、ＮＤＲ素
子であるＭＩＳゲート付きサイリスタＴＨを用いて構成
されている。マトリクス配列されたサイリスタＴＨは、
各行毎にカソード端子がｎチャネルＭＩＳＦＥＴ−Ｑを
介してデータ転送線であるビット線ＢＬ（ＢＬ（ｊ），
ＢＬ（ｊ＋１），…）に共通接続される。ＭＩＳＦＥＴ
−Ｑはこの実施の形態の場合も、ゲート電圧が０Ｖで僅
かにオン電流が流れるように、浅いＤタイプに調整され
ている。
【００４３】各列のＭＩＳＦＥＴ−Ｑのゲートは、共通
にデータ選択線である第１のワード線ＷＬ１（ＷＬ１
（ｉ），ＷＬ１（ｉ＋１），…）に接続される。同様
に、各列のサイリスタＴＨのゲートは、共通にデータ制
御線である第２のワード線ＷＬ２（ＷＬ２（ｉ），ＷＬ
２（ｉ＋１），…）に接続される。
にデータ選択線である第１のワード線ＷＬ１（ＷＬ１
（ｉ），ＷＬ１（ｉ＋１），…）に接続される。同様
に、各列のサイリスタＴＨのゲートは、共通にデータ制
御線である第２のワード線ＷＬ２（ＷＬ２（ｉ），ＷＬ
２（ｉ＋１），…）に接続される。
【００４４】この実施の形態の場合、バイアス電圧制御
線ＲＥＦ（ＲＥＦ（ｉ），ＲＥＦ（ｉ＋１），…）は、
ビット線ＢＬと対をなしてビット線ＢＬと平行に複数本
配設され、行方向に並ぶ複数のサイリスタＴＨのアノー
ド端子がそれぞれバイアス電圧制御線ＲＥＦに共通接続
される。そして、バイアス電圧制御線ＲＥＦには、デー
タ保持時及び読み出し時に基準電圧Ｖｒｅｆが与えら
れ、データ書き込み時には選択的に基準電圧Ｖｒｅｆよ
り高い制御電圧ＶｒｅｆＨが与えられるようにしてい
る。各ビット線ＢＬには、カラム選択信号／ＣＳＬによ
り制御されて、非選択ビット線を保持状態にするための
ＭＩＳＦＥＴ−Ｓが接続されている。
線ＲＥＦ（ＲＥＦ（ｉ），ＲＥＦ（ｉ＋１），…）は、
ビット線ＢＬと対をなしてビット線ＢＬと平行に複数本
配設され、行方向に並ぶ複数のサイリスタＴＨのアノー
ド端子がそれぞれバイアス電圧制御線ＲＥＦに共通接続
される。そして、バイアス電圧制御線ＲＥＦには、デー
タ保持時及び読み出し時に基準電圧Ｖｒｅｆが与えら
れ、データ書き込み時には選択的に基準電圧Ｖｒｅｆよ
り高い制御電圧ＶｒｅｆＨが与えられるようにしてい
る。各ビット線ＢＬには、カラム選択信号／ＣＳＬによ
り制御されて、非選択ビット線を保持状態にするための
ＭＩＳＦＥＴ−Ｓが接続されている。
【００４５】この実施の形態による半導体メモリの動作
原理も基本的には、先の実施の形態と同様である。スタ
ンバイ状態では、ワード線ＷＬ１，ＷＬ２は全て０Ｖと
し、バイアス電圧制御線ＲＥＦに正の基準電圧Ｖｒｅｆ
を与えて、データを保持する。ＭＩＳＦＥＴ−Ｑが浅い
Ｄタイプであるため、サイリスタＴＨは、“１”データ
の場合僅かな電流を流してオン状態を保持し、“０”デ
ータの場合電流を流さないオフ状態を保持する。
原理も基本的には、先の実施の形態と同様である。スタ
ンバイ状態では、ワード線ＷＬ１，ＷＬ２は全て０Ｖと
し、バイアス電圧制御線ＲＥＦに正の基準電圧Ｖｒｅｆ
を与えて、データを保持する。ＭＩＳＦＥＴ−Ｑが浅い
Ｄタイプであるため、サイリスタＴＨは、“１”データ
の場合僅かな電流を流してオン状態を保持し、“０”デ
ータの場合電流を流さないオフ状態を保持する。
【００４６】データ読み出しは、全てのバイアス電圧制
御線ＲＥＦに基準電圧Ｖｒｅｆを与えた状態で、選択さ
れたワード線ＷＬ１に電源電圧Ｖｄｄを与える。ワード
線ＷＬ２は０Ｖのままとする。これにより、例えばビッ
ト線ＢＬを０Ｖにドライブすれば、選択セルのＭＩＳＦ
ＥＴが深くオンして、“１”データの場合ビット線ＢＬ
に電流が流れ込み、“０”データの場合は電流が流れな
い。このビット線電流の有無（又は大小）を検知するこ
とによりデータが判定される。
御線ＲＥＦに基準電圧Ｖｒｅｆを与えた状態で、選択さ
れたワード線ＷＬ１に電源電圧Ｖｄｄを与える。ワード
線ＷＬ２は０Ｖのままとする。これにより、例えばビッ
ト線ＢＬを０Ｖにドライブすれば、選択セルのＭＩＳＦ
ＥＴが深くオンして、“１”データの場合ビット線ＢＬ
に電流が流れ込み、“０”データの場合は電流が流れな
い。このビット線電流の有無（又は大小）を検知するこ
とによりデータが判定される。
【００４７】データ書き込みは、選択されたワード線Ｗ
Ｌ１，ＷＬ２に電源電圧Ｖｄｄを与え、選択されたビッ
ト線ＢＬには、書き込みデータ“１”の場合、０Ｖを、
書き込みデータ“０”の場合、正の電圧Ｖｗを与える。
バイアス電圧制御線ＲＥＦには、“０”書き込みのビッ
ト線と対をなすものには、Ｖｒｅｆより高い制御電圧Ｖ
ｒｅｆＨを、“１”書き込みのビット線と対をなすもの
には、基準電圧Ｖｒｅｆを与える。Ｖｒｅｆ，Ｖｒｅｆ
Ｈ，Ｖｗの関係は例えば、ＶｒｅｆＨ＞Ｖｗ＞Ｖｒｅｆ
とし、ＶｒｅｆＨはＶｗより僅かに高い値とする。
Ｌ１，ＷＬ２に電源電圧Ｖｄｄを与え、選択されたビッ
ト線ＢＬには、書き込みデータ“１”の場合、０Ｖを、
書き込みデータ“０”の場合、正の電圧Ｖｗを与える。
バイアス電圧制御線ＲＥＦには、“０”書き込みのビッ
ト線と対をなすものには、Ｖｒｅｆより高い制御電圧Ｖ
ｒｅｆＨを、“１”書き込みのビット線と対をなすもの
には、基準電圧Ｖｒｅｆを与える。Ｖｒｅｆ，Ｖｒｅｆ
Ｈ，Ｖｗの関係は例えば、ＶｒｅｆＨ＞Ｖｗ＞Ｖｒｅｆ
とし、ＶｒｅｆＨはＶｗより僅かに高い値とする。
【００４８】これにより、“１”データが与えられたと
きは、選択されたサイリスタＴＨは、ゲートにＶｄｄが
与えられた状態でｐｎｐｎ接合に順方向電圧Ｖｒｅｆが
与えられるから、ターンオンする。“０”データが与え
られたときは、サイリスタＴＨのｐｎｐｎ接合には、ご
く小さい順方向バイアスＶｒｅｆＨ−Ｖｗが与えられ
る。従って順バイアス電流が小さく、ＭＩＳゲートをオ
フにするとサイリスタＴＨはターンオフとなり、“０”
データが書かれる。
きは、選択されたサイリスタＴＨは、ゲートにＶｄｄが
与えられた状態でｐｎｐｎ接合に順方向電圧Ｖｒｅｆが
与えられるから、ターンオンする。“０”データが与え
られたときは、サイリスタＴＨのｐｎｐｎ接合には、ご
く小さい順方向バイアスＶｒｅｆＨ−Ｖｗが与えられ
る。従って順バイアス電流が小さく、ＭＩＳゲートをオ
フにするとサイリスタＴＨはターンオフとなり、“０”
データが書かれる。
【００４９】以上の各動作モードの電圧関係をまとめる
と、表２のようになる。
と、表２のようになる。
【００５０】
【表２】 ＷＬ１ ＷＬ２ ＢＬ ＲＥＦ
スタンバイ ０ ０ ０ Ｖｒｅｆ
読み出し（選択セル） Ｖｄｄ ０ ０ Ｖｒｅｆ
読み出し（非選択セル） ０ ０ ０ Ｖｒｅｆ
“０”書き込みの選択セル Ｖｄｄ Ｖｄｄ Ｖｗ ＶｒｅｆＨ
同ＢＬ上の非選択セル ０ ０ Ｖｗ ＶｒｅｆＨ
“１”書き込みの選択セル Ｖｄｄ Ｖｄｄ ０ Ｖｒｅｆ
同ＢＬ上の非選択セル ０ ０ ０ Ｖｒｅｆ
【００５１】この実施の形態の場合、先の実施の形態と
異なり、ビット線ＢＬとバイアス電圧制御線ＲＥＦが対
をなして平行に配設されるから、データ書き込み時、ビ
ット線ＢＬに沿った選択メモリセルと非選択メモリセル
の間で、ビット線ＢＬとバイアス電圧制御線ＲＥＦの間
の電圧は同じになり、ワード線ＷＬ１，ＷＬ２のみの相
違となる。
異なり、ビット線ＢＬとバイアス電圧制御線ＲＥＦが対
をなして平行に配設されるから、データ書き込み時、ビ
ット線ＢＬに沿った選択メモリセルと非選択メモリセル
の間で、ビット線ＢＬとバイアス電圧制御線ＲＥＦの間
の電圧は同じになり、ワード線ＷＬ１，ＷＬ２のみの相
違となる。
【００５２】図８は、この実施の形態でのデータ保持状
態の特性を示している。負荷曲線Ａ’及びＢ’は、先の
実施の形態の図２における負荷曲線Ａ，Ｂにそれぞれ対
応する、非選択セルのものである。負荷曲線Ｂ’は、
“１”データ書き込み時の選択ビット線（０Ｖ）と同ビ
ット線上の非選択セル（ＷＬ１＝ＷＬ２＝０Ｖ，ＲＥＦ
＝Ｖｒｅｆ）についてのものである。負荷曲線Ｂ’は、
“０”データ書き込み時の選択ビット線（Ｖｗ）と同ビ
ット線上の非選択セル（ＷＬ１＝ＷＬ２＝０Ｖ，ＲＥＦ
＝ＶｒｅｆＨ）についてのものである。
態の特性を示している。負荷曲線Ａ’及びＢ’は、先の
実施の形態の図２における負荷曲線Ａ，Ｂにそれぞれ対
応する、非選択セルのものである。負荷曲線Ｂ’は、
“１”データ書き込み時の選択ビット線（０Ｖ）と同ビ
ット線上の非選択セル（ＷＬ１＝ＷＬ２＝０Ｖ，ＲＥＦ
＝Ｖｒｅｆ）についてのものである。負荷曲線Ｂ’は、
“０”データ書き込み時の選択ビット線（Ｖｗ）と同ビ
ット線上の非選択セル（ＷＬ１＝ＷＬ２＝０Ｖ，ＲＥＦ
＝ＶｒｅｆＨ）についてのものである。
【００５３】負荷曲線Ａ’で表させるサイリスタ即ち、
“１”書き込みの選択ビット線に沿う非選択メモリセル
のサイリスタは、ＶｒｅｆがＶｐｅａｋより小さけれ
ば、“０”データが保持され、また“１”データも微小
な順方向電流を流して保持される。また、負荷曲線Ｂ’
で表されるサイリスタ即ち、“０”書き込みの選択ビッ
ト線に沿う非選択メモリセルのサイリスタは、“１”デ
ータの場合、ＶｒｅｆＨ−Ｖｗが谷電圧Ｖｖａｌｌｅｙ
より高ければ、安定に保持され、“０”データも保持さ
れる。従って、いずれの非選択セルでもデータ破壊は生
ぜず、データが安定に保持される。
“１”書き込みの選択ビット線に沿う非選択メモリセル
のサイリスタは、ＶｒｅｆがＶｐｅａｋより小さけれ
ば、“０”データが保持され、また“１”データも微小
な順方向電流を流して保持される。また、負荷曲線Ｂ’
で表されるサイリスタ即ち、“０”書き込みの選択ビッ
ト線に沿う非選択メモリセルのサイリスタは、“１”デ
ータの場合、ＶｒｅｆＨ−Ｖｗが谷電圧Ｖｖａｌｌｅｙ
より高ければ、安定に保持され、“０”データも保持さ
れる。従って、いずれの非選択セルでもデータ破壊は生
ぜず、データが安定に保持される。
【００５４】データ読み出し状態での選択セルの特性は
先の実施の形態の図３と同じである。 図９は、先の実
施の形態の図４に対応させて、データ書き込み状態での
選択セルの特性を示している。サイリスタＴＨ及びＭＩ
ＳＦＥＴ共にゲートにＶｄｄが与えられるから、“１”
データ書き込み時は、ＭＩＳゲートにＶｄｄ、ＭＩＳＦ
ＥＴのゲートにもＶｄｄを与え、御制御電圧Ｖｒｅｆに
よりサイリスタＴＨに順方向電流を流すことで、ターン
オンする。“０”データ書き込み時は、サイリスタＴＨ
には逆バイアスはかからず、小さい順方向電圧Ｖｒｅｆ
Ｈ−Ｖｗとなるが、その電流をある程度以下の小さい値
に制限することにより、ターンオンさせることなく、
“０”書き込みが可能である。以上により、“１”，
“０”データが書かれる。
先の実施の形態の図３と同じである。 図９は、先の実
施の形態の図４に対応させて、データ書き込み状態での
選択セルの特性を示している。サイリスタＴＨ及びＭＩ
ＳＦＥＴ共にゲートにＶｄｄが与えられるから、“１”
データ書き込み時は、ＭＩＳゲートにＶｄｄ、ＭＩＳＦ
ＥＴのゲートにもＶｄｄを与え、御制御電圧Ｖｒｅｆに
よりサイリスタＴＨに順方向電流を流すことで、ターン
オンする。“０”データ書き込み時は、サイリスタＴＨ
には逆バイアスはかからず、小さい順方向電圧Ｖｒｅｆ
Ｈ−Ｖｗとなるが、その電流をある程度以下の小さい値
に制限することにより、ターンオンさせることなく、
“０”書き込みが可能である。以上により、“１”，
“０”データが書かれる。
【００５５】図１０及び図１１は、この実施の形態によ
るセルアレイの構成を示す平面図とそのＡ−Ａ’断面図
を、先の実施の形態の図５及び図６に対応させて示して
いる。先の実施の形態と対応する部分には同じ符号を付
して詳細な説明は省く。この実施の形態では、層間絶縁
膜２１上に形成されるバイアス電圧制御線（ＲＥＦ）２
３’が、先の実施の形態と異なり、ビット線（ＢＬ）２
５の方向に連続するようにパターニングされている。
るセルアレイの構成を示す平面図とそのＡ−Ａ’断面図
を、先の実施の形態の図５及び図６に対応させて示して
いる。先の実施の形態と対応する部分には同じ符号を付
して詳細な説明は省く。この実施の形態では、層間絶縁
膜２１上に形成されるバイアス電圧制御線（ＲＥＦ）２
３’が、先の実施の形態と異なり、ビット線（ＢＬ）２
５の方向に連続するようにパターニングされている。
【００５６】図１０に示すように、バイアス電圧制御線
ＲＥＦは、ビット線ＢＬのスペースに配置することにな
るため、先の実施の形態に比べてビット線ピッチを大き
くとる必要があり、その分先の実施の形態より単位セル
当たりの面積が大きくなる。しかし、６トランジスタ型
のＳＲＡＭセルや、４トランジスタ＋２抵抗のＳＲＡＭ
セルに比べると素子数が少ないため、単位セル面積を小
さいものとすることができる。
ＲＥＦは、ビット線ＢＬのスペースに配置することにな
るため、先の実施の形態に比べてビット線ピッチを大き
くとる必要があり、その分先の実施の形態より単位セル
当たりの面積が大きくなる。しかし、６トランジスタ型
のＳＲＡＭセルや、４トランジスタ＋２抵抗のＳＲＡＭ
セルに比べると素子数が少ないため、単位セル面積を小
さいものとすることができる。
【００５７】［実施の形態３］図１２及び図１３は、他
の実施の形態によるセルアレイの平面図とそのＡ−Ａ’
断面図である。この実施の形態では、シリコン基板３０
にシリコン酸化膜等の絶縁膜３１により絶縁された状態
のｐ型シリコン層３２が形成されたＳＯＩ基板を用いて
いる。シリコン層３２は、素子分離絶縁膜によって、ビ
ット線ＢＬの方向にストライプ状の素子形成領域として
区画される。
の実施の形態によるセルアレイの平面図とそのＡ−Ａ’
断面図である。この実施の形態では、シリコン基板３０
にシリコン酸化膜等の絶縁膜３１により絶縁された状態
のｐ型シリコン層３２が形成されたＳＯＩ基板を用いて
いる。シリコン層３２は、素子分離絶縁膜によって、ビ
ット線ＢＬの方向にストライプ状の素子形成領域として
区画される。
【００５８】この様に区画されたｐ型シリコン層３２
に、ｎ型ベース層３４、ｐ型ベース層３５、ｐ+型エミ
ッタ３３及びｎ+型エミッタ３６が形成されて、横型の
サイリスタＴＨが構成されている。ｐ型ベース層３５上
には、ＭＩＳ構造のゲート電極４１が形成され、これが
ワード線ＷＬ２として連続するようにパターニングされ
る。ｎ+型エミッタ３６をドレインとし、これと離隔し
て形成されたｎ+型ソース３８を持ち、ｐ型シリコン層
３２からなるチャネルボディ上にゲート電極４２が形成
されて、ＭＩＳＦＥＴ−Ｑが構成される。ＭＩＳＦＥＴ
−Ｑのゲート電極４２は、ワード線ＷＬ１として連続す
るようにパターン形成される。
に、ｎ型ベース層３４、ｐ型ベース層３５、ｐ+型エミ
ッタ３３及びｎ+型エミッタ３６が形成されて、横型の
サイリスタＴＨが構成されている。ｐ型ベース層３５上
には、ＭＩＳ構造のゲート電極４１が形成され、これが
ワード線ＷＬ２として連続するようにパターニングされ
る。ｎ+型エミッタ３６をドレインとし、これと離隔し
て形成されたｎ+型ソース３８を持ち、ｐ型シリコン層
３２からなるチャネルボディ上にゲート電極４２が形成
されて、ＭＩＳＦＥＴ−Ｑが構成される。ＭＩＳＦＥＴ
−Ｑのゲート電極４２は、ワード線ＷＬ１として連続す
るようにパターン形成される。
【００５９】素子形成された基板上には層間絶縁膜４３
が形成され、これにコンタクトプラグ４４，４５が埋め
込まれる。この層間絶縁膜４３上には、サイリスタのｐ
型エミッタをワード線方向に共通接続するバイアス電圧
制御線（ＲＥＦ）４６が形成される。更にこの上に層間
絶縁膜４７が形成され、この上にＭＩＳＦＥＴ−Ｑのソ
ースに接続されるビット線（ＢＬ）４８が形成される。
この実施の形態によっても、バイアス電圧制御線ＲＥＦ
の分割により、非選択セルでのデータ破壊を防止した書
き込みが可能になる。
が形成され、これにコンタクトプラグ４４，４５が埋め
込まれる。この層間絶縁膜４３上には、サイリスタのｐ
型エミッタをワード線方向に共通接続するバイアス電圧
制御線（ＲＥＦ）４６が形成される。更にこの上に層間
絶縁膜４７が形成され、この上にＭＩＳＦＥＴ−Ｑのソ
ースに接続されるビット線（ＢＬ）４８が形成される。
この実施の形態によっても、バイアス電圧制御線ＲＥＦ
の分割により、非選択セルでのデータ破壊を防止した書
き込みが可能になる。
【００６０】
【発明の効果】以上述べたようにこの発明によれば、Ｎ
ＤＲ素子を用いて、データ書き込み時の非選択セルでの
データ破壊を確実に防止するようにした半導体記憶装置
が得られる。
ＤＲ素子を用いて、データ書き込み時の非選択セルでの
データ破壊を確実に防止するようにした半導体記憶装置
が得られる。
【図１】この発明の実施の形態によるメモリセルアレイ
の等価回路を示す図である。
の等価回路を示す図である。
【図２】同実施の形態のデータ保持時のメモリセル特性
を示す図である。
を示す図である。
【図３】同実施の形態のデータ読み出し時のメモリセル
特性を示す図である。
特性を示す図である。
【図４】同実施の形態のデータ書き込み時のメモリセル
特性を示す図である。
特性を示す図である。
【図５】同実施の形態のメモリセルアレイの平面図であ
る。
る。
【図６】図５のＡ−Ａ’断面図である。
【図７】この発明の他の実施の形態によるメモリセルア
レイの等価回路を示す図である。
レイの等価回路を示す図である。
【図８】同実施の形態のデータ保持時のメモリセル特性
を示す図である。
を示す図である。
【図９】同実施の形態のデータ書き込み時のメモリセル
特性を示す図である。
特性を示す図である。
【図１０】同実施の形態のメモリセルアレイの平面図で
ある。
ある。
【図１１】図１０のＡ−Ａ’断面図である。
【図１２】多の実施の形態のメモリセルアレイの平面図
である。
である。
【図１３】図１２のＡ−Ａ’断面図である。
【図１４】従来のＴ−ＲＡＭのセル構造と等価回路を示
す図である。
す図である。
【図１５】従来のＴ−ＲＡＭのセルアレイの等価回路図
である。
である。
【図１６】従来のＴ−ＲＡＭのデータ保持時のメモリセ
ル特性を示す図である。
ル特性を示す図である。
【図１７】従来のＴ−ＲＡＭのデータ読み出し時のメモ
リセル特性を示す図である。
リセル特性を示す図である。
【図１８】従来のＴ−ＲＡＭのデータ書き込み時のメモ
リセル（選択セル）特性を示す図である。
リセル（選択セル）特性を示す図である。
【図１９】従来のＴ−ＲＡＭのデータ書き込み時のメモ
リセル（非選択セル）特性を示す図である。
リセル（非選択セル）特性を示す図である。
ＴＨ…ゲート付きサイリスタ、Ｑ…ＭＩＳＦＥＴ、ＢＬ
…ビット線（データ転送線）、ＷＬ１…第１のワード線
（データ選択線）、ＷＬ２…第２のワード線（データ制
御線）、ＲＥＦ…バイアス電圧制御線、１０…ｐ型シリ
コン基板、１１…素子分離絶縁膜、１２…柱状シリコン
層、１３…ｎ型エミッタ層（兼ソース層）、１４…ｐ型
ベース層、１５…ｎ型ベース層、１６…ｐ型エミッタ
層、１７…ゲート電極（ワード線ＷＬ２）、１９…ゲー
ト電極（ワード線ＷＬ１）、１８…ドレイン層、２１，
２４…層間絶縁膜、２２…コンタクトプラグ、２３…バ
イアス電圧制御線（ＲＥＦ）、２５…ビット線（Ｂ
Ｌ）。
…ビット線（データ転送線）、ＷＬ１…第１のワード線
（データ選択線）、ＷＬ２…第２のワード線（データ制
御線）、ＲＥＦ…バイアス電圧制御線、１０…ｐ型シリ
コン基板、１１…素子分離絶縁膜、１２…柱状シリコン
層、１３…ｎ型エミッタ層（兼ソース層）、１４…ｐ型
ベース層、１５…ｎ型ベース層、１６…ｐ型エミッタ
層、１７…ゲート電極（ワード線ＷＬ２）、１９…ゲー
ト電極（ワード線ＷＬ１）、１８…ドレイン層、２１，
２４…層間絶縁膜、２２…コンタクトプラグ、２３…バ
イアス電圧制御線（ＲＥＦ）、２５…ビット線（Ｂ
Ｌ）。
Claims (8)
- 【請求項１】 マトリクス配列された複数の負性微分抵
抗素子と、 前記負性微分抵抗素子の第１の方向の配列に沿って配設
され、それぞれに第１の方向に並ぶ負性微分抵抗素子の
一端がＭＩＳＦＥＴを介して共通接続される複数のデー
タ転送線と、 前記負性微分抵抗素子の第２の方向の配列に沿って配設
されて、それぞれに第２の方向に並ぶＭＩＳＦＥＴのゲ
ートが共通接続された複数のデータ選択線と、 前記各データ選択線と対をなして前記第２の方向に配設
されて、それぞれに第２の方向に並ぶ負性微分抵抗素子
の他端が共通接続され、データ書き込み時に対をなす前
記データ選択線の電圧に応じて異なる制御電圧が与えら
れる複数のバイアス電圧制御線と、を有することを特徴
とする半導体記憶装置。 - 【請求項２】 前記負性微分抵抗素子は、ＭＩＳゲート
付きのサイリスタであって、 前記各データ選択線と対をなして前記第２の方向に配設
されて、それぞれに第２の方向に並ぶサイリスタのＭＩ
Ｓゲートが共通に接続される複数のデータ制御線を有す
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記サイリスタは、アノード端子が前記
バイアス電圧制御線に接続され、カソード端子がｎチャ
ネル型の前記ＭＩＳＦＥＴを介してデータ転送線に接続
されており、 スタンバイ時及びデータ読み出し時は、全てのバイアス
電圧制御線が前記サイリスタをデータに応じてオン又は
オフ状態を保持するに必要な第１の制御電圧に設定さ
れ、 データ書き込み時、選択されて高レベル電圧が与えられ
るデータ選択線及びデータ制御線と対をなすバイアス電
圧制御線には前記第１の制御電圧が、非選択の低レベル
電圧が与えられるデータ選択線及びデータ制御線と対を
なすバイアス電圧制御線には前記第１の制御電圧により
高い第２の制御電圧が与えられるようにしたことを特徴
とする請求項２記載の半導体記憶装置。 - 【請求項４】 マトリクス配列された複数の負性微分抵
抗素子と、 前記負性微分抵抗素子の第１の方向に配列に沿って配設
され、それぞれに第１の方向に並ぶ負性微分抵抗素子の
一端がＭＩＳＦＥＴを介して共通接続される複数のデー
タ転送線と、 前記負性微分抵抗素子の第２の方向の配列に沿って配設
されて、それぞれに第２の方向に並ぶＭＩＳＦＥＴのゲ
ートが共通接続された複数のデータ選択線と、前記各デ
ータ転送線と対をなして前記第１の方向に配設されて、
それぞれに第１の方向に並ぶ負性微分抵抗素子の他端が
共通接続され、データ書き込み時に対をなす前記データ
転送線の電圧に応じて異なる制御電圧が与えられる複数
のバイアス電圧制御線と、を有することを特徴とする半
導体記憶装置。 - 【請求項５】 前記負性微分抵抗素子は、ＭＩＳゲート
付きのサイリスタであって、 前記各データ選択線と対をなして前記第２の方向に配設
されて、それぞれに第２の方向に並ぶサイリスタのＭＩ
Ｓゲートが共通に接続される複数のデータ制御線を有す
ることを特徴とする請求項４記載の半導体記憶装置。 - 【請求項６】 前記サイリスタは、アノード端子が前記
バイアス電圧制御線に接続され、カソード端子がｎチャ
ネル型の前記ＭＩＳＦＥＴを介してデータ転送線に接続
されており、 スタンバイ時及びデータ読み出し時は、全てのバイアス
電圧制御線が前記サイリスタをデータに応じてオン又は
オフ状態を保持するに必要な第１の制御電圧に設定さ
れ、 データ書き込み時、データに応じて低レベル電圧が与え
られるデータ転送線と対をなすバイアス電圧制御線には
前記第１の制御電圧が、高レベル電圧が与えられるデー
タ転送線と対をなすバイアス電圧制御線には前記第１の
制御電圧より高い第２の制御電圧が与えられるようにし
たことを特徴とする請求項５記載の半導体記憶装置。 - 【請求項７】 半導体基板と、 この半導体基板の各素子形成領域にｐｎｐｎ構造が積層
され、そのｐ型ベース層に対向してＭＩＳゲートが設け
られたサイリスタと、 前記各素子形成領域に前記サイリスタの第１エミッタ層
と共有するソース層をもって形成されたＭＩＳＦＥＴ
と、 第１の方向に配列されたサイリスタのＭＩＳゲートを共
通接続するデータ制御線と、 前記第１の方向に配列されたＭＩＳＦＥＴのゲートを共
通接続するデータ選択線と、 前記第１の方向と直交する第２の方向に配列されたＭＩ
ＳＦＥＴのドレイン層を共通接続するデータ転送線と、 前記第１の方向に配列されたサイリスタの第２エミッタ
層を共通接続するデータ制御線と、を有することを特徴
とする半導体記憶装置。 - 【請求項８】 半導体基板と、 この半導体基板の各素子形成領域にｐｎｐｎ構造が積層
され、そのｐ型ベース層に対向してＭＩＳゲートが設け
られたサイリスタと、 前記各素子形成領域に前記サイリスタの第１エミッタ層
と共有するソース層をもって形成されたＭＩＳＦＥＴ
と、 第１の方向に配列されたサイリスタのＭＩＳゲートを共
通接続するデータ制御線と、 前記第１の方向に配列されたＭＩＳＦＥＴのゲートを共
通接続するデータ選択線と、 前記第１の方向と直交する第２の方向に配列されたＭＩ
ＳＦＥＴのドレイン層を共通接続するデータ転送線と、 前記第２の方向に配列されたサイリスタの第２エミッタ
層を共通接続するデータ制御線と、 を有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001214237A JP2003030980A (ja) | 2001-07-13 | 2001-07-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001214237A JP2003030980A (ja) | 2001-07-13 | 2001-07-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003030980A true JP2003030980A (ja) | 2003-01-31 |
Family
ID=19049091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001214237A Pending JP2003030980A (ja) | 2001-07-13 | 2001-07-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003030980A (ja) |
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- 2001-07-13 JP JP2001214237A patent/JP2003030980A/ja active Pending
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