JP2007536737A - ラテラルサイリスタ及びトラッピング層を有するシリコン‐オン‐インシュレータ読み取り‐書き込み不揮発性メモリ - Google Patents

ラテラルサイリスタ及びトラッピング層を有するシリコン‐オン‐インシュレータ読み取り‐書き込み不揮発性メモリ Download PDF

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Abstract

改善した、サイリスタに基づくメモリセルを提供する。一例では、シリコン‐オン‐インシュレータ（ＳＯＩ）技術を用いて、セル（１０）をフローティング基板内に形成する。セルには、第２ワードラインによりゲート駆動されるとともに完全にフローティング基板内に形成されたラテラルサイリスタ（２０）を有するのが好ましい。このサイリスタのカソードは、アクセストランジスタ（１８）のソースをも有し、このアクセストランジスタのドレインは装置のビットラインに接続されており、このアクセストランジスタは第１ワードライン（１４）によりゲート駆動される。フローティング基板内にはトラッピング層が形成され、セルに書き込みを行う場合、パルスを加えて、論理状態“１”に対し正孔をトラッピング層にトラッピングさせ、論理状態“０”に対し電子をトラッピング層にトラッピングさせる。トラッピング層に電荷をトラッピングさせることにより、記憶されたデータ状態に追加の余裕度を加え、これらデータ状態の劣化を回避し、セルを不揮発性とする。

Description

本発明は、集積回路用のメモリセルの設計に関するものである。
従来、メモリセルの設計には、多くの異なる種類のものがあり、それぞれには独自の利点及び欠点がある。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルは、キャパシタ及びアクセストランジスタを有している。このようなセルの設計は、このセルを極めて高密度に形成しうるという点で有利である。しかし、ＤＲＡＭセルは揮発性であり、このことは、装置から電力が除去されると、セルに蓄積されたデータが失われるということを意味する。更に、ＤＲＡＭセルは、これらに電力が与えられた際にも、周期的にリフレッシュしてこれらのデータ状態を保持するようにする必要がある。スタティックランダムアクセスメモリ（ＳＲＡＭ）セルは、これを極めて迅速にアクセスしうるという点で有利である。しかし、ＳＲＡＭセルは、これに比較的多量の電流を流す必要があり、１つのセルを設計するのに４又は６個のトランジスタを必要とする為に、それほど高密度にならない。更に、このようなセルも、ＤＲＡＭセルと同様に、揮発性である。フラッシュセルのような、電気的に消去可能なプログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ）セルは不揮発性であり、比較的高密度になり、迅速に読み出される。しかし、このようなセルは、書き込んだり、消去したりするのに、時間がかかり、ある回数の書き込み／消去サイクル後に消耗してしまう。
従って、当該技術は、上述したセル設計の利点を有しているが、これらに伴う欠点を有しないメモリセルの設計を求め続けている。この点で、シリコン（又はセミコンダクタ）‐オン‐インシュレータ（ＳＯＩ）技術が興味深い代案を提供している。例えば、“Ａ ＳＯＩ Capacitor-less １Ｔ‐ＤＲＡＭ Concept ”（S. Okhonin氏等著）2001 IEEE International SOI Conference, 0-7803-6739-1/01（Oct. 1, 2001）や“Capacitor-less”（P. Fazan氏等著）（１０〜１３頁）, 0-7803-7439-b/02（Oct. 2, 2002）では、単一のトランジスタを用いてＤＲＡＭセルを製造することが提案されている（これらの両文献は参考のためにここに開示したものである）。メモリセルの状態は、フローティングボディの電位、従って、ＳＯＩトランジスタの関連するコンダクタンスにより規定される。フローティングボディの電位、従って、メモリの論理状態“１”及び“０”は、メモリトランジスタのフローティングボディに過剰の正孔（正電荷）又は過剰の電子（負電荷）を導入することにより変えられる。しかし、このセルは、揮発性であり、更に最終的にセルの性能やメモリ状態の保持力に悪影響を及ぼすおそれのある信頼性及びヒステリシス現象の問題を有する。更に、このセルは、代表的なＤＲＡＭセルのように、リフレッシュさせる必要がある。
１つのトランジスタを用いるＳＯＩフローティングボディＲＡＭセルの不揮発性版も、米国特許出願公開US2004/0041206（出願番号10/425,483；２００３年４月２９日出願）及び米国特許出願公開US2004/0041208（出願番号10/232,846；２００２年８月３０日出願）において本発明者により提案してある（これらの文献も参考のために記載したものである）。これらの米国特許出願においては、アクセストランジスタの下側に、電荷を蓄積しうる材料を構成する電荷トラッピング（捕捉）層が加えられている。従って、１つのトランジスタを用いる改善したセルは不揮発性であり、更に、改善した拡張性、信頼性及び性能を有する。
１つのトランジスタを用いる他のセルの手法は、本発明者により２００３年７月２日に出願した米国特許出願10/612,793に開示されている（この文献も参考のためにここに記載したものである）。この手法では、トランジスタのソース／ドレイン領域の一方に、ＰＩＮダイオードが取り付けられており、セルの論理レベルは、本質的に誘電体として作用する真性領域内に蓄積される。ＰＩＮダイオードは、アクセストランジスタのゲート駆動処理とは別々にゲート駆動処理でき、本質的に負性微分抵抗（ＮＤＲ）装置として機能するものである。しかし、この設計のセルは揮発性であり、リフレッシュ処理を必要とし、従って、その有用性が制限される。
他のＮＤＲの手法は、サイリスタを用いる技術において、提案されている。例えば、“A Novel High-Density, Low Voltage SRAM Cell with a Vertical NDR Device”（Farid Nemati氏等著）1998 Symp. on VLSI Tech. Digest of Technical Papers, §7.3, pp. 66-67 （1998）及び“A Novel Thyristor-Based SRAM Cell （T-RAM ） for High Speed, Low-Voltage, Giga-Scale Memories ”（Farid Nemati氏等著）IEDM, 11.5.1, pp. 283-286 （1999）においては、アクセストランジスタと一緒に負性微分抵抗（ＮＤＲ）バーティカルサイリスタ（p-n-p-n装置）を用い、ＳＲＡＭセルと同様に動作するセル設計を得ることが提案されている（これらの双方の文献も参考のためにここに記載したものである）。このサイリスタは書き込み処理中にゲート駆動処理されて、ターンオン及びターンオフ速度を改善する。このようなセルは、ＳＲＡＭのように動作し、ＤＲＡＭのように高密度となる。しかしこの場合も、セルは揮発性であり、リフレッシュ処理を必要とする。
米国特許公開2004/0041212（出願番号10/232,855；２００２年８月３０日出願）に開示された他のサイリスタ手法では、１トランジスタのセルにゲート駆動サイリスタが用いられている（この文献も参考のために記載したものである）。このサイリスタは、アクセストランジスタの、エピタキシャル成長により盛り上げたソースに結合されており、金属誘起のラテラル結晶化技術を用いてこのアクセストランジスタ上に重ねられている。従って、このサイリスタに基づく手法では、サイリスタは基板中にのみ形成されるものではなく、特性上ある程度、部分的にラテラルで部分的にバーティカルである。しかし、サイリスタの一部分をアクセストランジスタ上の横方向に形成することにより、高速動作する高密度のセルを製造しうる。しかし、このようなセルも製造するのに比較的複雑であり、又この場合も揮発性であり、リフレッシュ処理を必要とする。
上述した（例えば、Nemati氏の文献及び米国特許公開2004/0041212に記載された）サイリスタに基づく手法の代表例を図１に示す。セルはＮチャネルアクセストランジスタ１１８を有し、そのｎ+ ドレイン１２１はビットライン（ＢＬ）１１２に結合され、このアクセストランジスタ１１８は第１ワードライン（ＷＬ１）１１４により制御される。このアクセストランジスタ１１８はサイリスタ１２０に直列に結合されており、このサイリスタはそのp-n-p-n構造の為に、２つの互いに直列接続されたダイオードとして描いてある。アクセストランジスタ１１８のｎ+ ソース１２３はサイリスタ１２０の一端（カソード）を有するとともに、後に説明するように、論理状態“０”又は“１”を蓄積するセルの蓄積ノードを有する。サイリスタ１２０は第２ワードライン（ＷＬ２）１１６によりゲート駆動され、これによりセルのスイッチング速度を改善する。サイリスタ１２０の他端（アノード）、すなわちｐ+ 領域１２５は基準電圧（Ｖref ）点１１３に結合されており、この基準電圧は、装置の動作電圧（Ｖcc；約２．０〜２．５ボルト）と接地電圧（０ボルト）との間の何れかに設定され、１．０ボルト程度とすることができる。
図２は、図１のセルの書き込み及び読み出し状態を示す。論理状態“１”をセルに書き込む場合、ワードライン１１４及び１１６の双方がターンオンされ、ビットライン１１２は低レベルに維持される。蓄積（カソード）ノード１２３は、サイリスタ１２０のｐ+ 領域（アノード）１２５が基準電圧（Ｖref ）に維持されている間ビットライン電位（低レベル）となる。これによりサイリスタ１２０を順方向にバイアスし、このサイリスタがそのブレークオーバー電圧を超えて高導通状態となるようにする。その結果、蓄積ノード１２３の電位がほぼＶref に上昇し、サイリスタにおける接合が飽和する。その後、第１ワードライン１４がオフ状態になると、この上昇した電位に等価な電荷が蓄積ノード１２３に維持され、この電荷が論理状態“１”を表す。次に、この電荷は、第１ワードライン１１４をゲート駆動し且つビットライン１１２における電位を上昇させることにより読み出すことができる。
論理状態“０”を書き込むことは、以前の飽和により生じた全ての正電荷を蓄積ノード１２３から除去することを意味する。論理状態“０”を書き込むには、図２に示すように、最初にビットライン１１２を高レベルにし、その僅かな時間後に第１ワードライン１１４を高レベルにする。その後、第２ワードライン１１６をゲート駆動し、これにより、以前に蓄積されたいかなる余分の正電荷をも除去するのを著しく促進させる。第１ワードライン１１４をオフ状態にした後、ビットライン１１２を短期間高レベルに維持し、これにより、トランジスタ１１８を強くターンオンさせてこのような正電荷を、ビットライン１１２を通して除去させる。論理状態が“０”である場合、蓄積ノード１２３に電荷が蓄積されていない為、第１ワードライン１１４をオン状態にゲート駆動することにより論理状態“０”を読み出す際、ビットライン１１２には電荷が流れない。従って、浮動ビットライン１１２における電位は、図２に示すように変化しない。
セルに読み出しも書き込みも行われないスタンバイ状態では、図３に示すように、データ論理状態“０”及び“１”がサイリスタ１２０に対するＩ‐Ｖ曲線に反映されている。前述したように、論理状態“１”を蓄積する場合、蓄積ノード１２３を囲む接合が逆バイアスされることにより、この蓄積ノードに正電位が生じる。しかし、やがて、有限の漏洩機構により、例えば、逆バイアスされた接合の空乏層を横切って生じる正孔と電子との熱再結合により、蓄積ノード１２３における正電位は図３に矢印で示すように降下する。データ論理状態“１”におけるこのような劣化は、時間尺度では数十ミリ秒程度で生じる。同様に、データ論理状態“０”も劣化する。特に、“０”を蓄積する際に接地された蓄積ノード１２３の電位は、照射効果及び接地雑音伝送の双方又は何れか一方により、時間尺度でこの場合も数十ミリ秒程度でゆっくり上昇する。
これにより生じる影響は、論理状態“１”と論理状態“０”との間の余裕度（差）が減少し、これにより、データ状態の完全性に、最終的にはメモリ装置の性能に悪影響を及ぼすことである。従って、性能を高めるために、標準のＤＲＡＭセルの場合のように、周期的なリフレッシュ処理によりデータ状態間の余裕度を充分なものとする必要がある。更に、このサイリスタに基づく手法は揮発性である。その理由は、装置から電力を除去した際に、蓄積されたデータ状態が失われる為である。このようなサイリスタに基づくメモリセルのデータ状態の劣化や、これらメモリセルをリフレッシュさせる必要性や、これらメモリセルの揮発性は最適なものではない。
従って、前述したセルの各々には、これらの有用性を阻害する欠点がある。当該技術では、ＤＲＡＭ種類のセルの高密度性を有し、ＳＲＡＭのような性能（速度の速さ）を有し、不揮発性を有し、信頼性を有し、製造するのに比較的容易であるセル設計の利益を望んでいる。本発明はこのような解決策を提供する。
本発明は、サイリスタに基づく改善したメモリセルを提供する。一例では、シリコン‐オン‐インシュレータ（ＳＯＩ）技術を用いてフローティング基板内にセルを形成する。このセルには、完全にフローティング基板内に形成されているとともに第２ワードラインによりゲート駆動されるラテラルサイリスタを設けるのが好ましい。サイリスタのカソードは、アクセストランジスタのソースをも有し、このアクセストランジスタのドレインは装置のビットラインに接続され、このアクセストランジスタは第１ゲートラインによりゲート駆動される。フローティング基板内にはトラッピング層を組み込み、セルに書き込みを行う際に、論理状態“１”に対し正孔をトラッピング層にトラッピングさせ、論理状態“０”に対し電子をトラッピング層にトラッピングさせるパルスを加える。電荷をトラッピング層上にトラッピングさせることにより、記憶されたデータ状態に付加的な余裕度を加え、これらデータ状態の劣化を回避し、セルを不揮発性とする。
本発明の観点を表す実施例は、以下の図面に関する説明から最も良好に理解しうるであろう。
サイリスタに基づく改善したセル１０の設計の回路図及び断面図をそれぞれ図４及び５に示す。このセル１０は、図１のサイリスタに基づくセルに類似する素子を有するが、幾つかの観点で異なっている。第１に、改善したセル１０は、好ましくは、シリコン‐オン‐インシュレータ技術を用いて形成し、従って、各セルに対しフローティング基板を設けるが、必ずしもこのようにする必要はない。後に説明するが、このようにすることにより、セルが流す電流を小さくし、フローティングボディ効果を用いて、セルのデータ保持能力を改善する。第２に、セルの設計には、好ましくは、完全にフローティングシリコン基板内に形成したラテラルサイリスタを含めるが、必ずしもこのようにする必要はない。このようにすることにより、バーティカルサイリスタに基づくセル（例えば、Nemati氏の文献）又はサイリスタを少なくとも部分的に基板上に形成する必要のあるセル（例えば、米国特許公開2004/0041212）に比べて、セルを比較的容易に製造しうるようにする。更に、各セルに対する絶縁したフローティング基板が、好ましくは、セルを不揮発性にするとともにデータ状態を時間とともに劣化しないようにするのに用いるトラッピング層２２を有するようにするが、必ずしもこのようにする必要はない。従って、本発明のセルは、不揮発性を改善し、アクセスを高速にし、製造するのが容易な高密度のレイアウトを有するようにする。
図６は、改善した設計のセル１０の書き込み及び読み出し状態を示す。この書き込み／読み出し状態は図１〜３に開示したセルと殆ど相違しない。しかし、書き込みは、セルの性能を改善するために、トラッピング層２２における電荷の蓄積を促進するように変更するのが好ましい。これらのトラッピングされた電荷は一般に極めて安定しており、たとえ電力が装置から除去されても、装置の動作寿命（例えば、１０年）の間維持されている。従って、従来既知の、サイリスタに基づくメモリセルの手法と相違して、本発明の設計のセルは不揮発性である。
論理状態“１”をセルに書き込む場合、第２ワードライン１６を介するサイリスタのゲート駆動を終了させた後で、第１ワードライン１４を依然として高レベルに保っている間に、ビットライン１２を装置の動作電圧Ｖccまで引き上げる（パルス６０）。アクセストランジスタ１８は強くターンオンされ、従って、セル１０のフローティングボディ内に過剰の正孔を発生させる。これらの過剰の正孔はトラッピング層２２に移動して、このトラッピング層にトラッピングされる。このトラッピング層２２内に正孔がトラッピングされることにより、正の電位が形成され、これにより、第２ワードライン１６がターンオフされた後でも、サイリスタ２０を更にゲート駆動する。従って、サイリスタ２０は、図７に矢印で示す電流の増大で表わしているように、別の方法で論理状態“１”を記憶させる際に行われるよりも一層強くターンオンされる。これにより、追加の余裕度が加わって、前述したような論理データ状態“１”の劣化の影響が回避される。更に、トラッピングされた正孔の正電位がサイリスタ２０をゲート駆動し、これにより、たとえ電力が装置から除去されてもサイリスタ２０を“オン”状態に維持する。従って、セルは、電力が除去されても、論理状態“１”を維持する。更に、蓄積された正電荷がアクセストランジスタのしきい値電圧をも低減させる為、論理状態“１”に対するスイッチング速度が速くなる。要するに、トラッピング層２２における正電荷の蓄積が一般に、メモリセル中のコンダクタンスを増大させる作用をする。
論理状態“０”をセルに書き込む場合、第２ワードライン１６を介するサイリスタのゲート駆動を終了させた後で、第１ワードライン１４を依然として高レベルに保っている間に、ビットライン１２を、−１．５ボルト程度としうる−Ｖまで引き下げる（パルス６５）。これにより、（ビットラインにおける）ｎ+ ドレインとｐ- 基板との間に形成されるダイオードを順方向バイアスし、これにより電子を発生させ、これら電子をトラッピング層２２内にトラッピングさせる。従って、トラッピング層２２は負に帯電され、これにより、アクセストランジスタ１８のチャネル領域から多数正孔キャリアを空乏化させる。この効果により、サイリスタ２０をゲート駆動しないようにする傾向にあり、アクセストランジスタ１８に対する強いターンオフ状態を維持して、漏洩を低減させる。従って、サイリスタ２０は、図７に矢印で示す電流の減少で表わしているように、別の方法で論理状態“０”を記憶させる際に行われるよりも一層強くターンオフされる。これにより、追加の余裕度が加わって、前述したような論理データ状態“０”の劣化の影響が回避される。更に、トラッピングされた電子がサイリスタ２０をオフ状態にする傾向により、たとえ電力が装置から除去された場合でも、サイリスタ２０とアクセストランジスタ１８との双方を“オフ”状態にし、論理状態“０”の安定性をも促進させる。更に、蓄積された負電荷がアクセストランジスタのしきい値電圧をも増大させる。要するに、トラッピング層２２における負電荷の蓄積が一般に、メモリセル中のコンダクタンスを減少させる作用をする。
各セルに対するフローティング基板部分３２の体積は小さく、しかもこれらの層は薄肉である為、上述した利益を得るために、必ずしも多くの電荷をトラッピング層２２に蓄積する必要はない。
本発明の設計のセルを製造する工程を図８Ａ〜８Ｋに示す。当業者は、上述した機能を有するセルを、図示していない他の処理工程を用いて、種々の異なる方法で形成しうることを理解しうるものである。従って、図示の処理は例示にすぎないことを理解すべきである。
処理は、図８Ａに示すように、２つの結晶材料（例えば、シリコン）の層８及び３２間に埋設酸化物層２４ａを有する基板構造から出発（開始）する。このような埋設酸化物出発基板は一般にＳＯＩ技術で用いられており、広く入手可能である。能動回路が形成される結晶シリコン層３２は、厚さ“ｔ”を約１０００オングストローム以下とするのが好ましい、ドーピング濃度の低いｐ型シリコン薄膜である。必要に応じ、この層を、適切な厚さを得るために研磨することができる。
図８Ｂを参照するに、基板構造をマスク（図示せず）で被覆し、埋設酸化物層２４ａに至るまで溝４０をエッチング形成する。図示していないが、当業者にとって理解しうるように、溝４０は、示されている結晶シリコン材料３２を囲んでおり、実質的にフローティング基板３２のブロックを形成し、このブロックがアレイ中の１つのセルに対する能動シリコン３５を規定する（図８Ｃ及び９参照）。その後、図８Ｃを参照するに、誘電体層を堆積し、エッチング又は研磨処理して、この誘電体層がフローティング基板３２を囲み、このフローティング基板が全ての側縁（２４）で完全に絶縁されるようにする。
図８Ｄを参照するに、フローティング基板３２の一部をイオン注入マスク（図示せず）で被覆し、イオン注入によりトラッピング層２２を形成する。このトラッピング層２２は、シリコンオキシナイトライド、シリコンナイトライド、シリコンリッチ（シリコンが豊富な）ナイトライド、シリコンリッチオキサイド又はアルミナのような誘電体を有するのが好ましいが、電荷をトラッピングしうる他の材料を用いることもできる。トラッピング層を形成することに関連する他の事項は、前述した米国特許出願公開US2004/0041208及びUS2004/0041206で見いだすことができる。トラッピング層２２の位置決めは臨界的なものではない。しかし、トラッピング層は基板領域３２の全体に亘って延在させることもできるが、このトラッピング層を、形成すべきサイリスタ２０の付近に形成するのが好ましいものである。更に、トラッピング層は必ずしもフローティング基板３２の底部に得られるようにする必要はない、すなわち、このトラッピング層は必ずしも埋設酸化物層２４に接触させる必要はない。
次に、図８Ｅを参照するに、上述したようにして得られた構造の上に、ゲート酸化物４１を形成する。次に、アクセストランジスタのゲートに対する材料、すなわち、第１ワードライン１４を有するポリシリコン層を堆積する。このポリシリコン層は多量にｎ型にドーピングされており、その導電性を高めるために珪化物化することができる。しかし、この点は図示していない。次に、ポリシリコン層上に誘電体のハードマスク層４３ａを堆積し、得られた積層体をパターン化及びエッチング処理して、図示するように第１ワードライン１４を形成する。その後、周知の異方性エッチング技術を用いてハードマスク／ポリシリコン積層体の側面上に誘電体の側壁４３ｂを形成する。後に明らかとなるように、このようにして第１ワードライン１４を誘電体層４３ａ及び４３ｂで囲むことにより、第２ワードライン１６を、第１ワードラインを囲むように、しかもこれら２つのラインが互いに短絡するおそれなく形成しうるようになる。これらの囲んでいる誘電体材料は、シリコンナイトライドとするのが好ましいが、二酸化シリコン又はシリコンオキシナイトライドを有するようにしうる。
次に、図８Ｆを参照するに、形成すべきサイリスタ２０のカソードでもあるアクセストランジスタ１８のソース領域２３を規定するのに、他のイオン注入マスク４２を形成するのが好ましい。このマスク４２を図示するように位置決めし、パターン化し、エッチング処理した後、イオン注入を用いて、ｎ型ドーパント（例えば、燐や砒素）を基板３２の露出部分に注入して、アクセストランジスタのソース２３及びドレイン２１を形成する。イオン注入マスク４２を用いるのは、サイリスタ２０の、後に処理する位置に相当する下側のフローティング基板部分がｎ+ イオン注入工程により悪影響を受けないために好ましいものである。このイオン注入に続いて、ソース／ドレイン領域２６を形成し、ハードマスク４２を除去する。このイオン注入工程（及びその後のイオン注入工程）は、注入イオンをトラッピング層２２まで、又はこれとフローティング基板３２の底部との双方まで注入（又は場合によって拡散駆動）するのに適切に高エネルギーで行う必要があることに注意すべきである。
次に、図８Ｇを参照するに、第２ワードライン１６に対する材料（この場合もポリシリコンとするのが好ましい）を図示するように堆積し且つエッチング処理する。第２ワードライン１６をパターン化した後、他のｎ型ドーパントのイオン注入工程を用いて、露出されたフローティング基板をカウンタードーピングし、図示のようにｎ- ドーピング領域２８を形成する。第２ワードライン１６のエッジは、図示するように、ドーピング領域２８を自己整列させるのに用いるのが好ましい。既にｎ型にドーピングされているドレイン２１にｎ型ドーパントが衝突する個所では、このようなドーピングは殆ど影響を及ぼさず、その結果、ドレイン２１はイオン注入中、マスクする必要はない。
次に、図８Ｈを参照するに、第２ワードライン１６のエッジに誘電体の側壁４５を形成する。この側壁４５が露出シリコン（図８Ｈでは右側）の上に位置する個所では、この側壁が他のイオン注入マスクとして作用する。従って、側壁４５の形成後、側壁４５を用いてｐ型ドーピングを行い、ｐ+ ドーピング領域３０を自己整列により形成し、これによりサイリスタ２０の形成を終了させる。ドレイン２１はｎ+ にドーピングされている為、このイオン注入工程（図示せず）中はドレイン２１をマスキングするのが好ましい。
その後、図８Ｉを参照するに、露出されているゲート誘電体４１を除去する。（ゲート誘電体４１のこのような除去は、側壁４５を形成する場合に行うことができる。）次に、導電層を堆積するとともにエッチング処理して、各セルに対するＶref 接点１３を形成する。図９に示すように、Ｖref 接点１３は、（他のゲート構造１４及び１６と同様に）種々のセルを橋渡ししてメモリアレイの行を形成するラインを有するようにするのが好ましい。Ｖref 接点１３は、ポリシリコンから形成するのが好ましい。Ｖref 接点１３は、他のゲート構造１４及び１６を形成するのに用いたポリシリコン層から分離したポリシリコン層から形成したものとして示してあるが、当業者により実現しうるように、これらのポリシリコン層のうちの最初のポリシリコンを、Ｖref 接点１３を形成するのに同時に用いることができる。しかし、この場合には、ゲート誘電体４１をエッチング処理しておく必要がある。さもないと、ゲート誘電体４１がＶref 接点１３の下側に位置してしまう。
その後、図８Ｊを参照するに、上述した構造の上に、二酸化シリコンとするのが好ましい誘電体層４４を堆積する。この誘電体層は、必要に応じ数個の副層から形成でき、（例えば、化学機械平坦化処理により）平坦化して、これを後のパターンニングのために平坦にすることができる。最後に、図８Ｋに示すように、誘電体層４４に接点孔をエッチング形成し、ドレイン２１を露出させ、次にこれらの接点孔を適切な導電性材料（ポリシリコン、アルミニウム等）で充填し、ビットライン接点１２（例えば、プラグ）を形成する。その後、標準の処理技術（図示せず）を用いてセルの完成処理を行う。
セルのアレイを形成する図８Ａ〜８Ｋのセルのレイアウトを図９に示す。セルの能動領域及びその各々を囲む分離領域２４が示されている。好適実施例では、ビットライン接点１２がビットライン５０に結合されている。これらビットラインは図９に破線で示してあり、左から右に延在してメモリアレイの列を形成している。このようなビットライン５０は、周知のように第１レベルの金属（Ｍ１）に形成するのが好ましい。前述したように、セルに対するＶref 接点は、各セルのｐ+ 領域３０に接触する共通のポリシリコンライン１３を有することができる。ポリシリコンライン１３は、最終的に、第１金属ビットライン５０に対し直交してその上に延在する第２レベルの金属（Ｍ２）に形成した金属ライン５１に接触する。第２金属ライン５１は、金属層間の誘電体（図示せず）と、誘電体層４４（図８Ｊ参照）とを通してエッチング形成した接点６１を介してポリシリコンラインにＶref の基準電圧を給電する。この接点６１が形成されている個所では、能動領域３５と第１金属レベルのビットライン５０との間に特別なスペースを設けるのが有利であり、このような接点が、ポリシリコンライン１３の長手方向に沿って論理的な間隔で、例えば、８又は１０本のビットライン５０当り１つという間隔で生じるようにすることができる。
或いはまた、図示していないが、ｐ+ 領域３０に対するＶref 接点を、ビットラインプラグを形成する（図８Ｋ参照）のと同様にプラグにより形成でき、実際にはこれらのプラグを同時に形成しうる。この代替え技術を用いる場合には、ビットライン５０を形成する際に、例えばこれらを“ジョギングアラウンド”することにより、これらがＶref プラグに短絡しないようにする注意を払う必要がある。この場合、Ｖref プラグを、既知のように孔を経て第２レベルの金属ライン５１に結合させることができる。要するに、前述したように、上述したセルを形成したり、所望の機能及び処理の利便性が得られるようにセルのレイアウトをするのには多くの異なる方法がある。上述した方法及びレイアウトは単なる例示にすぎない。
フローティング基板とトラッピング層とは一緒に用いるのが好ましいが、これらの観点の何れかを単独で用いうること、当業者にとって理解しうるであろう。すなわち、トラッピング層をあらゆる実施例で用いる必要は必ずしもなく、フローティング基板もあらゆる実施例で用いる必要は必ずしもない。実際に、ある実施例では、フローティング基板もトラッピング層も必要としない。その理由は、セル構造及び設計の利点は、単に、基板中に完全に配置されたラテラルサイリスタを設けるだけでもたらされる為である。又、ある実施例では、埋設酸化物層２４ａ（図８Ａ参照）を用いること以外の分離技術を用いることができる。更に、メモリセルにラテラルトランジスタを用いるのが好ましいが、このことはあらゆる実施例において必ずしも必要でない。その理由は、サイリスタもバーティカルにするか、又は特性上ラテラル及びバーティカルにすることができる為である。
上述した本発明の概念には多くの変形を施すことができることに注意すべきである。このような変形例及びこれに等価なことは本発明の特許請求の範囲に含まれるものである。
図１は、従来のサイリスタに基づくゲート駆動メモリセルを示す回路線図である。 図２は、図１のメモリセルの書き込み及び読み出し状態を示す線図である。 図３は、図１のメモリセルのサイリスタに対するＩ‐Ｖ曲線と、セルに対する擬似安定論理状態“０”及び“１”とを示す線図である。 図４は、本発明の改善したサイリスタに基づくゲート駆動メモリセルの一実施例を示す回路図である。 図５は、図４のセルの断面図であり、このセルに対しトラッピング層及び絶縁フローティング基板を用いていることを示している図である。 図６は、図４及び５のメモリセルの書き込み及び読み出し状態を示す線図であり、トラッピング層に電子又は正孔をトラッピングするための追加のパルスが設けられていることを示す図である。 図７は、図４及び５のメモリセルのサイリスタに対するＩ‐Ｖ曲線と、セルの論理状態“０”及び“１”に対する余裕度が改善されていることとを示す線図である。 図８Ａは、図４及び５の改善したメモリセルの一製造工程を示す断面図である。 図８Ｂは、図８Ａに続く他の一製造工程を示す断面図である。 図８Ｃは、図８Ｂに続く更に他の一製造工程を示す断面図である。 図８Ｄは、図８Ｃに続く更に他の一製造工程を示す断面図である。 図８Ｅは、図８Ｄに続く更に他の一製造工程を示す断面図である。 図８Ｆは、図８Ｅに続く更に他の一製造工程を示す断面図である。 図８Ｇは、図８Ｆに続く更に他の一製造工程を示す断面図である。 図８Ｈは、図８Ｇに続く更に他の一製造工程を示す断面図である。 図８Ｉは、図８Ｈに続く更に他の一製造工程を示す断面図である。 図８Ｊは、図８Ｉに続く更に他の一製造工程を示す断面図である。 図８Ｋは、図８Ｊに続く更に他の一製造工程を示す断面図である。 図９は、図４の改善したメモリセルのレイアウトを示す頂面図である。

Claims (112)

  1. メモリセルであって、このメモリセルが、
    基板と、
    この基板内に配置されたサイリスタと、
    このサイリスタに直列結合されたアクセストランジスタと、
    前記基板内に配置され、電荷を蓄積してメモリセルのコンダクタンスを制御するトラッピング層と
    を具えるメモリセル。
  2. 請求項１に記載のメモリセルにおいて、メモリセルのコンダクタンスの制御が、サイリスタ及びアクセストランジスタのコンダクタンスの制御を含むようにしたメモリセル。
  3. 請求項１に記載のメモリセルにおいて、前記サイリスタが、完全に前記基板中に配置されたラテラルサイリスタを有するメモリセル。
  4. 請求項１に記載のメモリセルにおいて、前記アクセストランジスタが、これと前記サイリスタとの双方に共通の、ドーピングされた領域を介してこのサイリスタに結合されているメモリセル。
  5. 請求項１に記載のメモリセルにおいて、前記トラッピング層が誘電体を有しているメモリセル。
  6. 請求項５に記載のメモリセルにおいて、前記誘電体が、シリコンオキシナイトライド、シリコンナイトライド、シリコンリッチナイトライド、シリコンリッチオキサイド及びアルミナより成る群から選択されているメモリセル。
  7. 請求項１に記載のメモリセルにおいて、前記サイリスタのアノードが基準電圧の点に結合されているメモリセル。
  8. 請求項７に記載のメモリセルにおいて、前記基準電圧がメモリセルの動作電圧と接地電圧との間にあるメモリセル。
  9. 請求項１に記載のメモリセルにおいて、このメモリセルが更にサイリスタゲートを有しているメモリセル。
  10. 請求項１に記載のメモリセルにおいて、前記サイリスタゲートは誘電体により前記サイリスタから分離されているメモリセル。
  11. 請求項１に記載のメモリセルにおいて、前記基板がフローティングであるメモリセル。
  12. 請求項１に記載のメモリセルにおいて、前記基板が絶縁部により囲まれているメモリセル。
  13. 請求項１に記載のメモリセルにおいて、前記メモリセルが不揮発性であるメモリセル。
  14. メモリセルであって、このメモリセルが、
    基板と、
    この基板内に配置されたサイリスタと、
    このサイリスタに直列結合されたアクセストランジスタと、
    前記基板内に配置され、電荷を蓄積してメモリセルのコンダクタンスを制御する手段と
    を具えるメモリセル。
  15. 請求項１４に記載のメモリセルにおいて、メモリセルのコンダクタンスの制御が、サイリスタ及びアクセストランジスタのコンダクタンスの制御を含むようにしたメモリセル。
  16. 請求項１４に記載のメモリセルにおいて、前記サイリスタが、完全に前記基板中に配置されたラテラルサイリスタを有するメモリセル。
  17. 請求項１４に記載のメモリセルにおいて、前記アクセストランジスタが、これと前記サイリスタとの双方に共通の、ドーピングされた領域を介してこのサイリスタに結合されているメモリセル。
  18. 請求項１４に記載のメモリセルにおいて、前記サイリスタのアノードが基準電圧の点に結合されているメモリセル。
  19. 請求項１４に記載のメモリセルにおいて、このメモリセルが更にサイリスタゲートを有しているメモリセル。
  20. 請求項１４に記載のメモリセルにおいて、前記基板がフローティングであるメモリセル。
  21. 請求項１４に記載のメモリセルにおいて、前記メモリセルが不揮発性であるメモリセル。
  22. メモリセルであって、このメモリセルが、
    基板と、
    この基板内に配置されたサイリスタと、
    このサイリスタに直列結合されたアクセストランジスタと
    を具え、前記基板がフローティングであるメモリセル。
  23. 請求項２２に記載のメモリセルにおいて、前記サイリスタが、完全に前記基板中に配置されたラテラルサイリスタを有するメモリセル。
  24. 請求項２２に記載のメモリセルにおいて、前記アクセストランジスタが、これと前記サイリスタとの双方に共通の、ドーピングされた領域を介してこのサイリスタに結合されているメモリセル。
  25. 請求項２２に記載のメモリセルにおいて、このメモリセルが更に、
    前記基板内に配置され、電荷を蓄積してメモリセルのコンダクタンスを制御するトラッピング層
    を具えているメモリセル。
  26. 請求項２５に記載のメモリセルにおいて、メモリセルのコンダクタンスの制御が、サイリスタ及びアクセストランジスタのコンダクタンスの制御を含むようにしたメモリセル。
  27. 請求項２２に記載のメモリセルにおいて、前記サイリスタのアノードが基準電圧の点に結合されているメモリセル。
  28. 請求項２２に記載のメモリセルにおいて、このメモリセルが更にサイリスタゲートを有しているメモリセル。
  29. 請求項２２に記載のメモリセルにおいて、前記メモリセルが不揮発性であるメモリセル。
  30. メモリセルであって、このメモリセルが、
    基板と、
    完全にこの基板内に配置されたラテラルサイリスタと、
    このラテラルサイリスタに直列結合されたアクセストランジスタと
    を具えるメモリセル。
  31. 請求項３０に記載のメモリセルにおいて、前記アクセストランジスタが、これと前記ラテラルサイリスタとの双方に共通の、ドーピングされた領域を介してこのラテラルサイリスタに結合されているメモリセル。
  32. 請求項３０に記載のメモリセルにおいて、このメモリセルが更に、
    前記基板内に配置され、電荷を蓄積してメモリセルのコンダクタンスを制御するトラッピング層
    を具えているメモリセル。
  33. 請求項３２に記載のメモリセルにおいて、メモリセルのコンダクタンスの制御が、ラテラルサイリスタ及びアクセストランジスタのコンダクタンスの制御を含むようにしたメモリセル。
  34. 請求項３０に記載のメモリセルにおいて、前記ラテラルサイリスタのアノードが基準電圧の点に結合されているメモリセル。
  35. 請求項３０に記載のメモリセルにおいて、このメモリセルが更にサイリスタゲートを有しているメモリセル。
  36. 請求項３０に記載のメモリセルにおいて、前記基板がフローティングであるメモリセル。
  37. 請求項３０に記載のメモリセルにおいて、前記メモリセルが不揮発性であるメモリセル。
  38. メモリセルであって、このメモリセルが、
    基板と、
    この基板内に配置されたサイリスタと、
    このサイリスタに直列結合されたアクセストランジスタと
    を具え、このメモリセルが不揮発性であり、このメモリセルから電力を除去した際にこのメモリセルがデータ状態を保持するようになっているメモリセル。
  39. 請求項３８に記載のメモリセルにおいて、前記アクセストランジスタが、これと前記サイリスタとの双方に共通の、ドーピングされた領域を介してこのサイリスタに結合されているメモリセル。
  40. 請求項３８に記載のメモリセルにおいて、このメモリセルが更に、
    前記基板内に配置され、電荷を蓄積してメモリセルのコンダクタンスを制御するトラッピング層
    を具えているメモリセル。
  41. 請求項４０に記載のメモリセルにおいて、メモリセルのコンダクタンスの制御が、サイリスタ及びアクセストランジスタのコンダクタンスの制御を含むようにしたメモリセル。
  42. 請求項３８に記載のメモリセルにおいて、前記サイリスタのアノードが基準電圧の点に結合されているメモリセル。
  43. 請求項３８に記載のメモリセルにおいて、このメモリセルが更にサイリスタゲートを有しているメモリセル。
  44. 請求項３８に記載のメモリセルにおいて、前記基板がフローティングであるメモリセル。
  45. 請求項３８に記載のメモリセルにおいて、前記サイリスタが、完全に前記基板中に配置されたラテラルサイリスタを有するメモリセル。
  46. メモリセルであって、このメモリセルが、
    分離フローティング基板と、
    完全にこの分離フローティング基板内に配置され、ゲート駆動されるようなっているラテラルサイリスタと、
    前記分離フローティング基板中に形成され、このラテラルサイリスタに直列結合されたアクセストランジスタと、
    前記分離フローティング基板内に配置されたトラッピング誘電体層と
    を具えるメモリセル。
  47. 請求項４６に記載のメモリセルにおいて、このメモリセルが不揮発性であり、このメモリセルから電力を除去した際にこのメモリセルがデータ状態を保持するようになっているメモリセル。
  48. 請求項４６に記載のメモリセルにおいて、前記アクセストランジスタが、これと前記サイリスタとの双方に共通の、ドーピングされた領域を介してこのサイリスタに結合されているメモリセル。
  49. 請求項４６に記載のメモリセルにおいて、前記トラッピング層が誘電体を有しているメモリセル。
  50. 請求項４９に記載のメモリセルにおいて、前記誘電体が、シリコンオキシナイトライド、シリコンナイトライド、シリコンリッチナイトライド、シリコンリッチオキサイド及びアルミナより成る群から選択されているメモリセル。
  51. 請求項４６に記載のメモリセルにおいて、前記サイリスタのアノードが基準電圧の点に結合されているメモリセル。
  52. 請求項５１に記載のメモリセルにおいて、前記サイリスタの前記アノードが第２レベルの金属に結合されているメモリセル。
  53. 請求項５１に記載のメモリセルにおいて、前記基準電圧がメモリセルの動作電圧と接地電圧との間にあるメモリセル。
  54. 請求項４６に記載のメモリセルにおいて、前記アクセストランジスタ及びサイリスタの双方がポリシリコンゲートを有しているメモリセル。
  55. 請求項５４に記載のメモリセルにおいて、前記アクセストランジスタ及びサイリスタの双方のポリシリコンゲートが互いに重なり合っているメモリセル。
  56. 請求項４６に記載のメモリセルにおいて、前記アクセストランジスタのドレインが、第１レベルの金属内に形成されたビットラインに結合されているメモリセル。
  57. 複数のメモリセルを有する集積回路であって、各メモリセルが、
    基板と、
    この基板内に配置されたサイリスタと、
    このサイリスタに直列結合されたアクセストランジスタと、
    前記基板内に配置され、電荷を蓄積してメモリセルのコンダクタンスを制御するトラッピング層と
    を具える集積回路。
  58. 請求項５７に記載の集積回路において、メモリセルのコンダクタンスの制御が、サイリスタ及びアクセストランジスタのコンダクタンスの制御を含むようにした集積回路。
  59. 請求項５７に記載の集積回路において、前記サイリスタが、完全に前記基板中に配置されたラテラルサイリスタを有する集積回路。
  60. 請求項５７に記載の集積回路において、前記アクセストランジスタが、これと前記サイリスタとの双方に共通の、ドーピングされた領域を介してこのサイリスタに結合されている集積回路。
  61. 請求項５７に記載の集積回路において、前記サイリスタのアノードが基準電圧の点に結合されている集積回路。
  62. 請求項６１に記載の集積回路において、前記基準電圧がメモリセルの動作電圧と接地電圧との間にある集積回路。
  63. 請求項５７に記載の集積回路において、前記サイリスタがゲート駆動されるようになっている集積回路。
  64. 請求項５７に記載の集積回路において、各メモリセルの基板がフローティングである集積回路。
  65. 複数のメモリセルを有する集積回路であって、各メモリセルが、
    基板と、
    この基板内に配置されたサイリスタと、
    このサイリスタに直列結合されたアクセストランジスタと、
    前記基板内に配置され、電荷を蓄積してメモリセルのコンダクタンスを制御する手段と
    を具える集積回路。
  66. 請求項６５に記載の集積回路において、メモリセルのコンダクタンスの制御が、サイリスタ及びアクセストランジスタのコンダクタンスの制御を含むようにした集積回路。
  67. 請求項６５に記載の集積回路において、前記サイリスタが、完全に前記基板中に配置されたラテラルサイリスタを有する集積回路。
  68. 請求項６５に記載の集積回路において、前記アクセストランジスタが、これと前記サイリスタとの双方に共通の、ドーピングされた領域を介してこのサイリスタに結合されている集積回路。
  69. 請求項６５に記載の集積回路において、前記サイリスタのアノードが基準電圧の点に結合されている集積回路。
  70. 請求項６５に記載の集積回路において、前記サイリスタがゲート駆動されるようになっている集積回路。
  71. 請求項６５に記載の集積回路において、各メモリセルの基板がフローティングである集積回路。
  72. 複数のメモリセルを有する集積回路であって、各メモリセルが、
    基板と、
    この基板内に配置されたサイリスタと、
    このサイリスタに直列結合されたアクセストランジスタと
    を具え、各メモリセルの基板がフローティングである集積回路。
  73. 請求項７２に記載の集積回路において、前記サイリスタが、完全に前記基板中に配置されたラテラルサイリスタを有する集積回路。
  74. 請求項７２に記載の集積回路において、前記アクセストランジスタが、これと前記サイリスタとの双方に共通の、ドーピングされた領域を介してこのサイリスタに結合されている集積回路。
  75. 請求項７２に記載の集積回路において、この集積回路が更に、
    前記基板内に配置され、電荷を蓄積してメモリセルのコンダクタンスを制御するトラッピング層
    を具えている集積回路。
  76. 請求項７２に記載の集積回路において、前記サイリスタのアノードが基準電圧の点に結合されている集積回路。
  77. 請求項７２に記載の集積回路において、前記サイリスタがゲート駆動されるようになっている集積回路。
  78. 請求項７２に記載の集積回路において、前記基板が絶縁部により囲まれている集積回路。
  79. 複数のメモリセルを有する集積回路であって、各メモリセルが、
    基板と、
    完全にこの基板内に配置されたラテラルサイリスタと、
    このラテラルサイリスタに直列結合されたアクセストランジスタと
    を具える集積回路。
  80. 請求項７９に記載の集積回路において、前記アクセストランジスタが、これと前記ラテラルサイリスタとの双方に共通の、ドーピングされた領域を介してこのラテラルサイリスタに結合されている集積回路。
  81. 請求項７９に記載の集積回路において、この集積回路が更に、
    前記基板内に配置され、電荷を蓄積してメモリセルのコンダクタンスを制御するトラッピング層
    を具えている集積回路。
  82. 請求項７９に記載の集積回路において、前記ラテラルサイリスタのアノードが基準電圧の点に結合されている集積回路。
  83. 請求項７９に記載の集積回路において、前記ラテラルサイリスタがゲート駆動されるようになっている集積回路。
  84. 請求項７９に記載の集積回路において、各メモリセルの基板がフローティングである集積回路。
  85. 複数のメモリセルを有する集積回路であって、各メモリセルが、
    基板と、
    この基板内に配置されたサイリスタと、
    このサイリスタに直列結合されたアクセストランジスタと
    を具え、これらのメモリセルが不揮発性であり、メモリセルから電力を除去した際にこれらのメモリセルがデータ状態を保持するようになっている集積回路。
  86. 請求項８５に記載の集積回路において、前記アクセストランジスタが、これと前記サイリスタとの双方に共通の、ドーピングされた領域を介してこのサイリスタに結合されている集積回路。
  87. 請求項８５に記載の集積回路において、この集積回路が更に、
    前記基板内に配置され、電荷を蓄積してメモリセルのコンダクタンスを制御するトラッピング層
    を具えている集積回路。
  88. 請求項８５に記載の集積回路において、前記サイリスタのアノードが基準電圧の点に結合されている集積回路。
  89. 請求項８５に記載の集積回路において、前記サイリスタがゲート駆動されるようになっている集積回路。
  90. 請求項８５に記載の集積回路において、各メモリセルの基板がフローティングである集積回路。
  91. 請求項８５に記載の集積回路において、前記サイリスタが、完全に前記基板中に配置されたラテラルサイリスタを有する集積回路。
  92. 複数のメモリセルを有する集積回路であって、各メモリセルが、
    分離フローティング基板と、
    完全にこの分離フローティング基板内に配置され、ゲート駆動されるようなっているラテラルサイリスタと、
    前記分離フローティング基板中に形成され、このラテラルサイリスタに直列結合されたアクセストランジスタと、
    前記分離フローティング基板内に配置されたトラッピング誘電体層と
    を具える集積回路。
  93. 請求項９２に記載の集積回路において、前記メモリセルが不揮発性であり、メモリセルから電力を除去した際にこれらのメモリセルがデータ状態を保持するようになっている集積回路。
  94. 請求項９２に記載の集積回路において、前記アクセストランジスタが、これと前記ラテラルサイリスタとの双方に共通の、ドーピングされた領域を介してこのラテラルサイリスタに結合されている集積回路。
  95. 請求項９２に記載の集積回路において、各メモリセルに対するトラッピング層が誘電体を有している集積回路。
  96. 請求項９５に記載の集積回路において、前記誘電体が、シリコンオキシナイトライド、シリコンナイトライド、シリコンリッチナイトライド、シリコンリッチオキサイド及びアルミナより成る群から選択されている集積回路。
  97. 請求項９２に記載の集積回路において、前記ラテラルサイリスタのアノードが基準電圧の点に結合されている集積回路。
  98. 請求項９７に記載の集積回路において、前記ラテラルサイリスタの前記アノードが第２レベルの金属に結合されている集積回路。
  99. 請求項９７に記載の集積回路において、前記基準電圧がメモリセルの動作電圧と接地電圧との間にある集積回路。
  100. 請求項９２に記載の集積回路において、前記アクセストランジスタ及びラテラルサイリスタの双方がポリシリコンゲートを有している集積回路。
  101. 請求項１００に記載の集積回路において、前記アクセストランジスタ及びラテラルサイリスタの双方のポリシリコンゲートが互いに重なり合っている集積回路。
  102. 請求項９２に記載の集積回路において、前記アクセストランジスタのドレインが、第１レベルの金属内に形成されたビットラインに結合されている集積回路。
  103. ビットライン及びサイリスタに結合されたアクセストランジスタを有する、サイリスタに基づくメモリセルであって、このメモリセルは更に、当該メモリセルのコンダクタンスを制御するために電荷を蓄積するトラッピング層を有し、前記サイリスタのアノードが基準電圧の点に結合されている、当該サイリスタに基づくメモリセルを動作させるメモリセル動作方法において、このメモリセル動作方法が、
    前記サイリスタの高コンダクタンス状態を意味する論理状態“１”を前記メモリセルに書き込む第１信号をこのメモリセルに供給する過程と、
    正孔を前記トラッピング層に注入する第２信号を前記メモリセルに供給する過程と
    を有するメモリセル動作方法。
  104. 請求項１０３に記載のメモリセル動作方法において、前記第１信号が、前記アクセストランジスタ及びサイリスタをゲート駆動するとともに前記ビットラインを接地させる処理を有するメモリセル動作方法。
  105. 請求項１０３に記載のメモリセル動作方法において、前記基準電圧がメモリセルの動作電圧と接地電圧との間にある電圧を有するようにするメモリセル動作方法。
  106. 請求項１０３に記載のメモリセル動作方法において、前記第２信号が、前記アクセストランジスタをゲート駆動するとともに前記ビットラインに電位を与える処理を有するメモリセル動作方法。
  107. 請求項１０６に記載のメモリセル動作方法において、前記電位が、前記メモリセルの動作電圧を有するようにするメモリセル動作方法。
  108. サイリスタに基づくメモリセルであって、このメモリセルは当該メモリセルのコンダクタンスを制御するために電荷を蓄積するトラッピング層を有し、前記サイリスタのアノードが基準電圧の点に結合されている、当該サイリスタに基づくメモリセルを動作させるメモリセル動作方法において、このメモリセル動作方法が、
    前記サイリスタの低コンダクタンス状態を意味する論理状態“０”を前記メモリセルに書き込む第１信号をこのメモリセルに供給する過程と、
    電子を前記トラッピング層に注入する第２信号を前記メモリセルに供給する過程と
    を有するメモリセル動作方法。
  109. 請求項１０８に記載のメモリセル動作方法において、前記第１信号が、前記アクセストランジスタ及びサイリスタをゲート駆動するとともに前記ビットラインに電位を与える処理を有するメモリセル動作方法。
  110. 請求項１０９に記載のメモリセル動作方法において、前記電位が前記メモリセルの動作電圧を有するようにするメモリセル動作方法。
  111. 請求項１０８に記載のメモリセル動作方法において、前記基準電圧がメモリセルの動作電圧と接地電圧との間にある電圧を有するようにするメモリセル動作方法。
  112. 請求項１０８に記載のメモリセル動作方法において、前記第２信号が、前記アクセストランジスタをゲート駆動するとともに前記ビットラインに負電位を与える処理を有するメモリセル動作方法。
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