KR20070005716A - 측면 사이리스터 및 트래핑층을 포함하는 실리콘 온 절연체판독-기록 비휘발성 메모리 - Google Patents

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Abstract

개선된 사이리스터 기반의 메모리 셀에 대해서 개시된다. 일 실시 예에서, 셀(10)은 실리콘-온-절연체(SOI) 기술을 이용하여 부동(floating) 기판에서 형성된다. 셀은 부동 기판에 전체적으로 형성되는 측면 사이리스터(20)를 포함하는 것이 바람직하고, 그것은 제 2 워드 라인에 의해 게이트로 통제된다. 사이리스터의 캐소드는 또한 그 드레인이 소자의 비트 라인에 연결된 액세스 트랜지스터(18)의 소스를 포함하며, 그것은 제 1 워드 라인(14)에 의해 게이트로 통제된다. 트래핑층이 부동 기판 내에 형성되고, 셀에 기록하는 경우, 펄스가 가해져서, 로직 상태 '1'에 대해서는 홀(hole)이 트래핑층에 트래핑되도록 야기시키며, 로직 상태 '0'에 대해서는 전자가 트래핑층에 트래핑되도록 야기시킨다. 트래핑층에서의 전하의 트래핑은 저장된 데이터 상태에 대하여 여분의 마진을 추가시키고, 그 하락을 방지하며, 셀이 비휘발성이 되도록 한다.
사이리스터, 액세스 트랜지스터, 트래핑층, 비트 라인, 워드 라인

Description

측면 사이리스터 및 트래핑층을 포함하는 실리콘 온 절연체 판독-기록 비휘발성 메모리 {SILICON ON INSULATOR READ-WRITE NON-VOLATILE MEMORY COMPRISING LATERAL THYRISTOR AND TRAPPING LAYER}
본 발명은 집적 회로에 사용되는 메모리 셀 설계에 관한 것이다.
종래 기술에는 많은 다양한 종류의 메모리 셀 설계가 존재하는데 각각의 설계는 이점 및 단점들을 갖고 있다. 예를 들어, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 셀은 커패시터 및 액세스 트랜지스터를 포함한다. 그러한 셀 설계는 매우 조밀하게 제조될 수 있다는 이점이 있다. 그러나, DRAM 셀은 휘발성이어서, 소자로부터 전원이 제거된 후에 셀들이 그에 저장되어 있는 데이터를 내보내게 된다. 또한, DRAM 셀은, 전원이 공급되더라도, 그 데이터 상태를 보존하기 위해 주기적으로 재생되어야 한다. 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀은 매우 빠르게 액세스될 수 있다는 이점이 있다. 그러나, SRAM 셀은 상대적으로 많은 양의 전류를 끌어내며, 단일 셀 설계에 있어서 일반적으로 4 또는 6 개의 트랜지스터를 필요로 하므로 대단히 조밀하지는 않다. 또한, 그러한 셀도, DRAM 셀과 같이, 휘발성이다. 플래시 셀과 같은, 전기적 소거 가능한 프로그래머블 판독 전용 메모리 (Electrically Erasable Programmable Read Only Memory; EEPROM) 셀은 비휘발성이고 상대적으로 조밀하며 판독이 빠르다. 그러나, 그러한 셀은 기록 및 소거하는 데에 시간이 걸리며, 일정한 수의 기록/소거 사이클 이후에는 닳게 된다.
따라서, 전술한 바와 같은 셀 설계의 부정적인 측면을 제외한 이점들을 갖는 메모리 셀 설계에 관한 연구들이 진행되고 있다. 이와 관련하여, 실리콘(또는 반도체)-온-절연체(Silicon(or Semiconductor)-On-Insulator; SOI) 기술이 흥미로운 대안을 제시한다. 예를 들어, 여기에서 전체로서 참조로 포함되는 S. Okhonin et al., "A SOI Capacitor-less 1T-DRAM Concept," 2001 IEEE International SOI Conference, 0-7803-6739-1/01 (2001. 10. 1) 및 P. Fazan et al., "Capacitor-less 1T-DRAM Concept," 2002 IEEE International SOI Conference, pg. 10-13, 0-7803-7439-b/02 (2002. 10. 2) 에서 단일 트랜지스터를 이용한 DRAM 셀의 제조가 제안되었다. 메모리 셀의 상태는 부동체 포텐셜에 의해 정해지고 그에 따라 관련된 SOI 트랜지스터의 컨덕턴스가 정해진다. 부동체 포텐셜은, 로직(logic) '1' 및 '0' 메모리 상태로서, 메모리 트랜지스터의 부동체에 초과 홀(hole)(양 전하) 또는 초과 전자(electron)(음 전하)를 포함하는 것에 의해 변경된다. 그러나, 이 셀은 휘발성이고, 또한 신뢰성 및 히스테리시스의 문제점들로 인해 결국 셀 성능 및 메모리 상태 보존에 영향을 미치게 된다. 또한, 전형적인 DRAM 셀과 같이, 재생을 필요로 한다.
단일 트랜지스터 SOI 부동체 RAM 셀의 비휘발성 형은 여기에서 전체로서 참조로 포함되는 본 발명자에 의한 미국 특허출원 공개공보 제2004/0041206호(출원번 호 제10/425,483호, 2003. 4. 29) 및 제2004/0041208호(출원번호 제10/232,846호, 2002. 8. 30)에서도 제안된다. 이러한 출원들에서, 전하가 저장될 수 있는 물질을 제공하기 위해 전하 트래핑층이 액세스 트랜지스터의 아래 쪽에 추가된다. 개선된 단일 트랜지스터 셀은 따라서 비휘발성이고, 또한 개선된 측정 가능성, 신뢰성, 및 성능을 갖는다.
단일 트랜지스터 셀에 관한 또 다른 접근 방법이 여기에서 전체로서 참조로 포함되며 본 발명자에 의하여 2003. 7. 2 일자로 출원된 미국 특허출원 제10/612,793호에서 개시된다. 이 접근 방법에서, p-i-n 다이오드가 트랜지스터의 소스/드레인 영역 중 하나에 속하고, 셀의 로직 레벨은 진성(intrinsic) 영역 내에 저장되며, 그것은 본질적으로 절연체와 같이 행동한다. p-i-n 다이오드는 액세스 트랜지스터의 조작을 게이트로 통제하는 것에 의해 독립적으로 게이트로 통제될 수 있으며, 본질적으로 음성-차동-저항(Negative-Differential-Resistance; NDR) 소자로서 기능한다. 그러나, 이러한 셀 설계는 휘발성이고 재생을 필요로 하므로, 그 활용도가 제한된다.
사이리스터를 이용하는 NDR 에 관한 다른 접근 방법들이 종래 기술에서 제안되어 왔다. 예를 들어, 여기에서 전체로서 참조로 포함되는 Farid Nemati et al., "A Novel High-Density, Low Voltage SRAM Cell with a Vertical NDR Device," 1998 Symp. on VLSI Tech. Digest of Technical Papers, § 7.3, pg. 66-67 (1998), 및 Farid Nemati et al., "A Novel Thyristor-Based SRAM Cell (T-RAM) for High Speed, Low-Voltage, Giga-Scale Memories," IEDM, 11.5.1, pg. 283-286 (1999), (the "Nemati references")에서 음성-차동-저항(NDR) 수직형 사이리스터 (p-n-p-n 소자)를 액세스 트랜지스터와 함께 사용함으로써, 성능면에서 SRAM 셀과 유사한 결과를 가져오는 셀 설계에 대해 제안하였다. 사이리스터는 턴-온(turn-on) 및 턴-오프(turn-off) 속도를 개선하기 위해 기록 동작 동안에 게이트로 통제된다. 그러한 셀은 성능면에서 SRAM과 유사하지만 조밀도 측면에서는 DRAM과 유사하다. 그러나, 이 셀도 또한 휘발성이고 재생을 필요로 한다.
여기에서 전체로서 참조로 포함되는 미국 특허출원 공개공보 제2004/0041212호 (출원 번호 제10/232,855, 2002. 8. 30)("212 출원")에 개시된 사이리스터에 관한 또 다른 접근 방법에서, 게이트로 통제되는 사이리스터가 단일 트랜지스터 셀에서 사용된다. 사이리스터는 금속 유도 측면 결정화 기술을 이용함으로써, 액세스 트랜지스터의 에피택셜 성장(epitaxially-raised) 소스에 연결되고 액세스 트랜지스터 상에 스택된다. 따라서, 이러한 사이리스터 기반의 접근 방법에서는 사이리스터가 기판에 독점적으로 형성되지 않으며, 사실상 어느 정도까지는 부분적으로 측면 및 부분적으로 수직이다. 그러나, 액세스 트랜지스터 상에 사이리스터의 부분들을 측면으로 형성하는 것에 의해, 더 빠른 성능을 갖는 조밀한 셀이 제조될 수 있다. 하지만 그러한 셀은 제작하는 것이 상대적으로 복잡하고, 또한 휘발성이며 재생을 필요로 한다.
전술한 사이리스터 기반의 접근 방법들(예를 들어, 'Nemati reference' 및 '212 출원')에 관한 예시적인 도식을 도 1에서 보여준다. 셀은 그 N-채널 n+ 드레인(121)이 비트 라인(Bit Line; BL)(112)에 연결되며 제 1 워드 라인(Word Line; WL1)(114)에 의해 제어되는 액세스 트랜지스터(118)를 포함한다. 액세스 트랜지스터(118)는 사이리스터(120)에 연속으로 연결되며, 이는 p-n-p-n 구조로 인해 2 개의 연속으로 연결된 다이오드로 도시된다. 액세스 트랜지스터(118)의 n+ 소스(123)는 사이리스터(120)의 말단(캐소드)을 포함하며, 후술하는 바와 같이, 로직 상태 '0' 또는 '1'이 저장된 셀의 저장 노드를 포함한다. 사이리스터(120)는 제 2 워드라인(WL2; 116)에 의해 게이트로 통제되며, 그것은 셀의 스위칭 속도를 향상시킨다. 사이리스터(120)의 다른 말단(애노드)인 p+ 영역(125)은 기준 전압(Vref)에 연결되는데, 이는 소자의 작동 전압(Vcc; 약 2.0 내지 2.5 V)와 접지 전위(0 V) 사이의 어느 부분으로 설정되며, 1.0 V 또는 그 정도의 범위일 수도 있다.
도 2는 도 1의 셀의 기록 및 판독에 관한 상태를 나타낸다. 로직 '1' 상태를 셀에 기록하는 경우, 워드 라인(114, 116)은 모두 턴-온되고, 비트 라인(112)은 로우(low)로 유지된다. 저장(캐소드)노드(123)는 사이리스터(120)의 p+ 영역(애노드)(125)이 기준 전압(Vref)으로 유지되는 동안의 비트 라인 포텐셜을 (로우로) 가정한다. 이러한 포워드는 사이리스터(120)를 바이어스함으로써, 그것의 브레이크 오버(break over) 전압이 초과를 야기시키며, 이에 따라 높은 전도 상태에 들어가게 된다. 그 결과로서, 저장 노드(123)의 포텐셜은 Vref 에 가깝게 상승되며 사이리스터의 접합은 포화된다. 그 후, 제 1 워드 라인(114)이 차단되는 경우, 전하는 상승된 포텐셜과 동등한 저장 노드(123)에서 유지되며, 이는 로직 '1' 상태를 나타낸다. 이 전하는 그 후에 제 1 워드 라인(114)을 게이트로 통제하는 것과 비 트 라인(112) 상의 포텐셜 상승을 감지하는 것에 의해 판독될 수 있다.
로직 상태 '0'을 기록하는 것은 초기 포화에 의해 야기되는 저장 노드(123)로부터의 모든 양 전하의 제거를 나타낸다. 로직 '0'을 기록하기 위해, 도 2에 도시된 바와 같이, 제 1 비트 라인(112)이 하이(high)로 되고, 짧은 시간 후에 제 1 워드 라인(114)이 하이로 된다. 그 후, 제 2 워드 라인(116)이 게이트로 통제되고, 이는 이전에 저장되어 있던 모든 초과되는 양의 캐리어들의 제거를 강화시킨다. 제 1 워드 라인(114)이 차단된 후에, 비트 라인(112)이 짧은 시간 동안 하이로 유지되며, 이것은 트랜지스터(118) 강하게 턴온하는 것에 의해 비트 라인(112)을 통한 양의 캐리어들의 제거를 보증한다. 로직 '0' 상태에 있는 경우에는 저장 노드(123)에 전하가 저장되어 있지 않으므로, 제 1 워드 라인(114)을 게이트로 통제하는 것에 의해 '0'이 판독될 때에는 비트 라인(112)을 통과하는 전하가 없게 된다. 따라서, 도 2에 도시된 바와 같이, 부동 비트 라인(112)의 포텐셜은 변하지 않는다.
대기 동안에, 셀이 판독되거나 그에 기록되지 않는 경우, 로직 '0' 및 '1' 데이터 상태는, 도 3에 도시된 바와 같이, 사이리스터(120)에 관하여 I-V 곡선으로 반영된다. 그러나, 이러한 데이터 상태는 완전하게 안정적이지 않다. 전술한 바와 같이, 로직 '1'이 저장되는 경우, 그 노드 주변의 접합들이 역으로 바이어스되는 것에 의해서 양의 포텐셜 부동이 저장 노드(123) 상에서 표류한다. 그러나, 시간이 흐름에 따라, 저장 노드(123) 상의 양의 포텐셜은, 예를 들어, 도 3에서 화살표로 나타낸 것과 같이, 역으로 바이어스된 접합의 고갈(depletion)층을 가로지 르는 홀과 전자의 열적 재결합과 같은 유한 누설 매커니즘으로 인해 감소될 것이다. 그러한 로직 '1' 데이터 상태에서의 감소는 약 수십 밀리 초의 타임 스케일에 따라 발생할 것이다. 유사하게, 로직 '0' 데이터 상태는 또한 떨어질 것이다. 특히, '0'을 저장하는 경우 접지되는 저장 노드(123)의 포텐셜은 방사 효과 및/또는 약 수십 밀리 초의 타임 스케일에 따른 접지 노이즈 송신으로 인해 서서히 상승할 것이다.
결과적인 효과는 로직 '1' 및 '0' 상태 사이의 마진(margin)의 감소이고, 이것은 데이터 상태의 보전(integrity) 및 메모리 소자의 성능에 영향을 미친다. 따라서, 고성능을 보증하기 위해서, 표준 DRAM 셀의 경우와 같이, 데이터 상태들 간의 충분한 마진을 확보하기 위한 주기적인 재생이 필요할 수도 있다. 또한, 이러한 사이리스터 기반의 접근 방법은, 전원이 소자로부터 제거되는 경우에 저장된 데이터 상태가 손실되므로, 휘발성이다. 그러한 사이리스터 기반 메모리 셀의 데이터 상태 하락, 이를 재생할 필요성, 및 그것의 휘발성은 최적이 아니다.
따라서, 전술한 셀들 각각은 그 유용성을 가로막는 단점들을 가지고 있다. DRAM과 유사한 조밀도 및 SRAM과 유사한 성능(빠른 속도)을 가지며, 비휘발성이고, 신뢰성이 높으며 상대적으로 제조하기 쉬운 셀 설계가 도움이 될 것이다. 본 발명은 그러한 해결책을 제시한다.
개선된 사이리스터 기반의 메모리 셀에 관하여 개시된다. 일 실시 예에 따르면, 셀은 실리콘-온-절연체(SOI) 기술을 이용하여 부동 기판에서 형성된다. 셀은 부동 기판에 전체적으로 형성되고, 제 2 워드 라인에 의해 게이트로 통제되는 측면 사이리스터를 포함하는 것이 바람직하다. 또한, 사이리스터의 캐소드는 그 드레인이 소자의 비트 라인에 연결되며 제 1 워드 라인에 의해 게이트로 통제되는 액세스 트랜지스터의 소스를 포함한다. 트래핑층이 부동 기판에 형성되고, 셀에 기록하는 경우에, 펄스가 가해져서 로직 상태 '1' 동안 트래핑층 상에 홀들이 트래핑되고, 로직 상태 '0' 동안 트래핑층 상에 전자들이 트래핑되도록 한다. 트래핑층 상에 전하를 트래핑하는 것은 저장된 데이터 상태에 여부의 마진을 추가시키고, 하락을 방지하며, 셀이 비휘발성이 되도록 한다.
본 발명의 실시예들은 첨부되는 도면과 함께 이하의 상세한 설명을 참조함으로써 잘 이해될 것이다.
도 1은 종래 기술에 따른 사이리스터 기반의 게이트로 통제되는 메모리 셀에 관한 회로도이다.
도 2는 도 1의 메모리 셀을 기록 및 판독하는 상태를 나타낸 도면이다.
도 3은 도 1의 메모리 셀의 사이리스터에 관한 I-V 곡선과, 셀에 대한 유사-불변의 로직 '0' 및 '1' 상태를 나타낸 도면이다.
도 4는 본 발명의 일 실시 예에 따라 개선된 사이리스터 기반의 게이트로 통제되는 메모리 셀을 나타낸 회로도이다.
도 5는 트래핑층 및 셀에 대하여 절연된 부동 기판의 이용을 나타내는 것으로, 도 4의 셀에 관한 단면도이다.
도 6은 트래핑층에서의 트래핑 전자 또는 홀들에 대한 여분의 펄스 공급을 포함하여, 도 4 및 도 5의 메모리 셀을 기록 및 판독하는 상태를 나타낸 도면이다.
도 7은 도 4 및 도 5의 메모리 셀의 사이리스터에 관한 I-V 곡선과, 셀에 대한 로직 '0' 및 '1' 상태에 관한 마진의 향상을 나타낸 도면이다.
도 8a 내지 도 8k는 도 4 및 도 5의 개선된 메모리 셀의 제조 단계를 나타낸 단면도이다.
도 9는 도 4의 개선된 메모리 셀의 레이아웃에 관한 표면도이다.
개선된 사이리스터 기반의 셀 설계(10)에 관한 회로도 및 단면도가 도 4 및 도 5에 각각 도시되어 있다. 셀(10)은 도 1의 사이리스터 기반의 셀과 유사한 구성요소들을 포함하지만, 이는 여러 가지 다양한 측면들에 있어서 상이하다. 첫째, 개선된 메모리 셀(10)은, 필수적인 것은 아니지만, 실리콘-온-절연체 기술을 이용하여 형성하는 것이 바람직하며, 이에 따라 각각의 셀에 대해 부동 기판을 제공한다. 후술하는 바와 같이, 이것은 셀이 더 낮은 전류를 끌어들일 수 있도록 하고, 부동체 효과를 이용하도록 함으로써, 셀의 데이터 보유 능력을 향상시키도록 한다. 둘째, 셀 설계는, 필수적인 것은 아니지만, 부동 실리콘 기판에 전체적으로 형성되는 측면 사이리스터를 포함하는 것이 바람직하다. 이것은 수직 사이리스터 기반의 셀(예를 들어, Nemati references) 또는 사이리스터가 기판 상에 적어도 일부분 형성되는 것을 필요로 하는 셀(예를 들어, '212 출원')과 비교하여 셀을 제조하는 것을 상대적으로 쉽도록 만든다. 또한, 각각의 셀에 대한 절연된 부동 기판은, 필수적인 것은 아니지만, 셀에 비휘발성을 제공하고 데이터 상태가 시간의 흐름에 따라 하락하는 것을 방지하도록 하는 데에 이용되는 트래핑층(22)을 포함하는 것이 바람직하다. 따라서, 개시된 셀은 비휘발성이고, 액세스가 빠르며, 제조하기 쉽도록 조밀한 레이아웃을 갖는다.
도 6은 개선된 셀 설계(10)를 기록 및 판독하는 상태를 보여준다. 대부분, 기록/판독 상태는 도 1 내지 도 3에 개시된 셀과 다르지 않다. 그러나, 셀 성능을 개선시키기 위해 기록은 트래핑층(22) 상의 전하 저장을 촉진하도록 변경하는 것이 바람직하다. 이러한 트래핑된 전하들은 일반적으로 상당히 안정하고, 소자로부터 전원이 제거되더라도 소자의 동작 수명(예를 들어, 10년) 동안 유지될 것이다. 따라서, 이전에 알려진 사이리스터 기반의 메모리 셀 접근 방법과는 달리, 개시된 셀 설계는 비휘발성이다.
로직 '1'을 셀에 기록하는 경우, 사이리스터를 게이트로 통제하는 것이 제 2 워드 라인(16)에 의해 중단된 이후에, 그리고 제 1 워드 라인(14)이 여전히 하이인 동안에, 비트 라인(12)은 소자의 동작 전압인 Vcc 까지 하이(펄스 60)로 올라간다. 액세스 트랜지스터(18)는 강하게 턴온되고, 결과적으로 셀(10)의 부동체에서 초과 홀들을 생성시킨다. 이러한 초과 홀들은 그들이 트래핑되는 트래핑층(22)을 드리프트(drift)한다. 트래핑층(22)에서 홀의 트래핑은 양의 포텐셜을 확립하고, 그것은 또한, 제 2 워드 라인(16)이 턴 오프 된 이후에도, 사이리스터(20)를 게이트로 통제한다. 따라서, 도 7에서 화살표로 표시되는 전류의 증가에 의해 나타나는 바와 같이, 사이리스터(20)는 로직 '1' 상태를 저장하는 경우 보다 더 강하게 턴 온 된다. 따라서, 전술한 바와 같이, 로직 '1' 데이터 상태의 하락으로 인한 영향을 극복하기 위해 여분의 마진이 추가된다. 또한, 트래핑된 홀의 양의 포텐셜이 사이리스터(20)를 게이트로 통제하며, 이에 따라 소자로부터 전원이 제거된 이후라고 하더라도, 사이리스터(20)를 "온(on)" 상태로 유지한다. 따라서, 셀은 전원이 제거된 이후에도 로직 '1' 상태를 유지한다. 또한, 저장된 양 전하가 액세스 트랜지스터의 임계 전압을 감소시킴에 따라, 로직 '1' 상태에 대한 스위칭 속도가 빨라진다. 간략하게 말해서, 트래핑층(22) 상에 양 전하를 저장하는 것은 일반적으로 메모리 셀을 통한 컨덕턴스를 증가시킨다.
로직 '0'을 셀에 기록하는 경우, 사이리스터를 게이트로 통제하는 것이 제 2 워드 라인(16)에 의해 중단된 이후에, 그리고 제 1 워드 라인(14)이 여전히 하이인 동안에, 비트 라인(12)은 소자의 동작 전압인 -V 까지 로우(펄스 65)로 내려가며, 그것은 -1.5 V 또는 그 정도의 범위일 수도 있다. 이러한 포워드는 (비트 라인에서의) n+ 드레인과 p- 기판 사이에 형성되는 다이오드를 바이어스하며, 이것은 트래핑층(22)에 트래핑되는 전자들을 생성시킨다. 따라서, 트래핑층(22)은 음으로 대전되고, 이것은 액세스 트랜지스터(18)의 채널 영역으로부터 다수 홀 캐리어들을 고갈시킨다. 이러한 효과는 사이리스터(20)를 게이트로 통제하는 것으로부터 멀어지는 경향이 있고, 감소된 누설로 액세스 트랜지스터(18)에 관한 강한 턴 오프를 유지한다. 따라서, 도 7에서 화살표로 표시되는 전류의 감소에 의해 나타나는 바와 같이, 사이리스터(20)는 로직 '0' 상태를 저장하는 경우 보다 더 강하게 턴 오 프 된다. 따라서, 전술한 바와 같이, 로직 '0' 데이터 상태의 하락으로 인한 영향을 극복하기 위해 여분의 마진이 추가된다. 또한, 트래핑된 전자들이 사이리스터(20)를 오프로 게이트 통제하려는 경향은, 소자로부터 전원이 제거되더라도, 사이리스터(20) 및 액세스 트랜지스터(18)를 "오프" 상태에 들어가도록 하고, 다시 로직 '0' 상태의 안정성을 촉진시킨다. 또한, 저장된 음 전하가 액세스 트랜지스터의 임계 전압을 증가시킨다. 간략하게 말해서, 트래핑층(22) 상에 음 전하를 저장하는 것은 일반적으로 메모리 셀을 통한 컨덕턴스를 감소시킨다.
각 셀에서 부동 기판 부분들(32)의 크기가 작으며 이러한 층들이 얇기 때문에, 전술한 이점들을 얻기 위해서 트래핑층(22) 상에 많은 전하를 저장할 필요는 없다.
개시된 셀 설계에 관한 제조하는 단계들을 도 8a 내지 도 8k에서 도시하고 있다. 당업자는 개시된 기능성을 갖는 셀이 여러 가지 다양한 방식으로 얻어질 수 있다는 것과, 도시되지 않은 새로운 프로세스 단계들을 활용하는 것을 이해할 수 있을 것이다. 따라서, 설명되는 프로세스는 예시적인 것으로서 이해되어야 할 것이다.
도 8a에 도시된 바와 같이, 프로세싱은 결정성 재료(예를 들어, 실리콘)(8, 32)의 2 개 층 사이에 매복 산화물층(24a)을 갖는 기반 구조에서부터 시작한다. 기판을 시작하는 그러한 매복 산화물은 SOI 기술에서 흔히 이용되며 널리 이용 가능하다. 그 위에 활성 회로가 형성되는 결정성 실리콘층(32)은 바람직하게는 약 1000 암스트롱 이하의 두께 "t"를 가질 수도 있는 가볍게 p-도핑된 실리콘 막이다. 필요한 경우에는, 이러한 층은 적절한 두께를 얻기 위해 연마될 수도 있다.
도 8b를 참조하면, 기판 구조는 마스크(mask)되고(도시되지 않음), 트렌치(40)는 매복 산화물층(24)까지 아래로 에칭된다. 비록 도시되지는 않았지만, 당업자는 실질적으로 부동 기판(32)의 블록을 형성하기 위해 트렌치(40)가 도시된 결정성 실리콘 재료(32)를 둘러싸게 됨으로써 어레이에서의 하나의 셀에 대해 활성 실리콘(35)을 제공한다는 것을 알 수 있다. 그 후, 도 8c에 도시된 바와 같이, 유전층이 증착되고 부동 기판(32)을 둘러싸기 위해 에칭되거나 또는 뒤로 연마되며, 이것은 이제 모든 측면들(24)에서 완전하게 절연된다.
도 8d를 참조하면, 부동 기판(32)의 일부는 이온 주입 마스크(도시되지 않음)로 마스크되고, 이온 주입에 의해 트래핑층(22)이 형성된다. 트래핑층(22)은 전하들을 트래핑할 수 있는 다른 재료들도 사용될 수 있지만, 실리콘 산화질화물, 실리콘 질화물, 실리콘이 풍부한 질화물, 실리콘이 풍부한 산화물, 또는 알루미나와 같은 유전체를 포함하는 것이 바람직하다. 트래핑층의 형성과 관련되는 그 밖의 고려해야 할 사항들에 대해서는 전술한 미국 특허출원 공개공보 제2004/0041208호 및 제2004/0041206호에서 찾아볼 수 있다. 트래핑층(22)의 정렬은 결정적인 것이 아니다. 그러나, 트래핑층이 기판 영역(32)을 통과하여 확장할 수도 있다고 할지라도, 트래핑층은 그 이후에 형성될 사이리스터(20)의 부근에 형성되는 것이 바람직하다. 또한, 트래핑층은 부동 기판(32)의 바닥에서 나타날 필요가 없다, 즉, 반드시 매복 산화물층(24)에 닿을 필요는 없는 것이다.
다음으로, 도 8e를 참조하면, 게이트 산화물(42)이 결과물 구조상에 형성된 다. 그 다음에 액세스 트랜지스터, 즉 제 1 워드 라인(14)의 게이트에 이용되는 재료를 포함하는 폴리실리콘층이 증착된다. 비록 도시되지는 않았지만, 이 폴리실리콘층은 대량으로 n-도핑되고 그 전도성을 향상시키기 위해 규소화될 수도 있다. 유전체 하드 마스크층(43a)은 그 후 폴리실리콘층 상에 증착되고, 결과적인 스택이 패터닝되고 에칭되어 도시된 바와 같은 제 1 워드 라인(14)을 형성한다. 그 후, 널리 공지된 이방성 에칭 기술을 이용함으로써 유전체 측벽들(43b)이 하드 마스크/폴리실리콘 스택의 측면들 상에 형성된다. 앞으로 보여질 바와 같이, 이러한 방식으로 제 1 워드 라인(14)을 유전층(43a, 43b)으로 둘러싸는 것은 제 2 워드 라인(16) 및 제 1 워드 라인(14)을 모두 단락시킬 염려 없이, 제 2 워드 라인(16)이 제 1 워드 라인(14)을 오버래핑하며 형성되도록 할 것이다. 이러한 둘러싸는 유전체 재료들은 실리콘 질화물인 것이 바람직하지만, 실리콘 이산화물 또는 실리콘 산화질화물을 포함할 수도 있다.
다음으로, 도 8f를 참조하면, 액세스 트랜지스터(18)의 소스 영역(23)을 정하기 위하여 또 다른 이온 주입 마스크(42)가 형성되며, 이것은 또한 앞으로 형성될 사이리스터(20)의 캐소드이기도 하다. 도시된 바와 같이, 이 마스크(42)가 일단 정렬되고, 패터닝되고, 에칭되면, n 도판트(예를 들어, 3가 인, 비소)를 기판(32)의 노출 부분으로 주입하기 위해서 이온 주입이 사용되고, 이에 따라 액세스 트랜지스터의 소스(23) 및 드레인(21)을 형성한다. 이온 주입 마스크(42)의 사용은 사이리스터(20)가 형성될 위치에 대응되는 밑에 놓인 부동 기판의 부분들이 n+ 이온 주입 단계에 의해 영향을 받지 않도록 하기 위한 것으로서 바람직하다. 이 러한 이온 주입 단계(그리고 후속하는 이온 주입 단계들)는 주입된 이온들이 트래핑층(22) 및/또는 부동 기판(32)의 바닥까지 아래로 주사(또는 궁극적으로 확산에 의해 구동)될 수 있도록 적당하게 효과적이여야 한다.
다음으로, 도 8g를 참조하면, 도시된 바와 같이, 제 2 워드 라인(16)에 사용되는 재료(바람직하게는 폴리실리콘)가 증착되고 에칭된다. 일단 제 2 워드 라인(16)이 패터닝되면, 또 다른 n-도판트 이온 주입 단계가 도시된 바와 같은 n- 도핑 영역(28)을 형성하기 위해 노출된 부동 기판을 맞도핑하는 데에 이용된다. 도시된 바와 같이, 제 2 워드 라인(16)의 말단은 도핑 영역(28)을 스스로 정렬시키는 데에 이용하는 것이 바람직하다. n 도판트들이 이미 n- 도핑된 드레인(21) 상에 충돌하는 경우, 그러한 도핑은 거의 효과가 없을 것이고, 그 결과로서, 드레인(21)은 이온 주입 동안에 마스크될 필요가 없다.
다음으로, 도 8h를 참조하면, 유전체 측벽(45)이 제 2 워드 라인(16)의 말단 상에 형성된다. 측벽(45)이 노출된 실리콘 위에 가로로 있는 경우(도 8h에서 우측), 그것은 또 다른 이온 주입 마스크로서 행동한다. 따라서, 측벽(45) 형성 이후에, 측벽(45)을 이용함으로써 스스로 정렬시키고 p+ 도핑 영역(30)을 형성하기 위해 p 도핑이 수행되며, 그것에 의하여 사이리스터(20)의 형성을 완료한다. 드레인(21)이 n+ 도핑됨에 따라, 이온 주입 단계 동안에 드레인(21)을 마스크하는 것(도시되지 않음)이 바람직할 수도 있다.
그 이후에, 도 8i를 참조하면, 게이트 유전체(41)가 노출된 부분에서 제거된다. (그러한 유전체(41) 제거는 측벽(45)이 형성되는 경우에 발생할 수도 있다.) 그 후, 도전층이 증착되고 에칭됨으로써 각각의 셀들에 대하여 Vref(13) 콘택(contact)을 형성한다. 도 9에서 도시하는 바와 같이, Vref(13) 콘택 (뿐만 아니라, 다른 게이트 구조들(14, 16))은 메모리 어레이에서 행(row)을 형성하기 위해 다양한 셀들에 이르는 라인들을 포함하는 것이 바람직하다. Vref(13) 콘택은 폴리실리콘으로 형성되는 것이 바라직하다. 다른 게이트 구조들(14, 16)을 형성하는 데 이용되는 것과는 별개의 폴리실리콘층으로부터 만들지는 것으로 기술하는 데에 있어서, 당업자는 다른 경우라면 Vref(13) 콘택의 밑에 존재했을 게이트 유전체(41)를 에칭하기 위한 이러한 환경에서 준비가 이루어져야 하더라도, 이전의 실리콘층들 중 하나가 Vref(13) 콘택을 동시에 형성하는 데 이용될 수 있다는 것을 알게 될 것이다.
그 이후에, 도 8j를 참조하면, 유전층(44)이 결과적인 구조상에 증착되고, 그것은 바람직하게는 실리콘 이산화물이다. 필요하다면, 이러한 층은 여러 개의 서브레이어(sub-layer)로 형성될 수 있고, 후속하는 패터닝을 위해 그것을 편평하게 하도록 (예를 들어, 화학적-기계적 평탄화로써) 평탄화될 수 있다. 마지막으로, 도 8k에 도시된 바와 같이, 콘택 홀 또는 비어(via)는 드레인(21)을 노출시키기 위해 유전체(44)에서 에칭되고, 그 후 이어서 비트 라인 콘택(12)(예를 들어, 플러그)을 형성하기 위해 적당한 도전성 재료들(폴리실리콘, 알루미늄 등)로 채워진다. 그 이후에, 셀이 프로세싱됨으로써 표준 프로세싱 기술의 사용이 완료된 다(도시되지 않음).
셀들의 어레이를 형성하기 위한 도 8a 내지 도 8k의 셀의 레이아웃은 도 9에 도시되어 있다. 셀의 활성 영역들(35) 및 각각을 둘러싸는 절연체(24)가 도시된다. 바람직한 실시 예에 따르면, 비트 라인 콘택(12)은 비트 라인(50)에 연결되며, 이는 점선으로 표시되고, 좌로부터 우로 형성됨으로써 메모리 어레이에서의 열(column)을 형성한다. 그러한 비트 라인(50)은 잘 알려진 바와 같이, 제 1 레벨의 금속(M1)으로 형성되는 것이 바람직하다. 앞서 기술한 바와 같이, 셀에 관한 Vref(13) 콘택은 각 셀의 p+ 영역(30)에 접하는 일반적인 폴리실리콘 라인(13)을 포함할 수 있다. 결국, 폴리실리콘 라인(13)은 제 1 금속 비트 라인(50)에 직교하고 그 위로 형성되는 제 2 레벨의 금속(M2)으로 형성된 금속 라인(51)과 접하게 된다. 제 2 금속 라인(51)은 금속층(도시되지 않음)과 유전층(44; 도 8j 참조) 사이의 유전체를 통과하여 에칭된 콘택(61)을 통해서 Vref 기준 전압을 폴리실리콘 라인으로 보낸다. 이러한 콘택(61)이 형성되는 경우, 활성 영역(35)과 제 1 금속 레벨 비트 라인(50) 사이의 여분의 공간이 유용할 수도 있으며, 그러한 콘택은 매 8 또는 16 비트 라인(50)마다와 같이, 폴리실리콘 라인의 길이를 따라서 로직 간격으로 나타날 수 있다.
다른 방법으로, 비록 도시되지는 않았지만, p+ 영역(30)에 대한 Vref 콘택은 비트 라인 플러그가 형성되는 것(도 8k 참조)과 동일한 방식으로 플러그에 의해 만들어질 수도 있으며, 사실상 그들은 동시에 만들어질 수도 있다. 이러한 대안의 기술이 활용될 경우, 비트 라인(50)을 형성할 때, 예를 들어, 어떠한 방식으로 주변을 천천히 진행하는 것에 의해, Vref 플러그를 단락시키지 않도록 주의를 기울여야 한다. Vref 플러그는 그 후 알려진 바와 같이, 비어를 통해 제 2 레벨 금속 라인(51)에 연결될 수도 있다. 간략하게 말해서, 전술한 바와 같이, 개시된 셀을 형성하고 원하는 기능성 및 프로세싱 편의성을 얻기 위해 이를 레이아웃하는 다양한 방법들이 있다. 개시된 방법들 및 레이아웃은 단지 예시적일 뿐이다.
부동 기판 및 트래핑층의 사용이 접합에 바람직하다 하더라도, 당업자는 양자 모두 단독으로 사용될 수 있다는 것을 알 것이다. 즉, 트래핑층이 모든 실시 예에서 사용되거나 또는 부동 기판이 모든 실시 예에서 사용될 필요는 없다. 실제로, 몇몇 실시 예에서는, 셀 아키텍처 및 설계의 유용성이 단지 기판에 전체적으로 배치되는 측면 사이리스터를 통해서만 얻어짐에 따라 부동 기판이나 트래핑층 모두를 필요로 하지 않는다. 몇몇 실시 예에서는, 매복 산화물층(24a; 도 8a 참조)의 이용을 통한 것 이외에 다른 절연 방식이 사용될 수 있다. 또한, 메모리 셀이 측면 트랜지스터를 활용하는 것이 바람직한 경우, 사이리스터도 또한 사실상 수직이거나, 또는 측면 및 수직일 수 있기 때문에, 이것이 모든 실시 예에서 엄격하게 요구되는 것은 아니다.
여기서 개시된 발명 사상들은 다양한 변형이 가능하다. 그러한 변형이 첨부되는 청구항 및 그와 균등한 범위 내에 있을 때, 본 특허에 의해 보호된다.

Claims (112)

  1. 메모리 셀에 있어서,
    기판;
    상기 기판에 배치되는 사이리스터;
    상기 사이리스터와 연속으로 연결되는 액세스 트랜지스터; 및
    상기 기판에 배치되며, 상기 메모리 셀의 컨덕턴스에 영향을 미치기 위해 전하를 저장하는 트래핑층을 포함하는 것을 특징으로 하는 메모리 셀.
  2. 제 1 항에 있어서,
    상기 메모리 셀의 컨덕턴스에 영향을 미치는 것은, 상기 사이리스터 및 상기 액세스 트랜지스터의 컨덕턴스에 영향을 미치는 것을 포함하는 것을 특징으로 하는 메모리 셀.
  3. 제 1 항에 있어서,
    상기 사이리스터는 상기 기판에 전체적으로 배치되는 측면 사이리스터를 포함하는 것을 특징으로 하는 메모리 셀.
  4. 제 1 항에 있어서,
    상기 액세스 트랜지스터는 양자 공통의 도핑 영역을 통해 상기 사이리스터와 연결되는 것을 특징으로 하는 메모리 셀.
  5. 제 1 항에 있어서,
    상기 트래핑층은 유전체를 포함하는 것을 특징으로 하는 메모리 셀.
  6. 제 5 항에 있어서,
    상기 유전체는 실리콘 산화질화물, 실리콘 질화물, 실리콘이 풍부한 질화물, 실리콘이 풍부한 산화물, 또는 알루미나로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 메모리 셀.
  7. 제 1 항에 있어서,
    상기 사이리스터의 애노드는 기준 전압에 연결되는 것을 특징으로 하는 메모리 셀.
  8. 제 7 항에 있어서,
    상기 기준 전압은 상기 메모리 셀의 작동 전압 및 접지 전위 사이에 있는 것을 특징으로 하는 메모리 셀.
  9. 제 1 항에 있어서,
    사이리스터 게이트를 더 포함하는 것을 특징으로 하는 메모리 셀.
  10. 제 1 항에 있어서,
    상기 사이리스터 게이트는 유전체에 의해 상기 사이리스터로부터 분리되는 것을 특징으로 하는 메모리 셀.
  11. 제 1 항에 있어서,
    상기 기판은 부동(floating) 기판인 것을 특징으로 하는 메모리 셀.
  12. 제 1 항에 있어서,
    상기 기판은 절연체에 의해 둘러싸이는 것을 특징으로 하는 메모리 셀.
  13. 제 1 항에 있어서,
    상기 메모리 셀은 비휘발성인 것을 특징으로 하는 메모리 셀.
  14. 메모리 셀에 있어서,
    기판;
    상기 기판에 배치되는 사이리스터;
    상기 사이리스터와 연속으로 연결되는 액세스 트랜지스터; 및
    상기 기판에 배치되며, 상기 메모리 셀의 컨덕턴스에 영향을 미치기 위해 전하를 저장하는 수단을 포함하는 것을 특징으로 하는 메모리 셀.
  15. 제 14 항에 있어서,
    상기 메모리 셀의 컨덕턴스에 영향을 미치는 것은, 상기 사이리스터 및 상기 액세스 트랜지스터의 컨덕턴스에 영향을 미치는 것을 포함하는 것을 특징으로 하는 메모리 셀.
  16. 제 14 항에 있어서,
    상기 사이리스터는 상기 기판에 전체적으로 배치되는 측면 사이리스터를 포함하는 것을 특징으로 하는 메모리 셀.
  17. 제 14 항에 있어서,
    상기 액세스 트랜지스터는 양자 공통의 도핑 영역을 통해 상기 사이리스터와 연결되는 것을 특징으로 하는 메모리 셀.
  18. 제 14 항에 있어서,
    상기 사이리스터의 애노드는 기준 전압에 연결되는 것을 특징으로 하는 메모리 셀.
  19. 제 14 항에 있어서,
    사이리스터 게이트를 더 포함하는 것을 특징으로 하는 메모리 셀.
  20. 제 14 항에 있어서,
    상기 기판은 부동(floating) 기판인 것을 특징으로 하는 메모리 셀.
  21. 제 14 항에 있어서,
    상기 메모리 셀은 비휘발성인 것을 특징으로 하는 메모리 셀.
  22. 메모리 셀에 있어서,
    기판;
    상기 기판에 배치되는 사이리스터; 및
    상기 사이리스터와 연속으로 연결되는 액세스 트랜지스터를 포함하며;
    상기 기판은 부동(floating) 기판인 것을 특징으로 하는 메모리 셀.
  23. 제 22 항에 있어서,
    상기 사이리스터는 상기 기판에 전체적으로 배치되는 측면 사이리스터를 포함하는 것을 특징으로 하는 메모리 셀.
  24. 제 22 항에 있어서,
    상기 액세스 트랜지스터는 양자 공통의 도핑 영역을 통해 상기 사이리스터와 연결되는 것을 특징으로 하는 메모리 셀.
  25. 제 22 항에 있어서,
    상기 기판에 배치되며, 상기 메모리 셀의 컨덕턴스에 영향을 미치기 위해 전하를 저장하는 트래핑층을 더 포함하는 것을 특징으로 하는 메모리 셀.
  26. 제 25 항에 있어서,
    상기 메모리 셀의 컨덕턴스에 영향을 미치는 것은, 상기 사이리스터 및 상기 액세스 트랜지스터의 컨덕턴스에 영향을 미치는 것을 포함하는 것을 특징으로 하는 메모리 셀.
  27. 제 22 항에 있어서,
    상기 사이리스터의 애노드는 기준 전압에 연결되는 것을 특징으로 하는 메모리 셀.
  28. 제 22 항에 있어서,
    사이리스터 게이트를 더 포함하는 것을 특징으로 하는 메모리 셀.
  29. 제 22 항에 있어서,
    상기 메모리 셀은 비휘발성인 것을 특징으로 하는 메모리 셀.
  30. 메모리 셀에 있어서,
    기판;
    상기 기판에 전체적으로 배치되는 측면 사이리스터; 및
    상기 사이리스터와 연속으로 연결되는 액세스 트랜지스터를 포함하는 것을 특징으로 하는 메모리 셀.
  31. 제 30 항에 있어서,
    상기 액세스 트랜지스터는 양자 공통의 도핑 영역을 통해 상기 사이리스터와 연결되는 것을 특징으로 하는 메모리 셀.
  32. 제 30 항에 있어서,
    상기 기판에 배치되며, 상기 메모리 셀의 컨덕턴스에 영향을 미치기 위해 전하를 저장하는 트래핑층을 더 포함하는 것을 특징으로 하는 메모리 셀.
  33. 제 32 항에 있어서,
    상기 메모리 셀의 컨덕턴스에 영향을 미치는 것은, 상기 사이리스터 및 상기 액세스 트랜지스터의 컨덕턴스에 영향을 미치는 것을 포함하는 것을 특징으로 하는 메모리 셀.
  34. 제 30 항에 있어서,
    상기 사이리스터의 애노드는 기준 전압에 연결되는 것을 특징으로 하는 메모리 셀.
  35. 제 30 항에 있어서,
    사이리스터 게이트를 더 포함하는 것을 특징으로 하는 메모리 셀.
  36. 제 30 항에 있어서,
    상기 기판은 부동(floating) 기판인 것을 특징으로 하는 메모리 셀.
  37. 제 30 항에 있어서,
    상기 메모리 셀은 비휘발성인 것을 특징으로 하는 메모리 셀.
  38. 메모리 셀에 있어서,
    기판;
    상기 기판에 사이리스터; 및
    상기 사이리스터와 연속으로 연결되는 액세스 트랜지스터를 포함하며;
    상기 메모리 셀은 비휘발성이고, 상기 메모리 셀로부터 전원이 제거된 경우에 데이터 상태를 유지하는 것을 특징으로 하는 메모리 셀.
  39. 제 38 항에 있어서,
    상기 액세스 트랜지스터는 양자 공통의 도핑 영역을 통해 상기 사이리스터와 연결되는 것을 특징으로 하는 메모리 셀.
  40. 제 38 항에 있어서,
    상기 기판에 배치되며, 상기 메모리 셀의 컨덕턴스에 영향을 미치기 위해 전하를 저장하는 트래핑층을 더 포함하는 것을 특징으로 하는 메모리 셀.
  41. 제 40 항에 있어서,
    상기 메모리 셀의 컨덕턴스에 영향을 미치는 것은, 상기 사이리스터 및 상기 액세스 트랜지스터의 컨덕턴스에 영향을 미치는 것을 포함하는 것을 특징으로 하는 메모리 셀.
  42. 제 38 항에 있어서,
    상기 사이리스터의 애노드는 기준 전압에 연결되는 것을 특징으로 하는 메모리 셀.
  43. 제 38 항에 있어서,
    사이리스터 게이트를 더 포함하는 것을 특징으로 하는 메모리 셀.
  44. 제 38 항에 있어서,
    상기 기판은 부동(floating) 기판인 것을 특징으로 하는 메모리 셀.
  45. 제 38 항에 있어서,
    상기 사이리스터는 상기 기판에 전체적으로 배치되는 측면 사이리스터를 포함하는 것을 특징으로 하는 메모리 셀.
  46. 메모리 셀에 있어서,
    절연된 부동 기판;
    상기 기판에 전체적으로 배치되며, 게이트로 통제되는 측면 사이리스터;
    상기 기판에 형성되고, 상기 사이리스터와 연속으로 연결되는 액세스 트랜지스터; 및
    상기 부동 기판에 배치되는 트래핑 유전층을 포함하는 것을 특징으로 하는 메모리 셀.
  47. 제 46 항에 있어서,
    상기 메모리 셀은 비휘발성이고, 상기 메모리 셀로부터 전원이 제거된 경우에 데이터 상태를 유지하는 것을 특징으로 하는 메모리 셀.
  48. 제 46 항에 있어서,
    상기 액세스 트랜지스터는 양자 공통의 도핑 영역을 통해 상기 사이리스터와 연결되는 것을 특징으로 하는 메모리 셀.
  49. 제 46 항에 있어서,
    상기 트래핑층은 유전체를 포함하는 것을 특징으로 하는 메모리 셀.
  50. 제 49 항에 있어서,
    상기 유전체는 실리콘 산화질화물, 실리콘 질화물, 실리콘이 풍부한 질화물, 실리콘이 풍부한 산화물, 또는 알루미나로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 메모리 셀.
  51. 제 46 항에 있어서,
    상기 사이리스터의 애노드는 기준 전압에 연결되는 것을 특징으로 하는 메모리 셀.
  52. 제 51 항에 있어서,
    상기 애노드는 제 2 레벨의 금속과 연결되는 것을 특징으로 하는 메모리 셀.
  53. 제 51 항에 있어서,
    상기 기준 전압은 상기 메모리 셀의 작동 전압 및 접지 전위 사이에 있는 것을 특징으로 하는 메모리 셀.
  54. 제 46 항에 있어서,
    상기 액세스 트랜지스터 및 상기 사이리스터는 모두 폴리실리콘 게이트를 포함하는 것을 특징으로 하는 메모리 셀.
  55. 제 54 항에 있어서,
    상기 게이트는 오버래핑(overlapping)하는 것을 특징으로 하는 메모리 셀.
  56. 제 46 항에 있어서,
    상기 액세스 트랜지스터의 드레인은 제 1 레벨의 금속으로 형성되는 비트 라인과 연결되는 것을 특징으로 하는 메모리 셀.
  57. 복수의 메모리 셀들을 포함하는 집적 회로에 있어서, 각각의 메모리 셀은,
    기판;
    상기 기판에 배치되는 사이리스터;
    상기 사이리스터와 연속으로 연결되는 액세스 트랜지스터; 및
    상기 기판에 배치되며, 상기 메모리 셀들의 컨덕턴스에 영향을 미치기 위해 전하를 저장하는 트래핑층을 포함하는 것을 특징으로 하는 집적 회로.
  58. 제 57 항에 있어서,
    상기 메모리 셀들의 컨덕턴스에 영향을 미치는 것은, 상기 사이리스터 및 상기 액세스 트랜지스터의 컨덕턴스에 영향을 미치는 것을 포함하는 것을 특징으로 하는 집적 회로.
  59. 제 57 항에 있어서,
    상기 사이리스터는 상기 기판에 전체적으로 배치되는 측면 사이리스터를 포함하는 것을 특징으로 하는 집적 회로.
  60. 제 57 항에 있어서,
    상기 액세스 트랜지스터는 양자 공통의 도핑 영역을 통해 상기 사이리스터와 연결되는 것을 특징으로 하는 집적 회로.
  61. 제 57 항에 있어서,
    상기 사이리스터의 애노드는 기준 전압에 연결되는 것을 특징으로 하는 집적 회로.
  62. 제 61 항에 있어서,
    상기 기준 전압은 상기 집적 회로의 작동 전압 및 접지 전위 사이에 있는 것을 특징으로 하는 집적 회로.
  63. 제 57 항에 있어서,
    상기 사이리스터는 게이트로 통제되는 것을 특징으로 하는 집적 회로.
  64. 제 57 항에 있어서,
    상기 각각의 메모리 셀의 기판은 부동(floating) 기판인 것을 특징으로 하는 집적 회로.
  65. 복수의 메모리 셀들을 포함하는 집적 회로에 있어서, 각각의 메모리 셀은,
    기판;
    상기 기판에 배치되는 사이리스터;
    상기 사이리스터와 연속으로 연결되는 액세스 트랜지스터; 및
    상기 기판에 배치되며, 상기 메모리 셀들의 컨덕턴스에 영향을 미치기 위해 전하를 저장하는 수단을 포함하는 것을 특징으로 하는 집적 회로.
  66. 제 65 항에 있어서,
    상기 메모리 셀들의 컨덕턴스에 영향을 미치는 것은, 상기 사이리스터 및 상기 액세스 트랜지스터의 컨덕턴스에 영향을 미치는 것을 포함하는 것을 특징으로 하는 집적 회로.
  67. 제 65 항에 있어서,
    상기 사이리스터는 상기 기판에 전체적으로 배치되는 측면 사이리스터를 포함하는 것을 특징으로 하는 집적 회로.
  68. 제 65 항에 있어서,
    상기 액세스 트랜지스터는 양자 공통의 도핑 영역을 통해 상기 사이리스터와 연결되는 것을 특징으로 하는 집적 회로.
  69. 제 65 항에 있어서,
    상기 사이리스터의 애노드는 기준 전압에 연결되는 것을 특징으로 하는 집적 회로.
  70. 제 65 항에 있어서,
    상기 사이리스터는 게이트로 통제되는 것을 특징으로 하는 집적 회로.
  71. 제 65 항에 있어서,
    상기 각각의 메모리 셀의 기판은 부동(floating) 기판인 것을 특징으로 하는 집적 회로.
  72. 복수의 메모리 셀들을 포함하는 집적 회로에 있어서, 각각의 메모리 셀은,
    기판;
    상기 기판에 배치되는 사이리스터; 및
    상기 사이리스터와 연속으로 연결되는 액세스 트랜지스터로서,
    상기 각각의 메모리 셀의 기판은 부동 기판인 것을 특징으로 하는 집적 회로.
  73. 제 72 항에 있어서,
    상기 사이리스터는 상기 기판에 전체적으로 배치되는 측면 사이리스터를 포함하는 것을 특징으로 하는 집적 회로.
  74. 제 72 항에 있어서,
    상기 액세스 트랜지스터는 양자 공통의 도핑 영역을 통해 상기 사이리스터와 연결되는 것을 특징으로 하는 집적 회로.
  75. 제 72 항에 있어서,
    상기 기판에 배치되며, 상기 메모리 셀의 컨덕턴스에 영향을 미치기 위해 전하를 저장하는 트래핑층을 더 포함하는 것을 특징으로 하는 집적 회로.
  76. 제 72 항에 있어서,
    상기 사이리스터의 애노드는 기준 전압에 연결되는 것을 특징으로 하는 집적 회로.
  77. 제 72 항에 있어서,
    상기 사이리스터는 게이트로 통제되는 것을 특징으로 하는 집적 회로.
  78. 제 72 항에 있어서,
    상기 기판은 절연체에 의해 둘러싸이는 것을 특징으로 하는 집적 회로.
  79. 복수의 메모리 셀들을 포함하는 집적 회로에 있어서, 각각의 메모리 셀은,
    기판;
    상기 기판에 배치되는 측면 사이리스터; 및
    상기 사이리스터와 연속으로 연결되는 액세스 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  80. 제 79 항에 있어서,
    상기 액세스 트랜지스터는 양자 공통의 도핑 영역을 통해 상기 사이리스터와 연결되는 것을 특징으로 하는 집적 회로.
  81. 제 79 항에 있어서,
    상기 기판에 배치되며, 상기 메모리 셀의 컨덕턴스에 영향을 미치기 위해 전하를 저장하는 트래핑층을 더 포함하는 것을 특징으로 하는 집적 회로.
  82. 제 79 항에 있어서,
    상기 사이리스터의 애노드는 기준 전압에 연결되는 것을 특징으로 하는 집적 회로.
  83. 제 79 항에 있어서,
    상기 사이리스터는 게이트로 통제되는 것을 특징으로 하는 집적 회로.
  84. 제 79 항에 있어서,
    상기 각각의 메모리 셀의 기판은 부동(floating) 기판인 것을 특징으로 하는 집적 회로.
  85. 복수의 메모리 셀들을 포함하는 집적 회로에 있어서, 각각의 메모리 셀은,
    기판;
    상기 기판에 배치되는 사이리스터; 및
    상기 사이리스터와 연속으로 연결되는 액세스 트랜지스터를 포함하며;
    상기 메모리 셀들은 비휘발성이고, 상기 메모리 셀로부터 전원이 제거된 경우에 데이터 상태를 유지하는 것을 특징으로 하는 집적 회로.
  86. 제 85 항에 있어서,
    상기 액세스 트랜지스터는 양자 공통의 도핑 영역을 통해 상기 사이리스터와 연결되는 것을 특징으로 하는 집적 회로.
  87. 제 85 항에 있어서,
    상기 기판에 배치되며, 상기 메모리 셀의 컨덕턴스에 영향을 미치기 위해 전하를 저장하는 트래핑층을 더 포함하는 것을 특징으로 하는 집적 회로.
  88. 제 85 항에 있어서,
    상기 사이리스터의 애노드는 기준 전압에 연결되는 것을 특징으로 하는 집적 회로.
  89. 제 85 항에 있어서,
    상기 사이리스터는 게이트로 통제되는 것을 특징으로 하는 집적 회로.
  90. 제 85 항에 있어서,
    상기 각각의 메모리 셀의 기판은 부동(floating) 기판인 것을 특징으로 하는 집적 회로.
  91. 제 85 항에 있어서,
    상기 사이리스터는 상기 기판에 전체적으로 배치되는 측면 사이리스터를 포 함하는 것을 특징으로 하는 집적 회로.
  92. 복수의 메모리 셀들을 포함하는 집적 회로에 있어서, 각각의 메모리 셀은,
    절연된 부동 기판;
    상기 기판에 전체적으로 배치되며, 게이트로 통제되는 측면 사이리스터;
    상기 기판에 형성되고, 상기 사이리스터와 연속으로 연결되는 액세스 트랜지스터; 및
    상기 부동 기판에 배치되는 트래핑 유전층을 포함하는 것을 특징으로 하는 집적 회로.
  93. 제 92 항에 있어서,
    상기 메모리 셀들은 비휘발성이고, 상기 메모리 셀들로부터 전원이 제거된 경우에 데이터 상태를 유지하는 것을 특징으로 하는 집적 회로.
  94. 제 92 항에 있어서,
    상기 액세스 트랜지스터는 양자 공통의 도핑 영역을 통해 상기 각 셀의 사이리스터와 연결되는 것을 특징으로 하는 집적 회로.
  95. 제 92 항에 있어서,
    상기 각 셀의 트래핑층은 유전체를 포함하는 것을 특징으로 하는 집적 회로.
  96. 제 95 항에 있어서,
    상기 유전체는 실리콘 산화질화물, 실리콘 질화물, 실리콘이 풍부한 질화물, 실리콘이 풍부한 산화물, 또는 알루미나로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 집적 회로.
  97. 제 92 항에 있어서,
    상기 각 셀의 사이리스터의 애노드는 기준 전압에 연결되는 것을 특징으로 하는 집적 회로.
  98. 제 97 항에 있어서,
    상기 애노드는 제 2 레벨의 금속과 연결되는 것을 특징으로 하는 집적 회로.
  99. 제 97 항에 있어서,
    상기 기준 전압은 상기 메모리 셀의 작동 전압 및 접지 전위 사이에 있는 것을 특징으로 하는 집적 회로.
  100. 제 92 항에 있어서,
    상기 각 셀의 액세스 트랜지스터 및 사이리스터는 모두 폴리실리콘 게이트를 포함하는 것을 특징으로 하는 집적 회로.
  101. 제 100 항에 있어서,
    상기 게이트는 오버래핑(overlapping)하는 것을 특징으로 하는 집적 회로.
  102. 제 92 항에 있어서,
    상기 액세스 트랜지스터의 드레인은 제 1 레벨의 금속으로 형성되는 비트 라인과 연결되는 것을 특징으로 하는 집적 회로.
  103. 사이리스터 기반의 메모리 셀을 작동하는 방법에 있어서, 상기 메모리 셀은, 비트 라인 및 사이리스터와 연결되는 액세스 트랜지스터, 및 상기 메모리 셀의 컨덕턴스에 영향을 미치기 위해 전하를 저장하는 트래핑층을 포함하는 것으로서, 상기 사이리스터의 애노드는 기준 전압에 연결되는 메모리 셀이고, 상기 방법은,
    상기 사이리스터의 높은 컨덕턴스 상태를 나타내는 로직 '1' 상태를 상기 셀에 기록하기 위해 상기 셀로 제 1 신호를 전송하는 단계로서, 상기 로직 '1' 상태는 단계; 및
    상기 트래핑층으로 홀(hole)을 주입하기 위해 상기 셀로 제 2 신호를 전송하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 작동 방법.
  104. 제 103 항에 있어서,
    상기 제 1 신호는 상기 액세스 트랜지스터 및 상기 사이리스터를 게이트로 통제하는 것과, 상기 비트 라인을 접지시키는 것을 포함하는 것을 특징으로 하는 메모리 셀 작동 방법.
  105. 제 103 항에 있어서,
    상기 기준 전압은 상기 메모리 셀의 작동 전압과 접지 전위 사이의 전압을 포함하는 것을 특징으로 하는 메모리 셀 작동 방법.
  106. 제 103 항에 있어서,
    상기 제 2 신호는 상기 액세스 트랜지스터를 게이트로 통제하는 것과, 상기 비트 라인 상에 포텐셜을 두는 것을 포함하는 것을 특징으로 하는 메모리 셀 작동 방법.
  107. 제 106 항에 있어서,
    상기 포텐셜은 상기 메모리 셀의 작동 전압을 포함하는 것을 특징으로 하는 메모리 셀 작동 방법.
  108. 메모리 셀의 컨덕턴스에 영향을 미치기 위해 전하를 저장하는 트래핑층을 갖는 사이리스터 기반의 메모리 셀을 작동하는 방법에 있어서, 상기 사이리스터의 애노드는 애노드에 연결되고, 상기 방법은,
    상기 사이리스터의 낮은 컨덕턴스 상태를 나타내는 로직 '0' 상태를 상기 셀 에 기록하기 위해 상기 셀로 제 1 신호를 전송하는 단계; 및
    상기 트래핑층으로 전자를 주입하기 위해 상기 셀로 제 2 신호를 전송하는 단계를 포함하는 것을 특징으로 하는 사이리스터 기반의 메모리 셀 작동 방법.
  109. 제 108 항에 있어서,
    상기 제 1 신호는 상기 액세스 트랜지스터 및 상기 사이리스터를 게이트로 통제하는 것과, 상기 비트 라인 상에 포텐셜을 두는 것을 포함하는 것을 특징으로 하는 사이리스터 기반의 메모리 셀 작동 방법.
  110. 제 109 항에 있어서,
    상기 포텐셜은 상기 메모리 셀의 작동 전압을 포함하는 것을 특징으로 하는 사이리스터 기반의 메모리 셀 작동 방법.
  111. 제 108 항에 있어서,
    상기 기준 전압은 상기 메모리 셀의 작동 전압과 접지 전위 사이의 전압을 포함하는 것을 특징으로 하는 사이리스터 기반의 메모리 셀 작동 방법.
  112. 제 108 항에 있어서,
    상기 제 2 신호는 상기 액세스 트랜지스터를 게이트로 통제하는 것과, 상기 비트 라인 상에 음의 포텐셜을 두는 것을 포함하는 것을 특징으로 하는 사이리스터 기반의 메모리 셀 작동 방법.
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