KR20220093079A - 반도체 메모리 소자, 이의 구동 방법 및 이의 제조 방법 - Google Patents

반도체 메모리 소자, 이의 구동 방법 및 이의 제조 방법 Download PDF

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KR20220093079A
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Abstract

본 발명은 반도체 메모리 소자, 이의 구동 방법 및 이의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법은, 기판을 제공하는 단계; 상기 기판 상에 도펀트 소스용 불순물 함유 절연막과 희생막을 교번하여 반복 적층하는 단계; 상기 반복 적층된 상기 불순물 함유 절연막과 상기 희생막을 관통하며, 상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 배열되고 상기 기판에 수직 방향으로 신장된 반도체 기둥들을 형성하는 단계; 상기 불순물 함유 절연막과 상기 희생막의 적층 구조 내에, 상기 제 2 방향으로 배열된 반도체 기둥들을 분리하도록, 상기 반복 적층된 불순물 함유 절연막과 상기 희생막의 적층 구조 내에, 상기 제 1 방향과 상기 수직 방향으로 확장된 제 1 트렌치 영역을 형성하여 불순물 함유 절연막 패턴 및 희생막 패턴의 적층 구조를 형성하는 단계; 상기 제 1 트렌치 영역을 통해 노출된 상기 불순물 함유 절연막 패턴 및 상기 희생막 패턴의 상기 적층 구조로부터 상기 희생막 패턴을 제거하여, 상기 불순물 함유 절연막 패턴들 사이로 상기 반도체 기둥들의 표면을 노출시키는 단계; 상기 노출된 표면에 대하여 열처리를 하여, 상기 노출된 상기 반도체 기둥들의 상기 표면 상에 게이트 절연막을 형성하고, 상기 불순물 함유 절연막 패턴들이 접하는 반도체 기둥의 영역으로 상기 불순물 함유 절연막 패턴에 함유된 불순물이 도핑되어 소스/드레인 영역을 형성하는 단계; 및 상기 게이트 절연막이 형성된 셀 공간들의 적어도 일부를 채우는 도전막을 형성하는 단계를 포함한다.

Description

반도체 메모리 소자, 이의 구동 방법 및 이의 제조 방법{Semiconductor memory device, method of driving the same and method of fabricating the same}
본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는, 반도체 메모리 소자, 이의 구동 방법 및 이의 제조 방법에 관한 것이다.
반도체 메모리 소자 중 디램(Direct Random Access Memory; DRAM)의 메모리 셀은 읽기/쓰기 동작을 제어하는 스위칭 소자와 정보 저장을 위한 커패시터로 이루어진다. 상기 디램의 스케일 축소에 따라 메모리 셀의 캐패시터가 차지하는 면적은 지속적으로 감소하고 있다. 감소된 셀 면적을 보상하여 유효 용량을 확보하기 위한 기술로서, 대표적으로, 실린더(cylinder)형 또는 핀(fin)형으로 하부 전극을 입체화하는 기술 또는 하부 전극의 높이를 증가시키는 방법이 제안되고 있다. 그러나, 최근의 20 nm 이하의 디자인룰은 정전 용량을 확보하기 위한 커패시터의 종횡비가 25 정도를 요구하여, 현수준의 공정 기술로는 이를 용이하게 극복하기 어렵다.
이와 같은 제조 공정의 어려움을 극복하면서 디램의 집적도를 높일 수 있는 새로운 구조의 디램 메모리 소자로서 캐패시터 없이 단일 트랜지스터만으로 메모리 셀을 구현하는 단일 트랜지스터 디램 소자에 대한 연구가 이루어지고 있다. 상기 단일 트랜지스터 디램 소자의 동작은, 캐패시터 대신에 활성 영역의 플로팅 바디 효과를 이용하여 데이터를 저장하고 판독하는 것에 의해 수행된다.
이러한 새로운 아키텍처를 갖는 단일 트랜지스터 디램 소자에 대해서도 여전히 고속의 저전력 구동을 위해 스케일링 다운이 요구되고 있으며, 높은 신뢰성을 갖는 구동 방법의 개발이 필요한 실정이다. 또한, 고집적화된 단일 트랜지스터 디램 소자의 제조시 종래의 확립된 반도체 제조 기술을 활용할 수 있다면, 용이하게 양산성이 확보될 수 있는 이점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 캐패시터가 생략된 단일 트랜지스터 메모리 셀을 포함하는 고집적화된 디램 소자인 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는, 상기 반도체 메모리 소자의 신뢰성 있는 구동 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는, 상기 반도체 메모리 소자를 용이하게 제조할 수 있는 제조 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 공통 반도체 층을 따라 배열된 복수의 메모리 셀 트랜지스터들을 포함할 수 있다. 각 메모리 셀 트랜지스터는, 상기 공통 반도체 층에 형성된 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역; 상기 제 1 소스/드레인 영역과 상기 제 2 소스/드레인 영역 사이의 상기 공통 반도체 층의 일부 상에 형성된 게이트 스택; 및 상기 공통 반도체 층의 상기 일부 내에 정의되고 하전 상태에 따라 상기 메모리 셀 트랜지스터의 문턱 전압 및 채널의 컨덕턴스를 조절하는 전기적 플로팅부를 포함할 수 있다. 또한, 상기 복수의 메모리 셀 트랜지스터들은 상기 공통 반도체 층을 따라 서로 직렬 연결된 메모리 스트링을 제공할 수 있다.
일 실시예에서, 상기 공통 반도체 층의 하지가 절연되어 상기 공통 반도체 층이 SOI 구조를 가질 수 있다. 상기 전기적 플로팅부의 양 측부는 상기 제 1 소스/드레인 영역과의 정션 접합에 의해 형성된 공핍 영역에 의해 전기적으로 절연될 수 있다.
일 실시예에서, 상기 전기적 플로팅부는 GIDL(Gate Induced Drain Leakage) 기구에 의해 하전될 수 있다. 다른 실시예에서, 상기 전기적 플로팅부는 임팩트-이온화(impact-ionization) 기구에 의해 하전될 수 있다.
상기 반도체 메모리 소자는, 상기 각 메모리 셀 트랜지스터의 데이터 상태를 백업하기 위한 로우 버퍼 메모리를 더 포함할 수 있다. 상기 공통 반도체 층은 기판 주면의 수직 방향으로 신장된 반도체 기둥 구조에 의해 제공될 수 있다. 일 실시예에서, 상기 공통 반도체 층은 중공형 실린더 구조를 가지며, 상기 중공형 실린더 구조의 내부는 절연체 플러그에 의해 채워질 수 있다.
일 실시예에서, 상기 전기적 플로팅부는 전하 트랩 부재를 포함할 수 있다. 상기 전하 트랩 부재는, 결정립계, 나노 결정, 2차원 재료, 절연체 박막, 결함 구조, 또는 이의 조합을 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 다른 실시예에 따른 반도체 메모리 소자는 직렬 연결된 복수의 메모리 셀 트랜지스터들을 각각 포함하는 메모리 스트링들; 상기 복수의 메모리 셀 트랜지스터들 각각의 게이트 전극에 연결되는 워드라인들; 상기 메모리 스트링들 각각의 일 단부에 연결되는 비트라인들; 상기 메모리 스트링들 각각의 타 단부에 연결되는 소스라인들; 상기 워드라인들을 통해 상기 복수의 메모리 셀 트랜지스터들에 전기적으로 연결되는 행 디코더; 및 상기 비트라인들을 통해 상기 복수의 메모리 셀 트랜지스터들에 전기적으로 연결되는 열 디코더를 포함할 수 있다.
상기 복수의 메모리 셀 트랜지스터들은, 기판 상에서 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 이격 배열되고 상기 기판의 주면에 대해 수직 신장된 공통 반도체 층을 따라 형성되고, 각 메모리 셀 트랜지스터는, 상기 공통 반도체 층에 형성된 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역; 상기 제 1 소스/드레인 영역과 상기 제 2 소스/드레인 영역 사이의 상기 공통 반도체 층의 일부 상에 형성되고 상기 워드라인들에 각각 결합되는 게이트 스택; 및 상기 공통 반도체 층의 상기 일부 내에 정의되고 하전 상태에 따라 상기 메모리 셀 트랜지스터의 문턱 전압 및 채널의 컨덕턴스 중 적어도 어느 하나를 조절하는 전기적 플로팅부를 포함할 수 있다.
상기 전기적 플로팅부의 양 측부는 상기 제 1 소스/드레인 영역과의 정션 접합에 의해 형성된 공핍 영역에 의해 전기적으로 절연될 수 있다. 일 실시예에서, 상기 플로팅부는 GIDL(Gate Induced Drain Leakage) 기구에 의해 하전될 수 있다. 다른 실시예에서, 상기 플로팅부는 임팩트-이온화(impact-ionization) 기구에 의해 하전될 수 있다.
일 실시예에서, 상기 반도체 메모리 소자는, 상기 각 메모리 셀 트랜지스터의 데이터 상태를 백업하기 위한 로우 버퍼 메모리를 더 포함할 수 있다. 일 실시예에서, 상기 로우 버퍼 메모리의 어레이는 로우 버퍼 메모리 층을 제공하고, 상기 메모리 스트링들을 포함하는 메모리 셀 어레이는 상기 로우 버퍼 메모리 층과 서로 분리된 층 구조를 가질 수 있다.
상기 공통 반도체 층은 기판 주면의 수직 방향으로 신장된 반도체 기둥 구조에 의해 제공될 수 있다. 일 실시예에서, 상기 공통 반도체 층은 중공형 실린더 구조를 가지며, 상기 중공형 실린더 구조의 내부는 절연체 플러그에 의해 채워질 수 있다.
*일 실시예에서, 상기 전기적 플로팅부는 전하 트랩 부재를 포함할 수 있다. 상기 전하 트랩 부재는, 결정립계, 나노 결정, 2차원 재료, 절연체 박막, 결함 구조, 또는 이의 조합을 포함할 수 있다.
상기 또 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따르면, 직렬 연결되고 플로팅부를 갖는 복수의 메모리 셀 트랜지스터들을 각각 포함하는 메모리 스트링들; 상기 복수의 메모리 셀 트랜지스터들 각각의 게이트 전극에 연결되는 워드라인들; 상기 메모리 스트링들 각각의 일 단부에 연결되는 비트라인들; 상기 메모리 스트링들 각각의 타 단부에 연결되는 소스라인들; 상기 워드라인들을 통해 상기 복수의 메모리 셀 트랜지스터들에 전기적으로 연결되는 행 디코더; 및 상기 비트라인들을 통해 상기 복수의 메모리 셀 트랜지스터들에 전기적으로 연결되는 열 디코더를 포함하는 반도체 메모리 소자의 구동 방법이 제공될 수 있다.
상기 반도체 메모리 소자의 구동 방법에 따르면, 선택된 비트라인에 제 1 구동 전압을 인가하고, 비선택된 비트라인들에는 상기 제 1 구동 전압보다 작은 제 2 구동 전압을 인가하거나 접지시키는 단계; 및 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에는 제 1 패스 전압을 인가하는 단계를 포함하는 프로그래밍 단계; 및 선택된 비트라인에 제 3 구동 전압을 인가하고, 비선택된 비트라인들에는 제 4 구동 전압이 인가되거나 접지되는 단계; 및 선택된 워드라인에는 읽기 전압을 인가하고 비선택된 워드라인들에는 제 2 패스 전압을 인가하는 단계를 포함하는 읽기 단계가 수행될 수 있다.
상기 프로그래밍 단계에서, 상기 제 1 패스 전압은, 상기 비선택된 워드라인들 중 상기 선택된 비트라인 쪽의 워드라인들에 인가되는 하이 패스 전압, 및 상기 비선택된 워드라인들 중 소스라인쪽의 워드라인들에 인가되는 상기 하이 패스 전압보다 작은 로우 패스 전압을 포함할 수 있다. 일 실시예에서, 상기 읽기 단계에서, 상기 제 3 구동 전압과 상기 제 4 구동 전압은 동일하거나, 상기 제 4 구동 전압은 상기 제 3 구동 전압보다 작을 수 있다. 일 실시예에서, 상기 제 2 구동 전압과 상기 제 4 구동 전압은 동일할 수 있다. 상기 프로그래밍 단계에서, 상기 플로팅부는 GIDL 기구에 의해 하전될 수 있다.
일 실시예에서, 선택된 비트라인에 음의 제 5 구동 전압을 인가하고, 비선택된 비트라인들에는 양의 제 6 구동 전압을 인가하는 단계; 및 모든 워드라인들에는 제 3 패스 전압을 인가하는 단계를 포함하는 소거 단계가 더 수행될 수 있다. 일 실시예에서, 상기 제 3 패스 전압은, 상기 제 1 패스 전압 및 상기 제 2 패스 전압과 동일한 값을 가질 수 있다.
일 실시예에서, 상기 소거 단계 이전에, 선택된 메모리 스트링에 속하는 비선택된 메모리 셀 트랜지스터의 데이터 상태를 백업하는 단계가 더 수행될 수도 있다. 이 경우, 상기 백업하는 단계는 로우 버퍼 메모리에 의해 수행될 수 있다. 일 실시예에서, 일정한 주기로 상기 메모리 셀 트랜지스터들의 데이터 상태를 읽어, 해당 메모리 셀 트랜지스터들에 프로그램하는 리프래시 단계가 더 수행될 수도 있다.
상기 또 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판을 제공하는 단계; 상기 기판 상에 도펀트 소스용 불순물 함유 절연막과 희생막을 교번하여 반복 적층하는 단계; 상기 수직 방향으로 반복 적층된 상기 불순물 절연막과 상기 희생막을 관통하며, 상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 배열되고 상기 기판에 수직 방향으로 신장된 반도체 기둥들을 형성하는 단계; 상기 불순물 함유 절연막과 상기 희생막의 적층 구조 내에, 상기 제 2 방향으로 배열된 반도체 기둥들을 분리하도록, 상기 반복 적층된 불순물 함유 절연막과 상기 희생막의 적층 구조 내에, 상기 제 1 방향과 상기 수직 방향으로 확장된 제 1 트렌치 영역을 형성하여 불순물 함유 절연막 패턴 및 희생막 패턴의 적층 구조를 형성하는 단계; 상기 제 1 트렌치 영역을 통해 노출된 상기 불순물 함유 절연막 패턴 및 상기 희생막 패턴의 상기 적층 구조로부터 상기 희생막 패턴을 제거하여, 상기 불순물 함유 절연막 패턴들 사이로 상기 반도체 기둥들의 표면을 노출시키는 단계; 상기 노출된 표면에 대하여 열처리를 하여, 상기 노출된 상기 반도체 기둥들의 상기 표면 상에 게이트 절연막을 형성하고, 상기 불순물 함유 절연막 패턴들이 접하는 반도체 기둥의 영역으로 상기 불순물이 도핑되어 소스/드레인 영역을 형성하는 단계; 및 상기 게이트 절연막이 형성된 상기 셀 공간들의 적어도 일부를 채우는 도전막을 형성하는 단계를 포함할 수 있다.
상기 불순물 함유 절연막은, 절연체 매트릭스 또는 상기 절연체 매트릭스에 함유된 도펀트 원소를 포함할 수 있다. 상기 도펀트 원소는 상기 절연체 매트릭스 내에 물리적으로 분산되어 있거나 화학적 결합될 수 있다. 다른 실시예에서, 상기 도펀트 원소는 상기 절연체 매트릭스의 표면 상에 물리적 또는 화학적으로 흡착 또는 코팅될 수도 있다. 일 실시예에서, 상기 불순물 함유 절연막은 PSG(phosphoric Silicate Glass)를 포함할 수 있다.
일 실시예에서, 상기 반도체 기둥들을 형성하는 단계는, 상기 반복 적층된 절연막과 희생막의 스택을 관통하는 제 1 홀들을 형성하는 단계; 및 상기 제 1 홀들 내에 반도체 층을 형성하는 단계에 의해 수행될 수 있다. 일 실시예에서, 상기 반도체 층에 의해 한정되는 제 2 홀들을 코어 절연체로 채우는 단계가 수행될 수 있다.
상기 열처리는 산화성 분위기에 수행되며, 상기 게이트 절연막은 상기 반도체 기둥들의 상기 표면이 열산화되어 형성될 수 있다. 상기 도전막 하지의 상기 반도체 기둥의 영역이 서로 인접하는 소스/드레인 영역들 사이에 정보 저장을 위한 플로팅부가 형성될 수 있다. 또한, 일 실시예에서, 상기 반도체 기둥의 타단부에 전기적 배선을 형성하는 단계가 추가적으로 수행될 수도 있다.
상기 전기적 플로팅부는 전하 트랩 부재를 포함할 수 있다. 상기 전하 트랩 부재는, 결정립계, 나노 결정, 2차원 재료, 절연체 박막, 결함 구조, 또는 이의 조합을 포함할 수 있다.
본 발명의 실시예에 따르면, 정보 저장을 위한 플로팅부를 갖는 메모리 셀 트랜지스터들이 직렬 연결된 구조에 의해 커패시터가 없는 단일 트랜지스터를 이용한 디램 소자를 구현함으로써, 고집적화할 수 있을 뿐만 아니라 고속의 저전력 구동이 가능한 반도체 메모리 소자가 제공될 수 있다.
또한, 본 발명의 실시예에 따르면, 직렬 연결된 메모리 셀들에 대해 랜덤 액세스가 가능하며, 이로써 신뢰성 있는 프로그램, 읽기, 소거 및 수정 동작을 할 수 있는 디램 구동이 가능한 반도체 메모리 소자의 구동 방법이 제공될 수 있다.
또한, 본 발명의 실시예에 따르면, 종래의 확립된 3차원 NAND 플래시 메모리 기술을 디램 제조 기술로서 이용하여, 용이하게 양산성을 확보할 수 있는 반도체 메모리 소자의 제조 방법이 제공될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 스트링의 단면도이고, 도 1b는 메모리 스트링을 포함하는 메모리 셀 어레이를 도시하는 회로도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 메모리 셀 트랜지스터의 논리 상태를 설명하기 위한 단면도들이다.
도 3은 메모리 셀 트랜지스터의 논리 상태에 따른 I-V 특성 변화를 도시하는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 트랜지스터의 프로그램 동작을 설명하기 위한 I-V 특성을 도시하는 그래프이다.
도 5a 및 도 5b는 본 발명의 다양한 실시예에 따른 프로그램 구동 방법에 따른 I-V 특성을 설명하기 위한 그래프이다.
도 6a은 일 실시예에 따른 메모리 셀 트랜지스터의 프로그래밍 방법을 도시하는 회로도이며, 도 6b는 메모리 셀 트랜지스터의 프로그래밍 동작을 모식적으로 설명하는 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 메모리 셀 트랜지스터의 읽기 방법을 도시하는 회로도 및 I-V 특성을 나타내는 그래프이다.
도 8a는 본 발명의 일 실시예에 따른 메모리 셀 트랜지스터의 소거 방법을 도시하는 회로도이며, 도 8b는 소거된 메모리 셀 트랜지스터의 소거 동작을 모식적으로 설명하는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 로우 버퍼 메모리(Row Buffer Memory; RBM)를 포함하는 3D 메모리 소자를 도시하는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리프래시 동작을 설명하기 위한 파형도이다.
도 11은 본 발명의 일 실시예에 따른 로우 버퍼 메모리를 포함하는 반도체 메모리 소자의 3 차원 아키텍처를 도시하는 분해 사시도이다.
도 12a 내지 도 12i는 본 발명의 실시예에 따른 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이다.
도 13a 내지 도 13i는 도 12a 내지 도 12i의 각 단면도에 대응되는 평면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 메모리 스트링들(MS; MS0 ~ MS2)의 단면도이고, 도 1b는 메모리 스트링들(MS; MS0 ~ MS2)을 포함하는 메모리 셀 어레이(MA)를 도시하는 회로도이다.
도 1a 및 도 1b를 참조하면, 메모리 셀 어레이(MA)는, 복수의 메모리 셀들(M0 ~ M23)이 직렬 연결된 적어도 하나 이상의 메모리 스트링들(MS; MS0 ~ MS2)을 포함할 수 있다. 복수의 메모리 스트링들(MS)은 예를 들면, 좌표계(OM)로 특정 가능한 공간 내에서 행 방향(x 축 방향)과 열 방향(Y 축 방향)으로 평면 배열되거나, 이와 함께 수직 방향으로 적층될 수도 있다. X축 방향과 Y 축 방향은 직교되거나 60 ° 또는 120 ° 와 같이 여하의 예각 또는 둔각을 가질 수도 있다. 또한, 메모리 스트링들(MS)은 x 축 또는 Y 축을 따라 나란히 선형 배열되는 것에 한정되지 않고 여하의 규칙적인 미언더(meander) 패턴으로 배열될 수도 있으며, 본 발명의 실시예가 이에 한정되는 것은 아니다.
메모리 스트링들(MS)은 기판(10)에 수직 신장된 공통 반도체 층(21)을 포함할 수 있다. 복수의 메모리 셀들(M1-M23)은 공통 반도체체 층(21)을 통하여 서로 직렬 연결될 수 있다. 도 1a 및 도 1b에서는 각각 메모리 셀을 구성하는 메모리 셀 트랜지스터들(M0 ~ M7; M8 ~ M15; M16 ~ M23)이 직렬 연결된 구성이 예시되어 있다. 메모리 셀 트랜지스터들의 개수 또는 단수는, 예를 들면, 32, 48, 64, 72, 96 및 128 개와 같은 여하의 개수일 수 있으며, 이는 요구되는 메모리 용량, 수율, 및/또는 직렬 연결된 전체 저항을 고려하여 적절히 선택될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
공통 반도체 층(21)을 제공하기 위하여, 종래의 3 차원 수직형 NAND 플래시 메모리의 채널층을 제공하기 위한 반도체 기둥 구조(20)가 채용될 수 있다. 예를 들면, 공통 반도체 층(21) 및 공통 반도체 층(21)의 내부를 채우는 절연체 플러그(22)를 포함하는 반도체 기둥(20)의 공통 반도체 층(21)에 의해 메모리 스트링(MS; MS0 ~ MS2)의 채널층이 제공될 수 있다. 이 경우, 공통 반도체 층(21)은, 기판(10)의 주면으로부터 수직 신장된 실린더 형상을 가질 수 있다. 공통 반도체 층(21)의 하부는 절연체 플러그(22)와 접하여 전기적으로 절연되며, 이에 의해 복수의 메모리 셀 트랜지스터들(M0 ~ M7; M8 ~ M15; M16 ~ M23)은 반도체 바디 효과가 억제된 SOI(silicon-on-insulator)와 같은 활성 영역을 가질 수 있다. 다른 실시예에서, 절연체 플러그(22)는 생략될 수 있다. 이 경우, 공통 반도체 층(21)은, 내부도 반도체 재료로 채워진 수직 신장된 솔리드 실린더 형상을 가질 수도 있다.
공통 반도체 층(21)은 실리콘 단결정, 폴리실리콘, 또는 실리콘 탄화물과 같은 실리콘계 반도체 재료, GaAs, GaF, 또는 InP와 같은 화합물 반도체, 그래핀 또는 몰리브덴 황화물과 같은 2차원 반도체 재료, 아연산화물 또는 인듐주석산화물과 같은 산화물 반도체 또는 이들 재료의 혼합물 또는 적층 구조와 같은 조합을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서는, 후술하는 것과 같이 플로팅 바디 내에 하전되는 전자 또는 정공의 누설 시간을 연장시키거나 하전 효율을 증가시키기 위해 전하 트랩을 유도하기 위한 트랩 부재를 더 형성할 수도 있다. 상기 트랩 부재는, 예를 들면, 반도체 재료의 결정립계, 결함 구조, 분산된 나노 결정, 그래핀과 같은 2차원 재료, 실리콘 질화물층과 같은 절연체 박막, 또는 이의 조합일 수 있다. 상기 트랩 부재는, 소오스/드레인 영역으로부터 전달되는 전하의 트랩을 위한 여하의 에너지 레벨을 제공하면 되며, 전술한 예에 본 발명이 한정되는 것은 아니다.
전술한 중공 실린더 형상을 갖는 공통 반도체 층(20)의 두께 또는 원기둥 형상의 공통 반도체 층의 지름은 후술하는 전기적 플로팅 효과를 얻기 위해 적절히 선택될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
복수의 메모리 셀 트랜지스터들(M0 ~ M7; M8 ~ M15; M16 ~ M23)은 각각 제 1 및 제 2 소스/드레인 영역들(S/D), 제 1 소스/드레인 영역(S/D)과 제 2 소스/드레인 영역(S/D) 사이의 게이트 절연막(30) 및 게이트 전극(40)을 갖는 게이트 스택(50)을 포함할 수 있다. 게이트 절연막(30)의 하부와 접하는 공통 반도체 층(21)의 표면 영역이 각 메모리 셀 트랜지스터(M0 ~ M7; M8 ~ M15; M16 ~ M23)의 채널 영역이 된다. 공통 반도체 층(21)의 채널 영역의 아래에 플로팅부(FB)가 제공된다. 일 실시예에서, 플로팅부(FB)는 점선 각 메모리 셀 트랜지스터(M0 ~ M7; M8 ~ M15; M16 ~ M23)의 서로 이웃하는 소스/드레인 영역들(S/D) 사이에 형성될 수 있다.
각 메모리 셀 트랜지스터(M0 ~ M7; M8 ~ M15; M16 ~ M23)의 플로팅부(FB)의 측면은 제 1 및 제 2 소스/드레인 영역들과의 정션 접합(junction interface)에 의해 형성된 공핍 영역에 의해 전기적으로 절연될 수 있다. 예를 들면, 각 메모리 셀 트랜지스터(M0 ~ M7; M8 ~ M15; M16 ~ M23)가 N 형 트랜지스터인 경우, 소스/드레인 영역들(S/D)이 N 형 고농도 불순물 영역이고, 상기 채널 영역과 플로팅부(FB)가 P 형 불순물 또는 진성 반도체인 경우 정션 접합에 의해 플로팅부(FB)의 측면이 전기적으로 절연될 수 있다. 또한, 공통 반도체 층(21)이 중공 실린더 형상을 갖고 중공 내부가 절연체 플러그(22)로 채워진 경우, 플로팅부(FB)의 저면이 절연체 플러그(22)와 접하고 있기 때문에 플로팅부(FB)의 저면도 전기적으로 고립될 수 있다. 공통 반도체 층(21)이 원기둥 형상을 갖는 경우에는 플로팅부(FB)의 측면 전체가 정션 접합에 의해 공핍 영역을 갖는 것만으로 전기적 고립이 달성될 수 있다.
이와 같이, 인접하는 소스/드레인 영역들(S/D)에 의한 플로팅부(FB)의 전기적 고립은 소스/드레인 영역들(S/D)의 깊이가 메모리 셀 트랜지스터(M0 ~ M7; M8 ~ M15; M16 ~ M23)의 채널 영역보다 더 깊이 불순물을 도핑하는 것에 의해 달성될 수 있다. 일 실시예에서, 소스/드레인 영역들(S/D)의 깊이는 공통 반도체 층(21)의 전체 두께에 해당할 수도 있다. 이에 의해 메모리 셀 트랜지스터들(M0 ~ M7; M8 ~ M15; M16 ~ M23)은 각각, 도 1b에 도시된 것과 같이 제 1 및 2 소스/드레인들(S/D), 게이트 전극(40), 그리고 플로팅부(FB)로 이루어진 4 단자 MOSFET을 구현한다.
플로팅부(FB)가 주위와 전기적으로 절연 또는 고립되는 것은 완전한 절연 또는 고립을 의미한 것에 제한되지 않고 약한 정도의 절연 또는 고립을 허용한다. 상기 약한 정도의 절연 또는 고립이란, 전기적 누설에 의해 플로팅부(FB)에 전하의 형태로 저장된 데이터가 누설 전류 형태로 소멸될 수 있는 것을 의미하며, 메모리로서 기능하기 위해 저장된 데이터가 완전히 소멸되기 전에 저장된 데이터를 독출하고 다시 기록하는 반복된 과정인 전형적인 디램 소자의 리프래시(refresh) 동작이 적용 가능한 전기적 누설을 허용하는 것을 지칭한다.
공통 반도체 층(21)의 제 1 단부(21a)는 기판(10) 측의 제 1 도전 부재(15)에 전기적으로 연결되고, 제 2 단부(21b)는 제 2 도전 부재(60)에 전기적으로 연결될 수 있다. 일 실시예에서, 제 1 도전 부재(15)는, 메모리 스트링(MS)의 선택을 위한 스위칭 소자(미도시)의 일 전극 또는 이에 전기적으로 연결된 도전성 인터페이스일 수 있다. 그러나, 이는 예시적이며, 상기 제 1 도전 부재는, 소스라인, 소스라인 콘택, 다른 메모리 스트링과의 연결을 위한 배선 부재 자체, 스위칭 소자 또는 논리 소자의 일 단부, 또는 이에 연결된 전극, 콘택, 플러그, 또는 재배선과 같은 여하의 도전체일 수 있다.
일 실시예에서, 제 2 도전 부재(60)는 선택된 메모리 셀 트랜지스터의 데이터를 독출하기 위한 배선, 예를 들면, 비트라인일 수 있다. 그러나, 이는 예시적일 뿐 제 2 도전 부재(60)는, 전술한 제 1 단부와 마찬가지로 다른 회로 부재와의 연결을 위한 배선 부재 자체, 스위칭 소자 또는 논리 소자의 일 단부, 또는 이에 연결된 전극, 콘택, 플러그, 또는 재배선과 같은 여하의 도전체일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 도 1b에서, 공통 반도체 층(21), 즉 이에 의해 제공되는 메모리 스트링(MS_n0, MS_n1, MS_n2)의 제 1 단부(MSa)는 소스라인(미도시)에 연결되어 접지되고, 제 2 단부(MSb)는 비트라인(BL0, BL1, BL2)에 각각 연결된 것을 도시한다. 그에 따라, 상기 소스라인과 비트라인 사이에 각각 플로팅 바디를 갖는 복수의 메모리 셀들((M0 ~ M7; M8 ~ M15; M16 ~ M23)이 서로 직렬 연결된 메모리 스트링(MS0, MS1, MS2)이 구현될 수 있다.
직렬 연결된 메모리 셀들은 NAND 플래시 메모리 소자의 메모리 스트링과 유사 구조를 갖는다. 그러나, 직렬 연결된 메모리 셀들은, 종래의 디램과 같이 랜덤 액세스가 가능하다. 본 발명의 실시예에서, 직렬 연결된 메모리 셀들은 하나의 비트라인 콘택을 가지므로, 단순히 메모리 셀들이 병렬 연결되거나 NOR 타입의 어레이에서와 같이 각 메모리 셀이 비트라인 콘택을 갖는 구조에 비해 비트라인의 기생 커패시턴스가 감소될 수 있다. 또한, 본 발명의 실시예에 따르면, 상기 기생 커패시턴스의 감소로 감지 전류가 증가하여 센싱 마진이 향상되는 이점이 제공될 수 있다.
각 메모리 셀 트랜지스터의 게이트 전극(40)은 워드라인(WL0 ~ WL7)에 전기적으로 연결될 수 있다. 각 위드라인(WL0 ~ WL7)은 각 메모리 셀 트랜지스터의 게이트 전극(40)과 일체화될 수도 있으며, 본 발명이 이에 한정되는 것은 아니다. 게이트 전극(40)은 각 메모리 셀 영역의 공통 반도체 층(21)을 둘러싸는 GAA(Gate-All-Around) 형태를 가질 수 있다. 워드라인들(WL0 ~ WL7)은 예를 들면 X 방향으로 신장되어, Y 방향으로 신장된 비트라인들(BL0 ~ BL2)과 교차할 수 있다. 서로 교차하는 워드라인들(WL0 ~ WL7)과 비트라인들(BL0 ~ BL2)을 각각 선택하는 것에 의해 메모리 셀의 선택이 가능하다.
도 1a에 도시된 실시예는 공동 반도체 층이 기판에 대하여 수직 신장된 3 차원 디램 소자에 관한 것이지만, 공통 반도체 층은 기판에 수평 신장될 수도 있으며, 수평 신장된 공통 반도체 층이 기판에 대해 수직 방향으로 적층되어 3 차원 디램 소자를 구현할 수도 있다. 수평 신장된 공통 반도체 층의 일단은 도전성 플러그에 의해 서로 연결될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 메모리 셀 트랜지스터(MC)의 논리 상태를 설명하기 위한 단면도들이며, 도 3은 메모리 셀 트랜지스터의 논리 상태에 따른 I-V 특성 변화를 도시하는 그래프이다.
도 2a 및 도 2b를 참조하면, 메모리 셀 트랜지스터(MC)의 플로팅부(FB)의 하전 여부에 따라 메모리 셀 트랜지스터(MC)의 문턱 전압 또는 채널의 컨덕턴스가 달라짐으로써, 즉, 플로팅부(FB)에 전하가 주입되었는지 또는 소거되었는지에 따라 서로 구별되는 논리 상태, "1" 또는 "0"이 각각 할당될 수 있다. 도 2a는 플로팅부(FB)에 과도 홀(+ 전하)이 하전된 것을 로직 "1"에 대응시킨 경우를 도시하며, 도 2b는 플로팅부(FB)에 전자(- 전하)가 하전된 것을 로직 "0"에 대응시킨 경우를 도시한다. 다른 실시예에서, 홀이 하전된 경우를 로직 "0"에 대응시키고 전자가 하전된 경우를 로직 "1"에 대응시킬 수도 있다.
도 3에서, 곡선 A1 ~ A3는 플로팅부에 홀이 하전된 로직 "1'에 대응하는 메모리 셀 트랜지스터의 I-V 특성을 나타내며, 곡선 B1 ~ B3는 플로팅부에 전자가 하전된 로직 "0"에 대응하는 메모리 셀 트랜지스터의 I-V 특성을 나타낸다. 일정한 드레인 전압 Vd 및 일정한 게이트 전압 Vg에서 로직 "1" 상태의 메모리 셀 트랜지스터의 전류 Is가 로직 "0" 상태의 메모리 셀 트랜지스터의 전류 Is 보다 더 큰 것을 확인할 수 있으며, 게이트 전압 Vg이 증가할수록 동일한 드레인 전압 Vd에서 전류 Is의 크기는 더 크다.
이와 같이, 플로팅부의 하전 여부 및 하전 극성에 따라 메모리 셀 트랜지스터의 전류 출력 값이 달라지므로, 이를 메모리 소자로서 응용할 수 있다. 또한, 전술한 것과 같이 플로팅부(FB)에 하전되는 전하의 부호 및/또는 전하량에 문턱 전압 또는 채널의 컨덕턴스가 달라지므로, 로직 "0" 및 "1"과 같은 바이너리 상태에 한정되지 않고, 2 비트 이상의 멀티 비트 구현을 위한 로직 상태들이 구현될 수 있다. 플로팅부의 하전은 플로팅부에 의도적으로 전하를 주입하거나 제거함으로써 달성될 수 있으며, 본 명세서에서는, 이와 같이 전하를 주입하는 동작을 기록 동작이라 하고 전하를 제거하는 동작을 소거 동작이라고 지칭할 수 있으며, 이에 관하여는 상세히 후술될 것이다.
플로팅부에 주입된 전하는 전술한 것과 같이 그 전기적 고립 상태가 불완전 것이므로, 시간의 경과에 따라 인접한 제 1 및 제 2 소스/드레인 영역(S/D)으로 확산되어 누설되거나 하지의 절연체 플러그(22) 측으로 흘러 소멸될 수도 있다. 이와 같이 플로팅부에 주입된 전하는 시간의 경과에 따른 자연적 소멸을 겪게 되며, 이것은 메모리 셀에 저장된 데이터의 소실을 의미한다. 상기 데이터의 소실을 방지하여 메모리 셀 트랜지스터에 기억된 데이터를 유지하기 위해 주기적인 리프래시 동작이 수행될 수 있다. 상기 리프래시 동작에 관하여는 도 10을 참조하여 상세히 후술될 것이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 트랜지스터의 프로그램 동작을 설명하기 위한 I-V 특성을 도시하는 그래프이며, 도 5a 및 도 5b는 본 발명의 다양한 실시예들에 따른 프로그램 구동 방법에 따른 I-V 특성을 설명하기 위한 그래프이다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리 셀 트랜지스터의 프로그래밍 동작이 설명될 수 있다. 측정된 메모리 셀 트랜지스터는 활성층이 폴리실리콘으로 이루어진 N 형 메모리 셀 트랜지스터에 관한 것이며, 이는 2011년판 'Journal of Nanoscience and Nanotechnology'의 제 11권, 5608 ~ 5611 쪽에 개시된 Min Soo Kim 및 Won Ju Cho 공저의 "Capacitorless 1T-DRAM on Crystallized Poly-Si TFT”제하의 논문에서 발췌된 것이다.
후술하는 것과 같이 N 형 메모리 셀 트랜지스터가 + 전하로 프로그램되면, 문턱 전압은 감소될 수 있다. N 형 메모리 셀 트랜지스터가 - 전하로 프로그램되면 문턱 전압은 증가할 수 있다.
평가된 메모리 셀 트랜지스터는 N 형 메모리 셀 트랜지스터에 관한 것이지만 본 발명이 이에 한정되는 것은 아니며, P 형 메모리 셀 트랜지스터도 본 발명의 범위내 포함되며, P 형 메모리 셀 트랜지스터의 경우, N 형 메모리 셀 트랜지스터의 극성과 반대의 거동을 보일 수 있다. 예를 들면, P 형 메모리 셀 트랜지스터가 + 전하로 프로그램되면 문턱 전압은 증가될 수도 있고, P 형 메모리 셀 트랜지스터가 - 전하로 프로그램되면 문턱 전압이 감소될 수 있다.
측정된 N 형 메모리 셀 트랜지스터의 소스 전극은 접지되고 드레인 전극에 0.1 V(곡선 C1)) 및 1 V (곡선 C2)가 각각 인가된 상태에서, 도 4에 도시된 것과 같이 게이트 전극에 음의 전압이 인가되면, 게이트 전극과 드레인 전극간 큰 전계가 형성되고, 이에 의해 드레인 전극으로부터 소스 전극쪽으로 GIDL(Gate Induced Drain Leakage) 기구에 의한 누설 전류가 발생하며, 해당 누설 전류에 의해 메모리 셀 트랜지스터의 플로팅부에 전하, 예를 들면 홀이 충전되거나 전자가 드레인 전극쪽으로 유출될 수 있다. 상기 GIDL에 의한 전하 충전은 드레인 전압이 증가할수록 커진다. 이와 같은 메모리 셀 트랜지스터에서 일어나는 GIDL 기구에 의한 누설 전류가 메모리 셀 트랜지스터의 프로그래밍 구동, 즉 플로팅부를 하전시키기 위해 적용될 수 있다.
다른 실시예에서, 상기 플로팅부에 전하를 충전하는 프로그래밍 구동은, 전술한 GIDL 누설 전류 효과 이외에 임팩트-이온화(impact-ionization; I-I) 기구에 의해서도 가능하다. 예를 들면, 게이트 전극은 접지되고 드레인 전극에 고전압 바이어스를 인가하는 경우, 드레인 전극으로부터 소스 전극 쪽으로 전류가 흐를 수 있으며, 이를 플로팅부를 하전시키기 위한 전류로 이용할 수 있다.
도 5a를 참조하면, GIDL 기구에 의해 프로그래밍된 메모리 셀 트랜지스터의 경우, 논리 상태 "1"의 센싱 전류(시상수 τ가 1 μs임)와 논리 상태 "0" 사이의 센싱 전류(시상수 τ가 1 μs임)는 약 3 μA 이상의 전류 레벨 차이를 가짐을 알 수 있다. 논리 상태 "1"은 소정의 리텐션 시간을 가지므로 이를 고려하여 이보다 짧은 주기를 갖는 리프래시 동작이 필요함을 확인할 수 있다. 상기 데이터 리텐션 시간은 메모리 셀 트랜지스터의 재료, 디자인 및/또는 리프래시 기간 설정에 따라 조절될 수 있으므로 본 발명이 이에 한정되어서는 아니된다.
도 5b를 참조하면, 상기 I-I 기구에 의해 프로그래밍된 메모리 셀 트렌지스터에서도 로직 "1"과 로직 "0"사이에서 센싱 전류의 차이가 발생하고 데이터 리텐션 시간도 GIDL 기구의 경우와 유사한 수준으로 확인된다. 드레인 전극에 고전압 바이어스가 인가되기 때문에 프로그램시 순간적으로 큰 전류가 흐르지만, 양 데이터 상태의 센싱 전류의 레벨 차이는 2 μA 미만으로 감소하여, 상기 GIDL 기구에서의 전류 레벨 차이보다 작은 것을 알 수 있다.
도 5a 및 도 5b에 도시된 측정 결과는 공통 반도체 층을 단결정 실리콘이 아닌 폴리실리콘으로 형성한 경우에 관한 것이며, 이 경우에도 플로팅 바디 효과를 이용한 디램(DRAM) 소자가 구현될 수 있음을 알 수 있다.
전술한 GIDL 기구와 I-I 기구에 의한 플로팅부의 하전에 따른 프로그램 구동에 있어, GIDL 기구에 의한 프로그램 구동이 센싱 마진 측면에서 I-I 기구보다 바람직함과 동시에 GIDL 기구에 의한 프로그램 동작은, NAND 형 메모리 구조에서 게이트 전압(WL)과 드레인 전압(BL)을 조합하여 1 개의 메모리 셀 트랜지스터를 선택할 수 있다는 점에서 도 6을 참조하여 개시되는 것과 같이 간단하게 셀 선택 스킴을 구현하는 이점이 있다. I-I 기구에 의한 프로그램 구동은, 프로그램을 위해 선택된 메모리 셀 트랜지스터와 비선택된 메모리 셀 트랜지스터의 게이트 전극에 인가되는 전압이 모두 접지되어야 하는 경우도 있으므로 다소 복잡한 게이트 전압(WL) 구동을 요구할 수 있어, 통상적인 셀 선택 스킴의 적용이 GIDL 기구에 비하여 상대적으로 어려울 수 있다.
도 6a은 일 실시예에 따른 메모리 셀 트랜지스터의 프로그래밍 방법을 도시하는 회로도이며, 도 6b는 선택된 메모리 셀 트랜지스터의 프로그래밍 동작을 모식적으로 설명하는 단면도이다.
도 6a 및 도 6b를 참조하면, 점선 원으로 나타낸 선택된 메모리 셀 트랜지스터(SM)이 속하는 메모리 스트링(SMS)의 비트라인(BL1)에는 GIDL 기구의 유도를 위해 비교적 큰 양의 제 1 구동 전압 VDD, 예를 들면 3 V의 큰 전압을 인가하고, 비선택된 메모리 스트링(USMS)의 비트라인들(BL0, BL2)은 접지시키거나 상기 제 1 구동 전압 VDD 보다는 낮은 양의 제 2 구동 전압, 예를 들면, 0.5 V의 전압이 인가될 수 있다. 이와 동시에, 선택된 메모리 셀 트랜지스터(SM)가 속하는 메모리 스트링(SMS)의 인접하는 다른 비선택된 메모리 셀 트랜지스터들의 워드라인에는 로직 "0"인 경우의 메모리 셀 트랜지스터의 문턱 전압보다는 큰 양의 패스 전압 VPASS_1 전압, 예를 들면, 3.5 V의 전압이 인가되고, 이와 동시에 선택된 메모리 셀 트랜지스터(SM)의 워드라인에는 음의 프로그램 전압 VPGM, 예를 들면 - 1 V가 인가될 수 있다. 이 경우, 비선택된 메모리 셀 트랜지스터들은 모두 턴온 상태에 있다. 그 결과, 선택된 비트라인에 인가된 전압 VDD가 선택된 메모리 셀 트랜지스터의 제 2 소스/드레인 전극(S/D2)에 인가되고 제 1 소스/드레인 전극(S/D1)은 접지될 수 있다. 선택된 메모리 셀 트랜지스터의 제 2 소스/드레인 전극(S/D2)에서 GIDL 기구에 의한 전류가 발생하고 이에 의해 선택된 메모리 셀 트랜지스터(SM)의 플로팅부가 과량의 홀로 하전되는 프로그램 동작이 수행될 수 있다.
다른 실시예에서, 도 6a에 도시된 것과 같이 선택된 메모리 셀 트랜지스터(SM)가 속하는 메모리 스트링(SMS)의 비선택된 메모리 셀 트랜지스터들(M8 ~ M10, M12 ~ M15) 중 비트라인(BL1) 쪽의 하위 메모리 셀 트랜지스터들(M8, M9, M10)의 워드라인에는 로직 "0"인 경우의 메모리 셀 트랜지스터의 문턱 전압보다는 큰 하이 패스 전압 VPASS_1, 예를 들면, 3.5 V의 전압이 인가되고, 소스라인이 접지되어 있으므로, 소스라인 쪽의 상위 메모리 셀 트랜지스터들(M12, M13, M14, M15)의 워드라인에는 하이 패스 전압 VPASS_1 보다 작은 양의 로우 패스 전압 VPASS_2, 예를 들면 1.5 V가 인가되어 상위 메모리 셀 트랜지스터들(M12, M13, M14, M15)이 턴-온될 수 있다. 이와 같이, 상위 메모리 셀 트랜지스터들(M12, M13, M14, M15)에 대하여 하위 메모리 셀 트랜지스터들보다 낮은 로우 패스 전압 VPASS_2을 인가함으로써, 전체 프로그램 동작에 소모되는 전력을 절감할 수 있는 이점이 있다. 전술한 전압의 값들은 예시적이며, 본 발명이 이에 한정되는 것은 아니다.
메모리 소자를 구동하기 위한 주변 회로의 구성을 단순화하기 위하여 가급적 전압 레벨의 종류는 간소화될 수 있을 것이다. 예를 들면, 프로그램 동작에서 비선택된 메모리 스트링(USMS)의 비트라인(BL0, BL2)에 인가되는 제 2 구동 전압은 후술하는 것과 같이 읽기 동작에서 사용되는 제 4 구동 전압과 일치하도록, 예를 들면, 0.5 V로 설정될 수도 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 메모리 셀 트랜지스터의 읽기 방법을 도시하는 회로도 및 I-V 특성을 나타내는 그래프이다.
도 7a를 참조도면, 읽기 동작은 선택된 메모리 셀 트랜지스터(SM)가 로직 "1"인지 "0"인지를 판별하는 동작이며, 이의 문턱 전압을 판별하는 동작이다. 선택된 메모리 셀 트랜지스터(SM)가 속하는 메모리 스트링(SMS)의 비트라인(BL1)에는 양의 제 3 구동 전압 VDD, 예를 들면, 0.5 V가 인가되고, 비선택된 메모리 스트링의 비트라인들(BL0, BL2)은 접지시키거나 상기 제 3 구동 전압 VDD 보다는 작은 양의 제 4 구동 전압이 인가될 수 있다. 또는, 비선택된 메모리 스트링의 비트라인들(BL0, BL2)에는 선택된 비트라인(BL1)과 동일한 구동 전압 VDD, 예를 들면, 0.5 V가 인가될 수도 있다. 이와 동시에, 선택된 메모리 셀 트랜지스터(SM)가 속하는 메모리 스트링(SMS)의 비선택된 메모리 셀 트랜지스터들(M8 ~ M10, M12 ~ M15)의 워드라인들은 접지 또는 로직 "0"인 경우의 메모리 셀 트랜지스터의 문턱 전압보다는 큰 양의 제 2 패스 전압 VPASS 전압이 인가하고, 선택된 메모리 셀 트랜지스터(SM)의 워드라인에는 양의 읽기 전압 VREAD (> 0 V)을 인가할 수 있다. 상기 읽기 전압 VREAD는 로직 "1"의 문턱 전압과 로직 "0"의 문턱 전압을 판별하기 위해 적합한 전압을 선택할 수 있으며, 센스 앰프의 동작 전압에 맞게 전압 레벨이 설정될 수 있다. 일 실시예에서, 상기 읽기 전압 VREAD는 로직 "1"의 문턱 전압과 로직 "0"의 문턱 전압 사이의 전압 레벨을 가질 수 있다.
도 7a에 도시된 실시예에서는 비선택된 워드라인에는 상위 및 하위 메모리 셀 트랜지스터의 구별없이 동일한 패스 전압이 인가된 것이 개시되어 있으며, 상기 패스 전압은 낮은 레벨의 패스 전압, 예를 들면, 프로그램 동작 시의 제 2 패스 전압, 예를 들면, 1.5 V일 수 있다.
도 7b를 참조하면, 메모리 셀 트랜지스터가 로직 "0"에서 로직 "1"로 프로그램된 경우, I-V 커브는 화살표 K로 나타낸 바와 같이 좌측으로 쉬프트되어 동일한 읽기 전압에 대해 로직 "1"의 경우(곡선 C1)에는 전류가 많이 흐르고, 로직 "0"의 경우(곡선 C2)에는 전류가 상대적으로 적게 흐르게 되어 선택된 비트라인을 통해 선택된 메모리 셀 트랜지스터의 데이터가 검출될 수 있다.
도 8a는 본 발명의 일 실시예에 따른 메모리 셀 트랜지스터의 소거 방법을 도시하는 회로도이며, 도 8b는 소거된 메모리 셀 트랜지스터의 소거 동작을 모식적으로 설명하는 단면도이다.
도 8a를 참조하면, 소거 동작에서는, 선택된 메모리 셀 트랜지스터(SM)가 속한 메모리 스트링(SMS)의 비트라인(BL1)에 음의 제 5 구동 전압 VDD, 예를 들면 - 0.5 V를 인가하고, 모든 워드라인들에는 제 3 패스 전압 VPASS, 예를 들면, 1.5 V를 인가할 수 있다. 비선택된 메모리 스트링(USMS)의 비트라인들(BL0, BL2)에는 양의 제 6 구동 전압, 예를 들면 0.5 V를 인가할 수 있다.
이 경우, 선택된 메모리 스트링(SMS)은 비트라인(BL1)측부터 소스라인까지 균일한 전압 강하를 겪을 것이며, 이때, 도 8b에 도시된 것과 같이, 각 메모리 셀 트렌지스터의 제 2 소스/드레인 전극(S/D2)으로부터 플로팅부로 정방향 바이어스가 인가되어 음의 전하, 즉 전자가 제 1 소스/드레인 전극(S/D1)으로부터 주입되어 플로팅부의 하전 상태는 중성화되거나 과도한 전자에 의해 반대 극성인 음의 상태로 하전될 수 있다. 본 발명의 실시예에 따르면 소거 동작은, 메모리 셀의 선택성 없이, 점선 원으로 나타낸 것과 같이 선택된 메모리 셀 트랜지스터가 속하는 메모리 스트링(SMS)의 메모리 셀 트랜지스터들 전체에 대하여 동등하게 소거 동작이 달성된다. 이점에서 선택된 메모리 셀 트랜지스터만을 선택적으로 소거하는 통상의 디램 소자의 소거 동작과 구별된다. 또한, 선택된 메모리 셀 트랜지스터의 소거 동작과 함께 다른 비선택된 메모리 셀 트랜지스터들에 대하여도 동일하게 소거 동작이 이뤄지기 때문에, 비선택된 메모리 셀 트랜지스터의 데이터 상태를 복원하는 동작이 요구된다.
도 6a 내지 도 8b를 참조하여 전술한 구동 전압 및 패스 전압에 관하여 개시된 전압은 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 또한, 이들 도면에 도시된 것과 같이, 프로그램 단계, 읽기 단계 및 소거 단계에서 사용되는 구동 전압들 중 일부는 서로 동일할 수 있으며, 패스 전압들 중 일부더 서로 동일할 수 있다. 또한, 일부 구동 전압과 일부 패스 전압의 값을 일치시킴으로써 드라이버의 구성을 단순화할 수도 있다.
도 9는 본 발명의 일 실시예에 따른 로우 버퍼 메모리(Row Buffer Memory; RBM)를 포함하는 반도체 메모리 소자를 도시하는 회로도이다.
도 9를 참조하면, 선택된 메모리 셀 트랜지스터의 소거 동작시 동일 메모리 스트링에 속하는 다른 비선택된 메모리 셀 트랜지스터들의 데이터 상태가 함께 소거되기 때문에, 각 메모리 셀 트랜지스터의 데이터 상태를 백업하기 위한 로우 버퍼 메모리가 요구된다. 로우 버퍼 메모리는 메모리 셀 개수와 동일한 개수만큼 요구될 수 있다. 수정 동작 또한 소거 동작과 프로그램 동작을 포함함으로써, 수정 동작에서도 로우 버퍼 메모리가 요구될 수 있다.
다른 실시예에서는, 도 9에 도시된 바와 같이, 메모리 소자가 제 1 비트라인(BL)과 이웃하는 제 2 비트라인(/BL, 또는 레퍼런스 비트라인이라고도 칭함)이 쌍을 이루어 센스 앰프의 양 단자에 각각 연결되는 병렬 구성을 통해 잡음 제거 효율을 최적화하는 폴디드(folded) 비트라인 구조를 가질 수 있으며, 이 경우, 도 9에 도시된 것과 같이, 제 1 비트라인(BL)과 제 2 비트라인(/BL)에 각각 대응되는 메모리 셀들 사이에 로우 버퍼 메모리(RB)가 공유될 수 있다. 이 경우, 로우 버퍼 메모리(RB)의 개수는 전체 메모리 셀의 개수 대비 1/2일 수 있다. 일 실시예에서, 로우 버퍼 메모리(RB)는 단기간의 데이터 저장 기능을 구현하면 되므로 간단한 DRAM 구조를 가질 수 있다. 그러나 이는 예시적이며, 버퍼 메모리는 SRAM 구조를 가질 수도 있다.
일 실시예에서, 센스 앰프(SA)는, 래치 형태의 회로 구조를 가질 수 있다. 읽기 동작시에 기준이 되는 비트라인은 기준 전압으로 프리차지되어야 하며, 상기 기준 전압은, 센스 앰프의 로우 한계 전압을 가질 수 있다. 예를 들면, 상기 로우 한계 전압은, 센스 앰프의 읽기 동작을 수행하기 위해 사용되는 0.5 V의 값을 가질 수 있으며, 이는 메모리 셀 트랜지스터 및/또는 센스 앰프 자체에 따른 소자 특성을 고려하여 조절될 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 본 발명의 실시예에 따른 메모리 셀 트랜지스터의 소거 동작은, 선택된 메모리 셀 트랜지스터의 소거 동작 전에 해당 메모리 셀 트랜지스터가 속하는 메모리 스트링의 메모리 셀 트랜지스터들에 액세스하여 해당 각 메모리 셀 트랜지스터들의 논리 상태를 해당 로우 버퍼 메모리에 전사하고, 이후, 도 8a 및 도 8b를 참조하여 설명한 것과 같이 메모리 스트링 전체에 대해 소거 동작 또는 수정 동작이 수행될 수 있다. 소거 동작을 위해서 예를 들면, 음의 프로그램 전압, 예를 들면, - 0.5 V의 전압이 인가될 수 있도록 하고, 프리차지 전압, 예를 들면, 0.5 V와 구별되는 전압을 인가할 수 있도록 별도의 스위치 컨트롤러 회로가 요구될 수 있다.
상기 선택된 메모리 셀의 소거 또는 수정을 위하여 상기 선택된 메모리 셀이 속하는 메모리 스트링 전체에 대한 소거 동작 또는 수정 동작이 완료되면, 다시 비선택된 메모리 셀 트랜지스터들의 데이터 상태를 해당 버퍼 메모리에 저장된 데이터를 기초로 복원시킨다. 이러한 데이터의 복원은 도 6a 및 도 6b를 참조하여 설명한 프로그램 동작을 비선택된 메모리 셀 트랜지스터들에 대해 순차적으로 수행함으로써 달성될 수 있다.
폴디드 비트라인 구조에서, 비트라인의 선택을 위해 적어도 하나 이상의 선택 라인들(S1, S2)이 제공될 수 있다. 또한, 메모리 소자는 입출력 신호의 전송을 위한 배선(I/O)과 스위치 부재들(SW0, SW1)을 더 포함할 수 있다. 점으로 표시된 노드들은 메모리 셀 트랜지스터를 도시한다. 도시된 폴디드 비트라인 구조는 예시적이며, 본 발명의 메모리 소자는 전술한 것과 같이 면적상 유리한 오픈 비트라인 구조를 가질 수도 있으며, 본 발명이 이에 한정되지 않는다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 리프래시 동작을 설명하기 위한 파형도이다.
도 10을 참조하면, 일 실시예에서, 리프래시 동작은 예를 들면 8 개의 워드라인에 연결된 모든 메모리(또는 페이지라고도 지칭될 수 있음)를 일 단위로 수행될 수 있으며, 3 단계들에 걸쳐서 완료될 수 있다. 제 1 단계는, 프로세스 A로 표시된 것과 같이, 메모리 셀에 대해 읽기 동작을 수행하여 로우 버퍼 메모리에 저장하는 단계를 포함할 수 있다. 상기 제 1 단계는, 워드라인에 인가되는 전압을 순차적으로 메모리 셀 트랜지스터의 문턱 전압 근처로 감소시키고 센스 앰프를 통해 전류 레벨 차이를 검출한 다음 각 워드라인의 메모리 셀 트랜지스터(M0 ~ M7)에 할당된 로우 버퍼 메모리를 인에블시켜서 그 데이터를 백업할 수 있다.
리프래시 동작의 제 2 단계는, 프로세스 B로 표시된 것과 같이, 소거 동작을 포함할 수 있다. 상기 제 2 단계는 모든 비트라인들을 동시에 - 0.5 V 정도로 감소시키는 것에 의해 간단히 수행될 수 있다. 리프래시 동작의 제 3 단계는, 프로세스 C에 도시된 것과 같이, 로우 버퍼 메모리에 저장된 데이터를 다시 해당 메모리 셀에 기록하는 것으로서 워드라인에 GIDL을 유도할 수 있는 음의 프로그램 전압 VPGM, 예를 들면, - 1.0 V 을 인가하고 로우 버퍼 메모리의 데이터에 따라 선택된 비트라인에 적합한 구동 전압, 예를 들면 3 V(로직 "1"인 경우) 또는 0.5 V(로직 "0"인 경우)를 인가하면, 메모리 셀의 각 플로팅부에 리프래시된 데이터가 저장될 수 있다.
상기 제 1 내지 제 3 단계는, 전체 비트라인(BL0 ~ BLn)에서 동시에 수행되므로, 리프래시로 인한 시간적 손실이 일반 DRAM 메모리 소자와 비교해서 크게 차이가 나지 않는다. 전술한 것과 같이 리프래시 동작이 일 영역의 메모리 셀들에 대해 완료되면 다른 영역의 메모리 셀들에 대해 리프래시 동작이 수행될 수 있다. 예를 들면, 하나의 페이지에 대한 리프래시 동작이 완료되면, 또 다른 페이지에 대해 동일하게 리프래시 동작이 반복될 수 있다. 또한, 리프래시 동작 이후에, 페이지 전체 데이터가 로우 버퍼 메모리에 잔존하므로, 이를 활용하여 어느 하나의 페이지의 데이터를 다른 페이지에 전달하는 부가적인 동작이 가능할 수 있다.
도 11은 본 발명의 일 실시예에 따른 로우 버퍼 메모리(RB)를 포함하는 반도체 메모리 소자(1000)의 3 차원 아키텍처를 도시하는 분해 사시도이다.
도 11을 참조하면, 반도체 메모리 소자(1000)는 본 발명의 실시예에 따른 메모리 셀의 어레이를 포함하는 적어도 하나 이상의 메모리 층(MAL1, MAL2)을 포함할 수 있다. 로우 버퍼 메모리 층(RBL)이 메모리 스트링의 메모리 셀의 단수만큼 필요한 경우, 로우 버퍼 메모리(RB)와 함께 센스 앰프(SA)를 제공하기 위한 넓은 가용 면적이 요구된다. 이를 해결하기 위해, 일 실시예에서, 반도체 메모리 소자(1000)는, 메모리 셀 어레이(MAL1, MAL2)와 로우 버퍼 메모리 층(RBL)이 서로 분리된 구조를 가질 수 있다. 예를 들면, 로우 버퍼 메모리 층(RBL)이 메모리 셀 어레이(MAL1, MAL2)의 하지에 배치되는 CUA (CMOS Under Array) 및/또는 PUC(Peri Under Cell) 아키텍처가 채용될 수 있다. 이 경우, 로우 버퍼 메모리(RB)와 메모리 셀 어레이(MAL1, MAL2)를 하나의 평면 상에 형성하는 것에 비하여 칩 크기를 감소시킬 수 있으며, 이와 같이 감소된 면적은 센스 앰프(SA)와 같은 다른 주변 회로의 크기 마진을 증가시켜 로우 버퍼 메모리(RB)와 센스 앰프(SA)를 위한 넓은 면적을 확보할 수 있도록 한다.
행 디코더(XD), 열 디코더(YD), 독출/기록 회로(미도시) 및 이들을 제어하기 위한 제어 로직(미도시)이 기판 상에 형성되고, 그 위에 로우 버퍼 메모리 층(RBL)이 형성되고, 로우 버퍼 메모리 층(RBL) 상에 본 발명의 실시예들에 따른 디램 메모리 소자 층(MAL1, MAL2)이 형성될 수 있다.
도 12a 내지 도 12i는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이며, 도 13a 내지 도 13i는 도 12a 내지 도 12i의 각 단면도에 대응되는 평면도들이다.
도 12a 및 도 13a를 참조하면, 우선 기판(10)이 제공된다. 기판(10)에는 소스 라인을 형성하기 위한 불순물 영역(10a) 또는 배선이 형성될 수 있다. 또는, 트랜지스터를 포함하는 다양한 구동 소자 또는 전술한 로우 버퍼 메모리가 형성될 수도 있다. 다른 실시예에서, 기판(10)은 인터포즈 기판 또는 리드프레임과 같은 다른 패키지 적층체를 형성하기 위한 여하의 구조체일 수도 있다.
기판(10) 상에 불순물 함유 절연막(30')과 희생막(35')을 교번하여 반복 적층한다. 반복 적층의 회수는 메모리 셀들의 단수, 선택 트랜지스터, 및 접지 트랜지스터의 개수를 고려하여 결정될 수 있다.
일 실시예에서, 불순물 함유 절연막(30')은 후술하는 것과 같이 하지의 공통 반도체 층에 제 1 및 제 2 소스/드레인 전극을 형성하기 위한 불순물 소스로서 기능하므로, 상기 불순물로서 제 1 및 제 2 소스/드레인 전극을 형성하기 위한 도펀트를 함유한다. 예를 들면, 제 1 및 제 2 소스/드레인 전극이 n 형인 경우, 불순물 함유 절연막(30')은 실리콘 산화물 또는 실리콘 질화물과 같은 절연체 매트릭스 및 상기 불순물로서 상기 절연체 매트릭스에 함유된 2 족, 3 족, 5 족 또는 7 족 도펀트 원소를 포함할 수 있다. 예를 들면, 상기 2 족 도펀트 원소는 아연 또는 카드뮴을 포함할 수 있으며, 상기 3 족 도펀트 원소는 붕소, 갈륨, 또는 인듐일 수 있으며, 상기 5 족 도펀트 원소는 인이며, 상기 7 족 도펀트 원소는 불소일 수 있다. 상기 불순물은 상기 절연체 매트릭스에 물리적으로 분산되어 있거나 상기 절연체 매트릭스를 구성하는 물질과 화학적 결합을 할 수도 있다. 또는, 상기 불순물은 상기 절연체 매트릭스의 표면 상에 물리적 또는 화학적으로 흡착 또는 코팅될 수도 있으며, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 불순물 함유 절연막(30')은 PSG(phosphoric Silicate Glass)와 같은 물질을 포함할 수 있다.
희생막(35')은 불순물 함유 절연막(30')과 식각 선택비를 갖는 재료로 형성될 수 있다. 예를 들면, 불순물 함유 절연막(30')이 실리콘 산화물계 재료인 경우, 희생막(35')은 실리콘 질화물일 수 있다. 또한, 불순물 함유 절연막(30')과 희생막(35')의 두께는 메모리 셀간 간격 및 게이트 전극의 폭 등을 고려하여 결정될 수 있다.
도 12b 및 도 13b를 참조하면, 이후, 수직 방향으로 반복 적층된 불순물 함유 절연막 (30')과 희생막(35')의 스택을 관통하는 제 1 홀들(H1)을 형성한다. 제 1 홀들(H1)의 단면 형상은, GAA 타입의 게이트 전극이 채널층에 미치는 전계의 프로파일을 고려하여 원호 또는 타원과 여하의 형상을 가질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 12c 및 도 13c를 참조하면, 제 1 홀들(H1) 내에 각각 반도체 기둥들(20)이 형성된다. 일 실시예에서, 제 1 홀들(H1) 내에 반도체 층(21)을 박막 형성 공정을 통해 형성하고, 이후, 반도체 층(21)에 의해 한정되는 제 2 홀들(미도시)을 코어 절연체(22)로 채움으로써 반도체 기둥(20)이 제공될 수 있다. 반도체 층(21)의 저부는 기판(10)과 접촉하도록 형성되어, 기판(10) 상에 형성된 소스라인에 전기적으로 연결될 수 있다.
반도체 층(21)은 다결정질 실리콘 또는 에피택셜 성장된 실리콘 단결정을 적어도 일부 포함할 수 있다. 또한, 반도체 층(21)은 실리콘층/저머늄층과 같이 적어도 2 이상의 반도체 층들의 적층 구조를 가질 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 반도체 층(21)은 2 차원 물질, 산화물 반도체 또는 화합물 반도체를 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서는, 플로팅부 내에 하전되는 전자 또는 정공의 누설 시간을 연장시키거나 하전 효율을 증가시키기 위해 전하 트랩을 유도하기 위한 트랩 부재를 더 형성할 수도 있다. 상기 트랩 부재는, 반도체 층(21)과 함께 형성되거나 별도로 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 반도체 층(21)의 적어도 플로팅부 내에 반도체 재료의 결정립계, 결함 구조, 분산된 나노 결정, 그래핀과 같은 2차원 재료, 실리콘 질화물층과 같은 절연체 박막, 또는 이의 조합을 형성할 수 있다. 상기 트랩 부재는, 소오스/드레인 영역으로부터 전달되는 전하의 트랩을 위한 여하의 에너지 레벨을 제공하면 되며, 전술한 예에 본 발명이 한정되는 것은 아니다.
반도체 층(21)을 형성하기 위한 박막 형성 공정은, 높은 단차 피복성(step coverage)을 갖는 화학기상증착 또는 원자층 증착일 수 있다. 반도체 층(21)은 메모리 스트링의 채널층을 형성하는 공통 반도체 층을 제공한다.
코어 절연체(22)는 희생막(35')와 식각 선택비를 갖는, 예를 들면, 실리콘 산화물로 형성될 수 있다. 도 2a를 참조하여 전술한 것과 같이, 반도체 기둥들(20)은 기판(10)에 수직 정렬된다. 다른 예로서, 반도체 기둥들(20)은 공지의 Piped BiCs (P-BicS) 구조와 같은 U자 형상을 가질 수도 있다. 또한, 코어 절연체(22)가 없이 속이 채워진 솔리드 반도체 층으로만 이루어진 반도체 기둥이 제공될 수도 있다.
도 12d 및 도 13d를 참조하면, 반도체 기둥들(20)이 형성된 기판(10)에 대하여, 불순믈 함유 절연막(30I)과 희생막(35I)의 적층 구조 내에 제 1 방향(X 방향)과 수직 방향(Z 방향)으로 확장된 제 1 트렌치 영역(T1)을 형성한다. 제 1 트렌치 영역(T1)은 제 2 방향(Y 방향)으로 정렬된 반도체 기둥들(20) 사이를 분리하고, 이에 의해 불순물 함유 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조(SS1)가 형성된다.
도 12e 및 도 13e를 참조하면, 제 1 트렌치 영역(T1)을 통해 노출된 불순물 함유 절연막 패턴(30I)과 희생막 패턴(35I)의 적층 구조(SS1)로부터 희생막 패턴(35I)을 제거할 수 있다. 이때, 희생막 패턴(35I)과 불순물 함유 절연막 패턴(30I)의 식각 선택비를 이용하여 희생막 패턴(35I)만이 선택적으로 제거될 수 있다. 그 결과, 적층된 불순물 함유 절연막 패턴들(30I) 사이로 반도체 기둥(20)의 측벽, 반도체 층(21)의 표면을 노출시키는 셀 공간들(CE)이 형성될 수 있다.
도 12f 및 도 13f를 참조하면, 셀 공간들(CE)이 형성된 기판(10)에 대하여 열처리를 수행한다. 상기 열처리는 O2 또는 O3와 같은 산화성 분위기에서 수행될 수 있으며, 상기 열처리를 통하여 셀 공간들(CE)을 통해 노출된 반도체 층(21)의 표면에서는 열산화에 의해 게이트 절연막(30)이 형성될 수 있다. 게이트 절연막(30)이 형성됨과 동시에, 불순물 함유 절연막 패턴(30I)에 함유된 불순물이 불순물 함유 절연막 패턴(30I)이 접하는 반도체 층(21)의 영역으로 상기 불순물이 열 확산되어, 불순물 함유 절연막 패턴(30I) 하지의 반도체 층(21)의 영역이 국지적으로 도핑되어 소스/드레인 영역(S/D)이 형성될 수 있다. 이와 같이 본 발명의 일 실시예에 따르면, 단일 열처리에 의해 복수의 메모리 스트링들 전체에 걸쳐 게이트 절연막(30)과 소스/드레인 영역(S/D)이 동시에 형성될 수 있는 이점이 있다.
도 12g 및 도 13g를 참조하면, 이후, 게이트 절연막(30)이 형성된 셀 공간들(CE)의 적어도 일부를 채우는 도전막(40')을 형성한다. 도전막(40')은 티타늄 질화물, 다결정 실리콘, 텅스텐, 또는 알루미늄과 같은 단일 도전막 또는 티타늄 질화막(TiN)/텅스텐(W)과 같은 2 이상의 적층 구조를 가질 수도 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 12h 및 도 13h를 참조하면, 도전막(40')이 형성된 기판(10)에 대하여, 제 1 방향(X 방향) 및 수직 방향(Z 방향)으로 확장된 제 2 트렌치 영역(T2)를 형성한다. 이후, 도 12i 및 도 13i를 참조하면, 제 2 트렌치 영역(T2)을 채우는 소자 분리막(70)에 의해 제 2 방향(Y 방향)으로 메모리 스트링들 사이의 전기적 분리가 달성될 수 있다. 이후, 층간 절연막 및 메모리 스트링의 노출된 단부에 비트라인과 같은 전기적 배선이 접촉하도록 상기 전기적 배선을 형성함으로써, 반도체 메모리 소자가 제조될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (11)

  1. 기판을 제공하는 단계;
    상기 기판 상에 도펀트 소스용 불순물 함유 절연막과 희생막을 교번하여 반복 적층하는 단계;
    상기 반복 적층된 상기 불순물 함유 절연막과 상기 희생막을 관통하며, 상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 배열되고 상기 기판에 수직 방향으로 신장된 반도체 기둥들을 형성하는 단계;
    상기 불순물 함유 절연막과 상기 희생막의 적층 구조 내에, 상기 제 2 방향으로 배열된 반도체 기둥들을 분리하도록, 상기 반복 적층된 불순물 함유 절연막과 상기 희생막의 적층 구조 내에, 상기 제 1 방향과 상기 수직 방향으로 확장된 제 1 트렌치 영역을 형성하여 불순물 함유 절연막 패턴 및 희생막 패턴의 적층 구조를 형성하는 단계;
    상기 제 1 트렌치 영역을 통해 노출된 상기 불순물 함유 절연막 패턴 및 상기 희생막 패턴의 상기 적층 구조로부터 상기 희생막 패턴을 제거하여, 상기 불순물 함유 절연막 패턴들 사이로 상기 반도체 기둥들의 표면을 노출시키는 단계;
    상기 노출된 표면에 대하여 열처리를 하여, 상기 노출된 상기 반도체 기둥들의 상기 표면 상에 게이트 절연막을 형성하고, 상기 불순물 함유 절연막 패턴들이 접하는 반도체 기둥의 영역으로 상기 불순물 함유 절연막 패턴에 함유된 불순물이 도핑되어 소스/드레인 영역을 형성하는 단계; 및
    상기 게이트 절연막이 형성된 셀 공간들의 적어도 일부를 채우는 도전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 불순물 함유 절연막은, 절연체 매트릭스 또는 상기 절연체 매트릭스에 함유된 도펀트 원소를 포함하는 반도체 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 도펀트 원소는 상기 절연체 매트릭스 내에 물리적으로 분산되어 있거나 화학적 결합되는 반도체 메모리 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 도펀트 원소는 상기 절연체 매트릭스의 표면 상에 물리적 또는 화학적으로 흡착 또는 코팅된 반도체 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 불순물 함유 절연막은 PSG(phosphoric Silicate Glass)를 포함하는 반도체 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 반도체 기둥들을 형성하는 단계는,
    상기 반복 적층된 상기 불순물 함유 절연막과 상기 희생막의 적층 구조를 관통하는 제 1 홀들을 형성하는 단계; 및
    상기 제 1 홀들 내에 반도체 층을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 반도체 층에 의해 한정되는 제 2 홀들을 코어 절연체로 채우는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 열처리는 산화성 분위기에 수행되며, 상기 게이트 절연막은 상기 반도체 기둥들의 상기 표면이 열산화되어 형성되는 반도체 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 불순물이 도핑된 상기 반도체 기둥의 영역으로 정의되며 서로 인접하는 소스/드레인 영역들 사이에 정보 저장을 위한 플로팅부가 형성된 반도체 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 반도체 기둥의 타단부에 전기적 배선을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 플로팅부는 전하 트랩 부재를 포함하는 반도체 메모리 소자의 제조 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111834338A (zh) * 2019-04-22 2020-10-27 长鑫存储技术有限公司 电容器及其形成方法、dram单元和存储器
US11244953B2 (en) 2020-02-26 2022-02-08 Sandisk Technologies Llc Three-dimensional memory device including molybdenum word lines and metal oxide spacers and method of making the same
KR20210157790A (ko) * 2020-06-22 2021-12-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR102497881B1 (ko) * 2020-10-29 2023-02-10 한양대학교 산학협력단 집적도를 향상시킨 3차원 플래시 메모리 및 그 동작 방법
US11495600B2 (en) 2020-11-10 2022-11-08 Micron Technology, Inc. Vertical three-dimensional memory with vertical channel
US11894103B2 (en) 2021-04-15 2024-02-06 Micron Technology, Inc. Decoding architecture for word line tiles
JP2023002045A (ja) * 2021-06-22 2023-01-10 キオクシア株式会社 半導体記憶装置
WO2023281613A1 (ja) * 2021-07-06 2023-01-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
CN113488471B (zh) * 2021-07-08 2023-09-12 长鑫存储技术有限公司 半导体存储装置及其制作方法
US11605704B1 (en) * 2021-10-08 2023-03-14 Nanya Technology Corporation Capacitor array and method for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160217857A1 (en) * 2015-01-22 2016-07-28 Sandisk Technologies Inc. Adaptive multi-page programming methods and apparatus for non-volatile memory
US20170271021A1 (en) * 2016-03-15 2017-09-21 Kabushiki Kaisha Toshiba Memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100358147C (zh) * 2000-08-14 2007-12-26 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
JP2004326864A (ja) * 2003-04-22 2004-11-18 Toshiba Corp 不揮発性半導体メモリ
KR100891963B1 (ko) 2007-02-02 2009-04-08 삼성전자주식회사 단일 트랜지스터 디램 소자 및 그 형성방법
US7719902B2 (en) * 2008-05-23 2010-05-18 Sandisk Corporation Enhanced bit-line pre-charge scheme for increasing channel boosting in non-volatile storage
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
JP5421317B2 (ja) * 2011-03-24 2014-02-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US9076879B2 (en) * 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
US9935123B2 (en) * 2015-11-25 2018-04-03 Sandisk Technologies Llc Within array replacement openings for a three-dimensional memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160217857A1 (en) * 2015-01-22 2016-07-28 Sandisk Technologies Inc. Adaptive multi-page programming methods and apparatus for non-volatile memory
US20170271021A1 (en) * 2016-03-15 2017-09-21 Kabushiki Kaisha Toshiba Memory device
JP2017168163A (ja) * 2016-03-15 2017-09-21 東芝メモリ株式会社 記憶装置

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