JP2002246560A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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-
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7436—Lateral thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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Abstract
(57)【要約】 （修正有）
【課題】 簡単な構造で小さい単位セル面積を得ること
が可能なＳＲＡＭセルを持つ半導体装置とその製造方法
を提供する。 【解決手段】 ＳＲＡＭセルを構成する横型のゲート付
きサイリスタＴＨとトランジスタＴＲが、ＳＯＩ基板１
０に形成される。トランジスタＴＲのゲート電極３２
（ＴＲ）とサイリスタＴＨのゲート電極３２（ＴＨ）
は、同じ材料膜を同時にパターニングして形成されてワ
ード線となる。ゲート電極３２に自己整合されて形成さ
れたｎ型拡散層２１，２２，２３は、拡散層２１，２３
がトランジスタのソース、ドレインとなり、拡散層２１
は同時にサイリスタＴＨのｎ型エミッタとなり、拡散層
２２はｎ型ベース層となる。ゲート電極３２（ＴＨ）の
直下のシリコン層１３がｐ型ベース層となる。サイリス
タのｐ型エミッタは、シリコン層１３及びその下の酸化
膜１２を貫通して埋め込まれた多結晶シリコンプラグ２
４により形成される。
が可能なＳＲＡＭセルを持つ半導体装置とその製造方法
を提供する。 【解決手段】 ＳＲＡＭセルを構成する横型のゲート付
きサイリスタＴＨとトランジスタＴＲが、ＳＯＩ基板１
０に形成される。トランジスタＴＲのゲート電極３２
（ＴＲ）とサイリスタＴＨのゲート電極３２（ＴＨ）
は、同じ材料膜を同時にパターニングして形成されてワ
ード線となる。ゲート電極３２に自己整合されて形成さ
れたｎ型拡散層２１，２２，２３は、拡散層２１，２３
がトランジスタのソース、ドレインとなり、拡散層２１
は同時にサイリスタＴＨのｎ型エミッタとなり、拡散層
２２はｎ型ベース層となる。ゲート電極３２（ＴＨ）の
直下のシリコン層１３がｐ型ベース層となる。サイリス
タのｐ型エミッタは、シリコン層１３及びその下の酸化
膜１２を貫通して埋め込まれた多結晶シリコンプラグ２
４により形成される。
Description
【０００１】
【発明の属する技術分野】この発明は、ゲート付きサイ
リスタとトランジスタにより１メモリセルが構成される
半導体装置とその製造方法に関する。
リスタとトランジスタにより１メモリセルが構成される
半導体装置とその製造方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭは微細化が進むにつれ
て、キャパシタンス確保と、トランジスタのオフ時のリ
ーク電流低減が難しくなり、データ電荷保持が困難にな
りつつある。また、将来的に低消費電力化の観点から有
望視されているＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）基板を用いてＤＲＡＭを形成すること
は、トレンチキャパシタやスタックトキャパシタ形成工
程でのプロセスミスマッチングが大きく、高集積化が難
しいという問題がある。
て、キャパシタンス確保と、トランジスタのオフ時のリ
ーク電流低減が難しくなり、データ電荷保持が困難にな
りつつある。また、将来的に低消費電力化の観点から有
望視されているＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）基板を用いてＤＲＡＭを形成すること
は、トレンチキャパシタやスタックトキャパシタ形成工
程でのプロセスミスマッチングが大きく、高集積化が難
しいという問題がある。
【０００３】一方ＳＲＡＭは、キャパシタを用いないた
め、ＳＯＩ基板との相性はよいが、セル構成上、単位セ
ル面積が大きく、ＤＲＡＭに比べて高集積化が難しい。
これに対して最近、サイリスタの負性微分抵抗特性を利
用して高集積化を可能とする新しいＳＲＡＭセル構成が
提案されている（F.Nemati et al, "A Novel Thyristor
-based SRAM Cell (T-RAM) for High-Speed,Low-Voltag
e, Giga-scaleMemories" IEDM99,pp.283-286参照）。
め、ＳＯＩ基板との相性はよいが、セル構成上、単位セ
ル面積が大きく、ＤＲＡＭに比べて高集積化が難しい。
これに対して最近、サイリスタの負性微分抵抗特性を利
用して高集積化を可能とする新しいＳＲＡＭセル構成が
提案されている（F.Nemati et al, "A Novel Thyristor
-based SRAM Cell (T-RAM) for High-Speed,Low-Voltag
e, Giga-scaleMemories" IEDM99,pp.283-286参照）。
【０００４】図１９は、そのメモリセルの等価的構造を
示し、図２０は同じく等価回路を示している。このＳＲ
ＡＭセルは、ゲート付きサイリスタＴＨとこれに直列接
続されたトランジスタＴＲにより構成される。サイリス
タＴＨは、基板上に縦型にｐｎｐｎ構造を形成して構成
される。サイリスタＴＨのｐ型ベース層を取り囲むよう
にゲート電極が形成される。トランジスタＴＲは、サイ
リスタＴＨのｎ型エミッタ層（カソード層）と共有する
拡散層をもって形成される。
示し、図２０は同じく等価回路を示している。このＳＲ
ＡＭセルは、ゲート付きサイリスタＴＨとこれに直列接
続されたトランジスタＴＲにより構成される。サイリス
タＴＨは、基板上に縦型にｐｎｐｎ構造を形成して構成
される。サイリスタＴＨのｐ型ベース層を取り囲むよう
にゲート電極が形成される。トランジスタＴＲは、サイ
リスタＴＨのｎ型エミッタ層（カソード層）と共有する
拡散層をもって形成される。
【０００５】サイリスタＴＨのｐ型エミッタ層（アノー
ド層）は、基準電位Ｖｒｅｆに接続され、ゲート電極は
ワード線ＷＬ２に接続される。トランジスタＴＲのゲー
ト電極は別のワード線ＷＬ１に接続され、トランジスタ
の一方の拡散層はビット線ＢＬに接続される。この様な
構成として、サイリスタＴＨの負性微分抵抗特性上で、
例えばオン状態をデータ“１”、オフ状態をデータ
“０”として記憶する。具体的にデータ書き込み時は、
ワード線ＷＬ１，ＷＬ２に電源電位Ｖｄｄを与え、ビッ
ト線ＢＬにデータ“０”の場合Ｖｄｄ、データ“１”の
場合接地電位ＧＮＤを与える。基準電位Ｖｒｅｆは、Ｖ
ｄｄより小さい正電位とする。これにより、データ
“１”の場合、サイリスタＴＨがターンオンし、データ
“０”の場合はオフを保つ。書き込まれたデータは、ワ
ード線ＷＬ１をＶｄｄより小さい所定の保持電圧ＶＬと
して保持することができる。
ド層）は、基準電位Ｖｒｅｆに接続され、ゲート電極は
ワード線ＷＬ２に接続される。トランジスタＴＲのゲー
ト電極は別のワード線ＷＬ１に接続され、トランジスタ
の一方の拡散層はビット線ＢＬに接続される。この様な
構成として、サイリスタＴＨの負性微分抵抗特性上で、
例えばオン状態をデータ“１”、オフ状態をデータ
“０”として記憶する。具体的にデータ書き込み時は、
ワード線ＷＬ１，ＷＬ２に電源電位Ｖｄｄを与え、ビッ
ト線ＢＬにデータ“０”の場合Ｖｄｄ、データ“１”の
場合接地電位ＧＮＤを与える。基準電位Ｖｒｅｆは、Ｖ
ｄｄより小さい正電位とする。これにより、データ
“１”の場合、サイリスタＴＨがターンオンし、データ
“０”の場合はオフを保つ。書き込まれたデータは、ワ
ード線ＷＬ１をＶｄｄより小さい所定の保持電圧ＶＬと
して保持することができる。
【０００６】
【発明が解決しようとする課題】上述したＳＲＡＭセル
は、素子数が２個であり、通常のＳＲＡＭに比べて少な
いため、８Ｆ2（Ｆは最小加工寸法）の単位セル面積が
実現可能であるとされている。しかし、図１９に示すよ
うに、サイリスタＴＨは立体構造を有し、トランジス
タＴＲは通常の平面構造を有するため、二つのゲート電
極を同時に形成することは難しい、サイリスタが縦型
であるため、その不純物ドーピングも容易ではない、
基板上には大きな段差が発生する、基板上部に、２本
のワード線、１本のビット線及び基準電位線を必要とし
配線数が多い、といった問題がある。これらの理由で、
８Ｆ2の単位セル面積を実現することは簡単ではない。
は、素子数が２個であり、通常のＳＲＡＭに比べて少な
いため、８Ｆ2（Ｆは最小加工寸法）の単位セル面積が
実現可能であるとされている。しかし、図１９に示すよ
うに、サイリスタＴＨは立体構造を有し、トランジス
タＴＲは通常の平面構造を有するため、二つのゲート電
極を同時に形成することは難しい、サイリスタが縦型
であるため、その不純物ドーピングも容易ではない、
基板上には大きな段差が発生する、基板上部に、２本
のワード線、１本のビット線及び基準電位線を必要とし
配線数が多い、といった問題がある。これらの理由で、
８Ｆ2の単位セル面積を実現することは簡単ではない。
【０００７】この発明は、上記事情を考慮してなされた
もので、簡単な構造で小さい単位セル面積を得ることが
可能なＳＲＡＭセルを持つ半導体装置とその製造方法を
提供することを目的としている。
もので、簡単な構造で小さい単位セル面積を得ることが
可能なＳＲＡＭセルを持つ半導体装置とその製造方法を
提供することを目的としている。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板に絶縁膜により分離されて半導体層が
形成された基板と、この基板の前記半導体層にｐｎｐｎ
構造が横方向に形成されたゲート付きサイリスタと、前
記基板の前記半導体層に形成されて前記サイリスタの一
端に接続されたトランジスタと、を有することを特徴と
する。
置は、半導体基板に絶縁膜により分離されて半導体層が
形成された基板と、この基板の前記半導体層にｐｎｐｎ
構造が横方向に形成されたゲート付きサイリスタと、前
記基板の前記半導体層に形成されて前記サイリスタの一
端に接続されたトランジスタと、を有することを特徴と
する。
【０００９】この発明に係る半導体装置は、より具体的
には、半導体基板に絶縁膜により分離されて半導体層が
形成された基板と、この基板の前記半導体層に第１導電
型の第１エミッタ層、第２導電型の第１ベース層、第１
導電型の第２ベース層及び第２導電型の第２エミッタ層
が横方向に形成され、その第２ベース層上に第１のワー
ド線に接続される第１のゲート電極が形成されたサイリ
スタと、前記基板の前記半導体層に形成されて、ソー
ス、ドレイン拡散層の一方が前記サイリスタの第２エミ
ッタ層と共有され、他方がビット線に接続され、第２の
ワード線に接続される第２のゲート電極を有するトラン
ジスタと、を有することを特徴とする。
には、半導体基板に絶縁膜により分離されて半導体層が
形成された基板と、この基板の前記半導体層に第１導電
型の第１エミッタ層、第２導電型の第１ベース層、第１
導電型の第２ベース層及び第２導電型の第２エミッタ層
が横方向に形成され、その第２ベース層上に第１のワー
ド線に接続される第１のゲート電極が形成されたサイリ
スタと、前記基板の前記半導体層に形成されて、ソー
ス、ドレイン拡散層の一方が前記サイリスタの第２エミ
ッタ層と共有され、他方がビット線に接続され、第２の
ワード線に接続される第２のゲート電極を有するトラン
ジスタと、を有することを特徴とする。
【００１０】この発明によると、ＳＲＡＭセルを構成す
るゲート付きサイリスタとトランジスタが、サイリスタ
を横型として、半導体基板に絶縁膜により分離されて半
導体層が形成された基板（いわゆるＳＯＩ基板）に形成
される。従って、サイリスタのゲート電極とトランジス
タのゲート電極は、同じ電極材料膜を用いて同時にパタ
ーン形成することができる。しかも、表面に大きな段差
が形成されることもない。従って、小さいセル占有面積
を実現することが容易である。具体的に、最小加工寸法
をＦとして、第１及び第２のワード線を全体としてライ
ン／スペース＝Ｆ／Ｆで形成し、ビット線をライン／ス
ペース＝Ｆ／Ｆで形成して、１メモリセル当たりの面積
８Ｆ2に設定することが容易である。
るゲート付きサイリスタとトランジスタが、サイリスタ
を横型として、半導体基板に絶縁膜により分離されて半
導体層が形成された基板（いわゆるＳＯＩ基板）に形成
される。従って、サイリスタのゲート電極とトランジス
タのゲート電極は、同じ電極材料膜を用いて同時にパタ
ーン形成することができる。しかも、表面に大きな段差
が形成されることもない。従って、小さいセル占有面積
を実現することが容易である。具体的に、最小加工寸法
をＦとして、第１及び第２のワード線を全体としてライ
ン／スペース＝Ｆ／Ｆで形成し、ビット線をライン／ス
ペース＝Ｆ／Ｆで形成して、１メモリセル当たりの面積
８Ｆ2に設定することが容易である。
【００１１】この発明において、実際のＳＲＡＭ構成
は、ＳＯＩ基板上にサイリスタとこれに直列接続された
トランジスタにより構成される複数のメモリセルがマト
リクス配列されてセルアレイが構成される。そしてサイ
リスタの第１のゲート電極が接続される第１のワード線
とトランジスタの第２のゲート電極が接続される第２の
ワード線とが互いに並行して配設され、ビット線が第１
及び第２のワード線と交差して配設される。
は、ＳＯＩ基板上にサイリスタとこれに直列接続された
トランジスタにより構成される複数のメモリセルがマト
リクス配列されてセルアレイが構成される。そしてサイ
リスタの第１のゲート電極が接続される第１のワード線
とトランジスタの第２のゲート電極が接続される第２の
ワード線とが互いに並行して配設され、ビット線が第１
及び第２のワード線と交差して配設される。
【００１２】またセルアレイは、ＳＯＩ基板の半導体層
が素子分離絶縁膜によりストライプ状の複数の素子形成
領域に区画され、各素子形成領域に、隣接するメモリセ
ルの間でサイリスタの第１エミッタ層を共有し且つ、ト
ランジスタのビット線に接続される拡散層を共有して、
複数個のメモリセルが配列される。この場合、素子分離
絶縁膜は好ましくは、ＳＯＩ基板の半導体層の下の絶縁
膜に達する深さに形成される。
が素子分離絶縁膜によりストライプ状の複数の素子形成
領域に区画され、各素子形成領域に、隣接するメモリセ
ルの間でサイリスタの第１エミッタ層を共有し且つ、ト
ランジスタのビット線に接続される拡散層を共有して、
複数個のメモリセルが配列される。この場合、素子分離
絶縁膜は好ましくは、ＳＯＩ基板の半導体層の下の絶縁
膜に達する深さに形成される。
【００１３】サイリスタの第１エミッタ層は、例えば、
半導体層の第１ベース層及びその下の絶縁膜を貫通して
半導体基板に達するように形成された孔に埋め込まれた
第１導電型のプラグにより形成される。これにより、半
導体基板が複数のメモリセルに共通の基準電位端子とし
て供されることになり、表面の配線数を減らすことがで
きる。
半導体層の第１ベース層及びその下の絶縁膜を貫通して
半導体基板に達するように形成された孔に埋め込まれた
第１導電型のプラグにより形成される。これにより、半
導体基板が複数のメモリセルに共通の基準電位端子とし
て供されることになり、表面の配線数を減らすことがで
きる。
【００１４】サイリスタの第１エミッタ層はまた、半導
体層の第１ベース層の内部に拡散形成することもでき
る。この場合、第１エミッタ層は、隣接するメモリセル
の間で共有して形成することもできるし、隣接するメモ
リセルの間で個別に形成することもできる。いずれの場
合も、第１エミッタ層は、第１のワード線の方向に配設
される基準電位供給線に接続される。
体層の第１ベース層の内部に拡散形成することもでき
る。この場合、第１エミッタ層は、隣接するメモリセル
の間で共有して形成することもできるし、隣接するメモ
リセルの間で個別に形成することもできる。いずれの場
合も、第１エミッタ層は、第１のワード線の方向に配設
される基準電位供給線に接続される。
【００１５】この発明はまた、ゲート付きサイリスタと
これに直列接続されるトランジスタにより１メモリセル
が構成される半導体装置の製造方法であって、半導体基
板に絶縁膜により分離されて形成された第１導電型の半
導体層に、素子分離絶縁膜により挟まれた素子形成領域
を区画する工程と、前記素子形成領域上に並行するよう
に、サイリスタの第１導電型の第２ベース層上に位置す
る第１のゲート電極とトランジスタの第２のゲート電極
とを形成する工程と、前記素子形成領域に、前記第２の
ゲート電極の両側に第２導電型のソース及びドレイン拡
散層を形成し、同時に前記第１のゲート電極の両側に前
記ソース及びドレイン拡散層の一方と共通の第２導電型
の第２エミッタ層及び第２導電型の第１ベース層を形成
するイオン注入工程と、前記第１ベース層及びその下の
前記絶縁膜を貫通する孔を形成し、この孔に前記半導体
基板に接触するように前記サイリスタの第１導電型の第
１エミッタ層となるプラグを埋め込む工程と、を有する
ことを特徴とする。
これに直列接続されるトランジスタにより１メモリセル
が構成される半導体装置の製造方法であって、半導体基
板に絶縁膜により分離されて形成された第１導電型の半
導体層に、素子分離絶縁膜により挟まれた素子形成領域
を区画する工程と、前記素子形成領域上に並行するよう
に、サイリスタの第１導電型の第２ベース層上に位置す
る第１のゲート電極とトランジスタの第２のゲート電極
とを形成する工程と、前記素子形成領域に、前記第２の
ゲート電極の両側に第２導電型のソース及びドレイン拡
散層を形成し、同時に前記第１のゲート電極の両側に前
記ソース及びドレイン拡散層の一方と共通の第２導電型
の第２エミッタ層及び第２導電型の第１ベース層を形成
するイオン注入工程と、前記第１ベース層及びその下の
前記絶縁膜を貫通する孔を形成し、この孔に前記半導体
基板に接触するように前記サイリスタの第１導電型の第
１エミッタ層となるプラグを埋め込む工程と、を有する
ことを特徴とする。
【００１６】この発明は更に、ゲート付きサイリスタと
これに直列接続されるトランジスタにより１メモリセル
が構成される半導体装置の製造方法であって、半導体基
板に絶縁膜により分離されて形成された第１導電型の半
導体層に、素子分離絶縁膜を埋め込んで素子形成領域を
区画する工程と、前記素子形成領域上に並行するよう
に、サイリスタの第１導電型の第２ベース層上に位置す
る第１のゲート電極とトランジスタの第２のゲート電極
とを形成する工程と、前記素子形成領域に、前記第２の
ゲート電極の両側に第２導電型のソース及びドレイン拡
散層を形成し、同時に前記第１のゲート電極の両側に前
記ソース及びドレイン拡散層の一方と共通の第２導電型
の第２エミッタ層及び第２導電型の第１ベース層を形成
するイオン注入工程と、前記第１ベース層内に選択的に
前記サイリスタの第１導電型の第１エミッタ層を形成す
る工程と、を有することを特徴とする。
これに直列接続されるトランジスタにより１メモリセル
が構成される半導体装置の製造方法であって、半導体基
板に絶縁膜により分離されて形成された第１導電型の半
導体層に、素子分離絶縁膜を埋め込んで素子形成領域を
区画する工程と、前記素子形成領域上に並行するよう
に、サイリスタの第１導電型の第２ベース層上に位置す
る第１のゲート電極とトランジスタの第２のゲート電極
とを形成する工程と、前記素子形成領域に、前記第２の
ゲート電極の両側に第２導電型のソース及びドレイン拡
散層を形成し、同時に前記第１のゲート電極の両側に前
記ソース及びドレイン拡散層の一方と共通の第２導電型
の第２エミッタ層及び第２導電型の第１ベース層を形成
するイオン注入工程と、前記第１ベース層内に選択的に
前記サイリスタの第１導電型の第１エミッタ層を形成す
る工程と、を有することを特徴とする。
【００１７】この発明の製造方法によると、ＳＯＩ基板
を用いて、サイリスタを横型に形成するため、サイリス
タとトランジスタのゲート電極を同じ電極材料膜を用い
て同じ平面内でパターン形成することができる。これに
より、小さいセル占有面積を実現することができる。
を用いて、サイリスタを横型に形成するため、サイリス
タとトランジスタのゲート電極を同じ電極材料膜を用い
て同じ平面内でパターン形成することができる。これに
より、小さいセル占有面積を実現することができる。
【００１８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態によるＳＲＡＭセルアレイの平面図であり、図２Ａ、
図２Ｂ及び図２Ｃはそれぞれ、図１のＡ−Ａ’，Ｂ−
Ｂ’及びＣ−Ｃ’断面図である。図３（ａ）（ｂ）は、
隣接する二つのＳＲＡＭセル部分の等価構造と等価回路
を示している。
の実施の形態を説明する。図１は、この発明の実施の形
態によるＳＲＡＭセルアレイの平面図であり、図２Ａ、
図２Ｂ及び図２Ｃはそれぞれ、図１のＡ−Ａ’，Ｂ−
Ｂ’及びＣ−Ｃ’断面図である。図３（ａ）（ｂ）は、
隣接する二つのＳＲＡＭセル部分の等価構造と等価回路
を示している。
【００１９】ＳＲＡＭセルアレイは、シリコン基板１１
上にシリコン（ＢＯＸ）酸化膜１２により絶縁分離され
たシリコン層１３が形成されたＳＯＩ基板１０に形成さ
れている。シリコン基板１１とシリコン層１３は共にボ
ロンをドープしてｐ型としている。この様なＳＯＩ基板
１０のシリコン層１３は、ＳＴＩ（ＳｈａｌｌｏｗＴｒ
ｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による素子分離絶縁膜
２０により、ストライプ状の素子形成領域に区画され、
各素子形成領域に、ゲート付きサイリスタＴＨとトラン
ジスタＴＲとからなるメモリセルが、ビット線コンタク
ト３６を挟んで対称配置となるように配列形成されてい
る。
上にシリコン（ＢＯＸ）酸化膜１２により絶縁分離され
たシリコン層１３が形成されたＳＯＩ基板１０に形成さ
れている。シリコン基板１１とシリコン層１３は共にボ
ロンをドープしてｐ型としている。この様なＳＯＩ基板
１０のシリコン層１３は、ＳＴＩ（ＳｈａｌｌｏｗＴｒ
ｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による素子分離絶縁膜
２０により、ストライプ状の素子形成領域に区画され、
各素子形成領域に、ゲート付きサイリスタＴＨとトラン
ジスタＴＲとからなるメモリセルが、ビット線コンタク
ト３６を挟んで対称配置となるように配列形成されてい
る。
【００２０】ｐ型にドープされたシリコン層１３上に、
ゲート絶縁膜３１を介してゲート電極３２（即ち、サイ
リスタＴＨのゲート電極３２（ＴＨ）とトランジスタＴ
Ｒのゲート電極３２（ＴＲ））が形成される。これらの
ゲート電極３２は、ストライプ状の複数の素子形成領域
を横切るように連続的にパターン形成されて、並行する
ワード線ＷＬ１，ＷＬ２となる。
ゲート絶縁膜３１を介してゲート電極３２（即ち、サイ
リスタＴＨのゲート電極３２（ＴＨ）とトランジスタＴ
Ｒのゲート電極３２（ＴＲ））が形成される。これらの
ゲート電極３２は、ストライプ状の複数の素子形成領域
を横切るように連続的にパターン形成されて、並行する
ワード線ＷＬ１，ＷＬ２となる。
【００２１】ゲート電極３２に自己整合的にｎ型拡散層
２１，２２，２３が形成される。ｎ型拡散層２１，２２
は、トランジスタＴＲのソース、ドレイン拡散層であ
る。またｎ型拡散層２１は、サイリスタＴＨのｎ型エミ
ッタ（カソード）層でもあり、ｎ型拡散層２２は、サイ
リスタＴＨのｎ型ベース層である。そして、ｎ型ベース
層となるｎ型拡散層２２を貫通するように埋め込まれた
ｐ+型多結晶シリコンからなるプラグ２４が、サイリス
タのｐ型エミッタ（アノード）層となる。即ち、サイリ
スタＴＨは、ゲート電極３２（ＴＨ）直下のシリコン層
１３をｐ型ベースとして、横方向にｐｎｐｎ構造が作ら
れている。
２１，２２，２３が形成される。ｎ型拡散層２１，２２
は、トランジスタＴＲのソース、ドレイン拡散層であ
る。またｎ型拡散層２１は、サイリスタＴＨのｎ型エミ
ッタ（カソード）層でもあり、ｎ型拡散層２２は、サイ
リスタＴＨのｎ型ベース層である。そして、ｎ型ベース
層となるｎ型拡散層２２を貫通するように埋め込まれた
ｐ+型多結晶シリコンからなるプラグ２４が、サイリス
タのｐ型エミッタ（アノード）層となる。即ち、サイリ
スタＴＨは、ゲート電極３２（ＴＨ）直下のシリコン層
１３をｐ型ベースとして、横方向にｐｎｐｎ構造が作ら
れている。
【００２２】プラグ２４は、隣接する２つのセルのサイ
リスタＴＨの共通アノード端子であり、これはシリコン
層１３及びその下の酸化膜１２を貫通する孔に埋め込ま
れて、シリコン基板１１に接触する。これにより、シリ
コン基板１１が、図３に示す基準電子端子Ｖｒｅｆとし
て用いられる。
リスタＴＨの共通アノード端子であり、これはシリコン
層１３及びその下の酸化膜１２を貫通する孔に埋め込ま
れて、シリコン基板１１に接触する。これにより、シリ
コン基板１１が、図３に示す基準電子端子Ｖｒｅｆとし
て用いられる。
【００２３】トランジスタＴＲ及びサイリスタＴＨが形
成された面は、層間絶縁膜２５により覆われ、この上に
ワード線ＷＬ１，ＷＬ２と直交するビット線（ＢＬ）３
７が配設される。ビット線３７は、層間絶縁膜３５に埋
め込まれたビット線コンタクト３６を介して、トランジ
スタＴＲのｎ型拡散層２３に接続される。
成された面は、層間絶縁膜２５により覆われ、この上に
ワード線ＷＬ１，ＷＬ２と直交するビット線（ＢＬ）３
７が配設される。ビット線３７は、層間絶縁膜３５に埋
め込まれたビット線コンタクト３６を介して、トランジ
スタＴＲのｎ型拡散層２３に接続される。
【００２４】この様に、ＳＯＩ基板を用いて、図３に示
す等価構造と等価回路をもって、横型のサイリスタＴＨ
とトランジスタＴＲからなるＳＲＡＭセルを形成してい
る。図１には、破線で単位セル領域を示している。デザ
インルール（最小加工寸法）をＦとして、図１に示すよ
うに、ワード線ＷＬ１，ＷＬ２をライン／スペース＝Ｆ
／Ｆで形成し、同様にビット線ＢＬをライン／スペース
＝Ｆ／Ｆで形成すると、単位セル面積は、８Ｆ2とな
る。
す等価構造と等価回路をもって、横型のサイリスタＴＨ
とトランジスタＴＲからなるＳＲＡＭセルを形成してい
る。図１には、破線で単位セル領域を示している。デザ
インルール（最小加工寸法）をＦとして、図１に示すよ
うに、ワード線ＷＬ１，ＷＬ２をライン／スペース＝Ｆ
／Ｆで形成し、同様にビット線ＢＬをライン／スペース
＝Ｆ／Ｆで形成すると、単位セル面積は、８Ｆ2とな
る。
【００２５】この実施の形態の具体的な製造工程を、図
４〜図８を参照して説明する。これら図４〜図８の
（ａ）（ｂ）（ｃ）はそれぞれ、図２Ａ，図２Ｂ，図２
Ｃに断面に対応する。図４（ａ）（ｂ）（ｃ）に示すよ
うに、ＳＯＩ基板１０のシリコン基板１１とシリコン層
１３にはまず、ボロンをドープしてｐ型層とする。そし
て、シリコン層１３をＲＩＥによりエッチングして、シ
リコン酸化膜１２に達する深さの素子分離溝を形成し、
この素子分離溝に素子分離絶縁膜２０を埋め込む。これ
より、シリコン層１３は、互いに分離されたストライプ
状の複数の素子形成領域として区画される。
４〜図８を参照して説明する。これら図４〜図８の
（ａ）（ｂ）（ｃ）はそれぞれ、図２Ａ，図２Ｂ，図２
Ｃに断面に対応する。図４（ａ）（ｂ）（ｃ）に示すよ
うに、ＳＯＩ基板１０のシリコン基板１１とシリコン層
１３にはまず、ボロンをドープしてｐ型層とする。そし
て、シリコン層１３をＲＩＥによりエッチングして、シ
リコン酸化膜１２に達する深さの素子分離溝を形成し、
この素子分離溝に素子分離絶縁膜２０を埋め込む。これ
より、シリコン層１３は、互いに分離されたストライプ
状の複数の素子形成領域として区画される。
【００２６】この後、図５（ａ）（ｂ）（ｃ）に示すよ
うに、シリコン層１３上にゲート絶縁膜を介してゲート
電極３２をパターン形成する。具体的にゲート電極３２
は、多結晶シリコン膜３２ａとＷＳｉ膜３２ｂの積層膜
を用い、この上にシリコン窒化膜３４ａを重ねて、リソ
グラフィとＲＩＥによりパターン形成して、ワード線Ｗ
Ｌ１，ＷＬ２を得る。そして、ゲート電極３２をマスク
としてＡｓイオン注入を行い、シリコン酸化膜１２に達
する深さにｎ型拡散層２１ａ，２２ａ，２３ａを形成す
る。これらのｎ型拡散層２１ａ，２２ａ，２３ａはそれ
ぞれ、図２Ａに示すｎ型拡散層２１，２２，２３のうち
の比較的低濃度層となる。
うに、シリコン層１３上にゲート絶縁膜を介してゲート
電極３２をパターン形成する。具体的にゲート電極３２
は、多結晶シリコン膜３２ａとＷＳｉ膜３２ｂの積層膜
を用い、この上にシリコン窒化膜３４ａを重ねて、リソ
グラフィとＲＩＥによりパターン形成して、ワード線Ｗ
Ｌ１，ＷＬ２を得る。そして、ゲート電極３２をマスク
としてＡｓイオン注入を行い、シリコン酸化膜１２に達
する深さにｎ型拡散層２１ａ，２２ａ，２３ａを形成す
る。これらのｎ型拡散層２１ａ，２２ａ，２３ａはそれ
ぞれ、図２Ａに示すｎ型拡散層２１，２２，２３のうち
の比較的低濃度層となる。
【００２７】続いて、図６（ａ）（ｂ）（ｃ）に示すよ
うに、シリコン窒化膜の堆積と全面エッチングにより、
ゲート電極３２の側壁側壁絶縁膜３４ｂを形成する。そ
してＰイオン注入を行い、各ｎ型拡散層２１ａ，２２
ａ，２３ａ内にｎ+型拡散層２１ｂ，２２ｂ，２３ｂを
形成する。
うに、シリコン窒化膜の堆積と全面エッチングにより、
ゲート電極３２の側壁側壁絶縁膜３４ｂを形成する。そ
してＰイオン注入を行い、各ｎ型拡散層２１ａ，２２
ａ，２３ａ内にｎ+型拡散層２１ｂ，２２ｂ，２３ｂを
形成する。
【００２８】次に、図７（ａ）（ｂ）（ｃ）に示すよう
に、５０ｎｍ程度の薄いシリコン窒化膜３４ｃを全面に
堆積した後、更に層間絶縁膜３５の一部となる、ＴＥＯ
Ｓを用いたシリコン酸化膜（ＴＥＯＳ酸化膜）３５ａを
ワード線ＷＬ１，ＷＬ２を埋め込むように堆積する。こ
のＴＥＯＳ酸化膜３５は、その後ＣＭＰ処理により平坦
化して、各ワード線ＷＬ１，ＷＬ２のスペースを埋め
る。
に、５０ｎｍ程度の薄いシリコン窒化膜３４ｃを全面に
堆積した後、更に層間絶縁膜３５の一部となる、ＴＥＯ
Ｓを用いたシリコン酸化膜（ＴＥＯＳ酸化膜）３５ａを
ワード線ＷＬ１，ＷＬ２を埋め込むように堆積する。こ
のＴＥＯＳ酸化膜３５は、その後ＣＭＰ処理により平坦
化して、各ワード線ＷＬ１，ＷＬ２のスペースを埋め
る。
【００２９】次いで、図８（ａ）（ｂ）（ｃ）に示すよ
うに、隣接するセルのサイリスタＴＨに共通のアノード
となる位置、即ちサイリスタＴＨのゲート電極３２（Ｔ
Ｈ）からなる隣接するワード線ＷＬ２の間に、プラグ２
４を埋め込む。この工程は具体的には、まずリソグラフ
ィとＲＥＩによりシリコン基板１１まで達するコンタク
ト孔を形成する。このとき、ＲＩＥは、ＴＥＯＳ酸化膜
２５ａ、シリコン窒化膜３４ｃ、シリコン層１３、シリ
コン酸化膜１２と多層に及ぶため、その都度ガス条件を
変えて、ゲート電極３２を覆うシリコン窒化膜３４が膜
減りしないように気を付ける。またこのＲＩＥにより、
Ｐがドープされたｎ+型拡散層２２ｂはほぼ除去され
る。そして、ｐ+型多結晶シリコンの堆積と全面エッチ
ングを行って、コンタクト孔にプラグ２４を埋め込む。
プラグ２４の上面はゲート電極３２による段差の中程に
位置するようにする。
うに、隣接するセルのサイリスタＴＨに共通のアノード
となる位置、即ちサイリスタＴＨのゲート電極３２（Ｔ
Ｈ）からなる隣接するワード線ＷＬ２の間に、プラグ２
４を埋め込む。この工程は具体的には、まずリソグラフ
ィとＲＥＩによりシリコン基板１１まで達するコンタク
ト孔を形成する。このとき、ＲＩＥは、ＴＥＯＳ酸化膜
２５ａ、シリコン窒化膜３４ｃ、シリコン層１３、シリ
コン酸化膜１２と多層に及ぶため、その都度ガス条件を
変えて、ゲート電極３２を覆うシリコン窒化膜３４が膜
減りしないように気を付ける。またこのＲＩＥにより、
Ｐがドープされたｎ+型拡散層２２ｂはほぼ除去され
る。そして、ｐ+型多結晶シリコンの堆積と全面エッチ
ングを行って、コンタクト孔にプラグ２４を埋め込む。
プラグ２４の上面はゲート電極３２による段差の中程に
位置するようにする。
【００３０】以上により、プラグ２４をｐ型エミッタと
する横型サイリスタＴＨが完成する。そして、プラグ２
４が接続されるシリコン基板１１が基準電位Ｖｒｅｆの
供給端子となる。またこの後の熱処理により、Ｐイオン
注入によるｎ+型拡散層２１ｂ，２２ｂ，２３ｂと、Ａ
ｓイオン注入によるｎ型拡散層２１ａ，２２ａ，２３ａ
とほぼ同じ領域となり、これらが一体のｎ型拡散層２
１，２２，２３となる。Ｐイオンの法が拡散速度が速い
ためである。
する横型サイリスタＴＨが完成する。そして、プラグ２
４が接続されるシリコン基板１１が基準電位Ｖｒｅｆの
供給端子となる。またこの後の熱処理により、Ｐイオン
注入によるｎ+型拡散層２１ｂ，２２ｂ，２３ｂと、Ａ
ｓイオン注入によるｎ型拡散層２１ａ，２２ａ，２３ａ
とほぼ同じ領域となり、これらが一体のｎ型拡散層２
１，２２，２３となる。Ｐイオンの法が拡散速度が速い
ためである。
【００３１】この後、図２Ａ，図２Ｂ，図３Ｃに示すよ
うに、ＴＥＯＳ酸化膜による層間絶縁膜３５を堆積し、
ＣＭＰ処理により平坦化する。そして、リソグラフィと
ＲＩＥによりビット線コンタクト位置、即ち隣接するセ
ルのトランジスタＴＲの共通拡散層位置にコンタクト孔
を、ゲート電極３２（ＴＲ）にセルフアラインされた状
態で形成し、このコンタクト孔にｎ+型多結晶シリコン
によるビット線コンタクト用プラグ３６を埋め込む。そ
の後、バリアメタルとＡｌ膜を堆積し、リソグラフィと
ＲＩＥによりビット線３７をパターン形成する。
うに、ＴＥＯＳ酸化膜による層間絶縁膜３５を堆積し、
ＣＭＰ処理により平坦化する。そして、リソグラフィと
ＲＩＥによりビット線コンタクト位置、即ち隣接するセ
ルのトランジスタＴＲの共通拡散層位置にコンタクト孔
を、ゲート電極３２（ＴＲ）にセルフアラインされた状
態で形成し、このコンタクト孔にｎ+型多結晶シリコン
によるビット線コンタクト用プラグ３６を埋め込む。そ
の後、バリアメタルとＡｌ膜を堆積し、リソグラフィと
ＲＩＥによりビット線３７をパターン形成する。
【００３２】以上のような工程で、横型サイリスタを持
つＳＲＡＭセルアレイが得られる。この実施の形態の製
造工程は、ＳＯＩ基板の酸化膜を貫通するコンタクト孔
加工の工程を除き、通常のトランジスタ形成工程と変わ
ららない。従って、周辺ロジック回路とのプロセスミス
マッチングは少なく、ロジック混載メモリとしても有効
である。しかも、サイリスタとトランジスタが同様の平
面構造を持つから、８Ｆ2のセル面積を容易に実現する
ことができる。また、ＳＯＩ基板のシリコン基板を基準
電位Ｖｒｅｆ端子として用いるから、上部に多数の配線
を形成することよる面積ロスを回避することができる。
更にシリコン基板に高濃度にｐ型不純物をドープすれ
ば、低抵抗の基準電位端子線となる。
つＳＲＡＭセルアレイが得られる。この実施の形態の製
造工程は、ＳＯＩ基板の酸化膜を貫通するコンタクト孔
加工の工程を除き、通常のトランジスタ形成工程と変わ
ららない。従って、周辺ロジック回路とのプロセスミス
マッチングは少なく、ロジック混載メモリとしても有効
である。しかも、サイリスタとトランジスタが同様の平
面構造を持つから、８Ｆ2のセル面積を容易に実現する
ことができる。また、ＳＯＩ基板のシリコン基板を基準
電位Ｖｒｅｆ端子として用いるから、上部に多数の配線
を形成することよる面積ロスを回避することができる。
更にシリコン基板に高濃度にｐ型不純物をドープすれ
ば、低抵抗の基準電位端子線となる。
【００３３】この実施の形態によるＳＲＡＭセルの動作
モードを図９に示す。ホールド状態は、サイリスタＴＨ
のゲートであるワード線ＷＬ２を接地電位ＧＮＤとし、
トランジスタＴＲのゲートであるワード線ＷＬ１を電源
Ｖｄｄより低い所定の保持電位ＶＬとして、トランジス
タＴＲに僅かに電流が流れる状態で、図１０に示すデー
タ“０”（サイリスタがオフ），“１”（サイリスタが
オン）の状態を保持する。
モードを図９に示す。ホールド状態は、サイリスタＴＨ
のゲートであるワード線ＷＬ２を接地電位ＧＮＤとし、
トランジスタＴＲのゲートであるワード線ＷＬ１を電源
Ｖｄｄより低い所定の保持電位ＶＬとして、トランジス
タＴＲに僅かに電流が流れる状態で、図１０に示すデー
タ“０”（サイリスタがオフ），“１”（サイリスタが
オン）の状態を保持する。
【００３４】リード時は、選択ワード線ＷＬ１にＶｄｄ
を与えてトランジスタＴＲをオンにする。これにより、
図１１に示すように、“１”データの場合にはセル電流
が流れ、“０”データではセル電流が流れず、この電流
差によりデータを判別することができる。ライト時は、
選択ワード線ＷＬ１，ＷＬ２にＶｄｄを与え、“０”書
き込みの場合はビット線ＢＬにＶｄｄを、“１”書き込
みの場合はビット線ＢＬに接地電位ＧＮＤを与える。こ
れによりに、図１２に示すように、“１”書き込みの場
合はサイリスタＴＨがターンオンし、“０”書き込みの
場合はサイリスタＴＨがオフを保つことにより、ホール
ド状態に戻すと、図１０の状態が得られることになる。
を与えてトランジスタＴＲをオンにする。これにより、
図１１に示すように、“１”データの場合にはセル電流
が流れ、“０”データではセル電流が流れず、この電流
差によりデータを判別することができる。ライト時は、
選択ワード線ＷＬ１，ＷＬ２にＶｄｄを与え、“０”書
き込みの場合はビット線ＢＬにＶｄｄを、“１”書き込
みの場合はビット線ＢＬに接地電位ＧＮＤを与える。こ
れによりに、図１２に示すように、“１”書き込みの場
合はサイリスタＴＨがターンオンし、“０”書き込みの
場合はサイリスタＴＨがオフを保つことにより、ホール
ド状態に戻すと、図１０の状態が得られることになる。
【００３５】図１３は、この発明の別の実施の形態によ
るＳＲＡＭセルアレイのレイアウトを示し、図１４Ａ，
図１４Ｂ，図１４Ｃはそれぞれ、図１３のＡ−Ａ’，Ｂ
−Ｂ’，Ｃ−Ｃ’断面を示している。基本的なセルアレ
イ構成は、先の実施の形態と同様であり、対応する部分
には先の実施の形態と同一符号を付して詳細な説明は省
く。
るＳＲＡＭセルアレイのレイアウトを示し、図１４Ａ，
図１４Ｂ，図１４Ｃはそれぞれ、図１３のＡ−Ａ’，Ｂ
−Ｂ’，Ｃ−Ｃ’断面を示している。基本的なセルアレ
イ構成は、先の実施の形態と同様であり、対応する部分
には先の実施の形態と同一符号を付して詳細な説明は省
く。
【００３６】この実施の形態の先の実施の形態との相違
を説明すれば、先の実施の形態では、サイリスタＴＨの
ｐ+型エミッタ（アノード）層となるプラグ２４を、シ
リコン層１３、更にその下の酸化膜１２を貫通する孔に
埋め込むようにして、各素子形成領域毎に別々に形成し
た。これに対してこの実施の形態では、図１３及び図１
４Ａに示すように、隣接するワード線ＷＬ２の間に、ｐ
+型多結晶シリコンによる基準電位供給線４１を連続的
に形成している。この基準電位供給線４１は、それ自体
はサイリスタのｐ型エミッタにはならない。即ち図１４
Ａに示すように、隣接するワード線ＷＬ２の間のｎ型拡
散層２２の内部に、隣接するサイリスタの共通のｐ+型
エミッタ層４２を酸化膜１２に達する深さに拡散形成し
ている。基準電位供給線４１は、ワード線方向にｐ+型
エミッタ層４２を共通接続する配線となる。従って、先
の実施の形態と異なり、シリコン層１３及びその下の酸
化膜１２を貫通する深いコンタクトは要らない。
を説明すれば、先の実施の形態では、サイリスタＴＨの
ｐ+型エミッタ（アノード）層となるプラグ２４を、シ
リコン層１３、更にその下の酸化膜１２を貫通する孔に
埋め込むようにして、各素子形成領域毎に別々に形成し
た。これに対してこの実施の形態では、図１３及び図１
４Ａに示すように、隣接するワード線ＷＬ２の間に、ｐ
+型多結晶シリコンによる基準電位供給線４１を連続的
に形成している。この基準電位供給線４１は、それ自体
はサイリスタのｐ型エミッタにはならない。即ち図１４
Ａに示すように、隣接するワード線ＷＬ２の間のｎ型拡
散層２２の内部に、隣接するサイリスタの共通のｐ+型
エミッタ層４２を酸化膜１２に達する深さに拡散形成し
ている。基準電位供給線４１は、ワード線方向にｐ+型
エミッタ層４２を共通接続する配線となる。従って、先
の実施の形態と異なり、シリコン層１３及びその下の酸
化膜１２を貫通する深いコンタクトは要らない。
【００３７】この実施の形態のセルアレイの製造工程も
基本的に先の実施の形態と同様である。異なるのは、先
の実施の形態における図８（ａ）（ｂ）（ｃ）の工程で
ある。この工程で、コンタクト孔は、隣接するワード線
ＷＬ２の間に基準電位線４１を埋め込むに必要なストラ
イプ状に、且つシリコン層１３を露出させる深さで形成
される。そしてこのコンタクト孔を介して高濃度のＢイ
オン注入を行うことにより、ｎ型拡散層２２内にｐ+型
エミッタ層４２を形成する。その後、ｐ+型多結晶シリ
コンの堆積と全面エッチングにより、ｐ+型エミッタ層
４２を連結するように、コンタクト孔に基準電位供給線
４１を埋め込み形成する。
基本的に先の実施の形態と同様である。異なるのは、先
の実施の形態における図８（ａ）（ｂ）（ｃ）の工程で
ある。この工程で、コンタクト孔は、隣接するワード線
ＷＬ２の間に基準電位線４１を埋め込むに必要なストラ
イプ状に、且つシリコン層１３を露出させる深さで形成
される。そしてこのコンタクト孔を介して高濃度のＢイ
オン注入を行うことにより、ｎ型拡散層２２内にｐ+型
エミッタ層４２を形成する。その後、ｐ+型多結晶シリ
コンの堆積と全面エッチングにより、ｐ+型エミッタ層
４２を連結するように、コンタクト孔に基準電位供給線
４１を埋め込み形成する。
【００３８】この実施の形態の場合、サイリスタＴＨの
ｐｎｐｎ構造は、単結晶のシリコン層１３内に拡散のみ
により形成され、先の実施の形態のように多結晶シリコ
ンをｐｎｐｎ構造に含まない。先の実施の形態のよう
に、多結晶シリコンと単結晶シリコンとの界面を素子内
に含むと、その界面が空乏層に含まれたときにリーク源
となる可能性があるが、この実施の形態ではその様なリ
ーク源が形成されることはない。
ｐｎｐｎ構造は、単結晶のシリコン層１３内に拡散のみ
により形成され、先の実施の形態のように多結晶シリコ
ンをｐｎｐｎ構造に含まない。先の実施の形態のよう
に、多結晶シリコンと単結晶シリコンとの界面を素子内
に含むと、その界面が空乏層に含まれたときにリーク源
となる可能性があるが、この実施の形態ではその様なリ
ーク源が形成されることはない。
【００３９】図１５は更に別の実施の形態によるセルア
レイのレイアウトを示し、図１６はそのＡ−Ａ’断面を
示している。基本的な構成は、図１３及び図１４Ａ〜図
１４Ｃで示した実施の形態と同様である。異なる点はこ
の実施の形態の場合、素子形成領域を２セル単位で島状
に区画しており、その島状の素子形成領域内で二つのセ
ルがビット線３７に接続されるトランジスタ拡散層２３
を共有するが、サイリスタのｐ+型エミッタ４２につい
ては、ビット線方向に隣接するメモリセルの間で個別に
形成している点である。そして、ｐ+型エミッタ４２
は、ワード線ＷＬ１，ＷＬ２と並行する、ｐ+型多結晶
シリコンにより形成された基準電位（Ｖｒｅｆ）供給線
４１に接続される。
レイのレイアウトを示し、図１６はそのＡ−Ａ’断面を
示している。基本的な構成は、図１３及び図１４Ａ〜図
１４Ｃで示した実施の形態と同様である。異なる点はこ
の実施の形態の場合、素子形成領域を２セル単位で島状
に区画しており、その島状の素子形成領域内で二つのセ
ルがビット線３７に接続されるトランジスタ拡散層２３
を共有するが、サイリスタのｐ+型エミッタ４２につい
ては、ビット線方向に隣接するメモリセルの間で個別に
形成している点である。そして、ｐ+型エミッタ４２
は、ワード線ＷＬ１，ＷＬ２と並行する、ｐ+型多結晶
シリコンにより形成された基準電位（Ｖｒｅｆ）供給線
４１に接続される。
【００４０】先の実施の形態のように、隣接セルの間で
基準電位Ｖｒｅｆを共有にした場合、あるメモリセルに
“０”データを書き込む動作において、同じビット線に
接続された非選択セルのサイリスタに逆電圧がかかっ
て、データ破壊が生じるおそれがある。この実施の形態
の場合、ビット線方向に並ぶセルについて、基準電位Ｖ
ｒｅｆをセル毎に個別に制御できるようにすることで、
確実な選択書き込みが可能になる。
基準電位Ｖｒｅｆを共有にした場合、あるメモリセルに
“０”データを書き込む動作において、同じビット線に
接続された非選択セルのサイリスタに逆電圧がかかっ
て、データ破壊が生じるおそれがある。この実施の形態
の場合、ビット線方向に並ぶセルについて、基準電位Ｖ
ｒｅｆをセル毎に個別に制御できるようにすることで、
確実な選択書き込みが可能になる。
【００４１】図１７及び図１８は、更に図１５及び図１
６に示した実施の形態を基本として、これを変形した実
施の形態である。この実施の形態の場合、ビット線方向
に２セル毎に形成される素子分離絶縁膜２０上に、トラ
ンジスタのゲート３２（ＴＲ）、サイリスタのゲート３
２（ＴＨ）と同時に形成されるダミーワード線３２ａを
配設している。この様にすれば、サイリスタのｐ+型エ
ミッタ４２を共通接続する基準電位供給線４１を、この
ダミーワード線３２ａとこれに隣接するサイリスタのワ
ード線ＷＬ２の間にセルフアラインで埋め込み形成する
ことができる。
６に示した実施の形態を基本として、これを変形した実
施の形態である。この実施の形態の場合、ビット線方向
に２セル毎に形成される素子分離絶縁膜２０上に、トラ
ンジスタのゲート３２（ＴＲ）、サイリスタのゲート３
２（ＴＨ）と同時に形成されるダミーワード線３２ａを
配設している。この様にすれば、サイリスタのｐ+型エ
ミッタ４２を共通接続する基準電位供給線４１を、この
ダミーワード線３２ａとこれに隣接するサイリスタのワ
ード線ＷＬ２の間にセルフアラインで埋め込み形成する
ことができる。
【００４２】
【発明の効果】以上述べたようにこの発明によれば、Ｓ
ＲＡＭセルを構成するゲート付きサイリスタとトランジ
スタが、サイリスタを横型としてＳＯＩ基板に形成され
る。従って、サイリスタのゲート電極とトランジスタの
ゲート電極は、同じ電極材料膜を用いて同時にパターン
形成することができ、表面に大きな段差が形成されるこ
ともなく、小さいセル占有面積を実現することが容易で
ある。
ＲＡＭセルを構成するゲート付きサイリスタとトランジ
スタが、サイリスタを横型としてＳＯＩ基板に形成され
る。従って、サイリスタのゲート電極とトランジスタの
ゲート電極は、同じ電極材料膜を用いて同時にパターン
形成することができ、表面に大きな段差が形成されるこ
ともなく、小さいセル占有面積を実現することが容易で
ある。
【図１】この発明の実施の形態によるＳＲＡＭセルアレ
イの平面図である。
イの平面図である。
【図２Ａ】図１のＡ−Ａ’断面図である。
【図２Ｂ】図１のＢ−Ｂ’断面図である。
【図２Ｃ】図１のＣ−Ｃ’断面図である。
【図３】同ＳＲＡＭセルの等価構造と等価回路を示す図
である。
である。
【図４】同実施の形態の製造工程における素子分離工程
を示す図である。
を示す図である。
【図５】同実施の形態の製造工程におけるゲート電極形
成及びｎ型拡散層形成の工程を示す図である。
成及びｎ型拡散層形成の工程を示す図である。
【図６】同実施の形態の製造工程におけるゲート側壁絶
縁膜形成及びｎ+型拡散層形成の工程を示す図である。
縁膜形成及びｎ+型拡散層形成の工程を示す図である。
【図７】同実施の形態の製造工程における平坦化工程を
示す図である。
示す図である。
【図８】同実施の形態の製造工程におけるプラグ埋め込
み工程を示す図である。
み工程を示す図である。
【図９】同実施の形態のＳＲＡＭの動作モードを示す図
である。
である。
【図１０】データ保持時の特性を示す図である。
【図１１】データリード時の特性を示す図である。
【図１２】データライト時の特性を示す図である。
【図１３】この発明の他の実施の形態によるＳＲＡＭセ
ルアレイの平面図である。
ルアレイの平面図である。
【図１４Ａ】図１３のＡ−Ａ’断面図である。
【図１４Ｂ】図１３のＢ−Ｂ’断面図である。
【図１４Ｃ】図１３のＣ−Ｃ’断面図である。
【図１５】この発明の他の実施の形態によるＳＲＡＭセ
ルアレイの平面図である。
ルアレイの平面図である。
【図１６】図１５のＡ−Ａ’断面図である。
【図１７】この発明の他の実施の形態によるＳＲＡＭセ
ルアレイの平面図である。
ルアレイの平面図である。
【図１８】図１７のＡ−Ａ’断面図である。
【図１９】従来提案されているサイリスタの微分負性抵
抗を利用するＳＲＡＭセルの構造を示す図である。
抗を利用するＳＲＡＭセルの構造を示す図である。
【図２０】同ＳＲＡＭセルの等価回路である。
１０…ＳＯＩ基板、１１…シリコン基板、１２…酸化
膜、１３…シリコン層、２０…素子分離絶縁膜、２１，
２２，２３…ｎ型拡散層、２４…ｐ型プラグ（ｐ型エミ
ッタ層）、３１…ゲート絶縁膜、３２…ゲート電極（ワ
ード線ＷＬ１，ＷＬ２）、３４…シリコン窒化膜、３５
…層間絶縁膜、３６…ビット線コンタクトプラグ、３７
…ビット線（ＢＬ）、４１…基準電位線、４２…ｐ+型
エミッタ層。
膜、１３…シリコン層、２０…素子分離絶縁膜、２１，
２２，２３…ｎ型拡散層、２４…ｐ型プラグ（ｐ型エミ
ッタ層）、３１…ゲート絶縁膜、３２…ゲート電極（ワ
ード線ＷＬ１，ＷＬ２）、３４…シリコン窒化膜、３５
…層間絶縁膜、３６…ビット線コンタクトプラグ、３７
…ビット線（ＢＬ）、４１…基準電位線、４２…ｐ+型
エミッタ層。
Claims (16)
- 【請求項１】 半導体基板に絶縁膜により分離されて半
導体層が形成された基板と、 この基板の前記半導体層にｐｎｐｎ構造が横方向に形成
されたゲート付きサイリスタと、 前記基板の前記半導体層に形成されて前記サイリスタの
一端に接続されたトランジスタと、を有することを特徴
とする半導体装置。 - 【請求項２】 半導体基板に絶縁膜により分離されて半
導体層が形成された基板と、 この基板の前記半導体層に第１導電型の第１エミッタ
層、第２導電型の第１ベース層、第１導電型の第２ベー
ス層及び第２導電型の第２エミッタ層が横方向に形成さ
れ、その第２ベース層上に第１のワード線に接続される
第１のゲート電極が形成されたサイリスタと、 前記基板の前記半導体層に形成されて、ソース、ドレイ
ン拡散層の一方が前記サイリスタの第２エミッタ層と共
有され、他方がビット線に接続され、第２のワード線に
接続される第２のゲート電極を有するトランジスタと、
を有することを特徴とする半導体装置。 - 【請求項３】 前記基板上に、前記サイリスタと前記ト
ランジスタにより構成される複数のメモリセルがマトリ
クス配列されてセルアレイが構成され、 前記セルアレイ上で前記第１及び第２のワード線が互い
に並行して配設され、前記ビット線が前記第１及び第２
のワード線と交差して配設されていることを特徴とする
請求項２記載の半導体装置。 - 【請求項４】 前記基板の前記半導体層は、素子分離絶
縁膜によりストライプ状の複数の素子形成領域に区画さ
れ、 各素子形成領域に、隣接するメモリセルの間で前記サイ
リスタの第１エミッタ層を共有し且つ、前記トランジス
タの前記ビット線に接続される拡散層を共有して、複数
個のメモリセルが配列されていることを特徴とする請求
項３記載の半導体装置。 - 【請求項５】 前記素子分離絶縁膜は、前記半導体層の
下の前記絶縁膜に達する深さに形成されていることを特
徴とする請求項４記載の半導体装置。 - 【請求項６】 前記サイリスタの第１エミッタ層は、前
記半導体層の第１ベース層及びその下の前記絶縁膜を貫
通して前記半導体基板に達するように形成された孔に埋
め込まれた第１導電型のプラグにより形成されており、
前記半導体基板が複数のメモリセルに共通の前記基準電
位端子として供されることを特徴とする請求項３記載の
半導体装置。 - 【請求項７】 前記サイリスタの第１エミッタ層は、前
記半導体層の第１ベース層内に拡散形成され、隣接する
前記第１のワード線の間に前記第１エミッタ層を前記第
１のワード線の方向に共通接続する基準電位供給線が配
設されていることを特徴とする請求項３記載の半導体装
置。 - 【請求項８】 最小加工寸法をＦとして、前記第１及び
第２のワード線がライン／スペース＝Ｆ／Ｆで形成さ
れ、前記ビット線がライン／スペース＝Ｆ／Ｆで形成さ
れて、１メモリセル当たりの面積が８Ｆ2に設定されて
いることを特徴とする請求項３記載の半導体装置。 - 【請求項９】 前記基板の前記半導体層は、素子分離絶
縁膜により島状の複数の素子形成領域に区画され、 各素子形成領域に、隣接するメモリセルの間で前記トラ
ンジスタの前記ビット線に接続される拡散層を共有し、
サイリスタの第１エミッタ層を個別に形成して、複数個
のメモリセルが配列されていることを特徴とする請求項
３記載の半導体装置。 - 【請求項１０】 前記サイリスタの第１エミッタ層は、
前記半導体層の第１ベース層内に拡散形成され、前記第
１のワード線の方向に第１エミッタ層を共通接続する基
準電位供給線が配設されていることを特徴とする請求項
９記載の半導体装置。 - 【請求項１１】 隣接するメモリセルの間の前記サイリ
スタの第１エミッタ層の間にある素子分離絶縁膜上に前
記基準電位供給線と並行するダミーワード線が配設され
ていることを特徴とする請求項１０記載の半導体装置。 - 【請求項１２】 ゲート付きサイリスタとこれに直列接
続されるトランジスタにより１メモリセルが構成される
半導体装置の製造方法であって、 半導体基板に絶縁膜により分離されて形成された第１導
電型の半導体層に、素子分離絶縁膜により挟まれた素子
形成領域を区画する工程と、 前記素子形成領域上に並行するように、サイリスタの第
１導電型の第２ベース層上に位置する第１のゲート電極
とトランジスタの第２のゲート電極とを形成する工程
と、 前記素子形成領域に、前記第２のゲート電極の両側に第
２導電型のソース及びドレイン拡散層を形成し、同時に
前記第１のゲート電極の両側に前記ソース及びドレイン
拡散層の一方と共通の第２導電型の第２エミッタ層及び
第２導電型の第１ベース層を形成するイオン注入工程
と、 前記第１ベース層及びその下の前記絶縁膜を貫通する孔
を形成し、この孔に前記半導体基板に接触するように前
記サイリスタの第１導電型の第１エミッタ層となるプラ
グを埋め込む工程と、を有することを特徴とする半導体
装置の製造方法。 - 【請求項１３】 ゲート付きサイリスタとこれに直列接
続されるトランジスタにより１メモリセルが構成される
半導体記憶装置の製造方法であって、 半導体基板に絶縁膜により分離されて形成された第１導
電型の半導体層に、素子分離絶縁膜を形成して素子形成
領域を区画する工程と、 前記素子形成領域上に並行するように、サイリスタの第
１導電型の第２ベース層上に位置する第１のゲート電極
とトランジスタの第２のゲート電極とを形成する工程
と、 前記素子形成領域に、前記第２のゲート電極の両側に第
２導電型のソース及びドレイン拡散層を形成し、同時に
前記第１のゲート電極の両側に前記ソース及びドレイン
拡散層の一方と共通の第２導電型の第２エミッタ層及び
第２導電型の第１ベース層を形成するイオン注入工程
と、 前記第１ベース層内に選択的に前記サイリスタの第１導
電型の第１エミッタ層を形成する工程と、を有すること
を特徴とする半導体装置の製造方法。 - 【請求項１４】 前記素子分離絶縁膜は、前記半導体層
に前記絶縁膜に達する深さの溝を形成して、この溝に埋
め込まれることを特徴とする請求項１２又は１３記載の
半導体装置の製造方法。 - 【請求項１５】 前記イオン注入工程の後、前記第１及
び第２のゲート電極の側壁に側壁絶縁膜を形成する工程
と、引き続き層間絶縁膜を堆積してその表面を平坦化す
る工程とを有し、 前記プラグは、前記第１のゲート電極に隣接する位置で
前記層間絶縁膜と前記第１ベース層及びその下の前記絶
縁膜を貫通して形成された孔に埋め込まれることを特徴
とする請求項１２記載の半導体装置の製造方法。 - 【請求項１６】 前記イオン注入工程の後、前記第１及
び第２のゲート電極の側壁に側壁絶縁膜を形成する工程
と、引き続き層間絶縁膜を堆積してその表面を平坦化す
る工程とを有し、 前記第１エミッタ層は、前記第１のゲート電極に隣接す
る位置で前記層間絶縁膜に形成された孔を介して前記第
１ベース層内に選択的なイオン注入を行うことにより形
成されることを特徴とする請求項１３記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001035145A JP4044293B2 (ja) | 2001-02-13 | 2001-02-13 | 半導体装置及びその製造方法 |
| US10/073,338 US6653665B2 (en) | 2001-02-13 | 2002-02-13 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001035145A JP4044293B2 (ja) | 2001-02-13 | 2001-02-13 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002246560A true JP2002246560A (ja) | 2002-08-30 |
| JP4044293B2 JP4044293B2 (ja) | 2008-02-06 |
Family
ID=18898629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001035145A Expired - Fee Related JP4044293B2 (ja) | 2001-02-13 | 2001-02-13 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP4044293B2 (ja) |
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