JP2005175090A - 半導体メモリ装置及びその製造方法 - Google Patents

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Abstract

【課題】 微細化を図りつつデータ破壊の防止を可能にする半導体メモリ装置を提供する。
【解決手段】 半導体メモリ装置のメモリセルである記憶トランジスタＭＴは、ＳＯＩ基板のシリコン層に形成されたドレイン領域７及びソース領域９と、これらの領域の間のシリコン層に形成されたフローティングのチャネルボディと、チャネルボディ上にゲート絶縁膜を介して配置されたゲート電極（ワード線ＷＬ）と、で構成される。チャネルボディの多数キャリア蓄積状態によりデータを記憶する。隣り合うドレイン領域７（ソース領域９）どうしを絶縁分離する不純物領
域分離領域１１の幅ｗ１は、素子分離領域３の幅ｗ２よりも小さい。
【選択図】 図１

Description

本発明は、半導体メモリ装置に係り、例えばＳＯＩ基板のような基板に形成されたトランジスタのチャネルボディの多数キャリア蓄積状態によりデータ記憶を行う半導体メモリ装置及びその製造方法に関する。
最近、従来のＤＲＡＭ代替を目的として、より単純なセル構造でダイナミック記憶を可能とした半導体メモリ装置が提案されている（特許文献１参照）。メモリセルは、ＳＯＩ基板に形成されたフローティングのボディ（チャネルボディ）を持つ一つのトランジスタにより構成される。このメモリセルは、ボディに過剰の多数キャリアが蓄積された状態を第１データ状態（例えば、データ“１”）、ボディから過剰の多数キャリアが放出された状態を第２データ状態（例えば、データ“０”）として、二値記憶を行う。
このようなメモリセルを“ＦＢＣ（Floating Body Cell）”といい、ＦＢＣを用いた半導体メモリ装置を“ＦＢＣメモリ”という。ＦＢＣメモリは、通常のＤＲＡＭのようにキャパシタを用いないから、セルアレイの構造が単純であり、単位セル面積が小さく、従って高集積化が容易であるという長所を持つ。
特開２００２−３４３８８６（図１〜図４）
ＦＢＣにおいても、従来のＤＲＡＭ等の他の半導体メモリと同様に、（１）データ破壊が発生するのを防止すること、（２）微細化を図ること、（３）寄生抵抗およびそのばらつきを小さくすること、（４）データ保持時間を長くすること、が望まれる。
本発明の目的は、微細化を図りつつデータ破壊の防止を可能にする半導体メモリ装置及びその製造方法を提供することである。
本発明の他の目的は、寄生抵抗およびそのばらつきを小さくしつつデータ保持時間を長くすることが可能な半導体メモリ装置を提供することである。
本発明に係る半導体メモリ装置の一態様は、基板と、絶縁層により前記基板と絶縁分離された第１導電型の単結晶構造を有する第１半導体層と、ワード線に接続されたゲート電極と、前記第１半導体層に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記第１半導体層に設けられた第１導電型のチャネルボディと、を含むと共に前記チャネルボディの多数キャリア蓄積状態によりデータを記憶する複数の記憶トランジスタと、前記複数の記憶トランジスタのうち前記ゲート電極が前記ワード線で共通接続された記憶トランジスタどうしを絶縁分離する素子分離領域と、隣り合う前記ドレイン領域どうし及び隣り合う前記ソース領域どうしを絶縁分離すると共に前記素子分離領域の幅よりも小さい幅を有する不純物領域分離領域と、を備える、ことを特徴とする。
本発明に係る半導体メモリ装置の他の態様は、基板と、絶縁層により前記基板と絶縁分離された第１導電型の単結晶構造を有する第１半導体層と、ワード線に接続されたゲート電極と、前記第１半導体層に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記第１半導体層に設けられた第１導電型のチャネルボディと、を含むと共に前記チャネルボディの多数キャリア蓄積状態によりデータを記憶する複数の記憶トランジスタと、前記ゲート電極の側面に設けられたサイドウォールと、前記サイドウォールの配置位置まで延びるように前記不純物領域上に接して形成された第２導電型の第２半導体層と、を備えることを特徴とする。
本発明に係る半導体メモリ装置の製造方法の一態様は、ドレイン領域とソース領域で挟まれたチャネルボディの多数キャリア蓄積状態によりデータを記憶する複数の記憶トランジスタを含む半導体メモリ装置の製造方法であって、絶縁層により基板と絶縁分離された第１導電型の単結晶構造を有すると共に前記ドレイン領域、前記ソース領域及び前記チャネルボディが形成される第１半導体層に、複数の素子分離領域を隣と間隔を設けて形成する工程と、前記複数の素子分離領域で規定される前記第１半導体層上の領域にゲート絶縁膜を形成する工程と、前記複数の記憶トランジスタをマトリクス状に配置するために、ゲート電極を含む複数のワード線を隣と間隔を設けて、前記複数の素子分離領域と交差するように前記ゲート絶縁膜上に形成する工程と、前記ゲート電極間に位置するサイドウォールどうしの距離が前記素子分離領域の幅よりも小さくなるように、前記サイドウォールを前記ゲート電極の側面に形成する工程と、前記サイドウォールをマスクにして前記第１半導体層を選択的に除去することにより、隣り合う前記ドレイン領域となる一方領域と他方領域とが絶縁分離されるように及び隣り合う前記ソース領域となる一方領域と他方領域とが絶縁分離されるように、前記素子分離領域の幅よりも小さい幅を有するトレンチを前記第１半導体層に自己整合的に形成する工程と、前記第１半導体層に形成された前記ドレイン領域に接続するビット線及び前記ソース領域に接続するソース線を形成する工程と、を備える、ことを特徴とする。
本発明の一態様によれば、微細化を図りつつデータ破壊の防止を可能にする半導体メモリ装置及びその製造方法を実現することができる。また、本発明の他の態様によれば、寄生抵抗およびそのばらつきを小さくしつつデータ保持時間を長くすることが可能な半導体メモリ装置を実現することができる。
本発明の実施形態を以下の項目に分けて説明する。メモリセルとして機能する記憶トランジスタはＦＢＣを意味する。
［第１実施形態］
（半導体メモリ装置の構造）
（半導体メモリ装置の動作）
（第１実施形態の主な効果）
（半導体メモリ装置の製造方法）
［第２実施形態］
（半導体メモリ装置の構造）
（半導体メモリ装置の製造方法）
［第３実施形態］
［第４実施形態］
（半導体メモリ装置の構造）
（半導体メモリ装置の製造方法）
［第５実施形態］
（半導体メモリ装置の構造）
（半導体メモリ装置の製造方法）
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。
［第１実施形態］
第１実施形態は、隣り合うドレイン領域どうし及び隣り合うソース領域どうしを絶縁分離する不純物領域分離領域を備え、この領域の幅を素子分離領域の幅よりも小さくしたことを主な特徴とする。
（半導体メモリ装置の構造）
図１は、第１実施形態に係る半導体メモリ装置のセルアレイ１の一部の平面図である。セルアレイ１は、複数の記憶トランジスタＭＴがマトリクス状に配置された構造を有する。記憶トランジスタＭＴは、フローティング状態のチャネルボディの多数キャリア蓄積状態によりデータを記憶する。以下、セルアレイ１の平面構造について詳細に説明する。
セルアレイ１は、ｙ方向に延びる複数の素子分離領域３を備え、これらは隣と間隔を設けて配置されている。素子分離領域３間の領域が素子形成領域５となる。素子形成領域５には、ドレイン領域７及びソース領域９となる一対の不純物領域が形成されている。
セルアレイ１において、素子分離領域３と交差するようにｘ方向に延びる複数のワード線ＷＬが、隣と間隔を設けて配置されている。ワード線ＷＬと素子形成領域５とが交差する箇所に記憶トランジスタＭＴが配置される。各記憶トランジスタＭＴのゲート電極は対応するワード線ＷＬに接続されている。ゲート電極がワード線ＷＬで共通接続された記憶トランジスタＭＴどうしは、素子分離領域３により絶縁分離される。
ワード線ＷＬ間には、ドレインプラグＤＰとｘ方向に延びるソース線ＳＬとが交互に配置されている。ドレインプラグＤＰは、隣り合うドレイン領域７に共通接続された導電性のプラグであり、ｙ方向に延びるビット線ＢＬと接続されている。ソース線ＳＬは、隣り合うソース領域９に共通接続されている。
ドレインプラグＤＰ下の素子形成領域５には、隣り合うドレイン領域７どうしを絶縁分離する不純物領域分離領域１１が形成されている。同様に、ソース線ＳＬ下の素子形成領域５にも、隣り合うソース領域９どうしを絶縁分離する不純物領域分離領域１１が形成されている。これら分離領域１１の幅ｗ１は、素子分離領域３の幅ｗ２（ワード線ＷＬ方向の寸法）よりも小さい。これが第１実施形態の特徴の一つである。
次に、第１実施形態に係るセルアレイの断面構造について、図２Ａ、図２Ｂ及び図２Ｃを用いて説明する。図２Ａは図１のＡ１−Ａ２線に沿った断面図であり、図２ＢはＢ１−Ｂ２線に沿った断面図であり、図２ＣはＣ１−Ｃ２線に沿った断面図である。
記憶トランジスタＭＴは、フローティングボディを持つＮＭＯＳトランジスタである。トランジスタＭＴは、シリコン基板１３（基板の一例）、シリコン酸化層１５（絶縁層の一例）、単結晶構造のｐ型のシリコン層１７（第１半導体層の一例）が積層された構造を有するＳＯＩ基板１９に形成されている。シリコン層１７は、シリコン酸化層１５によりシリコン基板１３と絶縁分離されている。素子分離領域３及び不純物領域分離領域１１で規定されるシリコン層１７が、素子形成領域５となる。素子分離領域３は、シリコン層１７（第１半導体層の一例）よりも高さが大きい。
記憶トランジスタＭＴは、素子形成領域５（シリコン層１７）に形成されたｐ型のチャネルボディ２１と、チャネルボディ２１上にゲート絶縁膜２３を介して形成されると共にワード線ＷＬに接続されたゲート電極２５と、チャネルボディ２１を挟むように素子形成領域５（シリコン層１７）に設けられたｎ型のドレイン領域７及びソース領域９と、を備える。
ドレイン領域７とソース領域９との間のシリコン層１７に設けられたチャネルボディ２１は、フローティングボディとなる。記憶トランジスタＭＴは、チャネルボディ２１の多数キャリア蓄積状態によりデータを記憶する。詳しくは、チャネルボディ２１が過剰の多数キャリアを保持する第１データ状態と、チャネルボディ２１が第１データ状態より少ない多数キャリアを保持する第２データ状態とのいずれかを記憶する。
ドレイン領域７、ソース領域９は、ＬＤＤ(Lightly Doped Drain)構造を有する。このため、これらの領域７，９の先端は、ｎ型の低濃度領域２７にされている。ドレイン領域７やソース領域９上には、それぞれの領域と接するように、ｎ型の選択エピタキシャル層２９（第２半導体層の一例）が形成されている。この層２９上にはシリサイド３１が形成されている。シリサイド３１の端部は、素子分離領域３上に延びている。なお、図２Ｃでは、選択エピタキシャル層２９が素子分離領域３より下に位置しているが、選択エピタキシャル層２９の高さが素子分離領域３よりも高く、選択エピタキシャル層２９の端部が素子分離領域３上に延びた構造でもよい。
不純物領域分離領域１１は、隣り合うドレイン領域７どうし及び隣り合うソース領域９どうしを絶縁分離する。分離領域１１は、さらに上方に延びており、これにより、隣り合うドレイン領域７（ソース領域９）上の選択エピタキシャル層２９どうし及びシリサイド３１どうしを、絶縁分離している。不純物領域分離領域１１は、シリコン酸化層１５に到達するトレンチ３５に絶縁膜３７を埋め込んだ構造を有する。
ゲート絶縁膜２３は具体的にはゲート酸化膜である。ゲート電極２５の材料は例えばポリシリコンである。ゲート電極２５上にはシリサイド３３が形成されている。ゲート電極２５の側面には、サイドウォール３９が設けられている。サイドウォール３９の配置位置まで、選択エピタキシャル層２９が延びている。サイドウォール３９は、選択エピタキシャル層２９（第２半導体層の一例）とゲート電極２５の間に、シリコン窒化膜４１、シリコン酸化膜４３、シリコン窒化膜４５がサンドイッチされた構造を有する。
記憶トランジスタＭＴを覆うようにシリサイド３１，３３上に層間絶縁膜４７が形成されている。ソース領域９上の層間絶縁膜４７には、ワード線ＷＬが延びる方向に沿ってトレンチ４９が形成されている。トレンチ４９にソース線ＳＬが埋め込まれている。ソース線ＳＬは、シリサイド３１及び選択エピタキシャル層２９を介して、隣り合うソース領域９のそれぞれに接続される。
また、層間絶縁膜４７のうちドレイン領域７上には、スルーホール５１が形成されている。スルーホール５１には、ドレインプラグＤＰの下部５３が埋め込まれている。下部５３は、ドレイン領域７のシリサイド層３１に接続されている。
層間絶縁膜４７は層間絶縁膜５５で覆われている。層間絶縁膜５５に設けられたスルーホール５７には、ドレインプラグＤＰの下部５３と接続するドレインプラグＤＰの上部５９が埋め込まれている。ドレインプラグＤＰは、下部５３と上部５９で構成されている。ドレインプラグＤＰは、シリサイド３１及び選択エピタキシャル層２９を介して、隣り合うドレイン領域７どうしを跨ぐように、これらの領域に共通接続されている。層間絶縁膜５５上には、ビット線ＢＬが埋め込まれた層間絶縁膜６１が形成されている。ビット線ＢＬはドレインプラグＤＰと接続されている。
なお、ＳＯＩ基板１９には、論理回路を混載することもできる。図２Ｄは、この論理回路の構成要素となるＰＭＯＳトランジスタＰＱとＮＭＯＳトランジスタＮＱの断面図である。これらのロジックトランジスタは、シリコン層１７（第１半導体層の一例）に形成される。
（半導体メモリ装置の動作）
半導体メモリ装置の動作について図３〜図５で説明する。図３〜図５は、記憶トランジスタＭＴの断面の模式図である。図３はデータ“１”の書込み動作、図４はデータ“０”の書込み動作、図５はデータの読出し動作を示している。
図３に示すように、記憶トランジスタＭＴへのデータ“１”の書込みには、記憶トランジスタＭＴに大きなチャネル電流が流れるバイアス条件を与える。例えば、ワード線ＷＬに１．５Ｖ、ビット線ＢＬに１．５Ｖを印加する。これにより、ドレイン領域７近傍でインパクトイオン化により発生する多数キャリア（図の例ではホールhole）をチャネルボディ２１に蓄積する。
一方、データ“０”書込みは、図４に示すように、例えばワード線ＷＬに１．５Ｖ、ビット線ＢＬに−１Ｖを印加する。これにより、ドレイン領域７とチャネルボディ２１の間のＰＮ接合を順バイアス状態として、ボディ２１の多数キャリアをドレイン領域７側に放出させる。
ボディ２１のキャリア蓄積状態の相違は、記憶トランジスタＭＴのしきい値の相違として現れる。従って、図５に示すように、例えばワード線ＷＬに１．５Ｖ、ビット線ＢＬに０．２Ｖを与えて、セル電流の有無又は大小を検出することにより、データ“０”，“１”の読出しができる。
図６は、記憶トランジスタＭＴのドレイン電流Ｉｄｓ−ゲート電圧Ｖｇｓ特性をデータ“０”，“１”について示している。なお、チャネルボディ２１の過剰の多数キャリアは、長時間放置すると、ドレイン領域７、ソース領域９との間のＰＮ接合を介して抜ける。従って、従来のＤＲＡＭと同様に一定周期でリフレッシュ動作を行うことが必要である。
（第１実施形態の主な効果）
第１実施形態の主な効果を比較例と比較しながら説明する。図７は、比較例に係るセルアレイの一部の平面図であり、図１と対応する。図８は、図７のＡ１−Ａ２線に沿った断面図であり、図２Ａと対応する。比較例は、第１実施形態の選択エピタキシャル層２９や不純物領域分離領域１１が設けられていない。
効果１：
第１実施形態は比較例に比べて記憶トランジスタＭＴの寄生抵抗のばらつきを小さくできる。この理由を詳細に説明する。記憶トランジスタＭＴの寄生抵抗のばらつきが大きいと、データを読み書きする際に大きな電流を流すＦＢＣメモリでは、ドレイン領域７やソース領域９の電位のばらつきも大きくなる。このため、データの読み書きの際に、領域７，９の電位が正常値から外れる記憶トランジスタ（不良セル）の数が増大する。
比較例によれば寄生抵抗のばらつきが比較的大きくなる。つまり、図８に示すように、比較例には第１実施形態の選択エピタキシャル層２９が設けられていない。したがって、ドレインプラグＤＰの下部７１がドレイン領域７に直接接続され、またソース線ＳＬがソース領域９に直接接続されている。ドレインプラグＤＰの下部７１やソース線ＳＬの材料は、ポリシリコンであり、その上にシリサイド７３が形成されている。
ドレインプラグＤＰの下部７１やソース線ＳＬの形成は、次の通りである。ドレイン領域７及びソース領域９を覆う層間絶縁膜７５のうち、ドレイン領域７上にコンタクトホール７７、ソース領域９上にワード線ＷＬ方向に延びるトレンチ７９を、フォトリソグラフィとエッチングにより形成する。その後、コンタクトホール７７にドレインプラグＤＰの下部７１、トレンチ７９にソース線ＳＬをそれぞれ埋め込む。
コンタクトホール７７やトレンチ７９の形成にフォトリソグラフィを利用するので、これらの位置ずれが不可避的に発生する。また、ゲート電極２５の形成にもフォトリソグラフィを利用するため、ゲート電極２５の位置ずれも不可避的に発生する。これらにより、ゲート電極２５とドレインプラグＤＰの下部７１との距離ｄ１やゲート電極２５とソース線ＳＬとの距離ｄ２には、比較的大きなばらつきが発生する。
距離ｄ１，ｄ２がばらつくと、これに伴って、電流経路ｃ１（ドレインプラグＤＰの下部７１とシリサイド７３との界面からドレイン領域７の低濃度領域２７までの電流経路）や、電流経路ｃ２（ソース線ＳＬとシリサイド７３との界面からソース領域９の低濃度領域２７までの電流経路）にばらつきが生じる。電流経路ｃ１，ｃ２は、半導体層なので比較的抵抗が高く、このため、寄生抵抗の大きな割合を占める。よって、距離ｄ１，ｄ２が比較的大きくばらつくと、寄生抵抗のばらつきも比較的大きくなる。
これに対して、図２Ａに示す第１実施形態によれば、ドレイン領域７やソース領域９上に配置された選択エピタキシャル層２９を備える。後の製造方法で説明するように、この層２９はサイドウォール３９を利用して、選択エピタキシャル成長により自己整合的に形成するので、この層２９はサイドウォール３９の配置位置まで延びている。したがって、第１実施形態での図８の電流経路ｃ１，ｃ２に相当する電流経路は、サイドウォール３９のすぐ隣となるため、電流経路のばらつきが比較的小さくなる。また、ドレインプラグＤＰやソース線ＳＬはタングステン等の金属で形成されており、それらとシリサイドとの接触抵抗が記憶トランジスタＭＴの全寄生抵抗に占める割合は小さい。この結果、ドレインプラグＤＰやソース線ＳＬの形成位置がばらついても、寄生抵抗のばらつきを比較的小さくできる。
効果２：
第１実施形態によれば、選択エピタキシャル層２９により、シリサイド３１が原因となる接合リーク電流も抑制することができる。詳細に説明すると、図８のドレイン領域７やソース領域９上に直接にシリサイドを形成する、つまりサリサイド（自己整合的シリサイド）構造にすると、寄生抵抗およびそのばらつきを小さくできる。しかし、シリサイドとドレイン領域７との距離やシリサイドとソース領域９との距離が短いので、シリサイドからドレイン領域７やソース領域９に拡散する金属原子が原因となる接合リーク電流が著しく増大する。この結果、記憶トランジスタＭＴのデータ保持時間が著しく短くなり、メモリセルとして機能させることができない。
第１実施形態によれば、二つの理由でサリサイドに起因する接合リーク電流を抑制できる。一つは選択エピタキシャル層２９の不純物濃度を比較的高くすることにより（例えば、１×１０２０／ｃｍ３以上）、シリサイド３１から拡散する金属原子の影響を小さくできる、すなわち金属原子が拡散する領域にPN接合の空乏層が到達しないようにすることができる。もう一つは、ドレイン領域７（ソース領域９）とシリサイド３１との間に選択エピタキシャル層２９がある。この層２９の高さ、つまり、シリコン層１７から界面（選択エピタキシャル層２９とシリサイド３１との界面）までの距離は、例えば１００ｎｍなので、シリサイド３１とドレイン領域７（ソース領域９）との距離が大きくなり、シリサイド３１から拡散する金属原子の影響を小さくできる。
効果３：
第１実施形態によれば、ドレイン領域７やソース領域９をＬＤＤ構造とすることにより、これらの領域とチャネルボディ２１とのｐｎ接合付近での電界強度を弱めて、ｐｎ接合リーク電流を抑制することができる。具体的には、ドレイン領域７やソース領域９のうち、ｐｎ接合の位置から８０ｎｍ以上の領域のｎ型の不純物濃度を１×１０１９／ｃｍ３以下として、低濃度でゆるやかな濃度勾配としている。一方、選択エピタキシャル層２９（第２半導体層の一例）はｐｎ接合の位置からサイドウォール３９を隔てた位置に１００ｎｍの厚みを有するように形成されているので、シリサイド３１と選択エピタキシャル層２９との界面におけるｎ型の不純物濃度を例えば、１×１０２０／ｃｍ３以上にすることができる。この場合においてもｐｎ接合付近の濃度勾配に影響を及ぼすことはない。したがって、選択エピタキシャル層２９の抵抗を下げることができるため、寄生抵抗を下げることができる。そして、選択エピタキシャル層２９上にシリサイド３１が形成されているため、寄生抵抗をさらに下げることができる。抵抗を下げられる理由は効果５で詳述する。
効果４：
第１実施形態によれば、比較例と比べて記憶トランジスタＭＴのデータ破壊を防ぎつつ微細化を図ることができる。まず、記憶トランジスタＭＴのデータ破壊から説明する。図９は、図８に示す比較例において、データの書換え動作を説明するための断面の模式図である。記憶トランジスタＭＴ２にデータ“１”が記憶され、隣の記憶トランジスタＭＴ１にデータ“０”が記憶されているとする。“１”が記憶された状態は、チャネルボディ２１に多数のhole（正孔）が蓄積された状態である。これに対して、“０”が記憶された状態は、チャネルボディ２１にhole（正孔）がない状態である。
記憶トランジスタＭＴ２を選択して、データを“１”から“０”に書き換えるとする。この場合、記憶トランジスタＭＴ２のワード線ＷＬに正電圧、ビット線ＢＬに負電圧を印加する。ドレイン領域７は負電圧となるため、ドレイン領域７がｎ型ベースで、その両側のチャネルボディ２１がそれぞれｐ型エミッタ、ｐ型コレクタとなる寄生バイポーラトランジスタが、シリコン層１７の底部で動作することがある。これにより、記憶トランジスタＭＴ２のチャネルボディ２１のhole（正孔）は、（ａ）で示すように、非選択である隣の記憶トランジスタＭＴ１のチャネルボディ２１に流れ込む。この結果、非選択の記憶トランジスタＭＴ１に記憶されているデータ“０”が破壊されてしまう問題が生じる（寄生ｐｎｐバイポーラによるDisturb）。つまり、ある記憶トランジスタのチャネルボディに過剰に蓄積された多数キャリアが隣の記憶トランジスタに流れ込めば、隣の記憶トランジスタのデータ破壊を招くのである。
これに対して、第１実施形態の場合を図１０で説明する。図１０は、図２Ａの第１実施形態において、データの書換え動作を説明するための断面の模式図である。そして、図１０は図９の比較例と同じ動作をさせた状態である。第１実施形態では、隣り合うドレイン領域７どうしを絶縁分離する不純物領域分離領域１１を備えている。このため、上記寄生バイポーラトランジスタが動作することはない。よって、隣の記憶トランジスタＭＴ１のデータ破壊を防止できる。
なお、第１実施形態によれば、隣り合うソース領域９どうしも不純物領域分離領域１１で絶縁分離されている。このため、ソース領域９をｎ型ベースとし、その両側のチャネルボディ２１をｐ型エミッタ、ｐ型コレクタとする寄生バイポーラトランジスタが動作することはないので、データ破壊を防止できる。
隣り合うドレイン領域７（ソース領域９）が絶縁分離されていれば、寄生バイポーラトランジスタは動作しない。このため、不純物領域分離領域１１は、トレンチ３５に絶縁膜３７が埋め込まれていない中空状態でもよい（つまり、トレンチ３５が不純物領域分離領域１１となる）。また、不純物領域分離領域１１はトレンチ３５の側面に絶縁膜を形成し、残りの空間を導電膜で埋めた構造でもよい。
さて、図１に示すように、第１実施形態は、不純物領域分離領域１１の幅ｗ１を素子分離領域３の幅ｗ２より小さくして、セルアレイ１の微細化を図っている。例えば、素子分離領域３をＳＴＩ(Shallow Trench Isolation)技術で形成した場合、素子分離領域３の幅ｗ２はＳＴＩで利用するトレンチの幅となる。この幅が最小加工寸法の場合、後の説明する製造方法を用いれば、不純物領域分離領域１１の幅ｗ１を最小加工寸法より小さくできる。以上説明したように、第１実施形態によれば、データ破壊を防止しつつ微細化を図ることができる。最小加工寸法は、レジストの解像度、レジストを露光する光の波長等で決まり、半導体製造技術が進歩するに従い小さくなる。
効果５：
第１実施形態では、選択エピタキシャル層２９どうし及びシリサイド３１どうしが、不純物領域分離領域１１で絶縁分離されている。これにより、寄生バイポーラトランジスタの動作防止効果を高めている。
しかし、不純物領域分離領域１１を形成すれば、その分だけ、ドレイン領域７やソース領域９の面積が小さくなるため、これらの領域の抵抗が大きくなる。これに伴い記憶トランジスタＭＴの寄生抵抗が増大する。第１実施形態によれば、ドレイン領域７（ソース領域９）上に選択エピタキシャル層２９及びシリサイド３１を形成しているため、寄生抵抗の増大を抑制できる。以下、詳細に説明する。
シリサイドとシリコンの界面抵抗は比較的大きく、記憶トランジスタＭＴの全寄生抵抗に寄与する。第１実施形態において、選択エピタキシャル層２９がサイドウォール３９を利用して自己整合的に形成され、その上にさらにシリサイドが自己整合的に形成される。これにより、シリサイドとシリコンの界面の面積を大きくして界面抵抗を小さくしている。また、シリサイド３１と選択エピタキシャル層２９との界面におけるｎ型の不純物濃度を、１×１０２０／ｃｍ３以上にすることで界面抵抗を下げている。
また、シリコン層２９がサイドウォール３９を利用して自己整合的に形成されるため、電流経路に対するシリコン層２９の断面積を大きくすることができる。さらに、ｎ型の不純物濃度を、１×１０２０／ｃｍ３以上にすることで抵抗率を小さくしている。以上２点によりシリコン層２９の抵抗を小さくできる。
特にエピタキシャル層２９がなく、ＳＯＩ膜厚が５０ｎｍ以下と薄い場合には、高いドーズ量でｎ型不純物をイオン注入してしまうとＳＯＩ層全体がアモルファス化してしまう。このため、その後の熱工程によって単結晶とならずにポリシリコンとなり、抵抗が１０倍以上に増大する。エピタキシャル層によってシリコン膜厚を厚くすれば、高いドーズ量でｎ型不純物をイオン注入してもシリコン層の低部に単結晶層が残るので、その後の熱工程により再結晶化する。このためシリコン層２９を低抵抗とすることができる。
効果６：
第１実施形態によれば、記憶トランジスタＭＴのサイズを小型化できる。選択エピタキシャル層のない従来の構造において、ｐｎ接合での電界強度を弱めつつ、シリサイド３１とシリコン層との界面抵抗を低くしようとした場合、サイドウォール３９の厚みを厚くして、高濃度のｎ型の不純物がｐｎ接合付近の濃度勾配に影響を及ぼさないようにする必要があった。第１実施形態によれば、ｐｎ接合の位置からサイドウォール３９を隔てた位置に１００ｎｍの厚みを有するように選択エピタキシャル層が形成されているので、シリサイド３１と選択エピタキシャル層２９との界面におけるｎ型の不純物濃度を１×１０２０／ｃｍ３以上にしてもｐｎ接合付近の濃度勾配に影響を及ぼすことはない。これにより、サイドウォール３９を薄くでき、記憶トランジスタＭＴのサイズを小型化できるのである。
さらに、図２Ａに示すように、第１実施形態では、隣り合うドレイン領域７どうしを跨ぐようにこれらの領域に共通接続されたドレインプラグＤＰを備え、隣り合うソース領域９どうしを跨ぐようにこれらの領域に共通接続されたソース線ＳＬを備える。したがって、隣り合うドレイン領域７（ソース領域９）を不純物領域分離領域１１で絶縁分離しても、隣り合うドレイン領域７（ソース領域９）はドレインプラグＤＰ（ソース線ＳＬ）で共通接続されるので、記憶トランジスタＭＴのサイズを小型化できる。
効果７：
図２Ａに示すゲート電極２５の側面や選択エピタキシャル層２９の側面にシリサイドが形成されないようにするためには、サイドウォールとしてシリコン酸化膜よりもシリコン窒化膜の方がよい。一方、選択エピタキシャル層２９の高さが大きくなると、ゲートとドレイン間及びゲートとソース間の寄生容量が増大する。この寄生容量を下げるには、シリコン酸化膜の方がシリコン窒化膜よりも誘電率が低いため、シリコン酸化膜の方がよい。そこで、第１実施形態では、サイドウォール３９を、選択エピタキシャル層２９（第２半導体層の一例）とゲート電極２５の間に、シリコン窒化膜４１、シリコン酸化膜４３、シリコン窒化膜４５がサンドイッチされた構造としている。つまり、選択エピタキシャル層２９の側面にシリサイドが形成されないように、この側面にシリコン窒化膜４１を形成する。同様に、ゲート電極２５の側面にシリコン窒化膜４５を形成する。そして、これらのシリコン窒化膜間に、シリコン酸化膜４３を形成している。
（半導体メモリ装置の製造方法）
第１実施形態に係る半導体メモリ装置の製造方法について、図１１〜図２８を用いて説明する。これらの図は、この製造方法を工程順に示すＳＯＩ基板等の断面図である。これらの図で、Ａ１−Ａ２断面は図２Ａと、Ｂ１−Ｂ２断面は図２Ｂと、Ｃ１−Ｃ２断面は図２Ｃと、それぞれ対応する。
まず、ＳＴＩ(Shallow Trench Isolation)技術により素子分離領域３を形成する工程を説明する。この工程のＡ１−Ａ２断面が図１１、Ｂ１−Ｂ２断面が図１２、Ｃ１−Ｃ２断面が図１３である。ＳＯＩ基板１９を準備する。ＳＯＩ基板１９は、支持基板となるシリコン基板１３、埋め込み酸化膜となるシリコン酸化層１５（厚さ例えば１５０ｎｍ）、単結晶のｐ型のシリコン層１７（厚さ例えば１５０ｎｍ）が積層された構造を有する。
シリコン層１７上にシリコン窒化膜８１を堆積した後に、フォトリソグラフィによりレジストパターンを形成する。図２９は、レジストパターンの平面図である。レジストパターンは、素子分離領域３（図１）のパターンに対応する開口部８５と、素子形成領域５（図１）のパターンに対応するレジスト部８３とを有する。レジストパターンをマスクにして、反応性イオンエッチングにより、シリコン窒化膜８１およびシリコン層１７を選択的に除去する。次いでレジストパターンを剥離する。これにより、開口部８５下にトレンチ８７（図１２、図１３）が形成される。開口部８５及びトレンチ８７の幅は素子分離領域３の幅ｗ２と同じであり、最小加工寸法である。なお以下では最小加工寸法を１５０ｎｍとして説明するが、これは技術の進歩に伴い縮小され、以下で用いられるその他の具体的な数値も縮小してゆく。
熱酸化によりトレンチ８７の側面に薄い熱酸化膜（図示せず）を形成する。そして、ＣＶＤ(Chemical Vapor Deposition)により、素子分離領域３となるシリコン酸化膜を、トレンチ８７が埋まるようにシリコン窒化膜８１上に形成する。このシリコン酸化膜をドライエッチングにより、シリコン窒化膜８１が露出するまでエッチバックする。エッチバックの替わりにＣＭＰ（Chemical Mechanical Polishing）を用いてもよい。シリコン窒化膜８１を剥離すると、複数の素子分離領域３が隣と間隔を設けて形成される。
素子分離領域３は、シリコン層１７（第１半導体層の一例）よりも高さが大きい。素子分離領域３とシリコン層１７との段差は、この段階で例えば１００ｎｍである。これは後の工程で形成する選択エピタキシャル層２９（図２Ａ）の最終的な高さと同じである。これにより、選択エピタキシャル層２９を形成するとき、素子分離領域３を介して、隣り合う記憶トランジスタＭＴ（図１）の選択エピタキシャル層２９どうしがつながるのを防止している。
次にゲート電極の形成工程を説明する。図１４（Ａ１−Ａ２断面）、図１５（Ｂ１−Ｂ２断面）及び図１６（Ｃ１−Ｃ２断面）に示すように、シリコン層１７を熱酸化する。これにより、複数の素子分離領域３で規定されるシリコン層１７上の領域にゲート絶縁膜２３（ゲート酸化膜）が形成される。ゲート絶縁膜２３上に、ＣＶＤにより、ゲート電極２５を含むワード線ＷＬとなる厚さ１５０ｎｍ程度のポリシリコン膜を形成する。このポリシリコン膜上に、ＣＶＤにより、厚さ１００ｎｍ〜１５０ｎｍのシリコン窒化膜８９を形成する。
フォトリソグラフィにより、ワード線ＷＬのパターンであるレジストパターンを、シリコン窒化膜８９上に形成する。このレジストパターンをマスクにして、上記ポリシリコン膜とシリコン窒化膜８９の積層体を異方性エッチングする。これにより、ゲート電極２５を含む複数のワード線ＷＬが隣と間隔を設けて、複数の素子分離領域３と交差するように（図１）、ゲート絶縁膜２３上に形成される。ワード線ＷＬをこのようにパターニングするのは、複数の記憶トランジスタＭＴをマトリクス状に配置するためである。ここまでの工程では、図２ＤのＰＭＯＳトランジスタＰＱやＮＭＯＳトランジスタＮＱのゲート電極はまだ形成されていない。
図１７（Ａ１−Ａ２断面）に示すように、ＣＶＤにより厚さ１５０ｎｍ程度のシリコン窒化膜９１を、ＳＯＩ基板１９の全面にゲート電極２５を覆うように形成する。
そして、図１８（Ａ１−Ａ２断面）に示すように、シリコン窒化膜９１を異方性エッチングすることにより、ゲート電極２５の側面にサイドウォール９３（第１サイドウォールの一例）を形成する。このエッチングによりサイドウォール９３間のゲート絶縁膜２３も除去して、シリコン層１７を露出させる。シリコン層１７に、リン等のｎ型不純物をイオン注入して、図２Ａのドレイン領域７やソース領域９となるｎ型不純物領域９５をシリコン層１７に形成する。ｎ型不純物領域９５は、シリコン層１７の表面からシリコン酸化層１５にまで延びている。
図１９Ａ（Ａ１−Ａ２断面）および図１９Ｂ（Ｃ１−Ｃ２断面）に示すように、サイドウォール９３（第１サイドウォールの一例）が形成された状態で、弗酸によってシリコン層１７表面の薄い酸化膜を除去したのち選択エピタキシャル成長により、ゲート電極２５間のシリコン層１７（第１半導体層の一例）上に、厚さ１３０ｎｍ程度のｎ型の選択エピタキシャル層２９（第２半導体層の一例）を形成する。素子分離領域３は、例えばゲート絶縁膜２３の形成工程の直前に行う弗酸エッチングや、サイドウォール９３のオーバーエッチングや、選択エピタキシャル成長の直前に行う弗酸エッチング等で削られる。そのためこの段階でシリコン層１７より例えば８０ｎｍ高くなっている。つまりエピタキシャル層２９の高さは素子分離領域３より５０ｎｍ高くなる。選択エピタキシャル層は素子分離領域上で横方向にも成長するが、その長さは５０ｎｍ以下であるから、例えば素子分離領域の幅ｗ２が１５０ｎｍである場合には、隣り合う記憶トランジスタＭＴ（図１）の選択エピタキシャル層２９どうしがつながることはない。このように選択エピタキシャル層が素子分離領域３上に乗り上げるように形成してもよい。
このエピタキシャル成長の条件は、例えば次の通りである。まず表面のクリーニングを圧力１６０Ｔｏｒｒ、温度８５０℃のＨ２雰囲気で３分間行う。次に、圧力１０Ｔｏｒｒ、温度８５０℃のＳｉＨ２Ｃｌ２とＨＣｌとＨ２の混合ガスを数分程度流す。ＳｉＨ２Ｃｌ２、ＨＣｌ、Ｈ２の流量（フローレート）はそれぞれ、０．４ｓｌｍ、０．１ｓｌｍ、１４．５ｓｌｍである。
図２０（Ａ１−Ａ２断面）に示すように、サイドウォール９７（第２サイドウォールの一例）となるシリコン窒化膜を、ＣＶＤにより、ＳＯＩ基板１９の全面に形成する。このシリコン窒化膜を異方性エッチングすることにより、サイドウォール９７を、サイドウォール９３の隣であって選択エピタキシャル層２９上に形成する。ゲート電極２５間に位置するサイドウォール９７どうしの距離ｄ３（例えば１００ｎｍ以下）が、図１の素子分離領域３の幅ｗ２よりも小さくなるようにされている。サイドウォール９７となるシリコン窒化膜を形成する際、このシリコン窒化膜の厚みを変えることにより、距離ｄ３の大きさを調整できる。サイドウォール９７の形成にフォトリソグラフィを利用せず、異方性エッチングを利用しているので、距離ｄ３は最小加工寸法よりも小さくできる。
図２１（Ａ１−Ａ２断面）に示すように、レジストパターン１０１をＳＯＩ基板１９の全面に形成する。図３０はこのパターン１０１の平面図である。レジストパターン１０１は、レジスト部１０３と開口部１０５からなる。開口部１０５はサイドウォール９７間上に位置している。図２Ｄに示す論理回路が形成される領域では、レジストパターン１０１全体がレジスト部１０３である。
レジストパターン１０１及びサイドウォール９７をマスクにして、異方性エッチングにより、選択エピタキシャル層２９（第２半導体層の一例）及びシリコン層１７（第１半導体層の一例）を選択的に除去する。これにより、隣り合うドレイン領域となる一方領域９５ａと他方領域９５ｂとが絶縁分離されるように及び隣り合うソース領域となる一方領域９５ａと他方領域９５ｂとが絶縁分離されるように、トレンチ３５が自己整合的に選択エピタキシャル層２９及びシリコン層１７に形成される。サイドウォール９７をマスクにしているため、トレンチ３５の幅ｗ１（つまり不純物領域分離領域１１の幅ｗ１）は、サイドウォール９７どうしの距離ｄ３と同じになる。したがって、トレンチ３５の幅ｗ１は素子分離領域３の幅ｗ２（図１）よりも小さくなる。
次に、レジストパターン１０１を除去し、その後、熱リン酸処理により、シリコン窒化膜８９及びサイドウォール９３，９７を剥離する。この状態が図２２（Ａ１−Ａ２断面）である。その後、リン等のｎ型不純物をシリコン層１７にイオン注入して、ｎ型の低濃度領域２７を形成し、約９００℃でＲＴＡ(Rapid Thermal Anneal)処理をすることにより、ドレイン領域７及びソース領域９を完成する。ドレイン領域７とソース領域９で挟まれたシリコン層１７がｐ型のチャネルボディ２１となる。
第１実施形態では、不純物領域分離領域となるトレンチ３５形成後、ドレイン領域７及びソース領域９を完成しているが、トレンチ３５の形成前にこれらの領域７，９を完成してもよい。例えば、図１４において、シリコン窒化膜８９をマスクとして、ｎ型不純物をシリコン層１７にイオン注入して、低濃度のｎ型不純物領域をシリコン層１７に形成する。そして、図１８の工程でｎ型不純物領域９５を形成することにより、ドレイン領域７及びソース領域９を完成するのである。
次の工程を図２３及び図２４で説明する。図２３はＡ１−Ａ２断面である。図２４は、半導体メモリ装置の形成領域Ｒ１と論理回路の形成領域Ｒ２との境界の断面図である。トレンチ３５が埋まるように、ＳＯＩ基板１９の全面にＣＶＤにより厚さ３０ｎｍ程度（トレンチの幅ｗ１が６０ｎｍの場合）のシリコン窒化膜１０７を形成する。この膜１０７上にレジストを形成する。このレジストを露光現像してレジストパターン１０９にする。レジストパターン１０９は、半導体メモリ装置の形成領域Ｒ１をレジスト部で覆い、論理回路の形成領域Ｒ２は開口部となっている。このパターン１０９をマスクとしてシリコン窒化膜１０７を異方性エッチングする。これにより、領域Ｒ２からはシリコン窒化膜１０７が除去される。レジストパターン１０９を剥離する。
そして、図２５（Ａ１−Ａ２断面）及び図２６（領域Ｒ１と領域Ｒ２との境界の断面）に示すように、論理回路を構成するトランジスタのゲート絶縁膜１１１、ゲート電極１１３及びエクステンション１１５を形成する。なお、図２６の半導体メモリ装置の形成領域Ｒ１に、形成されているものはダミーパターンである。
次に、領域Ｒ１を開口し、領域Ｒ２を覆うレジストパターンをＳＯＩ基板１９に形成する。このレジストパターンをマスクにして、図２３に示すシリコン窒化膜１０７を異方性エッチングする。これにより、ゲート電極２５の側面にシリコン窒化膜４５、選択エピタキシャル層２９の側面にシリコン窒化膜４１が、それぞれ残る。シリコン窒化膜４１とシリコン窒化膜４５との間には隙間が生じている。また、この異方性エッチングにより、トレンチ３５にシリコン窒化膜１０７（つまり絶縁膜３７）が残される。不純物領域分離領域１１は、トレンチ３５と絶縁膜３７とで構成される。
図２７（Ａ１−Ａ２断面）及び図２８（領域Ｒ１と領域Ｒ２との境界の断面）に示すように、ＳＯＩ基板１９の全面にシリコン酸化膜４３をＣＶＤにより形成し、この膜４３をエッチバックする。これにより、シリコン窒化膜４１、シリコン酸化膜４３及びシリコン窒化膜４５からなるサイドウォール３９が完成する。なお、サイドウォール３９は、シリコン酸化膜のみでもよいし、シリコン窒化膜のみでもよい。
そして、ゲート電極２５や選択エピタキシャル層２９に高濃度のｎ型不純物をイオン注入する。ドーズ量は１０１５ｃｍ−２〜１０１６ｃｍ−２である。不純物を活性化するために、ＲＴＡをする。一方、論理回路の形成領域Ｒ２には、通常の方法を用いてトランジスタを形成する。
図２Ａに示すように、弗酸によって選択エピタキシャル層２９表面の薄い酸化膜を除去したのちＳＯＩ基板１９の全面に高融点金属を形成する（例えば、スパッタリングによりコバルトを形成する）。熱処理することにより、選択エピタキシャル層２９上にシリサイド３１、ゲート電極２５上にシリサイド３３を、自己整合的に形成する。コバルトのシリサイド３１，３３を形成する場合、シリコンはシリサイド３１，３３の厚み程度必要となる。厚さ３０ｎｍのシリサイド３１を形成すると、３０ｎｍの厚み分の選択エピタキシャル層２９が消費される。したがって、厚さ１００ｎｍの選択エピタキシャル層２９上に厚さ３０ｎｍのシリサイド３１が形成された構造となる。選択エピタキシャル層が素子分離領域３上にある程度乗り上げるように形成されていないと、スパッタリングの直前に行う弗酸エッチングによりエピタキシャル層の上部の角が露出してしまい、シリサイドが低い位置に形成され接合リークが増大する。この問題を回避するために選択エピタキシャル層が素子分離領域３上に乗り上げるように形成するのである。また素子分離領域上に乗り上げるように形成する場合、ドレインプラグＤＰの下部５３の位置ずれが発生しても確実に接続することができる、という効果もある。
そして、ＳＯＩ基板１９の全面に層間絶縁膜４７を形成する。この膜４７に、ドレイン領域７に接続するドレインプラグＤＰの下部５３を埋め込み、ソース領域９に接続するソース線ＳＬを埋め込む。次に、層間絶縁膜４７上に層間絶縁膜５５を形成する。この膜５５に、下部５３と接続するドレインプラグＤＰの上部５９を埋め込む。最後に、層間絶縁膜５５上にドレインプラグＤＰと接続するビット線ＢＬを形成する。
［第２実施形態］
（半導体メモリ装置の構造）
図３１は、第２実施形態に係る半導体メモリ装置のセルアレイ１の一部の平面図であり、第１実施形態の図１と対応する。図３２は、図３１のＡ１−Ａ２線に沿った断面図である。第２実施形態の構造が、第１実施形態のそれと異なる主な点は次の通りである。
不純物領域分離領域１１は、シリコン層１７の底面から表面近傍までにかけて形成されている。したがって、不純物領域分離領域１１は、選択エピタキシャル層２９（第２半導体層の一例）及びシリサイド３１には形成されていない。そして、隣り合うドレイン領域７（ソース領域９）上の選択エピタキシャル層２９どうし及びシリサイド３１どうしは、つながっている。
第２実施形態によれば、選択エピタキシャル層２９どうし及びシリサイド３１どうしがつながっているので、これらの面積を大きくできる。シリサイド３１とシリコンである選択エピタキシャル層２９との界面抵抗は比較的大きいので、第２実施形態のように、これらの接触面積を大きくすることで、寄生抵抗を小さくできる。
第２実施形態では、不純物領域分離領域１１がシリコン層１７の底面から表面近傍までにかけて形成されている。このため、不純物領域分離領域１１は、ＳＴＩと同様の構造となるため、隣り合う記憶トランジスタＭＴのチャネルボディ２１どうしを電気的に分離できる。したがって、第１実施形態で説明した寄生バイポーラトランジスタが動作するのを防止できるので、記憶トランジスタＭＴのデータ破壊を防ぐことができる。
第２実施形態のソース線ＳＬは、ソースプラグＳＰを介してソース領域９に接続されている。詳細に説明すると、層間絶縁膜４７のスルーホール５１にソースプラグＳＰが埋め込まれている。このプラグＳＰがソース領域９上のシリサイド３１とコンタクトしている。ソース線ＳＬは、層間絶縁膜５５のトレンチ１１７に埋め込まれており、ソースプラグＳＰとコンタクトしている。
なお、ソース線ＳＬの形成層が１層上になったことに伴い、ビット線ＢＬの形成層も１層上になる。したがって、層間絶縁膜５５には、ドレインプラグＤＰの下部５３とコンタクトする中間部１１９が埋め込まれている。層間絶縁膜５５上には、中間部１１９とコンタクトするドレインプラグＤＰの上部１２１が埋め込まれた層間絶縁膜１２３が形成されている。層間絶縁膜１２３上には上部１２１とコンタクトするビット線ＢＬが形成されている。
（半導体メモリ装置の製造方法）
図３３〜図４１を用いて第２実施形態に係る半導体メモリ装置の製造方法を説明する。これらの図は、この製造方法を工程順に示すＳＯＩ基板等の断面（Ａ１−Ａ２断面）図である。まず、第１実施形態と同様に素子分離領域３（図１２及び図１３）を形成する。
次に、第１実施形態で説明した図１４の工程後、図３３に示すように、ＣＶＤにより、厚さ１５ｎｍ程度のシリコン窒化膜１２５、サイドウォール１２７（第１サイドウォールの一例）となる厚さ２００ｎｍのＴＥＯＳ(Tetraethylorthosilicate)膜を、順にＳＯＩ基板１９の全面に形成する。このＴＥＯＳ膜を異方性エッチングすることにより、ゲート電極２５間に位置するサイドウォール１２７どうしの距離ｄ３が素子分離領域３（図３１）の幅ｗ２よりも小さくなるように、ゲート電極２５の側面にサイドウォール１２７を形成する。サイドウォール１２７どうしの距離は、例えば１００ｎｍ以下である。
図３４に示すように、図２１のレジストパターン１０１をＳＯＩ基板１９上に形成する。レジストパターン１０１及びサイドウォール１２７をマスクにして、サイドウォール１２７間のシリコン窒化膜１２５及びゲート絶縁膜２３をエッチングして、シリコン層１７の表面を露出させる。そして、レジストパターン１０１及びサイドウォール１２７をマスクにして、異方性エッチングにより、シリコン層１７（第１半導体層の一例）を選択的に除去する。これにより、隣り合うドレイン領域となる一方領域１７ａと他方領域１７ｂとが絶縁分離されるように及び隣り合うソース領域となる一方領域１７ａと他方領域１７ｂとが絶縁分離されるように、トレンチ３５が自己整合的にシリコン層１７に形成される。
トレンチ３５の幅ｗ１（つまり不純物領域分離領域１１の幅ｗ１）は、サイドウォール１２７どうしの距離ｄ３と同じなので、トレンチ３５の幅ｗ１は素子分離領域３の幅ｗ２（図３１）よりも小さくなる。そして、レジストパターン１０１を除去した後、蒸気状弗酸処理により、サイドウォール１２７を除去する。この状態が図３５である。
図３６に示すように、厚さ１５０ｎｍ程度のシリコン窒化膜１２９を、トレンチ３５が埋まるように、ＳＯＩ基板１９の全面にＣＶＤにより形成する。そして、図３７に示すように、シリコン窒化膜１２９を異方性エッチングすることにより、ゲート電極２５の側面にサイドウォール１３１（第２サイドウォールの一例）を形成する。ゲート電極２５間に位置するサイドウォール１３１どうしの距離ｄ３がトレンチ３５の幅ｗ１よりも大きくされている。このエッチングにより、トレンチ３５に絶縁膜３７（シリコン窒化膜１２９）が埋め込まれた不純物領域分離領域１１が形成される。
図３８に示すように、シリコン層１７にｎ型不純物をイオン注入することにより、ドレイン領域及びソース領域となる低濃度のｎ型不純物領域９５を形成する。そして、サイドウォール１３１が形成された状態で、第１実施形態と同様にして（図１９Ａ）、選択エピタキシャル成長により、ゲート電極２５間のシリコン層１７上に選択エピタキシャル層２９を形成する。このエピタキシャル成長は、トレンチ３５にシリコン窒化膜からなる絶縁膜３７が埋め込まれた状態で行う。シリコン層１７をシードとして成長するエピタキシャル層は、シリコン窒化膜の方がシリコン酸化膜よりも横方向に延びやすい。このため、不純物領域分離領域１１で分離されたシリコン層１７からそれぞれ成長する選択エピタキシャル層２９はつながった状態にすることができる。
その後、熱リン酸処理により、シリコン窒化膜８９，１２５及びサイドウォール１３１を剥離する（図３９）。そして、図４０に示すように、シリコン層１７にｎ型の低濃度領域２７を形成し、ドレイン領域７及びソース領域９を完成する。これら領域７，９の形成工程は、第１実施形態の図２２と同様である。ゲート電極２５と選択エピタキシャル層２９との間に隙間が形成されるように、厚さ３０ｎｍ程度のシリコン窒化膜１３３を、ＣＶＤによりＳＯＩ基板１９の全面に形成する。この隙間が埋まるように、ＣＶＤによりシリコン酸化膜４３をＳＯＩ基板１９の全面に形成する。
図４１に示すように、図４０のシリコン酸化膜４３及びシリコン窒化膜１３３をエッチバックして、サイドウォール３９をゲート電極２５の側面に形成する。シリコン窒化膜１３３（図４０）のうち、選択エピタキシャル層２９の側面に位置するものがシリコン窒化膜４１であり、ゲート電極２５の側面に位置するものがシリコン窒化膜４５である。
第１実施形態の図２７の工程と同様にして、ゲート電極２５や選択エピタキシャル層２９に高濃度のｎ型不純物をイオン注入し、不純物を活性化するために、ＲＴＡをする。後の工程は第１実施形態と同様である。
［第３実施形態］
第３実施形態は、第２実施形態と同様に、図３２に示すような、絶縁分離された隣り合うドレイン領域７（ソース領域９）上の選択エピタキシャル層２９及びシリサイド３１をつなぐ構造を作製する方法である。第３実施形態が第２実施形態と相違する主な点は、ゲート電極２５のパターニングと不純物領域分離領域１１となるトレンチ３５の形成とを同時にしている。
以下、第３実施形態に係る製造方法について、図４２〜図４６を用いて説明する。これらの図は、この製造方法を工程順に示すＳＯＩ基板等の断面（Ａ１−Ａ２断面）図である。まず、第１実施形態と同様に素子分離領域３（図１２及び図１３）を形成する。そして、レジストパターン８１を剥離する。
次に、図４２に示すように、シリコン層１７上に熱酸化によりゲート絶縁膜２３を形成する。ゲート絶縁膜２３上にＣＶＤにより、順に、ゲート電極となるポリシリコン膜１３５（第３半導体層の一例）、シリコン窒化膜１３７を形成する。そして、フォトリソグラフィと異方性エッチングにより、シリコン窒化膜１３７をパターニングする。シリコン窒化膜１３７はトレンチ及びゲート電極の形成領域上に残っている。そして、ＳＯＩ基板１９の全面にシリコン酸化膜１３９を形成した後、この膜１３９を、シリコン窒化膜１３７が露出するまでエッチバックする。
図４３に示すように、ゲート電極が形成される領域上に位置するシリコン窒化膜１３７を覆うレジストパターン１４１を形成する。このパターン１４１をマスクにして、トレンチ形成領域上に位置するシリコン窒化膜１３７を除去する。
続けてパターン１４１及びシリコン酸化膜１３９をマスクにして、図４４に示すように、ポリシリコン膜１３５を選択的に除去して、ポリシリコン膜１３５にトレンチ１４３（第１トレンチの一例）を形成する。トレンチ１４３の幅は、素子分離領域３の幅ｗ２（図３１）より小さい。トレンチ１４３は、隣り合うドレイン領域となる一方領域１７ａと他方領域１７ｂとの境界上及び隣り合うソース領域となる一方領域１７ａと他方領域１７ｂとの境界上に、それぞれ形成されている。
レジストパターン１４１の剥離後、図４５に示すように、異方性エッチングにより、シリコン酸化膜１３９及びトレンチ１４３の底にあるゲート絶縁膜２３を除去する。そして、シリコン窒化膜１３７（ゲート電極のマスクパターンの一例）を利用して、トレンチ１４３を有するポリシリコン膜１３５及びシリコン層１７を異方性エッチングにより選択的に除去する。
これにより、（１）隣り合うドレイン領域となる一方領域１７ａと他方領域１７ｂとが絶縁分離されるように及び隣り合うソース領域となる一方領域１７ａと他方領域１７ｂとが絶縁分離されるように、素子分離領域の幅よりも小さい幅を有するトレンチ３５をシリコン層１７に自己整合的に形成すると同時に（２）ポリシリコン膜１３５をパターニングしてゲート電極２５を含む複数のワード線ＷＬを隣と間隔を設けてゲート絶縁膜２３上に形成する。後の工程は第２実施形態の図３６以降の工程と同様である。
［第４実施形態］
（半導体メモリ装置の構造）
図４７は、第４実施形態に係る半導体メモリ装置の断面（Ａ１−Ａ２断面）図である。第４実施形態は、ドレイン領域７（ソース領域９）と選択エピタキシャル層２９との間に配置され、これらを接続するｎ型の選択エピタキシャル層１４５（半導体中間層の一例）を備えることを主な特徴とする。
チャネルボディを薄くすることで、次の（１）、（２）の効果が生じる。（１）チャネルボディとドレイン領域（ソース領域）との接合容量を小さくできるので、データ“０”とデータ“１”との信号差を大きくできる。これにより、誤ったデータ読出しを防止できる。（２）チャネルボディとドレイン領域（ソース領域）との間のリーク電流が減少するため、データ保持時間を長くできる。以上のように、チャネルボディを薄くすることで、メモリの性能を向上させることができる。
しかし、シリコン層１７を薄くすると、ドレイン領域７やソース領域９の低濃度領域（ＬＤＤ領域）２７の抵抗が大きくなる。また第１実施形態の効果５で詳述したように、高濃度のｎ型不純物をイオン注入する場合、アモルファス化により高濃度領域の抵抗が増大する。第４実施形態は、選択エピタキシャル層１４５を備えるため、低濃度領域２７はシリコン層１７（例えば２０ｎｍ）と選択エピタキシャル層１４５（例えば４０ｎｍ）との二層で構成される。このため、低濃度領域２７の厚みは、チャネルボディ２１（シリコン層１７）の厚みよりも大きくなる。したがって、シリコン層１７の厚みを小さくしつつ、低濃度領域２７の抵抗を下げることができる。また高濃度領域も５０ｎｍ以上の厚みを有するので抵抗を下げることができる。
第４実施形態のその他の構成の特徴を説明する。隣り合うドレイン領域７（ソース領域９）上の選択エピタキシャル層１４５どうしは、不純物領域分離領域１１により分離されている。チャネルボディ２１に近い方から順に、ドレイン領域７（ソース領域９）の端部、選択エピタキシャル層１４５の端部、選択エピタキシャル層２９の端部が並んでいる。選択エピタキシャル層１４５の端部はサイドウォール３９の下に位置する。なお、第４実施形態のソース線ＳＬやビット線ＢＬの形成層は、図２Ａに示す第１実施形態と同様である。
（半導体メモリ装置の製造方法）
図４８〜図５３を用いて、第４実施形態に係る製造方法について説明する。これらの図は、この製造方法を工程順に示すＳＯＩ基板等の断面（Ａ１−Ａ２断面）図である。まず、ＳＯＩ基板１９を準備する。シリコン層１７の厚みは２０ｎｍであり、シリコン酸化層１５の厚みは１５０ｎｍである。第１実施形態と同様にして、素子分離領域３（図１２及び図１３）及びゲート電極２５を形成する。なお、第４実施形態では、素子分離領域３をシリコン層１７（第１半導体層の一例）、選択エピタキシャル層１４５（半導体中間層の一例）及び選択エピタキシャル層２９（第２半導体層の一例）の積層物よりも高くなるようにする。
図４８に示すように、ＣＶＤによりゲート電極２５を覆うようにＳＯＩ基板１９の全面に厚さ１０ｎｍのシリコン窒化膜１４７を形成する。シリコン窒化膜１４７及びゲート絶縁膜２３を異方性エッチングして、ゲート電極２５間のシリコン層１７を露出させる。そして、図４９に示すように、選択エピタキシャル成長により、ゲート電極２５間のシリコン層１７上に厚さ４０ｎｍの選択エピタキシャル層１４５を形成する。層１４５の形成条件は、図１９Ａで説明した選択エピタキシャル層２９と同様である。
図５０に示すように、熱酸化により選択エピタキシャル層１４５の表面に厚さ２０ｎｍのシリコン酸化膜１４９を形成する。図３３と同様にして、シリコン窒化膜１２５、サイドウォール１２７（第１サイドウォールの一例）を形成する。シリコン窒化膜１２５の厚みは２０ｎｍであり、サイドウォール１２７どうしの距離ｄ３は、８０ｎｍである。
図５１に示すように、図３４のレジストパターン１０１及びサイドウォール１２７をマスクにして、サイドウォール１２７間のシリコン窒化膜１２５及びシリコン酸化膜１４９をエッチングして、選択エピタキシャル層１４５の表面を露出させる。さらに、レジストパターン１０１及びサイドウォール１２７をマスクにして、選択エピタキシャル層１４５（半導体中間層の一例）及びシリコン層１７（第１半導体層の一例）を異方性エッチングすることにより、図３４で説明したトレンチ３５を形成する。距離ｄ３が８０ｎｍなので、トレンチ３５の幅（不純物領域分離領域の幅ｗ１）は８０ｎｍとなる。そして、図３５と同様にして、レジストパターン１０１及びサイドウォール１２７を除去する。
そして、図５２及び図５３の工程を行う。図５２の工程は図３６と対応し、図５３の工程は図３７と対応する。但し、第４実施形態では、シリコン窒化膜１２９の厚みは６０ｎｍである。後の工程は図３８以降の工程と同様である。
［第５実施形態］
（半導体メモリ装置の構造）
第５実施形態に係る半導体メモリ装置の構造を図５４で説明する。図５４は、この実施形態に係る半導体メモリ装置の断面（Ａ１−Ａ２断面）図である。この実施形態は、選択エピタキシャル層２９（第２半導体層の一例）の端部１５１がサイドウォール３９の下まで延びている点を主な特徴とする。したがって、図３２に示す、２層のエピタキシャル層を有する第２実施形態よりも界面の数が１つ少ないので、結晶性が向上し、接合リーク電流を低減することができる。また界面抵抗も低減される。
また、第５実施形態の不純物領域分離領域１１は、トレンチ３５の側面に絶縁膜３７が形成されており、トレンチ３５は絶縁膜３７で埋まっていない構造である。この構造は、意図的というよりも、後で説明する第５実施形態の製造方法により不可避的に生じるものである。トレンチ３５が絶縁膜３７で埋まっていなくても、不純物領域分離領域１１として機能する。第５実施形態のその他の構造は図３２に示す第２実施形態と同様である。
（半導体メモリ装置の製造方法）
図４７に示す第４実施形態によれば、第５実施形態と同様に、選択エピタキシャル層１４５の端部がサイドウォール３９下に位置する構造を実現している。つまり、第４実施形態の選択エピタキシャル層は、層１４５，２９の２層構造である。この構造を実現するため、第４実施形態では選択エピタキシャル工程を２度行う必要がある。これに対して第５実施形態によれば、選択エピタキシャル工程が１度で済むので、製造コストを下げることができる。以下、第５実施形態の製造方法を詳細に説明する。
図５５〜図６４を用いて、第５実施形態に係る製造方法について説明する。これらの図は、この製造方法を工程順に示すＳＯＩ基板等の断面図である。第２実施形態に係る製造方法を用いて図３５に示す構造体を得る。
図５５（Ａ１−Ａ２断面）及び図５６（Ｃ１−Ｃ２断面）に示すように、ＣＶＤにより、厚さ５ｎｍのシリコン窒化膜１５３をＳＯＩ基板１９の全面に形成する。これにより、トレンチ３５の側面にシリコン窒化膜１５３が形成されるが、トレンチ３５はシリコン窒化膜１５３で完全に埋め込まれていない。
次に、図５７（Ａ１−Ａ２断面）及び図５８（Ｃ１−Ｃ２断面）に示すように、シリコン窒化膜１５３，１２５、ゲート絶縁膜２３を異方性エッチングする。これにより、ゲート電極２５の側面にシリコン窒化膜１５３，１２５が残り、トレンチ３５の側面にシリコン窒化膜１５３が残り、素子分離領域３の側面にシリコン窒化膜１５３，１２５が残る。
そして、図５９（Ａ１−Ａ２断面）及び図６０（Ｃ１−Ｃ２断面）に示すように、ゲート電極２５の側面にシリコン窒化膜１２５，１５３（第１絶縁膜の一例）が形成された状態の構造に対し、ゲート電極２５を覆うように、シリコン層１７の全面にＣＶＤにより、厚さ３０ｎｍのＴＥＯＳ膜１５７（第２絶縁膜の一例）を形成する。次に、ＴＥＯＳ膜１５７の上にサイドウォール１５９となる厚さ５０ｎｍのシリコン窒化膜をＣＶＤにより形成する。このシリコン窒化膜を異方性エッチングする。これにより、ゲート電極２５間に位置するサイドウォール１５９（第２サイドウォールの一例）どうしの距離ｄ３がトレンチ３５（つまり不純物領域分離領域の幅ｗ１）の幅よりも大きくなるように、シリコン窒化膜１２５，１５３及びＴＥＯＳ膜１５７を介して、ゲート電極２５の側面に面するサイドウォール１５９をＴＥＯＳ膜１５７上に形成する。
その後、図６１（Ａ１−Ａ２断面）及び図６２（Ｃ１−Ｃ２断面）に示すように、ゲート電極２５の下部のシリコン窒化膜１５３に到達するまで、ＴＥＯＳ膜１５７を弗酸によりエッチングする。これにより、サイドウォール１５９下のＴＥＯＳ膜１５７を除去する。弗酸は、ＴＥＯＳ膜のエッチングレートを熱酸化膜のそれよりも大きくできるため、熱酸化で形成されたゲート絶縁膜２３を残しつつ、ＴＥＯＳ膜１５７を除去できる。
このエッチングにより、トレンチ３５内のＴＥＯＳ膜１５７も弗酸に浸されるため除去される。ＴＥＯＳ膜１５７がゲート電極２５の下部のシリコン窒化膜１５３に到達すると、エッチングを止めるため、シリコン窒化膜１５３とサイドウォール１５９との間にあるＴＥＯＳ膜１５７の一部は残る。
次に、図６３（Ａ１−Ａ２断面）及び図６４（Ｃ１−Ｃ２断面）に示すように、第１実施形態で説明した選択エピタキシャル成長により、サイドウォール１５９間のシリコン層１７上に、選択エピタキシャル層２９を形成する。サイドウォール１５９及びＴＥＯＳ膜１５７とシリコン層１７との間に隙間が形成されているので、サイドウォール１５９及びＴＥＯＳ膜１５７の下のシリコン層１７上にも、選択エピタキシャル層２９が形成される。
なお、図６４に示すように、素子分離領域３の側面にシリコン窒化膜（シリコン窒化膜１２５，１５３）の薄いサイドウォールが残されている。したがって、この選択エピタキシャル工程で、シリコンがシリコン窒化膜のサイドウォールに沿って（接して）成長し、上面が平らな選択エピタキシャル層２９を形成することができる。この結果、選択エピタキシャル層２９とこの上のシリサイドとの接触面積を大きくできるため、この部分の抵抗を下げることができる。
選択エピタキシャル層２９形成後、第２実施形態の図３９の工程と同様にして、サイドウォール１５９、ＴＥＯＳ膜１５７及びシリコン窒化膜８９，１２５，１５３を除去する。その後の工程は、第２実施形態の図３９以降の工程と同様である。
以上説明したように、第５実施形態の製造方法によれば、図５４に示すような、サイドウォール３９間に位置する部分とサイドウォール３９下に位置する部分（端部１５１）とを有する選択エピタキシャル層２９を、１度の選択エピタキシャル成長により形成できる。このため、製造コストを下げることができる。
なお、不純物領域分離領域１１を形成しない場合、図１４に示したゲートの形成後、図５５のシリコン窒化膜１５３の形成工程につなげればよい。
以上説明した発明を実施するための最良の形態の構成について要約すると、次のようになる。
（１）基板と、
絶縁層により前記基板と絶縁分離された第１導電型の単結晶構造を有する第１半導体層と、
ワード線に接続されたゲート電極と、前記第１半導体層に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記第１半導体層に設けられた第１導電型のチャネルボディと、を含むと共に前記チャネルボディの多数キャリア蓄積状態によりデータを記憶する複数の記憶トランジスタと、
前記複数の記憶トランジスタのうち前記ゲート電極が前記ワード線で共通接続された記憶トランジスタどうしを絶縁分離する素子分離領域と、
隣り合う前記ドレイン領域どうし及び隣り合う前記ソース領域どうしを絶縁分離すると共に前記素子分離領域の幅よりも小さい幅を有する不純物領域分離領域と、を備える、
ことを特徴とする半導体メモリ装置。
（２）前記ゲート電極の側面に設けられたサイドウォールと、
前記サイドウォールの配置位置まで延びるように前記不純物領域上に設けられたシリサイドと、
前記ドレイン領域に接続されると共に金属材料のみから構成されるドレインプラグと、を備える、
ことを特徴とする（１）に記載の半導体メモリ装置。
（３）前記ドレインプラグは隣り合う前記ドレイン領域どうしを跨ぐようにこれらの領域に共通接続されている、
ことを特徴とする（２）に記載の半導体メモリ装置。
（４）前記ゲート電極の側面に設けられたサイドウォールと、
前記サイドウォールの配置位置まで延びるように前記不純物領域上に接して形成された第２導電型の第２半導体層と、を備える、
ことを特徴とする（１）に記載の半導体メモリ装置。
（５）第２導電型の不純物濃度は、前記第２半導体層の方が前記不純物領域よりも高い、
ことを特徴とする（４）に記載の半導体メモリ装置。
（６）前記ゲート電極の側面に設けられたサイドウォールと、
前記サイドウォールの配置位置まで延びるように前記不純物領域上に接して形成された第２導電型の第２半導体層と、
前記第２半導体層上に設けられたシリサイドと、
前記シリサイドに接続されると共に金属材料のみから構成されるドレインプラグと、
を備える、
ことを特徴とする（１）に記載の半導体メモリ装置。
（７）隣り合う前記ドレイン領域上の前記第２半導体層どうし及び前記シリサイドどうしはつながっており、隣り合う前記ソース領域上の前記第２半導体層どうし及び前記シリサイドどうしはつながっている、
ことを特徴とする（６）に記載の半導体メモリ装置。
（８）基板と、
絶縁層により前記基板と絶縁分離された第１導電型の単結晶構造を有する第１半導体層と、
ワード線に接続されたゲート電極と、前記第１半導体層に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記第１半導体層に設けられた第１導電型のチャネルボディと、を含むと共に前記チャネルボディの多数キャリア蓄積状態によりデータを記憶する複数の記憶トランジスタと、
前記ゲート電極の側面に設けられたサイドウォールと、
前記サイドウォールの配置位置まで延びるように前記不純物領域上に接して形成された第２導電型の第２半導体層と、
を備えることを特徴とする半導体メモリ装置。
（９）前記複数の記憶トランジスタのうち前記ゲート電極が前記ワード線で共通接続された記憶トランジスタどうしを絶縁分離する素子分離領域を備え、
前記第２導電型の一対の不純物領域に隣接する前記素子分離領域は、前記第２導電型の一対の不純物領域よりも高さが大きい、
ことを特徴とする（８）に記載の半導体メモリ装置。
（１０）前記第２半導体層上に設けられたシリサイドを備える、
ことを特徴とする（８）に記載の半導体メモリ装置。
（１１）前記複数の記憶トランジスタのうち前記ゲート電極が前記ワード線で共通接続された記憶トランジスタどうしを絶縁分離する素子分離領域と、
前記第２半導体層上に接するように形成されると共に前記素子分離領域上に延びるように設けられたシリサイドと、を備える、
ことを特徴とする（８）に記載の半導体メモリ装置。
（１２）前記複数の記憶トランジスタのうち前記ゲート電極が前記ワード線で共通接続された記憶トランジスタどうしを絶縁分離する素子分離領域と、
前記第２半導体層上に設けられたシリサイドと、を備え、
前記第２半導体層は前記素子分離領域上に延びている、
ことを特徴とする（８）に記載の半導体メモリ装置。
（１３）前記サイドウォールは、前記第２半導体層と前記ゲート電極の間に、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜がサンドイッチされた構造を有する、
ことを特徴とする（８）に記載の半導体メモリ装置。
（１４）前記第２半導体層の端部は前記サイドウォールの下まで延びている、
ことを特徴とする（８）に記載の半導体メモリ装置。
（１５）ドレイン領域とソース領域で挟まれたチャネルボディの多数キャリア蓄積状態によりデータを記憶する複数の記憶トランジスタを含む半導体メモリ装置の製造方法であって、
絶縁層により基板と絶縁分離された第１導電型の単結晶構造を有すると共に前記ドレイン領域、前記ソース領域及び前記チャネルボディが形成される第１半導体層に、複数の素子分離領域を隣と間隔を設けて形成する工程と、
前記複数の素子分離領域で規定される前記第１半導体層上の領域にゲート絶縁膜を形成する工程と、
前記複数の記憶トランジスタをマトリクス状に配置するために、ゲート電極を含む複数のワード線を隣と間隔を設けて、前記複数の素子分離領域と交差するように前記ゲート絶縁膜上に形成する工程と、
前記ゲート電極間に位置するサイドウォールどうしの距離が前記素子分離領域の幅よりも小さくなるように、前記サイドウォールを前記ゲート電極の側面に形成する工程と、
前記サイドウォールをマスクにして前記第１半導体層を選択的に除去することにより、隣り合う前記ドレイン領域となる一方領域と他方領域とが絶縁分離されるように及び隣り合う前記ソース領域となる一方領域と他方領域とが絶縁分離されるように、前記素子分離領域の幅よりも小さい幅を有するトレンチを前記第１半導体層に自己整合的に形成する工程と、
前記第１半導体層に形成された前記ドレイン領域に接続するビット線及び前記ソース領域に接続するソース線を形成する工程と、を備える、
ことを特徴とする半導体メモリ装置の製造方法。
（１６）前記サイドウォールの形成工程及び前記トレンチの形成工程の替わりに、
前記ゲート電極の側面に第１サイドウォールを形成する工程と、
前記第１サイドウォールが形成された状態で、選択エピタキシャル成長により、前記ゲート電極間の前記第１半導体層上に第２半導体層を形成する工程と、
前記ゲート電極間に位置する第２サイドウォールどうしの距離が前記素子分離領域の幅よりも小さくなるように、前記第２サイドウォールを前記第１サイドウォールの隣であって前記第２半導体層上に形成する工程と、
前記第２サイドウォールをマスクにして前記第２半導体層及び前記第１半導体層を選択的に除去することにより、隣り合う前記ドレイン領域となる一方領域と他方領域とが絶縁分離されるように及び隣り合う前記ソース領域となる一方領域と他方領域とが絶縁分離されるように、前記素子分離領域の幅よりも小さい幅を有するトレンチを、前記第２半導体層及び前記第１半導体層に自己整合的に形成する工程と、を備える、
ことを特徴とする（１５）に記載の半導体メモリ装置の製造方法。
（１７）前記サイドウォールの形成工程及び前記トレンチの形成工程の替わりに、
前記ゲート電極間に位置する第１サイドウォールどうしの距離が前記素子分離領域の幅よりも小さくなるように、前記ゲート電極の側面に前記第１サイドウォールを形成する工程と、
前記第１サイドウォールをマスクにして前記第１半導体層を選択的に除去することにより、隣り合う前記ドレイン領域となる一方領域と他方領域とが絶縁分離されるように及び隣り合う前記ソース領域となる一方領域と他方領域とが絶縁分離されるように、前記素子分離領域の幅よりも小さい幅を有するトレンチを前記第１半導体層に自己整合的に形成する工程と、
前記ゲート電極間に位置する第２サイドウォールどうしの距離が前記トレンチの幅よりも大きくなるように、前記ゲート電極の側面に前記第２サイドウォールを形成する工程と、
前記第２サイドウォールが形成された状態で、選択エピタキシャル成長により、前記ゲート電極間の前記第１半導体層上に第２半導体層を形成する工程と、を備える、
ことを特徴とする（１５）に記載の半導体メモリ装置の製造方法。
（１８）前記第２半導体層の形成工程は、前記トレンチにシリコン窒化膜が埋め込まれた状態で行う、
ことを特徴とする（１７）に記載の半導体メモリ装置の製造方法。
（１９）ドレイン領域とソース領域で挟まれたチャネルボディの多数キャリア蓄積状態によりデータを記憶する複数の記憶トランジスタを含む半導体メモリ装置の製造方法であって、
絶縁層により基板と絶縁分離された第１導電型の単結晶構造を有すると共に前記ドレイン領域、前記ソース領域及び前記チャネルボディが形成される第１半導体層に、複数の素子分離領域を隣と間隔を設けて形成する工程と、
前記複数の素子分離領域で規定される前記第１半導体層上の領域にゲート絶縁膜を形成する工程と、
前記複数の記憶トランジスタをマトリクス状に配置するために、ゲート電極を含む複数のワード線を隣と間隔を設けて、前記複数の素子分離領域と交差するように前記ゲート絶縁膜上に形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールが形成された状態で、選択エピタキシャル成長により、前記ゲート電極間の前記第１半導体層上に第２半導体層を形成する工程と、
前記第１半導体層に形成された前記ドレイン領域に前記第２半導体層を介して接続するビット線及び前記第１半導体層に形成された前記ソース領域に前記第２半導体層を介して接続するソース線を形成する工程と、を備える、
ことを特徴とする半導体メモリ装置の製造方法。
（２０）前記サイドウォールの形成工程は、
前記ゲート電極の側面に第１絶縁膜が形成された前記ゲート電極を覆うように前記第１半導体層の全面に前記第１絶縁膜と異なる材料の第２絶縁膜を形成する工程と、
前記第１及び第２絶縁膜を介して前記ゲート電極の側面に面する前記サイドウォールを前記第２絶縁膜上に形成する工程と、
前記サイドウォール下の前記第２絶縁膜を除去する工程と、
を含み、
前記第２半導体層の形成工程は、選択エピタキシャル成長により、前記サイドウォール間の前記第１半導体層上及び前記サイドウォール下の前記第１半導体層上に前記第２半導体層を形成する、
ことを特徴とする（１９）に記載の半導体メモリ装置の製造方法。
第１実施形態に係る半導体メモリ装置のセルアレイの一部の平面図である。 図１のＡ１−Ａ２線に沿った断面図である。 図１のＢ１−Ｂ２線に沿った断面図である。 図１のＣ１−Ｃ２線に沿った断面図である。 第１実施形態に係る半導体メモリ装置と混載される論理回路の構成要素となるトランジスタの断面図である。 第１実施形態に係る記憶トランジスタの“１”書込み動作を説明するための図である。 同記憶トランジスタの“０”書込み動作を説明するための図である。 同記憶トランジスタの読出し動作を説明するための図である。 同記憶トランジスタの電圧−電流特性を示す図である。 比較例に係るセルアレイの一部の平面図である。 図７のＡ１−Ａ２線に沿った断面図である。 比較例において、データの書換え動作を説明するための模式図である。 第１実施形態において、データの書換え動作を説明するための模式図である。 第１実施形態に係る半導体メモリ装置の製造方法の第１工程図（Ａ１−Ａ２断面）である。 同第１工程図（Ｂ１−Ｂ２断面）である。 同第１工程図（Ｃ１−Ｃ２断面）である。 同第２工程図（Ａ１−Ａ２断面）である。 同第２工程図（Ｂ１−Ｂ２断面）である。 同第２工程図（Ｃ１−Ｃ２断面）である。 同第３工程図（Ａ１−Ａ２断面）である。 同第４工程図（Ａ１−Ａ２断面）である。 同第５工程図（Ａ１−Ａ２断面）である。 同第５工程図（Ｃ１−Ｃ２断面）である。 同第６工程図（Ａ１−Ａ２断面）である。 同第７工程図（Ａ１−Ａ２断面）である。 同第８工程図（Ａ１−Ａ２断面）である。 同第９工程図（Ａ１−Ａ２断面）である。 同第９工程図（境界断面）である。 同第１０工程図（Ａ１−Ａ２断面）である。 同第１０工程図（境界断面）である。 同第１１工程図（Ａ１−Ａ２断面）である。 同第１１工程図（境界断面）である。 同第１工程で用いるレジストパターンの平面図である。 図２１のレジストパターンの平面図である。 第２実施形態に係る半導体メモリ装置のセルアレイの一部の平面図である。 図３１のＡ１−Ａ２線に沿った断面図である。 第２実施形態に係る半導体メモリ装置の製造方法の第１工程図である。 同第２工程図である。 同第３工程図である。 同第４工程図である。 同第５工程図である。 同第６工程図である。 同第７工程図である。 同第８工程図である。 同第９工程図である。 第３実施形態に係る半導体メモリ装置の製造方法の第１工程図である。 同第２工程図である。 同第３工程図である。 同第４工程図である。 同第５工程図である。 第４実施形態に係る半導体メモリ装置の断面（Ａ１−Ａ２断面）図である。 第４実施形態に係る半導体メモリ装置の製造方法の第１工程図である。 同第２工程図である。 同第３工程図である。 同第４工程図である。 同第５工程図である。 同第６工程図である。 第５実施形態に係る半導体メモリ装置の断面（Ａ１−Ａ２断面）図である。 第５実施形態に係る半導体メモリ装置の製造方法の第１工程図（Ａ１−Ａ２断面）である。 同第１工程図（Ｃ１−Ｃ２断面）である。 同第２工程図（Ａ１−Ａ２断面）である。 同第２工程図（Ｃ１−Ｃ２断面）である。 同第３工程図（Ａ１−Ａ２断面）である。 同第３工程図（Ｃ１−Ｃ２断面）である。 同第４工程図（Ａ１−Ａ２断面）である。 同第４工程図（Ｃ１−Ｃ２断面）である。 同第５工程図（Ａ１−Ａ２断面）である。 同第５工程図（Ｃ１−Ｃ２断面）である。
符号の説明
１・・・セルアレイ、３・・・素子分離領域、５・・・素子形成領域、７・・・ドレイン領域、９・・・ソース領域、１１・・・不純物領域分離領域、１３・・・シリコン基板、１５・・・シリコン酸化層、１７・・・シリコン層、１７ａ・・・一方領域、１７ｂ・・・他方領域、１９・・・ＳＯＩ基板、２１・・・チャネルボディ、２３・・・ゲート絶縁膜、２５・・・ゲート電極、２７・・・低濃度領域、２９・・・選択エピタキシャル層、３１，３３・・・シリサイド、３５・・・トレンチ、３７・・・絶縁膜、３９・・・サイドウォール、４１・・・シリコン窒化膜、４３・・・シリコン酸化膜、４５・・・シリコン窒化膜、４７・・・層間絶縁膜、４９・・・トレンチ、５１・・・スルーホール、５３・・・ドレインプラグの下部、５５・・・層間絶縁膜、５７・・・スルーホール、５９・・・ドレインプラグの上部、６１・・・層間絶縁膜、７１・・・ドレインプラグの下部、７３・・・シリサイド、７５・・・層間絶縁膜、７７・・・コンタクトホール、７９・・・トレンチ、８１・・・シリコン窒化膜、８３・・・レジスト部、８５・・・開口部、８７・・・トレンチ、８９，９１・・・シリコン窒化膜、９３・・・サイドウォール、９５・・・ｎ型不純物領域、９５ａ・・・一方領域、９５ｂ・・・他方領域、９７・・・サイドウォール、１０１・・・レジストパターン、１０３・・・レジスト部、１０５・・・開口部、１０７・・・シリコン窒化膜、１０９・・・レジストパターン、１１１・・・ゲート絶縁膜、１１３・・・ゲート電極、１１５・・・エクステンション、１１７・・・トレンチ、１１９・・・ドレインプラグの中間部、１２１・・・ドレインプラグの上部、１２３・・・層間絶縁膜、１２５・・・シリコン窒化膜、１２７・・・サイドウォール、１２９・・・シリコン窒化膜、１３１・・・サイドウォール、１３３・・・シリコン窒化膜、１３５・・・ポリシリコン膜、１３７・・・シリコン窒化膜、１３９・・・シリコン酸化膜、１４１・・・レジストパターン、１４３・・・トレンチ、１４５・・・選択エピタキシャル層、１４７・・・シリコン窒化膜、１４９・・・シリコン酸化膜、１５１・・・選択エピタキシャル層の端部、１５３・・・シリコン窒化膜、１５７・・・ＴＥＯＳ膜、１５９・・・サイドウォール、ＷＬ・・・ワード線、ＤＰ・・・ドレインプラグ、ＳＰ・・・ソースプラグ、ＭＴ・・・記憶トランジスタ、ｗ１・・・不純物領域分離領域の幅、ｗ２・・・素子分離領域の幅、ＰＱ・・・ＰＭＯＳトランジスタ、ＮＱ・・・ＮＭＯＳトランジスタ、ｄ１・・・ドレインプラグの下部とゲート電極との距離、ｄ２・・・ソース線とゲート電極との距離、ｃ１・・・ドレインプラグの下部とシリサイドとの境界から低濃度領域までの電流経路、ｃ２・・・ソース線とシリサイドとの境界から低濃度領域までの電流経路、ｄ３・・・サイドウォールどうしの距離、Ｒ１・・・半導体メモリ装置の形成領域、Ｒ２・・・論理回路の形成領域

Claims (5)

  1. 基板と、
    絶縁層により前記基板と絶縁分離された第１導電型の単結晶構造を有する第１半導体層と、
    ワード線に接続されたゲート電極と、前記第１半導体層に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記第１半導体層に設けられた第１導電型のチャネルボディと、を含むと共に前記チャネルボディの多数キャリア蓄積状態によりデータを記憶する複数の記憶トランジスタと、
    前記複数の記憶トランジスタのうち前記ゲート電極が前記ワード線で共通接続された記憶トランジスタどうしを絶縁分離する素子分離領域と、
    隣り合う前記ドレイン領域どうし及び隣り合う前記ソース領域どうしを絶縁分離すると共に前記素子分離領域の幅よりも小さい幅を有する不純物領域分離領域と、を備える、
    ことを特徴とする半導体メモリ装置。
  2. 隣り合う前記ドレイン領域どうしを跨ぐようにこれらの領域に共通接続されたドレインプラグを備える、
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 基板と、
    絶縁層により前記基板と絶縁分離された第１導電型の単結晶構造を有する第１半導体層と、
    ワード線に接続されたゲート電極と、前記第１半導体層に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記第１半導体層に設けられた第１導電型のチャネルボディと、を含むと共に前記チャネルボディの多数キャリア蓄積状態によりデータを記憶する複数の記憶トランジスタと、
    前記ゲート電極の側面に設けられたサイドウォールと、
    前記サイドウォールの配置位置まで延びるように前記不純物領域上に接して形成された第２導電型の第２半導体層と、
    を備えることを特徴とする半導体メモリ装置。
  4. 前記第２半導体層上に設けられたシリサイドを備える、
    ことを特徴とする請求項３に記載の半導体メモリ装置。
  5. ドレイン領域とソース領域で挟まれたチャネルボディの多数キャリア蓄積状態によりデータを記憶する複数の記憶トランジスタを含む半導体メモリ装置の製造方法であって、
    絶縁層により基板と絶縁分離された第１導電型の単結晶構造を有すると共に前記ドレイン領域、前記ソース領域及び前記チャネルボディが形成される第１半導体層に、複数の素子分離領域を隣と間隔を設けて形成する工程と、
    前記複数の素子分離領域で規定される前記第１半導体層上の領域にゲート絶縁膜を形成する工程と、
    前記複数の記憶トランジスタをマトリクス状に配置するために、ゲート電極を含む複数のワード線を隣と間隔を設けて、前記複数の素子分離領域と交差するように前記ゲート絶縁膜上に形成する工程と、
    前記ゲート電極間に位置するサイドウォールどうしの距離が前記素子分離領域の幅よりも小さくなるように、前記サイドウォールを前記ゲート電極の側面に形成する工程と、
    前記サイドウォールをマスクにして前記第１半導体層を選択的に除去することにより、隣り合う前記ドレイン領域となる一方領域と他方領域とが絶縁分離されるように及び隣り合う前記ソース領域となる一方領域と他方領域とが絶縁分離されるように、前記素子分離領域の幅よりも小さい幅を有するトレンチを前記第１半導体層に自己整合的に形成する工程と、
    前記第１半導体層に形成された前記ドレイン領域に接続するビット線及び前記ソース領域に接続するソース線を形成する工程と、を備える、
    ことを特徴とする半導体メモリ装置の製造方法。
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