JP4469553B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、半導体装置に係り、特に、フローティングボディセル（以下、ＦＢＣと称する）による電荷蓄積領域を有する半導体メモリに適用して好適な半導体装置に関する。
【０００２】
【従来技術】
半導体メモリの分野においては、１Ｔ−１Ｃ（１トランジスタ/１キャパシタ）型ＤＲＡＭが用いられてきた。セルサイズの縮小に限界が見えつつある現在、新たな構造の半導体メモリが模索されている。トランジスタ自体の下部にデータ蓄積機能をもたせた半導体装置もその一例である。
【０００３】
かかる半導体装置として、ＦＢＣメモリが知られている。このＦＢＣは、ＩＳＳＣＣ２００２（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ―Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ ２００２：２００２年２月３日から７日にわたりサンフランシスコで開催）における講演で紹介された。その詳細は、講演番号９．１の「ＦＢＣ ＣＥｌｌ」によって明らかにされており、ひとつの具体例として、０．１７５μｍルールで試作したＦＢＣセルが報告されている。
【０００４】
このＦＢＣメモリは、ＳＯＩ（シリコンオンインシュレータ）上に形成されたＭＯＳトランジスタからなるもので、電荷蓄積用のキャパシタを別に有するものでなく、トランジスタの下に電荷を蓄える電荷蓄積領域を設けたものである。
【０００５】
このような構造の半導体装置は、キャパシタを別のものとして必要ないため、微細化、高集積化、高速化が容易である。
【０００６】
なお、一般に、半導体メモリに対しては、高速化が進むロジックＬＳＩと同一のチップ内への混載の要求も高まっており、工程を簡略化するために、ロジックＬＳＩと製造プロセスの整合性の高いものが望まれている。
【０００７】
図２２〜図２５は、本発明者のアイデアに係る半導体装置として例示するＦＢＣメモリであり、図２２は平面図、図２３はそのＢ−Ｂ線に沿った断面図及びＣ−Ｃ線に沿った断面図、図２４はそのＤ−Ｄ線に沿った断面図及びＥ−Ｅ線に沿った断面図である。図２５は、図２２に対応する平面図で、特に、帯状の素子分離膜８，８，……とそれに挟まれたシリコン層４，４，……と、そこに形成されたソース・ドレイン層としての拡散層６Ｓ、６Ｄの位置関係を示すものである。
【０００８】
この半導体装置は、特に図２３（Ｂ）に示されるように、ＳＯＩ基板１００上に形成されたものである。このＳＯＩ基板１００は、支持基板（Ｐ型半導体基板）１、ｎ型拡散層２、埋め込み酸化膜（ＳｉＯ２膜）３、Ｐ型シリコン層４の積層構造体である。
【０００９】
この最上層としてのシリコン層４には、特に図２４（Ｄ），（Ｅ）、図２５からわかるように、素子分離膜８，８，……が形成されている。これらの素子分離膜８，８，……は、特に図２５からわかるように、帯状であり、同図において左右に走るもので、後述のビット線ＢＬとの関係でいえば、ビット線ＢＬ，ＢＬ，……同士の間の下方を図２３（Ｃ）に示されるように図中左右に走る。図２５からわかるように、前記シリコン層４のうち、これらの素子分離膜８，８，……同士の間の部分が、いわゆる帯状の素子領域４ａ，４ａ，……となる。これらの帯状の素子領域４ａ，４ａ，……は、図２２（Ａ）において、ビット線ＢＬ，ＢＬ，……と上下に重っており、ビット線ＢＬ，ＢＬ，……の下方においてそれらと同じ向きに走る。このような帯状の各素子領域４ａには、特に図２３（Ｂ）、図２５からわかるように、所定間隔でＮ＋型の拡散層６Ｄ，６Ｓ，６Ｄ……が形成されている。これにより、例えば、ある１本の素子領域４ａ（ｊ）についてみると、これらの拡散層６Ｄ，６Ｓ，６Ｄ……で挟まれた部分が、チャネル形成用のシリコン領域４ｂ、４ｂ……となる。さらに、これらの拡散層６Ｓ，６Ｄは、ソースとなる拡散層６Ｓとドレインとなる拡散層６Ｄとが交互に並んだものである。図２３（Ｂ）において、前記チャネル用のシリコン領域４ｂを介して、ドレイン（６Ｄ）からソース（６Ｓ）に電流を流したときに発生するホットホールが、このシリコン領域４ｂ中に蓄積される。これらのシリコン領域４ｂの上方に、ゲート酸化膜６を介してゲート電極７が形成されている。このゲート電極７，７，……は帯状をしており、図２２（Ａ）において、紙面に沿って上下方向に走っている。また、一方の拡散層６Ｓ上には、帯状のコンタクトプラグ９Ｓと帯状のメタル層１０Ｓの積層構造のソース線ＳＬが形成されている。これらコンタクトプラグ９Ｓとメタル層１０Ｓは図２２（Ａ）において紙面に沿って上下方向に走っている。また、他方の拡散層６Ｄには、図２２（Ａ）で横方向に走る各ビット線ＢＬが、コンタクトとしての柱状のコンタクトプラグ９Ｄ，９Ｄ，……を介して、接続されている。なお、１１は層間絶縁膜である。
【００１０】
上述のように、特に図２５からわかるが、シリコン層４，４，……は素子分離膜８，８，……に挟まれて帯状で図中左右に連続しており、さらに図中左右に隣り合うセル同士はソース・ドレインとしてのＮ＋拡散層６Ｓ、６Ｄにより分離されている。
【００１１】
しかし、メモリセルが高度に微細化し、例えば０．１μｍ世代においては、Ｎ＋拡散層７のビット線方向の長さも０．１μｍ程度まで小さくなると、図２３（Ｂ）に示されるように、隣接セル間でのＰ−Ｎ＋−Ｐのバイポーラ動作が無視できなくなり、最悪の場合、記憶されたデータ同士が干渉し合ってデータを破壊してしまう。
【００１２】
このような問題を解決するためには、ソースとドレインに相当するＮ＋拡散層６Ｓ，６Ｄの不純物濃度を高くすればよいが、ＦＢＣ構造の場合は、記憶保持部分であるフローティングボディと、ソースやドレインとの間の接合リーク電流が増えてしまい、データ保持性能が著しく低下してしまうという問題点が生じてしまう。
【００１３】
【非特許文献１】
ISSCC 2002 / SESSION 9 / DRAM AND FERROELECTRIC MEMORIES / 9.1 Memory Design Using One Transistor Gain Cell on SOI / TAKASHI Ohsawa et al.
【００１４】
【発明が解決しようとする課題】
以上述べたように、上記の半導体装置では、集積度を上げようとすると素子間の分離が不十分になり、素子間分離の性能を上げるために、ソースやドレインを構成する拡散層の不純物濃度を上げようとすると、今度は、接合リーク電流が増えてしまい、フローティングボディによる記憶能力の低下を招いてしまうという問題点がある。
【００１５】
本発明の目的は、上記のような問題点を解消しようとするもので、セル占有面積を縮小しながら、セル間のデータ干渉を排し、安定動作を可能とした半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、支持基板と、前記支持基板に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に、第１の方向に、所定幅の分離溝を介して、連続して形成された複数のＦＢＣ（フローティングボディセル）からなるＦＢＣ列と、を備え、前記各ＦＢＣは、前記第１の方向に相対向する一対の、第１導電型の、ソース・ドレイン領域と、これらの間に挟まれ、チャネル形成可能な、フローティングボディとしての、第２導電型のウェル領域と、前記ウェル領域上にゲート絶縁膜を介して形成されたゲートと、を備え、前記第１の方向に沿った前記分離溝の幅は、前記ＦＢＣにおける前記第１の方向と垂直な第２の方向に沿った幅よりも狭いものとして設定されており、前記各ＦＢＣは、一対の前記ソース・ドレイン領域間に電流が流れるときに発生する電荷を、前記ウェル領域に保持可能なものとして構成されており、前記ＦＢＣ列における前記第１の方向に隣り合う２つのソース・ドレイン領域同士は、コンタクトプラグによって電気的に短絡されている、ことを特徴とする半導体装置を提供するものである。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１９】
実施形態１．
図１〜図３は本発明の実施形態１の半導体装置として例示するＦＢＣメモリであり、図１は平面図、図２の（Ｂ）はそのＢ−Ｂ線に沿った断面図及びＣ−Ｃ線に沿った断面図、図３（Ｄ）はそのＤ−Ｄ線に沿った断面図及び（Ｅ）はそのＥ−Ｅ線に沿った断面図である。図１の実施形態は、図２２〜図２５の例と、ＦＢＣメモリの基本構造においては類似しており、同等の構成要素には図９と同一の符号を付して詳しい説明は省略する。これは、以下の他の実施形態においても同様である。
【００２０】
本実施形態１の特徴の１つは例えば図２（Ｂ），（Ｃ）に示される。すなわち、図２（Ｂ）において、ソース・ドレインとしての拡散層１６Ｄ，１６Ｓは、外側の中濃度ドープのエクステンション領域１６ａ及び拡散領域１６ｂ、と内側の高濃度ドープの高濃度領域１６ｃから成る２重構造のものとして構成されている。さらに、ゲート電極７の両側には、薄い酸化膜２１を介して、窒化膜からなるゲート電極側壁２２が形成されている。このゲート電極側壁２２を介して前記コンタクトプラグ９Ｄ，９Ｓが形成されている。これは図２（Ｃ）においても同様である。
【００２１】
以上述べたような構成によれば、高濃度領域１６ｃの中で少数キャリアであるホールの寿命が著しく短くなるため、隣接するフローティングボディとＮ＋拡散層とフローティングボディとの間でバイポーラ動作が起こり難くなる。また、セル間でのデータの干渉の問題も解消できるようになる。
【００２２】
上記のような構成の半導体装置の製造方法について、図４〜図５に基づき、順を追って説明する。ちなみに、図４，図５は、図２（Ｂ）に対応する断面図である。
【００２３】
図４（Ａ）において、ＳＯＩ基板１００は今まで説明した図２３（Ｂ）のものと同様である。このうち、各シリコン層４は、特に、図２５からわかるように、一対の素子分離膜８，８に挟まれており、図中左右に走る帯状のものである。この図４（Ａ）において、ゲート電極７の幅は、例えば、０．１μｍとする。このゲート電極１０に対して自己整合的に、Ｎ型不純物、例えばＰ（リン）を１０ＫＥＶ、１Ｅ１３（Ｃｍ−２）で注入し、先ずエクステンション領域１６ａを形成する。
【００２４】
続いて、図４（Ｂ）に示すように、ゲート電極７，７の間に薄い酸化膜２１を介して窒化膜を堆積し、この後に、ＲＩＥ（反応性イオンエッチング）法を用いてエッチバックすることにより、ゲート電極７にゲート電極側壁２２を形成する。この側壁２２の厚さは２０ｎｍ程度とする。
【００２５】
更に、このようなゲート電極７に対して自己整合的に、Ｎ型不純物、例えばＰ（リン）を１０ＫＥＶ、３Ｅ１３（cm-2）で注入し、更に、例えばＰ（リン）を６０ＫＥＶ、３Ｅ１３（cm-2）で注入して、埋め込み酸化膜３に到達する拡散領域１６ｂを形成する。
【００２６】
次に、図５（Ｃ）からわかるように、ＴＥＯＳ（テトラエトキシシラン）膜を、ＣＶＤ法により堆積し、ＲＩＥ法によりエッチバックすることで、ＴＥＯＳ側壁２３を形成する。ＴＥＯＳ側壁２３の厚さは、例えば２０ｎｍ程度とする。このようにしたゲート電極１０に対して、自己整合的に、Ｎ型不純物、例えばＡｓ（砒素）を１８０ＫＥＶ、５Ｅ１５（cm-2）で注入し、高濃度領域１６ｃとする。
【００２７】
引き続き、図５（Ｄ）に示すように、ＴＥＯＳ膜を、ＣＶＤ法により堆積し、上部を平坦化した後に、リソグラフィー法とエッチング法を用いて開口部を形成し、リン添加ポリシリコンを埋め込むことで、最終的にコンタクトプラグ９Ｓ，９Ｄを形成する。コンタクトプラグ９Ｓ上にはメタル線１０Ｓが形成されて、２層型のソース線ＳＬとされる。また、図２（Ｂ）に示されるようにコンタクトプラグ９Ｄにはビット線ＢＬが接続される。
【００２８】
先にも述べたように、高濃度領域１６ｃの中では、ホールの寿命は著しく短くなり、隣接するフローティングボディ（シリコン領域４ｂ）とＮ＋拡散層（拡散層１６Ｓ）とフローティングボディ（シリコン領域４ｂ）間におけるバイポーラ動作を抑止し、セル間のデータの干渉を低減できる。
【００２９】
また、高濃度領域１６ｃと電荷を蓄積するＰ型フローティングボディ（シリコン領域４ｂ）の間は、中濃度の不純物の領域（１６ａ，１６ｂ）で隔てられており、接合リークの抑制が可能となる。このため、メモリとしての安定動作を実現することができる。
【００３０】
また、本実施形態では、外側の領域としてのエクステンション領域１６ａ、拡散領域１６ｂの不純物としては、Ｐ（リン）を、高濃度領域１６ｃの不純物としてはＡｓ（砒素）を用いている。Ｐに比較して、Ａｓ原子は質量が大きく、横方向への拡散速度が遅い。このため、これらの領域１６ａ，１６ｂに囲まれた高濃度領域１６ｃを形成するに際し、制御性良く行うことができる。また、質量の大きなＡｓは、Ｐに比べてシリコン中に、より多くの欠陥を生じ易く、少数キャリアの寿命をより短くすることが可能で、バイポーラ動作を抑制する効果が大きくなり、動作のよりいっそうの安定に寄与する。なお、このような目的を達成するためには、高濃度領域１６ｃの不純物として、Ａｓの代わりに、例えばＳｂ（アンチモン）を使用することで、より一層の効果を得ることも可能である。加えて、外側の領域１６ａ，１６ｂにＡｓを、高濃度領域１６ｃにはＳｂを用いるという組み合わせでも、同様の効果が得られる。
【００３１】
更に、ポリシリコンで構成されるコンタクトプラグ９Ｓ，９Ｄによりソース・ドレイン領域１６Ｓ，１６Ｄへのコンタクトを取る場合には、高濃度領域１６ｃによりコンタクト抵抗を低減できる効果があり、半導体の高速動作が可能となる。
【００３２】
また、高濃度領域１６ｃの不純物として、ＡｓやＳｂではなく、Ｇｅ等Ｓｉより重いIV族元素を用いても良い。この場合にも、Ｓｉ基板中にアモルファス化した領域が形成され、少数キャリアの寿命をより短くすることが可能で、接合リークを抑えつつ、バイポーラ動作を抑制する効果がある。
【００３３】
実施形態２．
図６〜図８は本発明の実施形態２の半導体装置として例示するＦＢＣメモリの平面図であり、図６（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿った断面図、図７（Ｃ）はそのＣ−Ｃ線の間のラインに沿った断面図、（Ｄ）はそのＤ−Ｄ線に沿った断面図、図８（Ｅ）はそのＥ−Ｅ線に沿った断面図、（Ｆ）は一部を取り除いた平面図である。
【００３４】
特に、図６（Ｂ）において示すように、本実施形態２の半導体装置では、同図において左右に隣り合う２つのセルの素子領域同士は、ソース・ドレイン領域としての拡散層１６Ｓ，１６Ｄに形成された干渉分離溝１７により分離される。これにより左右に並ぶフローティングボディ（ｐ型のシリコン領域４ｂ）とＮ＋拡散層１６Ｓとフローティングボディ（ｐ型のシリコン領域４ｂ）との間でバイポーラ動作は起こり難くなる。このため、セル間でのデータの干渉の問題が解消できる。
【００３５】
上記のような構成の半導体装置の製造方法について、図９〜図１１と順を追って説明する。ちなみに、これらの図は、図６（Ｂ）に対応する工程断面図である。
【００３６】
図９（Ａ），（Ｂ）に示される工程は、図２（Ａ），（Ｂ）のそれと同一である。
【００３７】
続く図１０（Ｃ）からわかるように、これによりＴＥＯＳ膜を、ＣＶＤ法により堆積し、ＲＩＥ法によりエッチバックする。これによりＴＥＯＳ側壁２３を形成する。ＴＥＯＳ側壁２３の厚さは、例えば２０ｎｍ程度とする。更に、これらに対して自己整合的に、選択ＲＩＥ法を用いて、エクステンション領域１６ａ、拡散領域１６ｂを選択的にエッチングし、干渉分離溝１７を開口する。
【００３８】
引き続き、図１１（Ｄ）に示すように、この干渉分離溝１７中及びその上方の溝部分に、ＴＥＯＳ膜１６ｅをＣＶＤ法により堆積する。このＴＥＯＳ膜１６ｅの上部をゲート電極７と同じ高さに平坦化する。この後に、リソグラフィー法とエッチング法を用いて、ゲート電極側壁２２，２２に挟まれ、底部がエクステンション領域１６ａの上面よりも下がったレベルの開口部２５を形成する。これらの開口部２５に、リン添加ポリシリコンを埋め込むことで、コンタクトプラグ９Ｓ′，９Ｄ′を形成する。
【００３９】
一般にデータを蓄積するフローティングボディ部分では、素子分離領域（ソース・ドレイン領域）と素子分離領域（ソース・ドレイン領域）の界面準位を低減するために、これらの素子分離領域の形成工程中に、高温の熱処理工程を入れることが望ましい。これとは逆に、ゲート電極に対して自己整合的に素子分離領域（ソース・ドレイン領域）を形成した場合、ゲート電極近傍の不純物分布に著しい変動を及ぼすのを避けるため、高温の熱処理を施すことは望ましくない。
【００４０】
これに対して、本実施形態２によれば、フローティングボディ領域（シリコン領域４ｂ）は、図６（Ａ）において、ゲート電極７の形成以前に形成された素子分離膜８，８（図７（Ｄ），（Ｅ），図８（Ｆ）参照）、ソース・ドレイン領域としての拡散層１６Ｓ，１６Ｄによって左右に挟まれている。干渉分離溝１７は、フローティングボディ領域（シリコン層４ｂ）と直接接触することなく、それから分離されているので、界面準位を増やすことがない。これにより、データの干渉の問題を回避しつつ、安定動作する半導体装置を実現することができる。
【００４１】
また、本実施形態２では、例えば、リソグラフィーの最小加工寸法が０．１μｍ程度であり、ゲート電極１０の幅及び素子領域の幅はおよそ０．１μｍ程度である。このとき、干渉分離溝１６の幅は、２０ｎｍ程度となり、最小加工の２分の１以下と非常に微細なスリット状となる。これにより、１セル当たりの占有面積を増やすことなく、安定動作する半導体装置を実現することができる。
【００４２】
なお、干渉分離溝１７の幅は小さいものの、ＴＥＯＳ膜を挟んで隣り合う拡散層１６ｂ，１６ｂはコンタクトプラグの９Ｄ′，９Ｓ′で電気的につながるため常に同電位となり、このため、耐圧等の問題が生じることもない。従って、干渉分離溝１７の内部に埋め込む絶縁膜は、先に例示したＴＥＯＳ膜の他、シリコン酸化膜やシリコン窒化膜など、他の絶縁膜でも適用可能である。
【００４３】
また、図６（Ｂ）からわかるように、本実施形態２では、干渉分離溝１７には、一旦ＴＥＯＳ膜が埋め込まれ、後にコンタクトプラグ１５の形成に際していわゆるオーバーエッチングされ、ＴＥＯＳ膜１６ｅの上面は、エクステンション領域１６ａの厚さ分ぐらい下った状態までわずかに除去される。これにより、コンタクトプラグ９Ｓ′，９Ｄ′のＳＯＩに対する接触面が、コンタクトプラグ９Ｓ′，９Ｄ′の下面だけから側面にも広がっている。これにより、コンタクト抵抗の低減を実現することができ、半導体装置としての高速動作に寄与することができる。
【００４４】
また、プラグ９Ｄ′，９Ｓ′と素子領域（拡散層１６ａ，１６ｂ）の間に、ごく薄い絶縁膜を介在させることもできる。これにより、製造工程中において、プラグの材料が素子領域に拡散するのを防止することができる。これにより接合リークの劣化を抑制することが可能となり、データ保持特性の優れた半導体装置を実現することができる。
【００４５】
図１２は、本発明の実施形態２の一変形例の半導体装置の断面図である。図５の構成が、図６（Ｂ）の構成と異なる点は、干渉分離溝１７に埋め込まれたＴＥＯＳ膜１６ｅの内部に空洞１９を残存形成したことにある。
【００４６】
図１２のような構成によれば、各素子領域間の機械的なストレスが緩和され、より安定した動作を期待することができる。
【００４７】
図１３〜図１５は、本発明の実施形態２のさらに別の変形例の半導体装置の断面図であり、図１３（Ｂ）は図１３（Ａ）のＢ−Ｂ線に沿った断面図、図１４（Ｃ）はそのＣ−Ｃ線に沿った断面図、（Ｄ）はＤ−Ｄ線に沿った断面図、図１５（Ｅ）はそのＥ−Ｅ線に沿った断面図、（Ｆ）は一部を取り除いた平面図である。
【００４８】
この例の半導体装置が図６〜図８の装置と異なる点は、図１４（Ｃ），図１５（Ｅ）、（Ｆ）に示される。つまり、この例においては、図６〜図８の干渉分離溝１７に対応して連続干渉分離溝２７を形成している。つまり、図６〜図８の干渉分離溝１７は、断面図のうちの図６（Ｂ）にのみしか表われないことからわかるように、ソース・ドレイン拡散層としての拡散層１６Ｓ，１６Ｄにのみ形成されたものである。これに対し、図１３〜図１５の装置においては、特に図１４（Ｃ），図１５（Ｆ）からわかるように、連続干渉分離溝２７，２７には図１５（Ｆ）において上下方向に連続して伸びるものである。当然、素子分離膜８，８，……もこれらの連続干渉分離膜２７，２７，……によって切断された形となっている。これは例えば、図１０（Ｄ）の工程において、シリコンの選択ＲＩＥを用いずに、シリコン酸化膜を同時にエッチングすることで実現することができる。図８（Ｆ）からわかるように、拡散層１６Ｓ，１６Ｄにのみ、シリコンの選択ＲＩＥにより、干渉分離溝１７を形成しようとすると、特に溝１７の図８（Ｆ）における上下端部１７ａ，１７ａにエッチング残りが存在する恐れがあり得る。しかし本例によればこのようなことはなく、連続干渉分離溝２７を適正に形成して、それによる素子領域の分離をより確実に行うことが可能になる。
【００４９】
図１６〜図１８は、図６〜図８に示される本発明の実施形態２のさらに異なる変形例の半導体装置として例示するＦＢＣメモリの平面図であり、図１６（Ａ）は平面図、図１７（Ｂ）は（Ａ）のＢ−Ｂ線に沿った断面図、（Ｃ）は（Ｂ）のＣ−Ｃ線に沿った断面図、図１８（Ｄ）は図１６（Ａ）のＤ−Ｄ線に沿った断面図、（Ｅ）はそのＥ−Ｅ線に沿った断面図である。
【００５０】
本変形例と、図６〜図８に示される実施形態２との異なる点は、図７（Ｃ）−図８（Ｅ）と図１７（Ｃ）−図１８（Ｅ）との対比から明らかである。即ち、本変形例においては、素子分離領域を、埋込酸化膜３−ポリシリコン膜３１−素子分離膜８の積層構造（３層構造）としている。このポリシリコン層３１は、図１６（Ａ）において、図中左右に帯状に走るものである。
【００５１】
このような構造にすることにより、素子領域におけるフローティングボディ部分（素子領域４ａ）をポリシリコン膜３１と容量カップリングさせることが可能であり、読み出し時の信号量を増加させることができる。
【００５２】
図１９〜図２１は、上記図１３〜図１５の変形例である。即ち、図１４（Ｂ）は（Ａ）のＢ−Ｂ線に沿った断面図、図２０（Ｃ）はＣ−Ｃ線に沿った断面図、（Ｄ）はＤ−Ｄ線に沿った断面図、図２１（Ｅ）はＥ−Ｅ線に沿った断面図であり、（Ｆ）は一部を取り除いた平面図である。そして、この例においては、図２０（Ｄ）からわかるように、素子分離領域を、埋込酸化膜３−ポリシリコン膜３１−素子分離膜８の積層構造としている。このような構造にすることにより、図１６〜図１８のものと同様に、素子領域のフローティングボディ部分（４ａ）をポリシリコン膜３１と容量カップリングさせることが可能であり、読み出し時の信号量を増加させることができる。
【００５３】
また、図２１（Ｆ）からわかるように、この例においては、素子分離膜８，８，……を途中の切断溝８ａ，８ａ，……で切断したものとしている。
【００５４】
【発明の効果】
以上述べたように、本発明の半導体装置によれば、ＦＢＣ構造のメモリを高度に微細化する場合にも、セル面積を小さく保ったまま、素子間の分離能力を向上させることができるので、隣接セル間における本来あってはならないバイポーラ動作を防止して、データ干渉による誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の半導体装置の平面図。
【図２】図１のＢ−Ｂ線に沿って得た断面図及びＣ−Ｃ線に沿って得た断面図。
【図３】図１のＤ−Ｄ線に沿って得た断面図及びＥ−Ｅ線に沿って得た断面図。
【図４】実施形態１の半導体装置の製造方法の工程の断面図の一部。
【図５】実施形態１の半導体装置の製造方法の工程の断面図の一部。
【図６】本発明の実施形態２の半導体装置の平面図及びそのＢ−Ｂ線に沿って得た断面図。
【図７】図６のＣ−Ｃ線に沿って得た断面図及びＤ−Ｄ線に沿って得た断面図。
【図８】図６のＥ−Ｅ線に沿って得た断面図及び素子分離膜、素子ユニットの位置関係を示す平面説明図。
【図９】実施形態２の半導体装置の製造方法の工程の断面図の一部。
【図１０】実施形態２の半導体装置の製造方法の工程の断面図の一部。
【図１１】実施形態２の半導体装置の製造方法の工程の断面図の一部。
【図１２】本発明の実施形態２の変形例１としての半導体装置であり、ビット線に沿って得た断面図。
【図１３】本発明の実施形態２の変形例２としての半導体装置の平面図及びそのＢ−Ｂ線に沿って得た断面図。
【図１４】図１３のＣ−Ｃ線に沿って得た断面図及びＤ−Ｄ線に沿って得た断面図。
【図１５】図１３のＥ−Ｅ線に沿って得た断面図及び素子分離膜、素子ユニット、それらの間の溝の位置関係を示す平面説明図。
【図１６】本発明の実施形態２の別の変形例の平面図。
【図１７】図１６のＢ−Ｂ線に沿って得た断面図及びＣ−Ｃ線に沿って得た断面図。
【図１８】図１６のＤ−Ｄ線に沿って得た断面図及びＥ−Ｅ線に沿って得た断面図。
【図１９】実施形態２の変形例２のさらに別の変形例の平面図及びそのＢ−Ｂ線断面図。
【図２０】図１９のＣ−Ｃ線に沿って得た断面図及びＤ−Ｄ線に沿って得た断面図。
【図２１】図１９のＥ−Ｅ線に沿って得た断面図及び素子分離膜、素子ユニット、それらの間の溝の位置関係を示す平面説明図。
【図２２】従来の半導体装置の平面図。
【図２３】図２１のＢ−Ｂ線に沿って得た断面図及びＣ−Ｃ線に沿って得た断面図。
【図２４】図２１のＤ−Ｄ線に沿って得た断面図及びＥ−Ｅ線に沿って得た断面図。
【図２５】図２２〜図２４の装置における素子分離膜、シリコン層、ソース・ドレイン領域の位置関係を示す平面説明図。
【符号の説明】
１ 支持基板（ｐ）
２ ｎ型拡散層
３ 埋込酸化膜（ＳｉＯ２膜）
４ （ｐ型の）シリコン層
４ａ 素子領域（帯状）
４ｂ シリコン領域
６ ゲート酸化膜
６Ｄ，６Ｓ，１６Ｄ，１６Ｓ （Ｎ型の）拡散層
７ ゲート電極
８ 素子分離膜
９Ｄ，９Ｓ コンタクトプラグ
１０Ｓ メタル層
１１ 層間絶縁膜
１６ａ エクステンション領域
１６ｂ 拡散領域
１６ｃ 高濃度領域
１６ｅ ＴＥＯＳ膜
１７ 干渉分離溝
１９ 空洞
２１ 酸化膜
２２ ゲート電極側壁
２３ ＴＥＯＳ膜
２５ 開口部
２７ 連続干渉分離溝
１００ ＳＯＩ基板
【産業上の利用分野】
本発明は、半導体装置に係り、特に、フローティングボディセル（以下、ＦＢＣと称する）による電荷蓄積領域を有する半導体メモリに適用して好適な半導体装置に関する。
【０００２】
【従来技術】
半導体メモリの分野においては、１Ｔ−１Ｃ（１トランジスタ/１キャパシタ）型ＤＲＡＭが用いられてきた。セルサイズの縮小に限界が見えつつある現在、新たな構造の半導体メモリが模索されている。トランジスタ自体の下部にデータ蓄積機能をもたせた半導体装置もその一例である。
【０００３】
かかる半導体装置として、ＦＢＣメモリが知られている。このＦＢＣは、ＩＳＳＣＣ２００２（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ―Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ ２００２：２００２年２月３日から７日にわたりサンフランシスコで開催）における講演で紹介された。その詳細は、講演番号９．１の「ＦＢＣ ＣＥｌｌ」によって明らかにされており、ひとつの具体例として、０．１７５μｍルールで試作したＦＢＣセルが報告されている。
【０００４】
このＦＢＣメモリは、ＳＯＩ（シリコンオンインシュレータ）上に形成されたＭＯＳトランジスタからなるもので、電荷蓄積用のキャパシタを別に有するものでなく、トランジスタの下に電荷を蓄える電荷蓄積領域を設けたものである。
【０００５】
このような構造の半導体装置は、キャパシタを別のものとして必要ないため、微細化、高集積化、高速化が容易である。
【０００６】
なお、一般に、半導体メモリに対しては、高速化が進むロジックＬＳＩと同一のチップ内への混載の要求も高まっており、工程を簡略化するために、ロジックＬＳＩと製造プロセスの整合性の高いものが望まれている。
【０００７】
図２２〜図２５は、本発明者のアイデアに係る半導体装置として例示するＦＢＣメモリであり、図２２は平面図、図２３はそのＢ−Ｂ線に沿った断面図及びＣ−Ｃ線に沿った断面図、図２４はそのＤ−Ｄ線に沿った断面図及びＥ−Ｅ線に沿った断面図である。図２５は、図２２に対応する平面図で、特に、帯状の素子分離膜８，８，……とそれに挟まれたシリコン層４，４，……と、そこに形成されたソース・ドレイン層としての拡散層６Ｓ、６Ｄの位置関係を示すものである。
【０００８】
この半導体装置は、特に図２３（Ｂ）に示されるように、ＳＯＩ基板１００上に形成されたものである。このＳＯＩ基板１００は、支持基板（Ｐ型半導体基板）１、ｎ型拡散層２、埋め込み酸化膜（ＳｉＯ２膜）３、Ｐ型シリコン層４の積層構造体である。
【０００９】
この最上層としてのシリコン層４には、特に図２４（Ｄ），（Ｅ）、図２５からわかるように、素子分離膜８，８，……が形成されている。これらの素子分離膜８，８，……は、特に図２５からわかるように、帯状であり、同図において左右に走るもので、後述のビット線ＢＬとの関係でいえば、ビット線ＢＬ，ＢＬ，……同士の間の下方を図２３（Ｃ）に示されるように図中左右に走る。図２５からわかるように、前記シリコン層４のうち、これらの素子分離膜８，８，……同士の間の部分が、いわゆる帯状の素子領域４ａ，４ａ，……となる。これらの帯状の素子領域４ａ，４ａ，……は、図２２（Ａ）において、ビット線ＢＬ，ＢＬ，……と上下に重っており、ビット線ＢＬ，ＢＬ，……の下方においてそれらと同じ向きに走る。このような帯状の各素子領域４ａには、特に図２３（Ｂ）、図２５からわかるように、所定間隔でＮ＋型の拡散層６Ｄ，６Ｓ，６Ｄ……が形成されている。これにより、例えば、ある１本の素子領域４ａ（ｊ）についてみると、これらの拡散層６Ｄ，６Ｓ，６Ｄ……で挟まれた部分が、チャネル形成用のシリコン領域４ｂ、４ｂ……となる。さらに、これらの拡散層６Ｓ，６Ｄは、ソースとなる拡散層６Ｓとドレインとなる拡散層６Ｄとが交互に並んだものである。図２３（Ｂ）において、前記チャネル用のシリコン領域４ｂを介して、ドレイン（６Ｄ）からソース（６Ｓ）に電流を流したときに発生するホットホールが、このシリコン領域４ｂ中に蓄積される。これらのシリコン領域４ｂの上方に、ゲート酸化膜６を介してゲート電極７が形成されている。このゲート電極７，７，……は帯状をしており、図２２（Ａ）において、紙面に沿って上下方向に走っている。また、一方の拡散層６Ｓ上には、帯状のコンタクトプラグ９Ｓと帯状のメタル層１０Ｓの積層構造のソース線ＳＬが形成されている。これらコンタクトプラグ９Ｓとメタル層１０Ｓは図２２（Ａ）において紙面に沿って上下方向に走っている。また、他方の拡散層６Ｄには、図２２（Ａ）で横方向に走る各ビット線ＢＬが、コンタクトとしての柱状のコンタクトプラグ９Ｄ，９Ｄ，……を介して、接続されている。なお、１１は層間絶縁膜である。
【００１０】
上述のように、特に図２５からわかるが、シリコン層４，４，……は素子分離膜８，８，……に挟まれて帯状で図中左右に連続しており、さらに図中左右に隣り合うセル同士はソース・ドレインとしてのＮ＋拡散層６Ｓ、６Ｄにより分離されている。
【００１１】
しかし、メモリセルが高度に微細化し、例えば０．１μｍ世代においては、Ｎ＋拡散層７のビット線方向の長さも０．１μｍ程度まで小さくなると、図２３（Ｂ）に示されるように、隣接セル間でのＰ−Ｎ＋−Ｐのバイポーラ動作が無視できなくなり、最悪の場合、記憶されたデータ同士が干渉し合ってデータを破壊してしまう。
【００１２】
このような問題を解決するためには、ソースとドレインに相当するＮ＋拡散層６Ｓ，６Ｄの不純物濃度を高くすればよいが、ＦＢＣ構造の場合は、記憶保持部分であるフローティングボディと、ソースやドレインとの間の接合リーク電流が増えてしまい、データ保持性能が著しく低下してしまうという問題点が生じてしまう。
【００１３】
【非特許文献１】
ISSCC 2002 / SESSION 9 / DRAM AND FERROELECTRIC MEMORIES / 9.1 Memory Design Using One Transistor Gain Cell on SOI / TAKASHI Ohsawa et al.
【００１４】
【発明が解決しようとする課題】
以上述べたように、上記の半導体装置では、集積度を上げようとすると素子間の分離が不十分になり、素子間分離の性能を上げるために、ソースやドレインを構成する拡散層の不純物濃度を上げようとすると、今度は、接合リーク電流が増えてしまい、フローティングボディによる記憶能力の低下を招いてしまうという問題点がある。
【００１５】
本発明の目的は、上記のような問題点を解消しようとするもので、セル占有面積を縮小しながら、セル間のデータ干渉を排し、安定動作を可能とした半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、支持基板と、前記支持基板に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に、第１の方向に、所定幅の分離溝を介して、連続して形成された複数のＦＢＣ（フローティングボディセル）からなるＦＢＣ列と、を備え、前記各ＦＢＣは、前記第１の方向に相対向する一対の、第１導電型の、ソース・ドレイン領域と、これらの間に挟まれ、チャネル形成可能な、フローティングボディとしての、第２導電型のウェル領域と、前記ウェル領域上にゲート絶縁膜を介して形成されたゲートと、を備え、前記第１の方向に沿った前記分離溝の幅は、前記ＦＢＣにおける前記第１の方向と垂直な第２の方向に沿った幅よりも狭いものとして設定されており、前記各ＦＢＣは、一対の前記ソース・ドレイン領域間に電流が流れるときに発生する電荷を、前記ウェル領域に保持可能なものとして構成されており、前記ＦＢＣ列における前記第１の方向に隣り合う２つのソース・ドレイン領域同士は、コンタクトプラグによって電気的に短絡されている、ことを特徴とする半導体装置を提供するものである。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１９】
実施形態１．
図１〜図３は本発明の実施形態１の半導体装置として例示するＦＢＣメモリであり、図１は平面図、図２の（Ｂ）はそのＢ−Ｂ線に沿った断面図及びＣ−Ｃ線に沿った断面図、図３（Ｄ）はそのＤ−Ｄ線に沿った断面図及び（Ｅ）はそのＥ−Ｅ線に沿った断面図である。図１の実施形態は、図２２〜図２５の例と、ＦＢＣメモリの基本構造においては類似しており、同等の構成要素には図９と同一の符号を付して詳しい説明は省略する。これは、以下の他の実施形態においても同様である。
【００２０】
本実施形態１の特徴の１つは例えば図２（Ｂ），（Ｃ）に示される。すなわち、図２（Ｂ）において、ソース・ドレインとしての拡散層１６Ｄ，１６Ｓは、外側の中濃度ドープのエクステンション領域１６ａ及び拡散領域１６ｂ、と内側の高濃度ドープの高濃度領域１６ｃから成る２重構造のものとして構成されている。さらに、ゲート電極７の両側には、薄い酸化膜２１を介して、窒化膜からなるゲート電極側壁２２が形成されている。このゲート電極側壁２２を介して前記コンタクトプラグ９Ｄ，９Ｓが形成されている。これは図２（Ｃ）においても同様である。
【００２１】
以上述べたような構成によれば、高濃度領域１６ｃの中で少数キャリアであるホールの寿命が著しく短くなるため、隣接するフローティングボディとＮ＋拡散層とフローティングボディとの間でバイポーラ動作が起こり難くなる。また、セル間でのデータの干渉の問題も解消できるようになる。
【００２２】
上記のような構成の半導体装置の製造方法について、図４〜図５に基づき、順を追って説明する。ちなみに、図４，図５は、図２（Ｂ）に対応する断面図である。
【００２３】
図４（Ａ）において、ＳＯＩ基板１００は今まで説明した図２３（Ｂ）のものと同様である。このうち、各シリコン層４は、特に、図２５からわかるように、一対の素子分離膜８，８に挟まれており、図中左右に走る帯状のものである。この図４（Ａ）において、ゲート電極７の幅は、例えば、０．１μｍとする。このゲート電極１０に対して自己整合的に、Ｎ型不純物、例えばＰ（リン）を１０ＫＥＶ、１Ｅ１３（Ｃｍ−２）で注入し、先ずエクステンション領域１６ａを形成する。
【００２４】
続いて、図４（Ｂ）に示すように、ゲート電極７，７の間に薄い酸化膜２１を介して窒化膜を堆積し、この後に、ＲＩＥ（反応性イオンエッチング）法を用いてエッチバックすることにより、ゲート電極７にゲート電極側壁２２を形成する。この側壁２２の厚さは２０ｎｍ程度とする。
【００２５】
更に、このようなゲート電極７に対して自己整合的に、Ｎ型不純物、例えばＰ（リン）を１０ＫＥＶ、３Ｅ１３（cm-2）で注入し、更に、例えばＰ（リン）を６０ＫＥＶ、３Ｅ１３（cm-2）で注入して、埋め込み酸化膜３に到達する拡散領域１６ｂを形成する。
【００２６】
次に、図５（Ｃ）からわかるように、ＴＥＯＳ（テトラエトキシシラン）膜を、ＣＶＤ法により堆積し、ＲＩＥ法によりエッチバックすることで、ＴＥＯＳ側壁２３を形成する。ＴＥＯＳ側壁２３の厚さは、例えば２０ｎｍ程度とする。このようにしたゲート電極１０に対して、自己整合的に、Ｎ型不純物、例えばＡｓ（砒素）を１８０ＫＥＶ、５Ｅ１５（cm-2）で注入し、高濃度領域１６ｃとする。
【００２７】
引き続き、図５（Ｄ）に示すように、ＴＥＯＳ膜を、ＣＶＤ法により堆積し、上部を平坦化した後に、リソグラフィー法とエッチング法を用いて開口部を形成し、リン添加ポリシリコンを埋め込むことで、最終的にコンタクトプラグ９Ｓ，９Ｄを形成する。コンタクトプラグ９Ｓ上にはメタル線１０Ｓが形成されて、２層型のソース線ＳＬとされる。また、図２（Ｂ）に示されるようにコンタクトプラグ９Ｄにはビット線ＢＬが接続される。
【００２８】
先にも述べたように、高濃度領域１６ｃの中では、ホールの寿命は著しく短くなり、隣接するフローティングボディ（シリコン領域４ｂ）とＮ＋拡散層（拡散層１６Ｓ）とフローティングボディ（シリコン領域４ｂ）間におけるバイポーラ動作を抑止し、セル間のデータの干渉を低減できる。
【００２９】
また、高濃度領域１６ｃと電荷を蓄積するＰ型フローティングボディ（シリコン領域４ｂ）の間は、中濃度の不純物の領域（１６ａ，１６ｂ）で隔てられており、接合リークの抑制が可能となる。このため、メモリとしての安定動作を実現することができる。
【００３０】
また、本実施形態では、外側の領域としてのエクステンション領域１６ａ、拡散領域１６ｂの不純物としては、Ｐ（リン）を、高濃度領域１６ｃの不純物としてはＡｓ（砒素）を用いている。Ｐに比較して、Ａｓ原子は質量が大きく、横方向への拡散速度が遅い。このため、これらの領域１６ａ，１６ｂに囲まれた高濃度領域１６ｃを形成するに際し、制御性良く行うことができる。また、質量の大きなＡｓは、Ｐに比べてシリコン中に、より多くの欠陥を生じ易く、少数キャリアの寿命をより短くすることが可能で、バイポーラ動作を抑制する効果が大きくなり、動作のよりいっそうの安定に寄与する。なお、このような目的を達成するためには、高濃度領域１６ｃの不純物として、Ａｓの代わりに、例えばＳｂ（アンチモン）を使用することで、より一層の効果を得ることも可能である。加えて、外側の領域１６ａ，１６ｂにＡｓを、高濃度領域１６ｃにはＳｂを用いるという組み合わせでも、同様の効果が得られる。
【００３１】
更に、ポリシリコンで構成されるコンタクトプラグ９Ｓ，９Ｄによりソース・ドレイン領域１６Ｓ，１６Ｄへのコンタクトを取る場合には、高濃度領域１６ｃによりコンタクト抵抗を低減できる効果があり、半導体の高速動作が可能となる。
【００３２】
また、高濃度領域１６ｃの不純物として、ＡｓやＳｂではなく、Ｇｅ等Ｓｉより重いIV族元素を用いても良い。この場合にも、Ｓｉ基板中にアモルファス化した領域が形成され、少数キャリアの寿命をより短くすることが可能で、接合リークを抑えつつ、バイポーラ動作を抑制する効果がある。
【００３３】
実施形態２．
図６〜図８は本発明の実施形態２の半導体装置として例示するＦＢＣメモリの平面図であり、図６（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿った断面図、図７（Ｃ）はそのＣ−Ｃ線の間のラインに沿った断面図、（Ｄ）はそのＤ−Ｄ線に沿った断面図、図８（Ｅ）はそのＥ−Ｅ線に沿った断面図、（Ｆ）は一部を取り除いた平面図である。
【００３４】
特に、図６（Ｂ）において示すように、本実施形態２の半導体装置では、同図において左右に隣り合う２つのセルの素子領域同士は、ソース・ドレイン領域としての拡散層１６Ｓ，１６Ｄに形成された干渉分離溝１７により分離される。これにより左右に並ぶフローティングボディ（ｐ型のシリコン領域４ｂ）とＮ＋拡散層１６Ｓとフローティングボディ（ｐ型のシリコン領域４ｂ）との間でバイポーラ動作は起こり難くなる。このため、セル間でのデータの干渉の問題が解消できる。
【００３５】
上記のような構成の半導体装置の製造方法について、図９〜図１１と順を追って説明する。ちなみに、これらの図は、図６（Ｂ）に対応する工程断面図である。
【００３６】
図９（Ａ），（Ｂ）に示される工程は、図２（Ａ），（Ｂ）のそれと同一である。
【００３７】
続く図１０（Ｃ）からわかるように、これによりＴＥＯＳ膜を、ＣＶＤ法により堆積し、ＲＩＥ法によりエッチバックする。これによりＴＥＯＳ側壁２３を形成する。ＴＥＯＳ側壁２３の厚さは、例えば２０ｎｍ程度とする。更に、これらに対して自己整合的に、選択ＲＩＥ法を用いて、エクステンション領域１６ａ、拡散領域１６ｂを選択的にエッチングし、干渉分離溝１７を開口する。
【００３８】
引き続き、図１１（Ｄ）に示すように、この干渉分離溝１７中及びその上方の溝部分に、ＴＥＯＳ膜１６ｅをＣＶＤ法により堆積する。このＴＥＯＳ膜１６ｅの上部をゲート電極７と同じ高さに平坦化する。この後に、リソグラフィー法とエッチング法を用いて、ゲート電極側壁２２，２２に挟まれ、底部がエクステンション領域１６ａの上面よりも下がったレベルの開口部２５を形成する。これらの開口部２５に、リン添加ポリシリコンを埋め込むことで、コンタクトプラグ９Ｓ′，９Ｄ′を形成する。
【００３９】
一般にデータを蓄積するフローティングボディ部分では、素子分離領域（ソース・ドレイン領域）と素子分離領域（ソース・ドレイン領域）の界面準位を低減するために、これらの素子分離領域の形成工程中に、高温の熱処理工程を入れることが望ましい。これとは逆に、ゲート電極に対して自己整合的に素子分離領域（ソース・ドレイン領域）を形成した場合、ゲート電極近傍の不純物分布に著しい変動を及ぼすのを避けるため、高温の熱処理を施すことは望ましくない。
【００４０】
これに対して、本実施形態２によれば、フローティングボディ領域（シリコン領域４ｂ）は、図６（Ａ）において、ゲート電極７の形成以前に形成された素子分離膜８，８（図７（Ｄ），（Ｅ），図８（Ｆ）参照）、ソース・ドレイン領域としての拡散層１６Ｓ，１６Ｄによって左右に挟まれている。干渉分離溝１７は、フローティングボディ領域（シリコン層４ｂ）と直接接触することなく、それから分離されているので、界面準位を増やすことがない。これにより、データの干渉の問題を回避しつつ、安定動作する半導体装置を実現することができる。
【００４１】
また、本実施形態２では、例えば、リソグラフィーの最小加工寸法が０．１μｍ程度であり、ゲート電極１０の幅及び素子領域の幅はおよそ０．１μｍ程度である。このとき、干渉分離溝１６の幅は、２０ｎｍ程度となり、最小加工の２分の１以下と非常に微細なスリット状となる。これにより、１セル当たりの占有面積を増やすことなく、安定動作する半導体装置を実現することができる。
【００４２】
なお、干渉分離溝１７の幅は小さいものの、ＴＥＯＳ膜を挟んで隣り合う拡散層１６ｂ，１６ｂはコンタクトプラグの９Ｄ′，９Ｓ′で電気的につながるため常に同電位となり、このため、耐圧等の問題が生じることもない。従って、干渉分離溝１７の内部に埋め込む絶縁膜は、先に例示したＴＥＯＳ膜の他、シリコン酸化膜やシリコン窒化膜など、他の絶縁膜でも適用可能である。
【００４３】
また、図６（Ｂ）からわかるように、本実施形態２では、干渉分離溝１７には、一旦ＴＥＯＳ膜が埋め込まれ、後にコンタクトプラグ１５の形成に際していわゆるオーバーエッチングされ、ＴＥＯＳ膜１６ｅの上面は、エクステンション領域１６ａの厚さ分ぐらい下った状態までわずかに除去される。これにより、コンタクトプラグ９Ｓ′，９Ｄ′のＳＯＩに対する接触面が、コンタクトプラグ９Ｓ′，９Ｄ′の下面だけから側面にも広がっている。これにより、コンタクト抵抗の低減を実現することができ、半導体装置としての高速動作に寄与することができる。
【００４４】
また、プラグ９Ｄ′，９Ｓ′と素子領域（拡散層１６ａ，１６ｂ）の間に、ごく薄い絶縁膜を介在させることもできる。これにより、製造工程中において、プラグの材料が素子領域に拡散するのを防止することができる。これにより接合リークの劣化を抑制することが可能となり、データ保持特性の優れた半導体装置を実現することができる。
【００４５】
図１２は、本発明の実施形態２の一変形例の半導体装置の断面図である。図５の構成が、図６（Ｂ）の構成と異なる点は、干渉分離溝１７に埋め込まれたＴＥＯＳ膜１６ｅの内部に空洞１９を残存形成したことにある。
【００４６】
図１２のような構成によれば、各素子領域間の機械的なストレスが緩和され、より安定した動作を期待することができる。
【００４７】
図１３〜図１５は、本発明の実施形態２のさらに別の変形例の半導体装置の断面図であり、図１３（Ｂ）は図１３（Ａ）のＢ−Ｂ線に沿った断面図、図１４（Ｃ）はそのＣ−Ｃ線に沿った断面図、（Ｄ）はＤ−Ｄ線に沿った断面図、図１５（Ｅ）はそのＥ−Ｅ線に沿った断面図、（Ｆ）は一部を取り除いた平面図である。
【００４８】
この例の半導体装置が図６〜図８の装置と異なる点は、図１４（Ｃ），図１５（Ｅ）、（Ｆ）に示される。つまり、この例においては、図６〜図８の干渉分離溝１７に対応して連続干渉分離溝２７を形成している。つまり、図６〜図８の干渉分離溝１７は、断面図のうちの図６（Ｂ）にのみしか表われないことからわかるように、ソース・ドレイン拡散層としての拡散層１６Ｓ，１６Ｄにのみ形成されたものである。これに対し、図１３〜図１５の装置においては、特に図１４（Ｃ），図１５（Ｆ）からわかるように、連続干渉分離溝２７，２７には図１５（Ｆ）において上下方向に連続して伸びるものである。当然、素子分離膜８，８，……もこれらの連続干渉分離膜２７，２７，……によって切断された形となっている。これは例えば、図１０（Ｄ）の工程において、シリコンの選択ＲＩＥを用いずに、シリコン酸化膜を同時にエッチングすることで実現することができる。図８（Ｆ）からわかるように、拡散層１６Ｓ，１６Ｄにのみ、シリコンの選択ＲＩＥにより、干渉分離溝１７を形成しようとすると、特に溝１７の図８（Ｆ）における上下端部１７ａ，１７ａにエッチング残りが存在する恐れがあり得る。しかし本例によればこのようなことはなく、連続干渉分離溝２７を適正に形成して、それによる素子領域の分離をより確実に行うことが可能になる。
【００４９】
図１６〜図１８は、図６〜図８に示される本発明の実施形態２のさらに異なる変形例の半導体装置として例示するＦＢＣメモリの平面図であり、図１６（Ａ）は平面図、図１７（Ｂ）は（Ａ）のＢ−Ｂ線に沿った断面図、（Ｃ）は（Ｂ）のＣ−Ｃ線に沿った断面図、図１８（Ｄ）は図１６（Ａ）のＤ−Ｄ線に沿った断面図、（Ｅ）はそのＥ−Ｅ線に沿った断面図である。
【００５０】
本変形例と、図６〜図８に示される実施形態２との異なる点は、図７（Ｃ）−図８（Ｅ）と図１７（Ｃ）−図１８（Ｅ）との対比から明らかである。即ち、本変形例においては、素子分離領域を、埋込酸化膜３−ポリシリコン膜３１−素子分離膜８の積層構造（３層構造）としている。このポリシリコン層３１は、図１６（Ａ）において、図中左右に帯状に走るものである。
【００５１】
このような構造にすることにより、素子領域におけるフローティングボディ部分（素子領域４ａ）をポリシリコン膜３１と容量カップリングさせることが可能であり、読み出し時の信号量を増加させることができる。
【００５２】
図１９〜図２１は、上記図１３〜図１５の変形例である。即ち、図１４（Ｂ）は（Ａ）のＢ−Ｂ線に沿った断面図、図２０（Ｃ）はＣ−Ｃ線に沿った断面図、（Ｄ）はＤ−Ｄ線に沿った断面図、図２１（Ｅ）はＥ−Ｅ線に沿った断面図であり、（Ｆ）は一部を取り除いた平面図である。そして、この例においては、図２０（Ｄ）からわかるように、素子分離領域を、埋込酸化膜３−ポリシリコン膜３１−素子分離膜８の積層構造としている。このような構造にすることにより、図１６〜図１８のものと同様に、素子領域のフローティングボディ部分（４ａ）をポリシリコン膜３１と容量カップリングさせることが可能であり、読み出し時の信号量を増加させることができる。
【００５３】
また、図２１（Ｆ）からわかるように、この例においては、素子分離膜８，８，……を途中の切断溝８ａ，８ａ，……で切断したものとしている。
【００５４】
【発明の効果】
以上述べたように、本発明の半導体装置によれば、ＦＢＣ構造のメモリを高度に微細化する場合にも、セル面積を小さく保ったまま、素子間の分離能力を向上させることができるので、隣接セル間における本来あってはならないバイポーラ動作を防止して、データ干渉による誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の半導体装置の平面図。
【図２】図１のＢ−Ｂ線に沿って得た断面図及びＣ−Ｃ線に沿って得た断面図。
【図３】図１のＤ−Ｄ線に沿って得た断面図及びＥ−Ｅ線に沿って得た断面図。
【図４】実施形態１の半導体装置の製造方法の工程の断面図の一部。
【図５】実施形態１の半導体装置の製造方法の工程の断面図の一部。
【図６】本発明の実施形態２の半導体装置の平面図及びそのＢ−Ｂ線に沿って得た断面図。
【図７】図６のＣ−Ｃ線に沿って得た断面図及びＤ−Ｄ線に沿って得た断面図。
【図８】図６のＥ−Ｅ線に沿って得た断面図及び素子分離膜、素子ユニットの位置関係を示す平面説明図。
【図９】実施形態２の半導体装置の製造方法の工程の断面図の一部。
【図１０】実施形態２の半導体装置の製造方法の工程の断面図の一部。
【図１１】実施形態２の半導体装置の製造方法の工程の断面図の一部。
【図１２】本発明の実施形態２の変形例１としての半導体装置であり、ビット線に沿って得た断面図。
【図１３】本発明の実施形態２の変形例２としての半導体装置の平面図及びそのＢ−Ｂ線に沿って得た断面図。
【図１４】図１３のＣ−Ｃ線に沿って得た断面図及びＤ−Ｄ線に沿って得た断面図。
【図１５】図１３のＥ−Ｅ線に沿って得た断面図及び素子分離膜、素子ユニット、それらの間の溝の位置関係を示す平面説明図。
【図１６】本発明の実施形態２の別の変形例の平面図。
【図１７】図１６のＢ−Ｂ線に沿って得た断面図及びＣ−Ｃ線に沿って得た断面図。
【図１８】図１６のＤ−Ｄ線に沿って得た断面図及びＥ−Ｅ線に沿って得た断面図。
【図１９】実施形態２の変形例２のさらに別の変形例の平面図及びそのＢ−Ｂ線断面図。
【図２０】図１９のＣ−Ｃ線に沿って得た断面図及びＤ−Ｄ線に沿って得た断面図。
【図２１】図１９のＥ−Ｅ線に沿って得た断面図及び素子分離膜、素子ユニット、それらの間の溝の位置関係を示す平面説明図。
【図２２】従来の半導体装置の平面図。
【図２３】図２１のＢ−Ｂ線に沿って得た断面図及びＣ−Ｃ線に沿って得た断面図。
【図２４】図２１のＤ−Ｄ線に沿って得た断面図及びＥ−Ｅ線に沿って得た断面図。
【図２５】図２２〜図２４の装置における素子分離膜、シリコン層、ソース・ドレイン領域の位置関係を示す平面説明図。
【符号の説明】
１ 支持基板（ｐ）
２ ｎ型拡散層
３ 埋込酸化膜（ＳｉＯ２膜）
４ （ｐ型の）シリコン層
４ａ 素子領域（帯状）
４ｂ シリコン領域
６ ゲート酸化膜
６Ｄ，６Ｓ，１６Ｄ，１６Ｓ （Ｎ型の）拡散層
７ ゲート電極
８ 素子分離膜
９Ｄ，９Ｓ コンタクトプラグ
１０Ｓ メタル層
１１ 層間絶縁膜
１６ａ エクステンション領域
１６ｂ 拡散領域
１６ｃ 高濃度領域
１６ｅ ＴＥＯＳ膜
１７ 干渉分離溝
１９ 空洞
２１ 酸化膜
２２ ゲート電極側壁
２３ ＴＥＯＳ膜
２５ 開口部
２７ 連続干渉分離溝
１００ ＳＯＩ基板
Claims (6)
- 支持基板と、
前記支持基板に形成された埋め込み絶縁層と、
前記埋め込み絶縁層上に、第１の方向に、所定幅の分離溝を介して、連続して形成された複数のＦＢＣ（フローティングボディセル）からなるＦＢＣ列と、
を備え、
前記各ＦＢＣは、
前記第１の方向に相対向する一対の、第１導電型の、ソース・ドレイン領域と、
これらの間に挟まれ、チャネル形成可能な、フローティングボディとしての、第２導電型のウェル領域と、
前記ウェル領域上にゲート絶縁膜を介して形成されたゲートと、
を備え、
前記第１の方向に沿った前記分離溝の幅は、前記ＦＢＣにおける前記第１の方向と垂直な第２の方向に沿った幅よりも狭いものとして設定されており、
前記各ＦＢＣは、一対の前記ソース・ドレイン領域間に電流が流れるときに発生する電荷を、前記ウェル領域に保持可能なものとして構成されており、
前記ＦＢＣ列における前記第１の方向に隣り合う２つのソース・ドレイン領域同士は、コンタクトプラグによって電気的に短絡されている、
ことを特徴とする半導体装置。 - 前記分離溝に、絶縁膜が埋め込まれていることを特徴とする、請求項１に記載の半導体装置。
- 前記分離溝の上部に、前記コンタクトプラグの下部が埋め込まれていることを特徴とする、請求項１又は２に記載の半導体装置。
- 前記分離溝における絶縁膜中に空洞が存在することを特徴とする、請求項１乃至３の１つに記載の半導体装置。
- 前記第１の方向に走り、互いにほぼ平行な複数の前記ＦＢＣ列を備え、複数の前記ＦＢＣ列間には同じく前記第１の方向に走る素子分離膜が形成されており、複数の前記ＦＢＣ列における前記分離溝同士が、複数の前記素子分離膜に形成された溝によって連通していることを特徴とする、請求項１乃至４のいずれかに記載の半導体装置。
- 前記ＦＢＣにおける前記ゲートと、前記コンタクトプラグと、の界面に、絶縁膜が形成されていることを特徴とする、請求項１乃至５のいずれかに記載の半導体装置。
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