JPS63234558A - 半導体メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、トレンチキャパシタ型セルを有するダイナミ
ック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと
いう）等の半導体メモリ装置及びその製造方法に関する
ものである。

（従来の技術） 従来、ＤＲＡＭのセル面積を縮小して高集積化を図るた
め、キャパシタをシリコン基板表面へ形成する代りに、
基板に設けた溝（トレンチ）の壁部にそのキャパシタを
形成し、シリコン基板の単位面積当りの容量を見かけ上
増大させるトレンチキャパシタ型セルがあった。ところ
が、この種のトレンチキャパシタ型セルにおけるトラン
ジスタは、キャパシタに隣接してシリコン基板表面へ形
成されているため、必ずしもセル占有面積を最小とする
ものではなかった。そこで、セル占有面積の縮小化を図
るために、種々の提案がなされている。

従来、この種の技術としては、特開昭６１−１７４６７
０号公報に記載されるものがあった。以下、その構成を
図を用いて説明する。

第２図はＤＲＡＭセルを有する従来の半導体メモリー　
　ご　　− 装置の一構成例を示す断面図である。

このＤＲＡＭセルは、基板に形成した溝の下部側壁へキ
ャパシタを形成し、その溝の上部側壁へトランジスタを
形成したものである。すなわち、このＤＲＡ）ｌセルで
は厚さ２．０ミクロン程度のＰ型エピタキシャル層１を
有するＰ　型シリコン基板２に溝が形成され、その溝の
下部側壁に絶縁層である酸化膜３が被着され、ざらにそ
の酸化膜３内にＮ＋型ポリシリコン領域４が設けられて
いる。ここで、Ｐ　型シリコン基板２はキャパシタの接
地側プレートとして、＼　型ポリシリコン領域４はキャ
パシタの他のプレートとしてそれぞれ機能する。酸化膜
３の上部にはＮ型ポリシリコン領域５が、さらにその外
側にトランジスタのソース領域を構成するＮ　型拡散領
域６がそれぞれ形成され、そのＮ型ポリシリコン領域５
によってＮ＋型ポリシリコン領域４とＮ　型拡散領域６
とが結合されている。Ｎ　型ポリシリコン領域４上には
絶縁酸化膜７が形成されると共に、溝の上部側壁にはト
ランジスタのゲート酸化膜８が形成され、その絶縁酸化
膜７とゲート酸化膜８で囲まれる領域にＮ　型ポリシリ
コンからなるワードライン９が設けられている。絶縁酸
化膜７はＮ　型ポリシリコン領域４とワードライン９と
を分離する機能を有する。

また、溝の周囲のＰ型エピタキシャル層１上には［）Ｒ
ＡＭセルを他の素子から分離するためのフィールド酸化
膜１０が設けられている。フィールド酸化膜１０上には
Ｎ　型埋込層からなるビットライン１１と、ざらにその
上にビットライン絶縁用の酸化膜１２がそれぞれ形成さ
れている。フィールド酸化膜１０にはＮ型ポリシリコン
領域１３が形成され、さらにその下にトランジスタのド
レイン領域を構成するＮ型拡散領域１４が形成され、そ
のＮ型ポリシリコン領域１３によってビットライン１１
とＮ型拡散領域１４とが結合されている。このＮ型拡散
領域１４とＮ＋型拡散領域６との間には、トランジスタ
のチャネル領域１５が形成されている。

以上のように構成されるＤＲＡ）ｌセルを動作させるに
は、Ｐ　型シリコン基板２、酸化膜３及びＮ＋型ポリシ
リコン領域４からなるキャパシタへ１ビツトの情報を示
す電荷を蓄積する。そしてワードライン９へ電圧を印加
することによってトランジスタをオン状態にし、そのチ
ャネル領域１５を通してキャパシタからビットライン１
１へ情報の読出しまたは書込みを行わせる。

（発明が解決しようとする問題点） しかしながら、上記構成の半導体メモリ装置では、Ｐ型
エピタキシャル層１を有するＰ　型シリコン基板２にメ
モリセルを形成しているため、次のような問題点があっ
た。

（ｉ）　　エピタキシャル層の不純物濃度制御は、通常
の結晶成長層よりも制御性が悪いことは公知である。そ
して従来技術ではトランジスタのチャネル領域１５がＰ
型エピタキシャル層１に形成されているため、このチャ
ネル領域１５の不純物濃度制御か難しく、それに起因し
てトランジスタの閾値電圧制御が難しい。

（ｉｉ）　　半導体メモリ装置はメモリセル領域と周辺
回路領域とに大別され、特にその周辺回路は低消費電力
、動作余裕拡大のためにＰチャネルＭＯＳトランジスタ
及びＮチャネルＭＯＳトランジスタからなる相補型）１
０Ｓ　ｉ−ランジスタ（以下、Ｃ１（Ｏ８という）で構
成することが好ましい。ところが、従来技術においてＰ
　型シリコン基板２はメモリセル領域のキャパシタの伯
のプレートすべてに共通の接地層であり、その上部に形
成されたＰ型エピタキシャル層１の厚さがわすか２．０
ミクロン程度となっている。そのため、Ｃ）ＩＯ３を構
成するＰチャネルＭＯＳトランジスタをそのＰ型エピタ
キシャル層１内に形成することが困難である。従って従
来の技術では、周辺回路をＣＭＯ８構成することができ
ず、Ｎチャネル）ＩＯ８構成とせざるを得ない。

本発明は前記従来技術が持っていた問題点のうち、トラ
ンジスタの閾値電圧制御が難しい点と、周辺回路をＣＭ
Ｏ３構成にすることかできない点について解決した半導
体メモリ装置およびその製造方法を提供するものである
。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、トレンチ型メモ
リセルを有する半導体メモリ装置において、この装置を
少なくとも、第１導電型の半導体基板内へその表面に接
して設けられた格子状の第１の溝と、この第１の溝の下
に設けられその第１の溝より幅が狭い格子状の第２の溝
と、この第２の溝の底面に形成された素子分離用の第１
の絶縁膜と、前記第２の溝の側面に形成された第２の絶
縁膜と、この第２の絶縁膜内に充填された第１の導電膜
と、この第１の導電膜上に形成された電極分離用の第３
の絶縁膜と、前記第１および第２の溝に囲まれた前記半
導体基板の島状部分における前記第１と第２の溝の境界
領域に形成された第２導電型の第１の半導体領域と、前
記第１の溝の側面に形成された第３の絶縁膜と、この第
３の絶縁膜上に形成された第２の導電膜と、前記第１の
溝に囲まれた前記半導体基板の表面に形成された第２導
電型の第２の半導体領域とで、構成したものである。

また、他の発明であるトレンチ型メモリセルを有する半
導体メモリ装置の製造方法において、この方法を少なく
とも、第１導電型の半導体基板内へその表面に接して格
子状の第１の溝を形成する工程と、前記第１の溝の側面
へ側壁を形成する工程と、前記第１の溝の下へその第１
の溝より前記側壁の幅だけ格子状の第２の溝を形成する
工程と、前記第２の溝の側面を耐酸化膜で覆い前記第２
の溝の底面に素子分離用の第１の絶縁膜を形成する工程
と、前記側壁及び耐酸化膜を除去した後に前記第１．第
２の溝の側面及び前記半導体基板の表面へ第２の絶縁膜
を形成する工程と、前記第２の溝内に第１の導電膜を充
填しその第１の導電膜上に電極分離用の第３の絶縁膜を
形成する工程と、前記第１と第２の溝の境界領域および
前記半導体基板の表面に形成された前記第２の絶縁膜を
除去しその境界領域とその半導体基板表面へ第２導電型
の第１と第２の半導体領域をそれぞれ形成する工程と、
前記第１の溝の側面に形成された前記第２の絶縁膜を除
去しそこへ第４の絶縁膜を形成しさらにその第４の絶縁
膜上へ第２の導電膜を形成する工程と、前記第２の半導
体領域上にコンタクト孔を形成しそのコンタクト孔を通
して前記第２の導体領域と第３の導電膜を接続する工程
とで、構成したものである。

（イ乍　用） 本発明によれば、以上のように半導体メモリ装置および
その製造方法を構成したので、半導体基板に形成される
幅の異なる第１と第２の溝はその側部へのキャパシタ及
びトランジスタの均一な形成を容易にさせると共に、そ
の両者の電極分離を容易にさせる。しかも、トランジス
タの第１．第２の半導体領域は単一の半導体基板内に形
成されるため、チャネル領域の不純物濃度制御が容易に
なって閾値電圧の制御濃度が向上する。また単一の半導
体基板は周辺回路をＣＭＯ３で構成することを可能にさ
せる。従って前記問題点が除去できるのである。

（実施例） 第１図（Ａ）　、　（Ｂ）は本発明の実施例を示す半導
体メモリ装置の概略図であり、同図（Ａ）は平面図、同
図（８）はそのＸ−Ｘ線断面図である。

この半導体メモリ装置では、第１導電型の半導体基板と
して例えばＰ型のシリコン基板２０の上部に、格子状の
第１の溝２１が形成され、ざらにその下にその第１の溝
２１よりも幅の狭い格子状の第２の溝２２が形成され、
その第１と第２の溝２１．２２間に段差部２３が形成さ
れている。第２の溝２２の底部にはＰ　型不純物領域等
からなる素子分離用のチャネルストップ領ｙｉ２４と、
第１の絶縁膜として例えば厚いフィールド酸化膜２５と
か形成されている。

第２の溝２２の側面には第２の絶縁膜であるキャパシタ
絶縁膜２６が形成され、ざらにそのキャパシタ絶縁膜２
６に囲まれた領域には第１の導電膜として、例えば不純
物を高密度にドープしたＮ　型ポリシリコンからなるセ
ルプレート導電膜２７が埋設されている。ここで、Ｐ型
シリコン基板２０、キャパシタ絶縁膜２６、及びセルプ
レート導電膜２７により、キャパシタＣが構成されてい
る。

セルプレート導電膜２７上には第３の絶縁膜である電極
分離絶縁膜２８か形成され、さらにその上の第１の溝２
１の側面には第３の絶縁膜であるゲート絶縁膜２９が被
着されると共に、第２の導電膜として例えばＮ　型ポリ
シリコンからなるゲート導電膜３０が形成されている。

そして第１および第２の溝２１．２７で囲まれた島状シ
リコン部３１における段差部２３附近には、第２導電型
の第１の半導体領域として例えばＮ型不純物領域からな
るソース領域３２が形成されると共に、その島状シリコ
ン部３１の上部に第２導電型の第２の半導体領域、例え
ばＮ型不純物領域からなるドレイン領域３３が形成され
ている。

ドレイン領域３３上には中間絶縁膜３４が形成され、そ
の中間絶縁膜３４に明けられたコンタクト孔３５を通し
て該トレイン領域３３と第３の導電膜、例えば金属配線
３６とが接続されている。

以上のように構成される半導体メモリ装置の動作を説明
する。

キャパシタＣへ１ビツトの情報を示す電荷を蓄積する。

そしてワード線の機能を有するゲート導電膜３０へ電圧
を印加することにより、トランジスタのソース領域３２
とトレイン領域３３間をオン状態にさせ、キャパシタＣ
からビット線機能を有する金属配線３６へ情報の読出し
、または書込みを行わせる。

本実施例の半導体メモリ装置では、従来のようなエピタ
キシャル層をもたない単一のＰ型シリコン基板２０を使
用し、その中へ格子状の第１と第２の溝２１．２２を形
成し、その第２の溝２２の底部にセル間分離領域である
チャネルストップ領域２４を形成し、さらにその第１．
第２の溝２１．２２の側部にキャパシタＣとトランジス
タを設けたので、キャパシタＣの蓄積容量が大きく、し
かもチャネルストップ領域を２４によりセル間リーク電
流が少ない高密度メモリセルを実現することができる。

またトランジスタにおけるソース領域３２とトレイン領
域３３間のチャネル領域は、Ｐ型シリコン基板２０に形
成されているため、このチャネル領域の不純物濃度制御
が容易となり、それによってトランジスタにおける閾値
電圧のばらつきを少なくできる。

さらに、Ｐ型シリコン基板２０中にＮチャネル）ＩＯＳ
トランジスタを形成すると共に、Ｎウェルを形成してそ
のＮウェル中にＰチャネル１（Ｏ３トランジスタを形成
することにより、容易に周辺回路をＣＩ（Ｏ３構成とす
ることが可能となるため、動作余裕が大きく、低消費電
力のＤＲＡＭを製造することができる。

第３図（１）　、　（２）　、　（３）　、　（４Ａ）
、　（４Ｂ）、　（５）　。

（６＾）、　（６Ｂ）、　（７Ａ）、　（７Ｂ）は第１
図の半導体メモリ装置の製造方法例を示す断面図及び平
面図であり、この第３図を参照しつつ第１図の製造工程
を説明する。

■　第３図（１）の工程 第３図（１）の断面図において、化学気相成長（以下、
ＣＶＤという）法等により、Ｐ型シリコン基板２０の上
へエツチングマスクとする酸化膜４０を１μｍ程度の厚
さに堆積し、所定の形状をエツチングによって形成する
。反応性イオンエツチングく以下、ＲＩＥという）法等
により、酸化膜４０をマスクにしてシリコン基板２０を
深さ１．５μｍ程度除去し、第１の溝２１を形成する。

■　第３図（２）の工程 第３図（２）の断面図において、ＣＶＤ法等で全面に窒
化膜を厚さ０．３μｍ程度堆積し、続いてＲＩＥ法等で
エツチングすることにより、第１の溝２１を形成したこ
とによって残存した島状シリコン部３１の側面へ、幅０
．２μｍ程度の第１の側壁４１を形成する。その後、Ｒ
ＩＥ法等でシリコン基板２０を再び深さ２．５μｍ程度
除去し、第２の溝２２を形成する。この際、第１と第２
の溝２１．２２の境界部分には、第１の側壁４１の幅に
対応して０．２μｍ程度の段差部２３か形成される。

■　第３図（３）の工程 第３図（３）の断面図に示すように、ＣＶＤ法等で再び
全面に厚さ０．１５μｍ程度の窒化膜を堆積し、続いて
ＲＩＥ法等でエツチングし、第２の溝２２の形成時に新
たに露出した島状シリコン部３１の側面および第１の側
壁４１の上へ、幅０．１μｍ程度の第２の側壁４２を形
成する。次いで、ボロン等を高濃度にイオン注入し、第
２の溝２２の底部へチャネルストップ領域２４を形成し
、さらに選択酸化法等によって厚さ０．６μｍ程度のフ
ィールド酸化膜２５を形成する。これにより、メモリセ
ル間、すなわち島状シリコン部３１間の分離を行うこと
ができる。

■　第３図（４Ａ）、　（４Ｂ）の工程第３図（４Ａ）
の平面図及び第３図（４Ｂ）の断面図に示すように、第
２の側壁４２、第１の側壁４１、及び酸化膜４０を除去
し、島状シリコン部３１の露出部分に厚さ１００人程麻
の酸化膜からなる、あるいは酸化膜、窒化膜及び参加膜
と積層した複合膜からなるキャパシタ絶縁膜２６を堆積
する。次にポリシリコン等を堆積し、それにリン等の拡
散を行って低抵抗化した後、エッチバック法等によって
第１と第２の溝２１．２２の境界にある段差部２３が露
出するまでエツチングを行い、セルプレート導電膜２７
を形成する。すると、島状シリコン部３１、キャパシタ
絶縁膜２６及びセルプレート導電膜２７により、キャパ
シタが形成される。

■　第３図（５）の工程 第３図（５）の断面図に示すように、熱酸化法等によっ
て酸化膜を形成し、セルプレート導体膜２７上に電極分
離絶縁膜２８を設ける。この際、セルプレート導電膜２
７はリン等を高濃度に含んだＮ　型ポリシリコン等で形
成されているため、電極分離絶縁膜２８の形成時に、セ
ルプレート導電膜２７から酸素が供給される。そのため
、電極分離絶縁膜２８の部分は、通常のシリコン表面上
の酸化速度よりも増速されて酸化され、厚い酸化膜の形
成が可能となる。

その後、島状シリコン部３１の表面及び段差部２３の部
分のキャパシタ絶縁膜２６を形成する際ｔこ同時に形成
された複合膜２６ａをＲＩＥ法等で除去し、島状シリコ
ン部３１の側面にその複合膜２６ａを残存させる。そし
てリンあるいはヒ素等をイオン注入し、熱処理を行うと
、段差部２３にＮ　型不純物領域のソース領域３２が、
島状シリコン部３１の表面にＮ＋　、型不純物領域のド
レイン領域３３がそれぞれ形成される。

■　第３図（６Ａ）、　（６Ｂ） 第３図（６Ａ）の平面図及び第３図（６Ｂ）の断面図に
示すように、熱酸化法等によってソース領域３２及びド
レイン領域３３を酸化膜で覆った後、キャパシタ絶縁膜
２６の形成時に同時に形成された複合膜２６ａを除去し
、再び熱酸化法等によってゲート絶縁膜２９を厚さ２０
００人程度１形成する。次にポリシリコン等を堆積し、
リン等の拡散を行って低抵抗化した後、多層レジスト等
を用いて所定の形状に加工し、ワード線となるゲート導
電膜３０を形成する。

■　第３図（７＾）、　（７Ｂ） 第３図（７Ａ）の平面図及び第３図（７Ｂ）の断面図に
示すように、全面に厚さ０．７μｍ程度のボロンリンガ
ラス（ＢＰＳＧ　）等を中間絶縁膜３４として堆積し、
ドレイン領域３３の所定領域にコンタクト孔３５を開孔
した後、ビット線となる厚さ１μｍ程度のアルミニウム
等を金属配線３６として設ければ、第１図の半導体メモ
リ装置が得られる。

本実施例の製造方法では、単一のＰ型シリコン基板内に
幅の異なる第１と第２の溝を形成し、その第２の溝の側
部にキャパシタを、その第１の溝にトランジスタをそれ
ぞれ形成したので、キャパシタの蓄積容量を均一化でき
ると共に、トランジスタのチャネル領域の不純物濃度制
御が容易にな　１９　一 つてそのトランジスタの閾値電圧のばらつきを少なくで
きる。しかも、第２の溝の底部にチャネルストップ領域
を形成し易く、そのチャネルストップ領域により、メモ
リセル間のリーク電流を少なくして各メモリセル間の分
離幅の縮小化と、それによるメモリセルの高密度化が図
れる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ）上記実施例ではシリコン基板２０をＰ型にし、ト
ランジスタのソース領域３２及びトレイン領域３３をＮ
型にしたが、それらの極性を逆にしてもよく、それに応
じて製造工程も変形することが可能である。

（ｂ）半導体メモリ装置の平面形状及びその断面形状は
、図示以外の他の形状に変形してもよい。例えば、第１
．第２の溝２１．２２を断面多角形や断面円形にしたり
、それに応じてそれらの配置を変更することも可能であ
る。

（発明の効果） 以上詳細に説明したように、本発明によれば、単一構造
の半導体基板を使用し、その中へ幅の異なる第１と第２
の溝を形成し、その溝の側部にキャパシタとトランジス
タを設ける構成としたため、トランジスタの閾値電圧の
ばらつきを少なくできる。しかも第２の溝の底部に素子
分離用の第１の絶縁膜を形成したので、メモリセル間の
分離幅を小さくてき、それによってメモリセルの高密度
化が図れる。ざらに周辺回路をＣＭＯ８構成とすること
ができるため、動作余裕が大きく、低消費電力の半導体
メモリ装置を製作できる。

【図面の簡単な説明】

第１図（Ａ）　、　（Ｂ）は本発明の実施例を示すもの
で、同図（Ａ）は半導体メモリ装置の平面図、同図（Ｂ
）は同図（Ａ）のＸ−Ｘ線断面図、第２図は従来の半導
体メモリ装置の断面図、第３図（１）　、　（２）　。 （３）　　、　　（４八）、　　（４Ｂ）、　　（５）
　　、　　（６Ａ）、　　（６Ｂ）、　　（７八）。 （７Ｂ）は第１図の製造工程図である。 ２０・・・・・・Ｐ型シリコン基板、２１．２２・・・
・・・第１．第一　　９１　− ２の溝、２３・・・・・・段差部、２４・・・・・・チ
ャネルストップ領域、２５・・・・・・フィールド酸化
膜、２６・・・・・・キャパシタ絶縁膜、２７・・・・
・・セルプレート導電膜、２８・・・・・・電極分離絶
縁膜、２９・・・・・・ゲート絶縁膜、３０・・・・・
・ゲート導電膜、３１・・・・・・島状シリコン部、３
２・・・・・・ソース領域、３３・・・・・・ドレイン
領域、３５・・・・・・コンタクト孔、３６・・・・・
・金属配線、４０・・・・・・酸化膜、４１．４２・・
・・・・第１．第２の側部。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板内へその表面に接して設け
   られた格子状の第１の溝と、 この第１の溝の下に設けられその第１の溝より幅が狭い
   格子状の第２の溝と、 この第２の溝の底面に形成された素子分離用の第１の絶
   縁膜と、 前記第２の溝の側面に形成された第２の絶縁膜と、 この第２の絶縁膜内に充填された第１の導電膜と、 この第１の導電膜上に形成された電極分離用の第３の絶
   縁膜と、 前記第１および第２の溝に囲まれた前記半導体基板の島
   状部分における前記第１と第２の溝の境界領域に形成さ
   れた第２導電型の第１の半導体領域と、 前記第１の溝の側面に形成された第３の絶縁膜と、 この第３の絶縁膜上に形成された第２の導電膜と、 前記第１の溝に囲まれた前記半導体基板の表面に形成さ
   れた第２導電型の第２の半導体領域とを、備えたことを
   特徴とする半導体メモリ装置。 ２、第１導電型の半導体基板内へその表面に接して格子
   状の第１の溝を形成する工程と、 前記第１の溝の側面へ側壁を形成する工程と、前記第１
   の溝の下へその第１の溝より前記側壁の幅だけ狭い格子
   状の第２の溝を形成する工程と、前記第２の溝の側面を
   耐酸化膜で覆い前記第２の溝の底面に素子分離用の第１
   の絶縁膜を形成する工程と、 前記側壁及び耐酸化膜を除去した後に前記第１、第２の
   溝の側面及び前記半導体基板の表面へ第２の絶縁膜を形
   成する工程と、 前記第２の溝内に第１の導電膜を充填しその第１の導電
   膜上に電極分離用の第３の絶縁膜を形成する工程と、 前記第１と第２の溝の境界領域および前記半導体基板の
   表面に形成された前記第２の絶縁膜を除去しその境界領
   域とその半導体基板表面へ第２導電型の第１と第２の半
   導体領域をそれぞれ形成する工程と、 前記第１の溝の側面に形成された前記第２の絶縁膜を除
   去しそこへ第４の絶縁膜を形成しさらにその第４の絶縁
   膜上へ第２の導電膜を形成する工程と、 前記第２の半導体領域上にコンタクト孔を形成しそのコ
   ンタクト孔を通して前記第２の導体領域と第３の導電膜
   を接続する工程とを、 順次施すことを特徴とする半導体メモリ装置の製造方法
   。