JPH0748525B2 - 半導体メモリ装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、トレンチキャパシタ型セルを有するダイナミ
ック・ランダム・アクセス・メモリ（以下、DRAMとい
う）等の半導体メモリ装置の製造方法に関するものであ
る。

（従来の技術） 従来、DRAMのセル面積を縮小して高集積化を図るため、
キャパシタをシリコン基板表面へ形成する代りに、基板
に設けた溝（トレンチ）の壁部にそのキャパシタを形成
し、シリコン基板の単位面積当りの容量を見かけ上増大
させるトレンチキャパシタ型セルがあった。ところが、
この種のトレンチキャパシタ型セルにおけるトランジス
タは、キャパシタに隣接してシリコン基板表面へ形成さ
れているため、必ずしもセル占有面積を最小とするもの
ではなかった。そこで、セル占有面積の縮小化を図るた
めに、種々の提案がなされている。

従来、この種の技術としては、特開昭61−174670号公報
に記載されるものがあった。以下、その構成を図を用い
て説明する。

第２図はDRAMセルを有する従来の半導体メモリ装置の一
構成例を示す断面図である。

このDRAMセルは、基板に形成した溝の下部側壁へキャパ
シタを形成し、その溝の上部側壁へトランジスタを形成
したものである。すなわち、このDRAMセルでは厚さ2.0
ミクロン程度のＰ型エピタキシャル層１を有するP⁺型シ
リコン基板２に溝が形成され、その溝の下部側壁に絶縁
層である酸化膜３が被着され、さらにその酸化膜３内に
N⁺型ポリシリコン領域４が設けられている。ここで、P⁺
型シリコン基板２はキャパシタの接地側プレートとし
て、N⁺型ポリシリコン領域４はキャパシタの他のプレー
トとしてそれぞれ機能する。酸化膜３の上部にはＮ型ポ
リシリコン領域５が、さらにその外側にトランジスタの
ソース領域を構成するN⁺型拡散領域６がそれぞれ形成さ
れ、そのＮ型ポリシリコン領域５によってN⁺型ポリシリ
コン領域４とN⁺型拡散領域６とが結合されている。N⁺型
ポリシリコン領域４上には絶縁酸化膜７が形成されると
共に、溝の上部側壁にはトランジスタのゲート酸化膜８
が形成され、その絶縁酸化膜７とゲート酸化膜８で囲ま
れる領域にN⁺型ポリシリコンからなるワードライン９が
設けられている。絶縁酸化膜７はN⁺型ポリシリコン領域
４とワードライン９とを分離する機能を有する。

また、溝の周囲のＰ型エピタキシャル層１上にはDRAMセ
ルを他の素子から分離するためのフィールド酸化膜10が
設けられている。フィールド酸化膜10上にはN⁺型埋込層
からなるビットライン11と、さらにその上にビットライ
ン絶縁用の酸化膜12がそれぞれ形成されている。フィー
ルド酸化膜10にはＮ型ポリシリコン領域13が形成され、
さらにその下にトランジスタのドレイン領域を構成する
Ｎ型拡散領域14が形成され、そのＮ型ポリシリコン領域
13によってビットライン11とＮ型拡散領域14とが結合さ
れている。このＮ型拡散領域14とN⁺型拡散領域６との間
には、トランジスタのチャネル領域15が形成されてい
る。

以上のように構成されるDRAMセルを動作させるには、P⁺
型シリコン基板２、酸化膜３及びN⁺型ポリシリコン領域
４からなるキャパシタへ１ビットの情報を示す電荷を蓄
積する。そしてワードライン９へ電圧を印加することに
よってトランジスタをオン状態にし、そのチャネル領域
15を通してキャパシタからビットライン11へ情報の読出
しまたは書込みを行わせる。

（発明が解決しようとする問題点） しかしながら、上記構成の半導体メモリ装置の製造方法
では、Ｐ型エピタキシャル層１を有するP⁺型シリコン基
板２にメモリセルを形成しているため、次のような問題
点があった。

（ｉ）エピタキシャル層の不純物濃度制御は、通常の結
晶成長層よりも制御性が悪いことは公知である。そして
従来技術ではトランジスタのチャネル領域15がＰ型エピ
タキシャル層１に形成されているため、このチャネル領
域15の不純物濃度制御が難しく、それに起因してトラン
ジスタの閾値電圧制御が難しい。

（ii）半導体メモリ装置はメモリセル領域と周辺回路領
域とに大別され、特にその周辺回路は低消費電力、動作
余裕拡大のためにＰチャネルMOSトランジスタ及びＮチ
ャネルMOSトランジスタからなる相補型MOSトランジスタ
（以下、CMOSという）で構成することが好ましい。とこ
ろが、従来技術においてP⁺型シリコン基板２はメモリセ
ル領域のキャパシタの他のプレートすべてに共通の接地
層であり、その上部に形成されたＰ型エピタキシャル層
１の厚さがわずか2.0ミクロン程度となっている。その
ため、CMOSを構成するＰチャネルMOSトランジスタをそ
のＰ型エピタキシャル層１内に形成することが困難であ
る。従って従来の技術では、周辺回路をCMOS構成するこ
とができず、ＮチャネルMOS構成とせざるを得ない。

本発明は前記従来技術が持っていた問題点のうち、トラ
ンジスタの閾値電圧制御が難しい点と、周辺回路をCMOS
構成にすることができない点について解決した半導体メ
モリ装置の製造方法を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、トレンチ型メモ
リセルを有する半導体メモリ装置の製造方法において、
第１導電型の半導体基板内へその表面に接して格子状の
第１の溝を形成する工程と、前記第１の溝の側面へ側壁
を形成する工程と、前記第１の溝の下へその第１の溝よ
り前記側壁の幅だけ格子状の第２の溝を形成する工程
と、前記第２の溝の側面を耐酸化膜で覆い前記第２の溝
の底面に素子分離用の第１の絶縁膜を形成する工程と、
前記側壁及び前記耐酸化膜を除去した後に前記第1,第２
の溝の側面及び前記半導体基板の表面へ第２の絶縁膜を
形成する工程と、前記第２の溝内に第１の導電膜を充填
しその第１の導電膜上に電極分離用の第３の絶縁膜を形
成する工程とを、施す。

さらに、前記第１と第２の溝の境界領域及び前記半導体
基板の表面に形成された前記第２の絶縁膜を除去しその
境界領域とその半導体基板表面へ第２導電型の第１と第
２の半導体領域をそれぞれ形成する工程と、前記第１の
溝の側面に形成された前記第２の絶縁膜を除去しそこへ
第４の絶縁膜を形成し、さらにその第４の絶縁膜上へ分
離された２つの第２の導電膜を形成する工程と、前記第
２の半導体領域上にコンタクト孔を形成しそのコンタク
ト孔を通して前記第２の導体領域と第３の導電膜を接続
する工程とを、施すようにしている。

（作用） 本発明によれば、半導体基板に形成される幅の異なる第
１と第２の溝はその側部へのキャパシタ及びトランジス
タの均一な形成を容易にさせると共に、その両者の電極
分離を容易にさせる。しかも、トランジスタの第1,第２
の半導体領域は単一の半導体基板内に形成されるため、
チャネル領域の不純物濃度制御が容易になって閾値電圧
の制御濃度が向上する。また、単一の半導体基板は周辺
回路をCMOSで構成することを可能にさせる。従って、前
記問題点を除去できるのである。

（実施例） 第１図（Ａ），（Ｂ）は本発明の実施例を示す半導体メ
モリ装置の概略図であり、同図（Ａ）は平面図、同図
（Ｂ）はそのＸ−Ｘ線断面図である。

この半導体メモリ装置では、第１導電型の半導体基板と
して例えばＰ型のシリコン基板20の上部に、格子状の第
１の溝21が形成され、さらにその下にその第１の溝21よ
りも幅の狭い格子状の第２の溝22が形成され、その第１
と第２の溝21,22間に段差部23が形成されている。第２
の溝22の底部にはP⁺型不純物領域等からなる素子分離用
のチャネルストップ領域24と、第１の絶縁膜として例え
ば厚いフィールド酸化膜25とが形成されている。第２の
溝22の側面には第２の絶縁膜であるキャパシタ絶縁膜26
が形成され、さらにそのキャパシタ絶縁膜26に囲まれた
領域には第１の導電膜として、例えば不純物を高密度に
ドープしたN⁺型ポリシリコンからなるセルプレート導電
膜27が埋設されている。ここで、Ｐ型シリコン基板20、
キャパシタ絶縁膜26、及びセルプレート導電膜27によ
り、キャパシタＣが構成されている。

セルプレート導電膜27上には第３の絶縁膜である電極分
離絶縁膜28が形成され、さらにその上の第１の溝21の側
面には第４の絶縁膜であるゲート絶縁膜29が被着される
と共に、第２の導電膜として例えばN⁺型ポリシリコンか
らなるゲート導電膜30が形成されている。そして第１お
よび第２の溝21,22で囲まれた島状シリコン部31におけ
る段差部23附近には、第２導電型の第１の半導体領域と
して例えばＮ型不純物領域からなるソース領域32が形成
されると共に、その島状シリコン部31の上部に第２導電
型の第２の半導体領域、例えばＮ型不純物領域からなる
ドレイン領域33が形成されている。

ドレイン領域33上には中間絶縁膜34が形成され、その中
間絶縁膜34に明けられたコンタクト孔35を通して該ドレ
イン領域33と第３の導電膜、例えば金属配線36とが接続
されている。

以上のように構成される半導体メモリ装置の動作を説明
する。

キャパシタＣへ１ビットの情報を示す電荷を蓄積する。
そしてワード線の機能を有するゲート導電膜30へ電圧を
印加することにより、トランジスタのソース領域32とド
レイン領域33間をオン状態にさせ、キャパシタＣからビ
ット線機能を有する金属配線36へ情報の読出し、または
書込みを行わせる。

本実施例の半導体メモリ装置では、従来のようなエピタ
キシャル層をもたない単一のＰ型シリコン基板20を使用
し、その中へ格子状の第１と第２の溝21,22を形成し、
その第２の溝22の底部にセル間分離領域であるチャネル
ストップ領域24を形成し、さらにその第1,第２の溝21,2
2の側部にキャパシタＣとトランジスタを設けたので、
キャパシタＣの蓄積容量が大きく、しかもチャネルスト
ップ領域24によりセル間リーク電流が少ない高密度メモ
リセルを実現することができる。またトランジスタにお
けるソース領域32とドレイン領域33間のチャネル領域
は、Ｐ型シリコン基板20に形成されているため、このチ
ャネル領域の不純物濃度制御が容易となり、それによっ
てトランジスタにおける閾値電圧のばらつきを少なくで
きる。さらに、Ｐ型シリコン基板20中にＮチャネルMOS
トランジスタを形成すると共に、Ｎウエルを形成してそ
のＮウエル中にＰチャネルMOSトランジスタを形成する
ことにより、容易に周辺回路をCMOS構成とすることが可
能となるため、動作余裕が大きく、低消費電力のDRAMを
製造することができる。

第３図（１），（２），（３），（4A），（4B），
（５），（6A），（6B），（7A），（7B）は第１図の半
導体メモリ装置の製造方法例を示す断面図及び平面図で
あり、この第３図を参照しつつ第１図の製造工程〜
を説明する。

第３図（１）の工程 第３図（１）の断面図において、化学気相成長（以下、
CVDという）法等により、Ｐ型シリコン基板20の上へエ
ッチングマスクとする酸化膜40を１μｍ程度の厚さに堆
積し、所定の形状をエッチングによって形成する。反応
性イオンエッチング（以下、RIEという）法等により、
酸化膜40をマスクにしてシリコン基板20を深さ1.5μｍ
程度除去し、第１の溝21を形成する。

第３図（２）の工程 第３図（２）の断面図において、CVD法等で全面に窒化
膜を厚さ0.3μｍ程度堆積し、続いてRIE法等でエッチン
グすることにより、第１の溝21を形成したことによって
残存した島状シリコン部31の側面へ、幅0.2μｍ程度の
第１の側壁41を形成する。その後、RIE法等でシリコン
基板20を再び深さ2.5μｍ程度除去し、第２の溝22を形
成する。この際、第１と第２の溝21,22の境界部分に
は、第１の側壁41の幅に対応して0.2μｍ程度の段差部2
3が形成される。

第３図（３）の工程 第３図（３）の断面図に示すように、CVD法等で再び全
面に厚さ0.15μｍ程度の窒化膜を堆積し、続いてRIE法
等でエッチングし、第２の溝22の形成時に新たに露出し
た島状シリコン部31の側面および第１の側壁41の上へ、
幅0.1μｍ程度の第２の側壁42を形成する。次いで、ボ
ロン等を高濃度にイオン注入し、第２の溝22の底部へチ
ャネルストップ領域24を形成し、さらに選択酸化法等に
よって厚さ0.6μｍ程度のフィールド酸化膜25を形成す
る。これにより、メモリセル間、すなわち島状シリコン
部31間の分離を行うことができる。

第３図（4A），（4B）の工程 第３図（4A）の平面図及び第３図（4B）の断面図に示す
ように、第２の側壁42、第１の側壁41、及び酸化膜40を
除去し、島状シリコン部31の露出部分に厚さ100Å程度
の酸化膜からなる、あるいは酸化膜、窒化膜及び酸化膜
と積層した複合膜からなるキャパシタ絶縁膜26を堆積す
る。次にポリシリコン等を堆積し、それにリン等の拡散
を行って低抵抗化した後、エッチバック法等によって第
１と第２の溝21,22の境界にある段差部23が露出するま
でエッチングを行い、セルプレート導電膜27を形成す
る。すると、島状シリコン部31、キャパシタ絶縁膜26及
びセルプレート導電膜27により、キャパシタが形成され
る。

第３図（５）の工程 第３図（５）の断面図に示すように、熱酸化法等によっ
て酸化膜を形成し、セルプレート導体膜27上に電極分離
絶縁膜28を設ける。この際、セルプレート導電膜27はリ
ン等を高濃度に含んだN⁺型ポリシリコン等で形成されて
いるため、電極分離絶縁膜28の形成時に、セルプレート
導電膜27から酸素が供給される。そのため、電極分離絶
縁膜28の部分は、通常のシリコン表面上の酸化速度より
も増速されて酸化され、厚い酸化膜の形成が可能とな
る。

その後、島状シリコン部31の表面及び段差部23の部分の
キャパシタ絶縁膜26を形成する際に同時に形成された複
合膜26aをRIE法等で除去し、島状シリコン部31の側面に
その複合膜26aを残存させる。そしてリンあるいはヒ素
等をイオン注入し、熱処理を行うと、段差部23にN⁺型不
純物領域のソース領域32が、島状シリコン部31の表面に
N⁺型不純物領域のドレイン領域33がそれぞれ形成され
る。

第３図（6A），（6B） 第３図（6A）の平面図及び第３図（6B）の断面図に示す
ように、熱酸化法等によってソース領域32及びドレイン
領域33を酸化膜で覆った後、キャパシタ絶縁膜26の形成
時に同時に形成された複合膜26aを除去し、再び熱酸化
法等によってゲート絶縁膜29を厚さ200Å程度に形成す
る。次にポリシリコン等を堆積し、リン等の拡散を行っ
て低抵抗化した後、多層レジスト等を用いて所定の形状
に加工し、ワード線となるゲート導電膜30を形成する。

第３図（7A），（7B） 第３図（7A）の平面図及び第３図（7B）の断面図に示す
ように、全面に厚さ0.7μｍ程度のボロンリンガラス（B
PSG）等を中間絶縁膜34として堆積し、ドレイン領域33
の所定領域にコンタクト孔35を開孔した後、ビット線と
なる厚さ１μｍ程度のアルミニウム等を金属配線36とし
て設ければ、第１図の半導体メモリ装置が得られる。

本実施例の製造方法では、単一のＰ型シリコン基板内に
幅の異なる第１と第２の溝を形成し、その第２の溝の側
部にキャパシタを、その第１の溝にトランジスタをそれ
ぞれ形成したので、キャパシタの蓄積容量を均一化でき
ると共に、トランジスタのチャネル領域の不純物濃度制
御が容易になってそのトランジスタの閾値電圧のばらつ
きを少なくできる。しかも、第２の溝の底部にチャネル
ストップ領域が形成し易く、そのチャネルストップ領域
により、メモリセル間のリーク電流を少なくして各メモ
リセル間の分離幅の縮小化と、それによるメモリセルの
高密度化が図れる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ）上記実施例ではシリコン基板20をＰ型にし、トラ
ンジスタのソース領域32及びドレイン領域33をＮ型にし
たが、それらの極性を逆にしてもよく、それに応じて製
造工程も変形することが可能である。

（ｂ）半導体メモリ装置の平面形状及びその断面形状
は、図示以外の他の形状に変形してもよい。例えば、第
1,第２の溝21,22を断面多角形や断面円形にしたり、そ
れに応じてそれらの配置を変更することも可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、単一構造
の半導体基板を使用し、その中へ幅の異なる第１と第２
の溝を形成し、その溝の側部にキャパシタとトランジス
タを設けるようにしたので、トランジスタの閾値電圧の
ばらつきを少なくできる。しかも、第２の溝の底部に素
子分離用の第１の絶縁膜を形成したので、メモリセル間
の分離幅を小さくでき、それによってメモリセルの高密
度化が図れる。さらに、周辺回路をCMOS構成とすること
ができるため、動作余裕が大きく、低消費電力の半導体
メモリ装置を製造できる。

【図面の簡単な説明】

第１図（Ａ），（Ｂ）は本発明の実施例を示すもので、
同図（Ａ）は半導体メモリ装置の平面図、同図（Ｂ）は
同図（Ａ）のＸ−Ｘ線断面図、第２図は従来の半導体メ
モリ装置の断面図、第３図（１），（２），（３），
（4A），（4B），（５），（6A），（6B），（7A），
（7B）は第１図の製造工程図である。 20……Ｐ型シリコン基板、21,22……第1,第２の溝、23
……段差部、24……チャネルストップ領域、25……フィ
ールド酸化膜、26……キャパシタ絶縁膜、27……セルプ
レート導電膜、28……電極分離絶縁膜、29……ゲート絶
縁膜、30……ゲート導電膜、31……島状シリコン部、32
……ソース領域、33……ドレイン領域、35……コンタク
ト孔、36……金属配線、40……酸化膜、41,42……第1,
第２の側部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板内へその表面に接
   して格子状の第１の溝を形成する工程と、 前記第１の溝の側面へ側壁を形成する工程と、 前記第１の溝の下へその第１の溝より前記側壁の幅だけ
   狭い格子状の第２の溝を形成する工程と、 前記第２の溝の側面を耐酸化膜で覆い前記第２の溝の底
   面に素子分離用の第１の絶縁膜を形成する工程と、 前記側壁及び前記耐酸化膜を除去した後に前記第1,第２
   の溝の側面及び前記半導体基板の表面へ第２の絶縁膜を
   形成する工程と、 前記第２の溝内に第１の導電膜を充填しその第１の導電
   膜上に電極分離用の第３の絶縁膜を形成する工程と、 前記第１と第２の溝の境界領域及び前記半導体基板の表
   面に形成された前記第２の絶縁膜を除去しその境界領域
   とその半導体基板表面へ第２導電型の第１と第２の半導
   体領域をそれぞれ形成する工程と、 前記第１の溝の側面に形成された前記第２の絶縁膜を除
   去しそこへ第４の絶縁膜を形成し、さらにその第４の絶
   縁膜上へ分離された２つの第２の導電膜を形成する工程
   と、 前記第２の半導体領域上にコンタクト孔を形成しそのコ
   ンタクト孔を通して前記第２の導体領域と第３の導電膜
   を接続する工程とを、 順次施すことを特徴とする半導体メモリ装置の製造方
   法。