JP2510048B2 - ダブルトレンチ半導体メモリ及びその製造方法 - Google Patents

ダブルトレンチ半導体メモリ及びその製造方法

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JP2510048B2 JP3135414A JP13541491A JP2510048B2 JP 2510048 B2 JP2510048 B2 JP 2510048B2 JP 3135414 A JP3135414 A JP 3135414A JP 13541491 A JP13541491 A JP 13541491A JP 2510048 B2 JP2510048 B2 JP 2510048B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、アクセストランジスタ
及び記憶キャパシタを含む個々のメモリセルを有するダ
イナミック・ランダムアクセスメモリ（ＤＲＡＭ）構造
体に関する。更に詳細には、本発明は、浅いトレンチに
形成されたアクセストランジスタ及び深いトレンチに形
成された記憶キャパシタを含む三次元ダブルトレンチ・
メモリセルに関する。
【０００２】
【従来の技術】米国特許第４、７８６、９５４号には、
一導電型の半導体基板に複数のメモリセルを形成した半
導体メモリデバイスが記載されている。複数のメモリセ
ルのそれぞれは、少なくとも１つのキャパシタを含むと
共に、半導体基板の一方の主表面から少なくとも１つの
メモリセルを包囲するように形成されたトレンチを有す
る。素子絶縁性を有する第１絶縁膜がトレンチ底部及び
側壁表面の殆どに形成される。キャパシタの一方の電極
として働く第１導電膜が、第１絶縁膜の側壁上及び第１
絶縁膜で被覆されていない半導体基板の露出部分に形成
される。第２絶縁膜が第１導電膜上に形成され、キャパ
シタの他の電極として働く第２導電膜が、第２絶縁膜上
に形成される。
【０００３】米国特許第４、７９１、４６３号は、本発
明の重要な適用であるＤＲＡＭセルの製造を開示してい
る。記載されているセルは、１つのトランジスタと１つ
のキャパシタよりなるＤＲＡＭセル構造及び配列を提供
する。ここでセルトランジスタは、セルキャパシタを含
む基板トレンチの側壁上に形成される。ワード線及びビ
ット線はこのトレンチ上で交差する。キャパシタ上への
トランジスタのこの積み重ねは、基板上で最小面積を有
するセルをもたらすと共に、セルの集積密度に関する問
題を解決する。一方のキャパシタプレート、トランジス
タのチャネル領域及びソース領域がトレンチのバルク側
壁に形成される。トランジスタのゲート及びキャパシタ
の他方のプレートはいずれもトレンチ内のポリシリコン
に形成されるが、酸化物層によってトレンチ内部で相互
に隔離されている。ソース領域をポリシリコンキャパシ
タプレートと電気的に接続することによって、信号電荷
はポリシリコンキャパシタプレート上に記憶される。
【０００４】米国特許第４、７９７、３７３号には、Ｄ
ＲＡＭセル及びセル配列が製造方法と共に開示されてい
る。このセルは１つの電界効果トランジスタ及び１つの
記憶キャパシタを含み、トランジスタ及びキャパシタは
いずれも基板のトレンチに形成されている。トランジス
タのソース、チャネル及びドレイン、並びに一方のキャ
パシタプレートは、トレンチのバルク基板側壁に実質的
に垂直に形成される。ゲート及び他方のキャパシタプレ
ートは、トレンチ内に挿入された材料の２つの領域に形
成され、絶縁層によってバルクから絶縁されている。信
号電荷はトレンチ内へ挿入されたキャパシタに記憶され
る。基板表面のワード線は、ゲートを形成する挿入領域
の上方部へ接続する。基板表面のビット線はドレインを
形成する。トレンチ及びセルは、ビット線とワード線と
の交差点に形成される。ビット線及びワード線は互いに
直交する平行線群を形成する。
【０００５】米国特許第４、８０１、９８８号は、トレ
ンチ内に形成された自己整合絶縁構造を有する半導体ト
レンチキャパシタ構造体を開示している。トレンチ絶縁
構造は、トレンチ側壁の上方部分に沿って形成された厚
い絶縁層から成る。トレンチ絶縁構造は、より大きいキ
ャパシタ構造体を容易にすると共に、キャパシタと隣接
キャパシタ及び他のデバイスとの接触を可能にする。
【０００６】特開昭第６３−１７５５３号公報は、半導
体基板の円柱領域の側部表面上にメモリセル用キャパシ
タだけでなくメモリトランジスタも形成することによっ
て、微細な構造を有するメモリセルを形成する技術を記
載している。
【０００７】特開昭第６１−２２６６５号公報は、スイ
ッチ素子及びキャパシタ素子の占有する面積を減少させ
るための技術を開示している。これは、半導体基板の主
表面部分に、主表面から内部の方向に小さい孔を形成
し、スイッチ素子及びキャパシタ素子をこの小さい孔内
に埋め込むことによるものである。
【０００８】特開昭第６３−１１０７７０号公報は、深
いトレンチ内に形成された浅いトレンチ内に単位メモリ
セルを含む構造を開示している。
【０００９】欧州特許出願番号第８６３０１７５８．８
号は、基板の溝に埋め込まれたＭＯＳキャパシタを示し
ている。
【００１０】米国特許第４、６４９、６２５号には、ア
クセストランジスタ及び記憶キャパシタを含む個々のセ
ルが単結晶半導体チップ上に形成されているダイナミッ
ク・ランダムアクセスメモリ（ＤＲＡＭ）デバイスが教
示されている。更に詳細には、トレンチキャパシタ頂部
に積み重ねられた単結晶アクセストランジスタを有する
三次元ダイナミック・ランダムアクセスメモリ（ＤＲＡ
Ｍ）デバイス構造、及びその製造方法が記載されてい
る。結晶化の種は、セルを取り囲む単結晶半導体領域に
よって、及び／又は、トレンチの垂直側壁から、与えら
れる。アクセストランジスタは絶縁体によって絶縁され
ている。
【００１１】米国特許第４、６７２、４１０号には、行
列型に配列されたビット線とワード線との交点にそれぞ
れ位置するメモリセルを有する半導体デバイスが記載さ
れている。各メモリセルは、単一の絶縁ゲートトランジ
スタ及び単一のキャパシタによって構成される。１つの
メモリセルは、行列型に配列された各トレンチによって
定められる素子形成領域に形成される。キャパシタは、
少なくとも半導体基板の厚み方向に形成されたトレンチ
の側壁表面の一部に沿って形成された絶縁膜と、絶縁膜
に沿って形成された導電層とを有する。トランジスタ
は、キャパシタに隣接すると共にトレンチの側壁表面の
残存部分に沿って形成されたゲート絶縁膜と、ゲート絶
縁膜に沿って形成されたゲート電極と、ゲート絶縁膜に
隣接する半導体基板の主表面に形成された拡散領域とを
含む。
【００１２】米国特許第４、７１３、６７８号では、１
つの電界効果トランジスタ及び１つの記憶キャパシタを
含むＤＲＡＭセル及びセル配列がその製造方法と共に記
載されている。ここでキャパシタは基板のトレンチ内に
形成され、トランジスタチャネルは基板上にエピタキシ
ャル成長によって形成される。トランジスタソース及び
ドレインは基板から絶縁されており、トランジスタはト
レンチに隣接してもよく、またトレンチ側壁の上方部分
に配置されてもよい。信号電荷は基板から絶縁されたキ
ャパシタプレート上に記憶される。
【００１３】米国特許第４、７２８、６２３号は、シリ
コン基板上及び予め定められた絶縁キャップアイランド
上へエピタキシャル層を提供するための製造プロセスを
開示している。絶縁キャップアイランドはエピタキシャ
ル層に自己整合コンタクトウィンドウを形成する。この
方法の三次元ダイナミック・ランダムアクセスメモリ
（ＤＲＡＭ）デバイス構造体への適用例が示されてい
る。アクセストランジスタはトレンチキャパシタ頂部に
積み重ねられた単結晶シリコンに形成されている。ソー
ス−トレンチ接続のためのコンタクトウィンドウが自己
整合側面エピタキシャル成長によっって形成され、次に
第２エピタキシャル成長又はＣＶＤによる再充填及びス
トラップ接続形成プロセスのいずれかを用いてコンタク
ト接続が形成される。
【００１４】米国特許第４、７５１、５５７号は、半導
体基板に形成された凹部によって包囲されたアイランド
領域の側壁に各キャパシタの一部が形成される半導体メ
モリについて記載している。アイランド領域と他の領域
は凹部によって電気的に絶縁されている。
【００１５】米国特許第４、７６９、７８６号には、主
表面及びそこに配置された縦軸を有するトレンチを有す
る半導体基板と、トレンチの所定側壁に配置された記憶
手段と、制御素子及び電流素子を有すると共に記憶手段
と基板の主表面との間のトレンチの所定側壁に配置さ
れ、記憶手段へ連結されたスイッチ手段と、スイッチ手
段の制御素子と接触して所定の側壁に配置され、かつト
レンチの縦軸と平行な縦軸を有する第１の電気伝導線
と、スイッチ手段の電流電極と接触して半導体基板の主
表面に配置され、かつトレンチの縦軸と直交する縦軸を
有する第２の電気伝導線とを含むメモリが示されてい
る。
【００１６】
【発明が解決しようとする課題】本発明は、浅いトレン
チに形成されたアクセストランジスタ及び深いトレンチ
に形成された記憶キャパシタを含む新規なダブルトレン
チ・メモリ構造及びそのための製造方法を提供するもの
である。
【００１７】
【課題を解決するための手段】本発明による新しい三次
元ＤＲＡＭセル構造は、要するに、浅いトレンチに形成
されたアクセストランジスタと深いトレンチに形成され
た記憶キャパシタとを有するダブルトレンチ半導体メモ
リである。本発明のメモリにおいて、記憶キャパシタ
は、基板の深いトレンチに形成され、基板を一方のキャ
パシタプレート電極として使用する基板プレートトレン
チ型記憶キャパシタとして構成される。トレンチ記憶キ
ャパシタの一方の側に隣接する浅いトレンチに、縦型ア
クセストランジスタが設けられる。アクセストランジス
タ及びトレンチ記憶キャパシタの構成は標準の単一トレ
ンチセルの構成と異なる。ダブルトレンチセルの配列に
よって、小形化、高集積密度、より低いソフトエラー
率、及び記憶キャパシタのより高い雑音余裕度などの利
点が得られるだけでなく、より優れた性能及び効率的な
感知方式が可能になる。具体的にいうと、本発明のダブ
ルトレンチ半導体メモリは、シリコン下部層及びエピタ
キシャルシリコン上部層を含む半導体材料の基板と、前
記基板の前記上部層を通して前記下部層に延びるように
形成され、その底壁及び側壁が記憶キャパシタ絶縁体を
形成する第１絶縁層で覆われた第１トレンチと、前記第
１トレンチに配置された導電材料よりなる記憶キャパシ
タ電極と、前記第１トレンチに隣接し且つ前記第１トレ
ンチの一部に部分的に配置されるように前記上部層に形
成され、その第１の部分が前記第１トレンチ内に位置
し、その第２の部分が前記上部層内に位置するように形
成された第２トレンチと、前記第２トレンチの底壁及び
側壁上に形成された第２絶縁層と、前記第２トレンチに
配置された導電材料よりなる縦型アクセストランジスタ
の転送ゲート及びワード線と、前記第２トレンチの前記
第２の部分における側壁と接するように前記上部層に設
けられた縦型アクセストランジスタの第１通電領域（例
えば、ソース領域）と、前記第２トレンチの前記底壁及
び前記第１トレンチの前記導電材料と接するように前記
上部層に設けられた縦型アクセストランジスタの第２通
電領域（例えば、ドレイン領域）とを含み、前記第２絶
縁層は、前記第１トレンチの前記導電材料と前記転送ゲ
ート及びワード線との間に位置する部分の厚さが前記第
１通電領域と前記第２通電領域との間に延びる部分の厚
さよりも実質的に厚いことを特徴とする。本発明は、さ
らに、ダブルトレンチ半導体メモリを製造する方法を提
供する。
【００１８】
【実施例】ＤＲＡＭテクノロジの発展で、セル密度が絶
えず増加すると共に、アクセストランジスタ及び記憶キ
ャパシタによって占有されるセル面積は絶えず縮小して
いる。十分な大きさの信号の発生及びアルファ粒子誘引
ソフトエラーに対する耐性の点から見たセルキャパシタ
ンスの要件は、垂直なトレンチ記憶キャパシタが使用さ
れなければ、小さいセル面積とは相いれないものであ
る。超高密度メモリ設計を達成するためには、プレーナ
アクセストランジスタを縦型トランジスタで置き換える
必要がある。本発明は、浅いトレンチに形成されたアク
セストランジスタ（以下、浅いトレンチアクセストラン
ジスタという）と深いトレンチに形成された記憶キャパ
シタ（以下、深いトレンチ記憶キャパシタという）とか
ら成る新しい三次元ＤＲＡＭセル構造体及びその製造方
法を提供する。ここではこの構造体をダブルトレンチ
（ＤＴ）セルと称する。この新しいＤＴセルの概略断面
図が図１に示され、その配列の概略平面図が図２に示さ
れている。記憶キャパシタは、深いトレンチに形成さ
れ、基板を一方のキャパシタプレート電極として用い
る、いわゆる「基板プレートトレンチ」型のキャパシタ
であり、この基板プレートトレンチ型記憶キャパシタの
一方の側に隣接する浅いトレンチに、縦型アクセストラ
ンジスタが製造される。アクセストランジスタ及びトレ
ンチ記憶キャパシタの構成は標準の単一トレンチセルの
構成と異なる。ＤＴセルの配列によって、小形化、高集
積密度、より低いソフトエラー率、及び記憶キャパシタ
のより高い雑音余裕度などの利点が得られるだけでな
く、より優れた性能及び感知方式が可能になる。
【００１９】図１を参照すると、ｐ＋シリコン上にｐエ
ピタキシャル材料が成長した基板１０を含むＤＴセルの
実施例の概略断面図が示されている。深いトレンチ１１
は基板１０内に配置され、記憶キャパシタ領域として作
用する。層１４はパッドシリコン酸化物から構成された
層であり、絶縁層として機能する。ｎ型ドーパントを基
板１０へ注入することにより、ｎ型ウェル領域１２が形
成されている。
【００２０】アクセストランジスタデバイスを提供する
ために、浅いトレンチ１５がｎウェル領域１２内に形成
される。浅いトレンチ１５内に配置されたアクセストラ
ンジスタは、ｎウェル領域１２と接合を形成してソース
領域として働くｐ＋領域２４と、ｎウェル領域１２と接
合を形成してドレイン領域として機能するｐ＋領域２６
と、転送ゲート及びワード線として機能するｐ＋ポリシ
リコン又はタングステン材料２０とを含む。
【００２１】二酸化ケイ素層３２及び３４は、領域２２
と同様に、リセスド（基板内に少なくとも部分的に埋め
込まれた）分離領域として作用する。深いトレンチ記憶
キャパシタ１１は、記憶キャパシタ絶縁体として働く、
酸化物及び窒化物の薄層から成る複合誘電体層２８を含
む。深いトレンチは、記憶キャパシタの他方のプレート
電極として作用するｐ＋ポリシリコン３０で充填され
る。
【００２２】絶縁層１６がポリシリコンゲート２０上に
配置される。アルミニウムのような金属ビット線１８
が、絶縁層３２を介してソース領域２４に対するコンタ
クト４４を形成するように、構造体上へ配置される。
【００２３】図２には、図１の構造体の平面図が示され
ている。転送ゲート及びワード線２０並びにビット線コ
ンタクト４４を有するビット線１８が示されている。ま
た浅いトレンチ領域１５が深いトレンチキャパシタ領域
３０と共に示されている。
【００２４】ＤＴセルの製造手順は以下の処理工程を含
む。
【００２５】工程（１） まず、ｐ＋基板１０上にｐ層
をエピタキシャル成長させたウェハを準備する。
【００２６】工程（２） パッドシリコン酸化物及び窒
化物の複合絶縁層を形成する。
【００２７】工程（３） 適切なリソグラフィ工程の後
複合絶縁層に開口を設ける。複合絶縁層の残存部分は次
に、記憶キャパシタ領域１１を定めるためにＲＩＥ（反
応性イオンエッチング）によって基板内へトレンチをエ
ッチングする際のマスクとして用いられる。
【００２８】工程（４） 酸化物及び窒化物の複合絶縁
層を除去し、薄い酸化物／窒化物複合絶縁層２８をトレ
ンチ内に成長させて、記憶キャパシタ絶縁体とする。ト
レンチを化学気相付着（ＣＶＤ）によりｐ＋ポリシリコ
ンプラグ３０で充填する。図３に示される構造体を提供
するために、化学的−機械的研磨技術を用いてトレンチ
外部の過剰ポリシリコンを除去する。ポリシリコンの上
面に酸化物層を形成する。
【００２９】工程（５） 基板上にシリコン酸化物及び
窒化物の複合絶縁層１３を形成する。適当なリソグラフ
ィ及びフォトレジスト工程を行って、フォトレジスト層
に、ｎウェル形成予定領域を露出させるための開口を形
成する。
【００３０】工程（６） 図４に示されるｎウェル領域
１２を形成するために、複合絶縁層１３を介して基板に
ｎ型ドーパントを注入する。ｎ型ウェル領域外のフォト
レジスト層部分は、ｎチャネルデバイス領域内へｎ型ド
ーパントが注入されるのを防止する。
【００３１】工程（７） フォトレジストを除去すると
共に、短時間の熱サイクルを実行することによってｎ型
ドーパントを基板内へ押し込み、領域１２を形成する。
【００３２】工程（８） シリコン酸化物及び窒化物の
別の複合絶縁層を形成した後、パターニングし、浅い分
離トレンチをＲＩＥによってエッチングする。
【００３３】工程（９） 浅いトレンチを充填するため
に酸化物層２２を成長付着させる。ＲＩＥ又は化学的−
機械的研磨平面化技術を用いて、酸化物絶縁体２２と構
造体表面との間に共平面化された表面を得る。次に、浅
い分離トレンチを形成するために用いられた酸化物及び
窒化物の複合絶縁層を除去する。その結果、酸化物分離
領域が形成され、図４に示されるように、アクセスデバ
イス形成領域が分離される。
【００３４】ここで、ｎウェル領域１２、分離領域２２
及び縦型のｐチャネルＦＥＴデバイス領域は、図１に示
される構造を得るために通常のＣＭＯＳ及びトレンチテ
クノロジと組み合わせて製造される。縦型のｐチャネル
アクセスＦＥＴデバイスは、以下の工程で製造される。
【００３５】工程（１０） 基板上にシリコン酸化物層
１４を形成する。適切なマスク及びリソグラフィ工程の
後、シリコン酸化物層１４に開口を設ける。残存した層
部分は次のエッチングの際にマスクとして用いられる。
【００３６】工程（１１） 図５に示される縦型アクセ
ストランジスタ領域を形成するために、ＲＩＥによって
ｎウェル領域に浅いトレンチ１５をエッチングする。
【００３７】工程（１２） 薄い選択的エピタキシャル
層４０を浅いトレンチ１５の内部に沿って成長させる。
【００３８】工程（１３） 図６に示されるように、浅
いトレンチ１５内に薄いパッド酸化物４３を成長させ
る。
【００３９】工程（１４） 次にシリコン窒化物層を浅
いトレンチ及び基板表面上に化学付着させる。
【００４０】工程（１５） 図６に示されるように、適
切な処置で窒化物層のＲＩＥを行うことによって、側壁
シリコン窒化物スペーサ４２を形成する。
【００４１】工程（１６） 図７に示されるように、適
切なリソグラフィ工程の後、側壁シリコン窒化物スペー
サ４２の一方を除去する。この工程は任意である。スペ
ーサ４２の一方を除去することによって、図１の最終構
造において、ワード線と記憶ノード（ポリシリコン３
０）との間のオーバーラップキャパシタンスが減少され
るという利点が得られる。
【００４２】工程（１７） 図８に示されるように、ｐ
チャネル（ＰＭＯＳ）縦型トレンチトランジスタのｐ＋
ソース領域２４及びｐ＋ドレイン領域２６を形成するた
めに、ｐ型ドーパントを、酸化物層１４、４３を介して
ｎウェル領域１２及び浅いトレンチ１５に注入する。
【００４３】工程（１８） 図９に示されるように、側
壁シリコン窒化物スペーサ４２で覆われていない浅いト
レンチ１５の垂直壁及び他の領域上に厚い酸化物３２及
び３４を成長させる。
【００４４】工程（１９） 窒化物スペーサ４２及びパ
ッド酸化物層４３を除去し、窒化物スペーサ４２で覆わ
れていた浅いトレンチ１５の垂直側壁及び底面部分に薄
いゲート酸化物層４６を成長させる。
【００４５】工程（２０） ｐチャネルしきい値電圧を
制御するために、傾斜イオン注入技術を用いることによ
って、浅いトレンチ１５の側壁にｎ＋ドーピングを実行
する。イオン入射注入角度はトレンチのアスペクト比に
従って調整される。この工程は必須ではない。
【００４６】工程（２１） 図１０に示されるように、
浅いトレンチ１５をＣＶＤ付着のｐ＋ポリシリコン又は
金属（例えばタングステン）で充填し、化学的−機械的
研磨及びパターニングをして、転送ゲート及びワード線
を形成する。境界を持つ、又は持たないビット線コンタ
クト４４を形成するための残りの製造プロセス及び他の
工程は、標準のＣＭＯＳテクノロジと同様であり、当業
者にとって明らかであろう。こうしてセル製造手順は完
了する。ＤＴセルの最終断面図は図１に示されている。
【００４７】トレンチを充填するポリシリコンのドーパ
ント極性を反転させ、基板にｐ型ウェルを形成し、ｐ型
ウェルに転送デバイスとしてｎチャネルＦＥＴデバイス
を形成することによって、本発明のメモリセルを普遍性
を損失させることなくｎチャネルデバイスにすることが
可能であることは理解されるべきである。
【００４８】
【発明の効果】上記のように、本発明のダブルトレンチ
・メモリ構造は、浅いトレンチアクセストランジスタ及
び深いトレンチ記憶キャパシタを含む新規な構造であ
り、小形化、高集積密度、より低いソフトエラー率、及
び記憶キャパシタのより高い雑音余裕度などの利点を得
ることができるだけでなく、より優れた性能及び効率的
な感知方式を可能にする。ポリシリコンよりなる記憶キ
ャパシタ電極３０と転送ゲート兼ワード線２０とを分離
する分離領域３４が厚く形成されているため、これらの
間のオーバーラップキャパシタンス（カップリングキャ
パシタンス）を小さくできる。
【図面の簡単な説明】
【図１】本発明の原理に従う三次元ダブルトレンチ・ダ
イナミックランダムアクセスメモリ記憶セルの概略側面
断面図である。
【図２】図１に示される三次元ダブルトレンチ・ダイナ
ミックランダムアクセスメモリ記憶セル上面の概略平面
図である。
【図３】本発明の原理に従う図１の構造体の、その製造
方法の様々な工程における、概略側面断面図である。
【図４】本発明の原理に従う図１の構造体の、その製造
方法の様々な工程における、概略側面断面図である。
【図５】本発明の原理に従う図１の構造体の、その製造
方法の様々な工程における、概略側面断面図である。
【図６】本発明の原理に従う図１の構造体の、その製造
方法の様々な工程における、概略側面断面図である。
【図７】本発明の原理に従う図１の構造体の、その製造
方法の様々な工程における、概略側面断面図である。
【図８】本発明の原理に従う図１の構造体の、その製造
方法の様々な工程における、概略側面断面図である。
【図９】本発明の原理に従う図１の構造体の、その製造
方法の様々な工程における、概略側面断面図である。
【図１０】本発明の原理に従う図１の構造体の、その製
造方法の様々な工程における、概略側面断面図である。
【符号の説明】
１０ 基板 １１ 深いトレンチ １２ ｎ型ウェル領域 １３ 複合絶縁層 １４ 絶縁層 １５ 浅いトレンチ １６ 絶縁層 １８ ビット線 ２０ 転送ゲート及びワード線 ２２ 分離領域 ２４ ソース領域 ２６ ドレイン領域 ２８ 複合誘電体層 ３０ 記憶キャパシタプレート電極 ３２ 分離領域 ３４ 分離領域 ４４ ビット線コンタクト
フロントページの続き (72)発明者 ウェイ ホワン アメリカ合衆国10504、ニューヨーク州 アーモンク、ロング ポンド ロード ３ (56)参考文献 特開 昭60−198856（ＪＰ，Ａ) 特開 昭63−227050（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 シリコン下部層及びエピタキシャルシリ
    コン上部層を含む半導体材料の基板と、 前記基板の前記上部層を通して前記下部層に延びるよう
    に形成され、その底壁及び側壁が記憶キャパシタ絶縁体
    を形成する第１絶縁層で覆われた第１トレンチと、 前記第１トレンチに配置された導電材料よりなる記憶キ
    ャパシタ電極と、 前記第１トレンチに隣接し且つ前記第１トレンチの一部
    に部分的に配置されるように前記上部層に形成され、そ
    の第１の部分が前記第１トレンチ内に位置し、その第２
    の部分が前記上部層内に位置するように形成された第２
    トレンチと、 前記第２トレンチの底壁及び側壁上に形成された第２絶
    縁層と、 前記第２トレンチに配置された導電材料よりなる縦型ア
    クセストランジスタの転送ゲート及びワード線と、 前記第２トレンチの前記第２の部分における側壁と接す
    るように前記上部層に設けられた縦型アクセストランジ
    スタの第１通電領域と、 前記第２トレンチの前記底壁及び前記第１トレンチの前
    記導電材料と接するように前記上部層に設けられた縦型
    アクセストランジスタの第２通電領域とを含み、 前記第２絶縁層は、前記第１トレンチの前記導電材料と
    前記転送ゲート及びワード線との間に位置する部分の厚
    さが前記第１通電領域と前記第２通電領域との間に延び
    る部分の厚さよりも実質的に厚いことを特徴とするダブ
    ルトレンチ半導体メモリ。
  2. 【請求項２】 ダブルトレンチ半導体メモリを製造する
    ための方法であって、 シリコン下部層上にエピタキシャルシリコン上部層を含
    む半導体基板に、底壁及び側壁を有し、前記上部層を通
    して前記下部層へ延びる第１トレンチを形成する工程
    と、 前記第１トレンチの前記底壁及び側壁上に第１絶縁層を
    設けて記憶キャパシタ絶縁体を形成する工程と、 前記第１トレンチを導電材料で充填して記憶キャパシタ
    電極を形成する工程と、 前記第１トレンチに隣接し且つ前記第１トレンチの一部
    に部分的に配置され、その第１の部分が前記第１トレン
    チ内に位置し、その第２の部分が前記上部層内に位置す
    るように、底壁及び側壁を有する第２トレンチを前記上
    部層に形成する工程と、 前記第２トレンチの前記底壁及び側壁上に第２絶縁層を
    形成する工程と、 前記第２トレンチの前記第２の部分における側壁に側壁
    スペーサを形成する工程と、 前記第２トレンチに隣接して前記上部層に縦型アクセス
    トランジスタの第１通電領域を形成する工程と、 前記第２トレンチの前記底壁及び前記第１トレンチの前
    記導電材料と接して縦型アクセストランジスタの第２通
    電領域を形成する工程と、 前記側壁スペーサで覆われていない前記第２絶縁層の部
    分の厚さを増大させる工程と、 前記側壁スペーサを除
    去する工程と、 前記第２トレンチを導電材料で充填して縦型アクセスト
    ランジスタの転送ゲート及びワード線を形成するする工
    程と、 を含むダブルトレンチ半導体メモリの製造方法。
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