JPH07112047B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH07112047B2 JPH07112047B2 JP62061968A JP6196887A JPH07112047B2 JP H07112047 B2 JPH07112047 B2 JP H07112047B2 JP 62061968 A JP62061968 A JP 62061968A JP 6196887 A JP6196887 A JP 6196887A JP H07112047 B2 JPH07112047 B2 JP H07112047B2
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- Japan
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- memory device
- semiconductor memory
- substrate
- step plane
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係わり、特に溝掘り型キャ
パシタの上に縦型MOSトランジスタを形成した半導体記
憶装置及びその製造方法に関する。
パシタの上に縦型MOSトランジスタを形成した半導体記
憶装置及びその製造方法に関する。
（従来の技術） 近年、半導体記憶装置の記憶容量は益々増大の一途を辿
り、4M,16MビットのDRAMも試作開発されている。この種
の装置では、素子の微細化に伴いキャパシタ容量が小さ
くなるので、キャパシタ面積を大きくするために溝掘り
キャパシタの技術を採用している。また、溝掘り型キャ
パシタの上に縦型MOSトランジスタを形成して、素子占
有面積の一層の縮小をはかったものも提案されている
（日経マイクロデバイス,86-3月,p85〜87）。
り、4M,16MビットのDRAMも試作開発されている。この種
の装置では、素子の微細化に伴いキャパシタ容量が小さ
くなるので、キャパシタ面積を大きくするために溝掘り
キャパシタの技術を採用している。また、溝掘り型キャ
パシタの上に縦型MOSトランジスタを形成して、素子占
有面積の一層の縮小をはかったものも提案されている
（日経マイクロデバイス,86-3月,p85〜87）。
しかしながら、この構造にあっては次のような問題があ
る。即ち、縦型MOSトランジスタのゲート電極はドレイ
ン領域で囲まれており、ゲート／ドレイン間のキャパシ
タンスが大きくなり、その結果動作速度が遅くなる。ま
た、ソース領域は溝の側壁に形成しなければならないの
で、ソース領域の形成に固相拡散法を用いる必要があ
り、その制御性が困難であり且つ製造工程が煩雑である
等の問題があった。
る。即ち、縦型MOSトランジスタのゲート電極はドレイ
ン領域で囲まれており、ゲート／ドレイン間のキャパシ
タンスが大きくなり、その結果動作速度が遅くなる。ま
た、ソース領域は溝の側壁に形成しなければならないの
で、ソース領域の形成に固相拡散法を用いる必要があ
り、その制御性が困難であり且つ製造工程が煩雑である
等の問題があった。
（発明が解決しようとする問題点） このように従来、溝掘り型キャパシタの上に縦型MOSト
ランジスタを形成した半導体記憶装置においては、ソー
ス領域の形成が困難であることと、動作速度が遅いと云
う問題があった。
ランジスタを形成した半導体記憶装置においては、ソー
ス領域の形成が困難であることと、動作速度が遅いと云
う問題があった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、ソース領域の形成が簡単で、且つゲー
ト／ドレイン間のキャパシタンスを小さくすることがで
き、製造工程の容易化及び動作速度の高速化をはかり得
る半導体記憶装置を提供することにある。
とするところは、ソース領域の形成が簡単で、且つゲー
ト／ドレイン間のキャパシタンスを小さくすることがで
き、製造工程の容易化及び動作速度の高速化をはかり得
る半導体記憶装置を提供することにある。
また、本発明の他の目的は、上記半導体記憶装置を簡易
に実現し得る半導体記憶装置の製造方法を提供すること
にある。
に実現し得る半導体記憶装置の製造方法を提供すること
にある。
［発明の構成］ （問題点を解決するための手段） 本発明の骨子は、溝の途中に段差平面部を設けることに
より、ソース領域をイオン注入等により形成すると共
に、ソース・ドレイン領域をゲート電極の周囲の一部に
形成することにある。
より、ソース領域をイオン注入等により形成すると共
に、ソース・ドレイン領域をゲート電極の周囲の一部に
形成することにある。
即ち本発明は、溝掘り型キャパシタの上に縦型MOSトラ
ンジスタを形成してなる半導体記憶装置において、半導
体基板に設けられた途中に段差平面部を有する溝部と、
この溝部の段差平面部よりも深い位置に第１の絶縁膜を
介して埋込まれたキャパシタ電極と、前記溝部の段差平
面部に形成され且つ一部が前記キャパシタ電極と接触し
て形成されたソース領域と、前記基板表面に選択的に形
成されたドレイン領域と、前記キャパシタ電極上の溝部
内に第２の絶縁膜を介して埋込まれたゲート電極とを設
けるようにしたものである。
ンジスタを形成してなる半導体記憶装置において、半導
体基板に設けられた途中に段差平面部を有する溝部と、
この溝部の段差平面部よりも深い位置に第１の絶縁膜を
介して埋込まれたキャパシタ電極と、前記溝部の段差平
面部に形成され且つ一部が前記キャパシタ電極と接触し
て形成されたソース領域と、前記基板表面に選択的に形
成されたドレイン領域と、前記キャパシタ電極上の溝部
内に第２の絶縁膜を介して埋込まれたゲート電極とを設
けるようにしたものである。
また本発明は、上記構造の半導体記憶装置の製造方法に
おいて、半導体基板に溝部を形成すると共にこの溝部の
途中に段差平面部を形成したのち、前記溝部の段差平面
部よりも深い位置に第１の絶縁膜を介してキャパシタ電
極を埋込み、次いでイオン注入により前記基板の表面の
一部及び段差平面部に不純物をドープしてソース・ドレ
イン領域を形成し、しかるのち前記溝部に第２の絶縁膜
を介してゲート電極を埋込むようにした方法である。
おいて、半導体基板に溝部を形成すると共にこの溝部の
途中に段差平面部を形成したのち、前記溝部の段差平面
部よりも深い位置に第１の絶縁膜を介してキャパシタ電
極を埋込み、次いでイオン注入により前記基板の表面の
一部及び段差平面部に不純物をドープしてソース・ドレ
イン領域を形成し、しかるのち前記溝部に第２の絶縁膜
を介してゲート電極を埋込むようにした方法である。
（作用） 本発明によれば、ソース領域が溝部の側壁でなく段差平
面部に形成されることになるので、ソース領域の形成に
固相拡散等を用いる必要なく、イオン注入で容易に形成
することができる。しかも、ドレイン領域がゲート電極
の周囲の一部に形成されるので、ゲート／ドレイン間の
キャパシタンスを小さくすることができ、これにより動
作速度が遅くなる等の不都合を避けることが可能とな
る。
面部に形成されることになるので、ソース領域の形成に
固相拡散等を用いる必要なく、イオン注入で容易に形成
することができる。しかも、ドレイン領域がゲート電極
の周囲の一部に形成されるので、ゲート／ドレイン間の
キャパシタンスを小さくすることができ、これにより動
作速度が遅くなる等の不都合を避けることが可能とな
る。
また本発明では、ソースとつながるキャパシタ電極を蓄
積電極とし、基板側をプレート電極としているので、溝
の内側に電荷が蓄積されることになり、これにより隣接
するセル間でリークが生じ難い、ソフトエラーに強い等
の利点も得られる。
積電極とし、基板側をプレート電極としているので、溝
の内側に電荷が蓄積されることになり、これにより隣接
するセル間でリークが生じ難い、ソフトエラーに強い等
の利点も得られる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わる半導体記憶装置の概
略構造を示す断面図である。この装置は、溝掘り型キャ
パシタの上に縦型MOSトランジスタを形成して、１トラ
ンジスタ/1キャパシタのDRAMセルを構成したものであ
る。
略構造を示す断面図である。この装置は、溝掘り型キャ
パシタの上に縦型MOSトランジスタを形成して、１トラ
ンジスタ/1キャパシタのDRAMセルを構成したものであ
る。
図中11はp+型Si基板であり、この基板11上にはp-型エピ
タキシャル層12が成長形成されている。エピタキシャル
成長層12には基板11に達する溝部13が形成されており、
この溝部13の途中には段部平面部13aが形成されてい
る。溝部13の段差平面部13aよりも低い位置には第１の
ゲート酸化膜14を介してキャパシタ電極15が埋込まれて
いる。段差平面部13aにはイオン注入によりソース領域
が形成され、溝部13の開口周辺のエピタキシャル層12の
一部にはイオン注入によりドレイン領域17が形成されて
いる。また、溝部13内には第２のゲート酸化膜18を介し
てゲート電極19が埋込まれている。なお、図中20は素子
分離用酸化膜を示している。
タキシャル層12が成長形成されている。エピタキシャル
成長層12には基板11に達する溝部13が形成されており、
この溝部13の途中には段部平面部13aが形成されてい
る。溝部13の段差平面部13aよりも低い位置には第１の
ゲート酸化膜14を介してキャパシタ電極15が埋込まれて
いる。段差平面部13aにはイオン注入によりソース領域
が形成され、溝部13の開口周辺のエピタキシャル層12の
一部にはイオン注入によりドレイン領域17が形成されて
いる。また、溝部13内には第２のゲート酸化膜18を介し
てゲート電極19が埋込まれている。なお、図中20は素子
分離用酸化膜を示している。
この構造では、ソース・ドレイン領域16,17及びゲート
電極19が縦型MOSトランジスタ21を形成し、キャパシタ
電極14とこれに対向するp+型Si基板11とが溝掘り型キャ
パシタ22を形成している。そして、ソース領域16とキャ
パシタ電極15はその間の酸化膜14を除去することによっ
て接触している。なお、トランジスタ21のドレイン領域
17は第２図に示す如くビット線23に接続され、ゲート電
極19がワード線24に接続されるものとなっている。
電極19が縦型MOSトランジスタ21を形成し、キャパシタ
電極14とこれに対向するp+型Si基板11とが溝掘り型キャ
パシタ22を形成している。そして、ソース領域16とキャ
パシタ電極15はその間の酸化膜14を除去することによっ
て接触している。なお、トランジスタ21のドレイン領域
17は第２図に示す如くビット線23に接続され、ゲート電
極19がワード線24に接続されるものとなっている。
次に、上記構造のメモリセルの製造方法について、第３
図を参照して説明する。
図を参照して説明する。
まず、第３図（ａ）に示す如く、p+型Si基板11上にLPE
法を用いてp-型エピタキシャル層12を成長形成する。続
いて、LOCOS法により素子分離用の酸化膜20を形成し、
その後全面にCVD−SiO2膜31を堆積する。
法を用いてp-型エピタキシャル層12を成長形成する。続
いて、LOCOS法により素子分離用の酸化膜20を形成し、
その後全面にCVD−SiO2膜31を堆積する。
次いで、第３図（ｂ）に示す如く、所望のパターンにレ
ジストマスク32を形成し、RIE法により溝形成のための
選択エッチングを行う。このときのエッチング深さは、
次の工程におけるエッチングにより溝部13の底部が基板
11内に位置するように決定すればよい。次いで、第３図
（ｃ）に示す如く、広い開口部を持つレジストマスク33
を付け直し、RIE法により再度溝部13の形成のための選
択エッチングを行う。これにより、溝部13の底部が基板
11内に達し、エピタキシャル層12内に段差平面部13aが
形成されることになる。
ジストマスク32を形成し、RIE法により溝形成のための
選択エッチングを行う。このときのエッチング深さは、
次の工程におけるエッチングにより溝部13の底部が基板
11内に位置するように決定すればよい。次いで、第３図
（ｃ）に示す如く、広い開口部を持つレジストマスク33
を付け直し、RIE法により再度溝部13の形成のための選
択エッチングを行う。これにより、溝部13の底部が基板
11内に達し、エピタキシャル層12内に段差平面部13aが
形成されることになる。
次いで、第３図（ｄ）に示す如く、レジストマスク33を
除去したのち、熱酸化により溝部13の壁面に第１のゲー
ト酸化膜14を形成する。続いて、溝部13内にポリSi膜か
らなるキャパシタ電極15を埋込む。なお、このキャパシ
タ電極15の埋込み形成は、基板上の全面にポリSi膜を堆
積したのち、エッチバックにより溝部13以外のポリSi膜
が除去されるまでエッチングを行えばよい。次いで、第
３図（ｅ）に示す如く、キャパシタ電極15を溝部13の段
差平面部13aよりも深い位置までエッチバックにより除
去し、さらに露出した酸化膜14を除去する。次いで、第
３図（ｆ）に示す如く、再度溝部13内にポリSi膜を埋込
み、このポリSi膜を段差平面部13aと面一となるまでエ
ッチバックする。これにより段差平面部13aに接する側
壁の一部がキャパシタ電極15と接触することになる。
除去したのち、熱酸化により溝部13の壁面に第１のゲー
ト酸化膜14を形成する。続いて、溝部13内にポリSi膜か
らなるキャパシタ電極15を埋込む。なお、このキャパシ
タ電極15の埋込み形成は、基板上の全面にポリSi膜を堆
積したのち、エッチバックにより溝部13以外のポリSi膜
が除去されるまでエッチングを行えばよい。次いで、第
３図（ｅ）に示す如く、キャパシタ電極15を溝部13の段
差平面部13aよりも深い位置までエッチバックにより除
去し、さらに露出した酸化膜14を除去する。次いで、第
３図（ｆ）に示す如く、再度溝部13内にポリSi膜を埋込
み、このポリSi膜を段差平面部13aと面一となるまでエ
ッチバックする。これにより段差平面部13aに接する側
壁の一部がキャパシタ電極15と接触することになる。
次いで、第３図（ｇ）に示す如く、SiO2のエッチバック
により、SiO2膜31を除去する。このとき、溝部13の左側
ではSiO2膜厚が右側よりも厚いので、溝部13の左側には
SiO2膜が残る。つまり、前記LOCOS法により形成した素
子分離用酸化膜20のみを残存させる。次いで、第３図
（ｈ）に示す如く、砒素（As+）を垂直にイオン注入
し、ソース領域16及びドレイン領域17を形成する。これ
により、ソース・ドレイン領域16,17は、容易且つ制御
性良く形成されることになる。なお、このとき砒素を垂
直にイオン注入するのは、チャネルとなる溝部13の側壁
に砒素が注入されるのを防止するためである。
により、SiO2膜31を除去する。このとき、溝部13の左側
ではSiO2膜厚が右側よりも厚いので、溝部13の左側には
SiO2膜が残る。つまり、前記LOCOS法により形成した素
子分離用酸化膜20のみを残存させる。次いで、第３図
（ｈ）に示す如く、砒素（As+）を垂直にイオン注入
し、ソース領域16及びドレイン領域17を形成する。これ
により、ソース・ドレイン領域16,17は、容易且つ制御
性良く形成されることになる。なお、このとき砒素を垂
直にイオン注入するのは、チャネルとなる溝部13の側壁
に砒素が注入されるのを防止するためである。
これ以降は、溝部13の壁面及び露出しているキャパシタ
電極の表面を熱酸化して第２のゲート酸化膜18を形成し
たのち、溝部13内にポリSiからなるゲート電極19を埋込
むことにより、前記第１図に示す構造が実現されること
になる。
電極の表面を熱酸化して第２のゲート酸化膜18を形成し
たのち、溝部13内にポリSiからなるゲート電極19を埋込
むことにより、前記第１図に示す構造が実現されること
になる。
かくして製造された本装置においては、溝掘り型キャパ
シタの上に縦型MOSトランジスタを積層した構造とな
り、素子占有面積を大幅に小さくすることができ、集積
度の向上に有効である。また、ソース領域16が溝部13の
段差平面部13aに形成されることから、ソース領域16の
形成にイオン注入法を用いることができる。従って、ソ
ース領域形成のための不純物ドープの制御性を良くする
ことができ、且つその製造工程の簡略化をはかり得る。
さらに、ドレイン領域17をゲート電極19の周囲の一部に
形成しているので、ゲート／ドレイン間のキャパシタン
スを小さくすることが可能であり、動作速度の高速化を
はかることができる。
シタの上に縦型MOSトランジスタを積層した構造とな
り、素子占有面積を大幅に小さくすることができ、集積
度の向上に有効である。また、ソース領域16が溝部13の
段差平面部13aに形成されることから、ソース領域16の
形成にイオン注入法を用いることができる。従って、ソ
ース領域形成のための不純物ドープの制御性を良くする
ことができ、且つその製造工程の簡略化をはかり得る。
さらに、ドレイン領域17をゲート電極19の周囲の一部に
形成しているので、ゲート／ドレイン間のキャパシタン
スを小さくすることが可能であり、動作速度の高速化を
はかることができる。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記溝部の形成工程としては、最初に開口
の大きな溝を形成し、この溝の底部の一部に更に深い溝
を形成するようにしてもよい。また、キャパシタ電極の
埋込みとソース・ドレイン領域の形成順序は実施例と逆
にすることも可能である。また、半導体基板は結晶基板
上にエピタキシャル層を形成したものに限らず、結晶基
板のみで代用することもできる。この場合、前記キャパ
シタ電極に対向する部分に基板と逆導電型の不純物導入
層を形成すればよい。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。
い。例えば、前記溝部の形成工程としては、最初に開口
の大きな溝を形成し、この溝の底部の一部に更に深い溝
を形成するようにしてもよい。また、キャパシタ電極の
埋込みとソース・ドレイン領域の形成順序は実施例と逆
にすることも可能である。また、半導体基板は結晶基板
上にエピタキシャル層を形成したものに限らず、結晶基
板のみで代用することもできる。この場合、前記キャパ
シタ電極に対向する部分に基板と逆導電型の不純物導入
層を形成すればよい。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。
［発明の構成］ 以上詳述したように本発明によれば、溝部の途中に段差
平面部を形成したことにより、ソース領域をイオン注入
等の手法により簡易に形成することができ、さらにドレ
イン領域をゲート電極の周囲の一部に形成したことによ
り、ゲート／ドレイン間のキャパシタンスを小さくする
ことができる。従って、溝掘り型キャパシタの上に縦型
MOSトランジスタを形成した半導体記憶装置の動作速度
の高速化及び製造工程の簡略化をはかり得、その有用性
は絶大である。
平面部を形成したことにより、ソース領域をイオン注入
等の手法により簡易に形成することができ、さらにドレ
イン領域をゲート電極の周囲の一部に形成したことによ
り、ゲート／ドレイン間のキャパシタンスを小さくする
ことができる。従って、溝掘り型キャパシタの上に縦型
MOSトランジスタを形成した半導体記憶装置の動作速度
の高速化及び製造工程の簡略化をはかり得、その有用性
は絶大である。
第１図は本発明の一実施例に係わる半導体記憶装置の概
略構造を示す断面図、第２図は上記装置の回路構成図、
第３図は上記装置の製造工程を示す断面図である。 11…p+型Si基板、12…p-型エピタキシャル層、13…溝
部、13a…段差平面部、14…第１のゲート酸化膜、15…
キャパシタ電極、16…ソース領域、17…ドレイン領域、
18…第２のゲート酸化膜、19…ゲート電極、20…素子分
離用酸化膜。
略構造を示す断面図、第２図は上記装置の回路構成図、
第３図は上記装置の製造工程を示す断面図である。 11…p+型Si基板、12…p-型エピタキシャル層、13…溝
部、13a…段差平面部、14…第１のゲート酸化膜、15…
キャパシタ電極、16…ソース領域、17…ドレイン領域、
18…第２のゲート酸化膜、19…ゲート電極、20…素子分
離用酸化膜。
Claims (6)
- 【請求項１】半導体基板に設けられた途中に段差平面部
を有する溝部と、この溝部の段差平面部よりも深い位置
に第１の絶縁膜を介して埋込まれたキャパシタ電極と、
前記溝部の段差平面部の基板側に形成され、且つ一部が
前記キャパシタ電極と接触して形成されたソース領域
と、前記基板表面に選択的に形成されたドレイン領域
と、前記キャパシタ電極上の溝部内に第２の絶縁膜を介
して埋込まれたゲート電極とを具備してなることを特徴
とする半導体記憶装置。 - 【請求項２】前記キャパシタ電極の上端は前記段差平面
部と面一であり、第１の絶縁膜は前記ソースとキャパシ
タ電極を接触すべき部分が除去されていることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】前記ドレイン領域は、前記溝部の周囲の一
部に形成されたものであることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。 - 【請求項４】前記基板は高濃度不純物ドープの半導体結
晶基板上に低濃度ドープの半導体エピタキシャル層を成
長形成したものであり、前記溝部は段差平面部が上記エ
ピタキシャル層内にあり、且つ底部が半導体結晶基板内
にあることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。 - 【請求項５】前記各電極及びソース・ドレイン領域は、
１トランジスタ/1キャパシタからなるMOS型のメモリセ
ルを構成するものであることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。 - 【請求項６】半導体基板に溝部を形成すると共にこの溝
部の途中に段差平面部を形成する工程と、前記溝部の段
差平面部よりも深い位置に第１の絶縁膜を介してキャパ
シタ電極を埋込む工程と、イオン注入により前記基板の
表面の一部及び段差平面部に不純物をドープしてソース
・ドレイン領域を形成する工程と、前記溝部に第２の絶
縁膜を介してゲート電極を埋込む工程とを含むことを特
徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061968A JPH07112047B2 (ja) | 1987-03-17 | 1987-03-17 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061968A JPH07112047B2 (ja) | 1987-03-17 | 1987-03-17 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63227050A JPS63227050A (ja) | 1988-09-21 |
| JPH07112047B2 true JPH07112047B2 (ja) | 1995-11-29 |
Family
ID=13186485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061968A Expired - Lifetime JPH07112047B2 (ja) | 1987-03-17 | 1987-03-17 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112047B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053350A (en) * | 1989-03-23 | 1991-10-01 | Grumman Aerospace Corporation | Method of making trench MOSFET capacitor cell for analog signal processing |
| WO1990011619A1 (en) * | 1989-03-23 | 1990-10-04 | Grumman Aerospace Corporation | Single trench mosfet-capacitor cell for analog signal processing |
| US5064777A (en) * | 1990-06-28 | 1991-11-12 | International Business Machines Corporation | Fabrication method for a double trench memory cell device |
| US5034787A (en) * | 1990-06-28 | 1991-07-23 | International Business Machines Corporation | Structure and fabrication method for a double trench memory cell device |
| KR100244402B1 (ko) * | 1992-11-19 | 2000-03-02 | 김영환 | 반도체소자의 트렌치 아이솔레이션 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122665A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0724281B2 (ja) * | 1987-01-21 | 1995-03-15 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
-
1987
- 1987-03-17 JP JP62061968A patent/JPH07112047B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63227050A (ja) | 1988-09-21 |
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