JPS63245954A

JPS63245954A - 半導体メモリ

Info

Publication number: JPS63245954A
Application number: JP62077416A
Authority: JP
Inventors: Hideo Sunami; 英夫角南; Shinichiro Kimura; 紳一郎木村; Toru Kaga; 徹加賀
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-04-01
Filing date: 1987-04-01
Publication date: 1988-10-13
Also published as: US4873560A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリに係り、特に微細なセルで、安全
な動作をＡに好適なダイナミックランダムアクセスメモ
リ（ＤＲＡＭと略す）に関し。

特に、高密度化に好適なメモリセルを有する半導体メモ
リに関する。

〔従来の技術〕

従来の装置は、特開昭６１−１７４６７０号に記軟のよ
うに、深孔の下半部にキャパシタを形成し、該深孔の上
半部にスイッチングトランジスタを形成し、かつ該トラ
ンジスタのビットｍｓｃ接Ｈするドレイン部を覆ってワ
ード線を形成するためいいかえればワード線をドレイン
形成後に形成するので、ワード線とドレインが自己整合
で形成できず、高密度化の点や、ワード線とドレインの
寄生容量の増大など・の点に配慮がされていなかった。

また、メモリセル　密に配列すると、ワード線とビット
線の交叉する部分にメモリセルが配列されるいわゆる°
クロスポイントスイッチ“状になるためワード線を“ｏ
ｎ”するとすべてのビット線にキャパシタの信号が加わ
って“ｏｎ’するので、開放ビット線構成となり、低雑
音を特長とする折り返しビット線構成が実現できず１回
路の安定動作上の配慮が不足していた。

また仙の従来の装置は、１９８５年アイ・イー・イー・
イー、インターナショナル・エレクトロン・デバイセズ
・ミーティング、テクニカル・ダイジェスト、＠７１４
頁から第７１７頁（１９８５Ｉ　ＥＥ　Ｅ　　Ｉｎｔｅ
ｒｎａ目ｏｎａｌ　ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ　
Ｍｅｅｔｉｎｇ　、Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ
ｐｐ、７］４−７１７）において論じられている。

〔発明が解決しようとする問題点〕

上記メモリセルは、まずスイッチングトランジスタのｎ
＋ｌＪ域のドレイン（ビット線に接続）を５ｉａ−板表
面に形成し、その後ドレインを突き抜いて深孔を形成し
、この深孔上部にワード線（スイッチングトランジスタ
のゲートと一体）を形成するための通常のＭＯＳトラン
ジスタ（ゲートを形成してから、ゲートに自己整合でド
レインを形成する）と異なり、ドレインがゲートに自己
整合とならずドレインとゲートの寄生容量が増大する。

また■ゲートがドレインを浅うため、ビット線は。

上記スイッチングトランジスタのドレインの層領域をそ
のまま伸長して形成する１等高密度化の点について配慮
がなされておらず、大規模化ＤＲＡＭ実現の点で問題が
あった。

本発明の目的は、これらの問題を解決し、高密度化に都
合のよいメモリセルとこれを用いて構成するメモリを提
供することにある。

本発明の目的は、この従来技術が配慮していないワード
線とドレインの自己整合、および折り返しビット線構成
が容易に形成できるメモリセルとそのアレー化の技術を
提供することにある。

〔問題点を解決するための手段〕

上記目的は、ワード線をＳｉ基板表面に堀り込んだ溝に
埋め込み、このワード線番形成した後にスイッチングト
ランジスタのドレインを形成し。

このドレインにビット線を接続することによって達成さ
れる。

また、上記目的は、半導体基板表面部に１条の溝を設け
、２の溝の直下ｌζ離散的に形成した深孔を設け、２の
深孔の側壁にキャパシタを形成し。

該キャパシタの直上でかつ上記溝の側壁にスイ。

チングトランジスタを形成し、かつ上記溝内にワード線
を２本対にして埋め込むことにより達成される。

〔作用〕

ワード線は溝ｌζ埋め込まれているので、基板表面はワ
ード線で桝われることがなく、ドレインは基板表面に露
出されている。従りてこのドレインにビット線を接続す
るのは容易に行えるので、ビ、ト線ワード線の寄生容量
が中太することもなくかつドレインがワード線で轡われ
る余分の領域がないので高密度化に有利である。

また、従来のセルでは、ビット４！をドレインの拡散層
を伸長して形成するので、ビット線の容量ＣＢが増大し
、メモリセルの蓄積容ｊｔｃ、との比Ｃｓ／ＣＢが低下
する。これにより回路の動作が不安定になる。また、α
粒子の入射によってＳｉ基板表面部に発生する電子−正
孔対のうち電子がビット線に流入する度合と童が増大し
、これもまた回路動作を不安定にする。本発明はこの拡
散層領域が小さいので、これらの従来構造の欠点もまた
少ない。

才た上記２本のワード線対の一方をスイッチングトラン
ジスタがａ　Ｏｎ＠する電圧（通常ｖ０）に上昇したと
きには、上記キャパシタ列の１つお六のキャパシタに接
続したスイッチングトランジスタが＠ｏｎ”する。この
２本のワード線対の他方を＠ｏｎ″したときには、残り
の１つおきのキャパシタに接続したスイッチングトラン
ジスタが＠ｏｎ”する。こわによって折り返しビット線
構成が実現でき、折り返しビット線構成の特長である。

低雑音で安定な回路動作が可能となる。

〔実施例〕

以下本発明の一実施例を図面によって説明する。

距、２図に示すようにｐ型１０Ω−ｃｍのＳｉ基板に幅
１μｍ　深さ１μｍの溝２を、１０ｎｍの熱酸化５ｉ０
２膜３．厚さ２００　ｎｍのＣＶＤ法による８ｉ３Ｎ４
膜４．ＣＶＤ法による厚さ２００　ｎｍのＳｉＯ□膜５
をマスクに、通常のホトエツチング法によって形成し、
さらに溝２の内部を熱酸化してＳｉｎ、膜を形成した徒
、後にスイッチングトランジスタのチャネルとドレイン
領域に厚さ１１００ｎのＳｉ３Ｎ４マスク６をＣＶＤ法
による堆積とホトエツチングにより形成する。

その後、溝の内壁にボロンを添加し１０００℃の湿式酸
化によってＳｉ３Ｎ４膜の被着されていない溝の内壁に
、厚さ２００ｎｍのフィールド５ｉｎ２膜８を形成し、
８ｉ、Ｎ、マスク６を除去した後第３図に示すようにホ
トエツチングによってＳｉ基板１の溝２の所定の部分に
深孔７を形成する。このときＣＶＤＳｉＯ２膜４はマス
クの一部となる。

厚この後１１００ｎのＣＶＤＳｉＯ２膜を全面に被着し、
全面にエツチングすると深孔７と構２の側面にのみ残長
し、深孔７の底面のＣＶＤ５ｉＯ，膜は除去されて、Ｓ
ｉ基板１の表面が露出する。この後全面に１１００ｎ厚
の多結晶Ｓ１のプレート１０を被着する。第４図に示す
ように、残存したこのＣＶＤ５ｉＯ，膜を鞘９とする。

その後、ホトレジストを全面に被着すると、溝２や深孔
６はホトレジストで埋められ、これを全面にエツチング
すると、深孔７の下半部にのみホトレジスト１１が残存
し、これをマスクにプレート１０５−エツチングすると
第５図に示すようにプレー）１０は深孔７の下半部にの
み残存する。プレートは、導電性をもたせるため、リン
を添加するので深孔７の底部からＳｉ基板】の中へｎ＋
ＮＩのプレート配線部】２が形成される。

その後、ホトレジスト１１を除去し、ＳｉＯ□とＳｉ３
Ｎ４の二層膜からなる厚さ１０ｎｍのキャパシタ絶縁膜
１３を被着し、ざらにＡｓを添加した多結晶Ｓｉのスト
レージノード１４を全面に被着し、第６図に示すように
、全面にエツチングして深孔７の下半部に残存させる。

このとき薄いキャパシタ絶縁膜１３のストレージノード
】４で覆われていない部分も除去される。

その後、キャパシタ絶縁膜１３を、わずかにエツチング
し、続いてＣＶＤ５ｉＯ，膜をエツチングするとフィー
ルド５ｉｎ２膜８で扱われていない部分のＳｉ基板面力
Ｓｌ！出する０ここに多結晶Ｓ１膜１５を全面に被着す
ると第７図に示すように、ストレージノード１４と８ｉ
基板１は多結晶Ｓｉ膜１５を介して接続される０その後、多結晶８ｉ膜１５を全面にエツチングすると、
ストレージノード１４の周囲と８ｉ基板１とではさまれ
た多形晶５ｉ１５のみ残存する。

この後、スイッチングトランジスタのドレインとなるべ
き部分のＳｉ　、Ｎ４膜４を残して他はホトエ、チング
で除去し、１０ｎｍ厚の熱酸化を行うと第８図に示すよ
うに、ゲー）Ｓｉｎ、膜１６が溝２の一部に形成される
。このとき、ストレージノードからＡｓがしみ出して、
多結晶８ｉ１５を通って８ｉ基板１にソース１７が形成
される０その後、多結晶ＳｉあるいはＷ　Ｓ　ｉ　、な
どの膜を溝２が埋るように堆積し、全面にエツチングす
ると、溝２内にのみこれらの膜が残存し、これが。

ワード線１８となる０この後、５００ｎｍの熱酸化を行
うと、Ｓｉ３Ｎ４膜４の横われていないＳｔ基板１表面
と、ワード線１８が酸化されて第２フィールド８ｉ０．
膜１９が形成される。Ｓ’ｌＮ４膜４を除去すると第９
図に示すように、ドレイン部のみ薄いＳｉｎ、膜が残存
する。

その後、第１図（ａ）に示すように、Ａｓのイオンを打
込んでｎ　層のドレイン２ｏを形成し。

８ｉ０．膜３にコンタクト孔２１を形成し、厚さ５００
ｎｍのＡ／のビット線２２を形成する。

これにより、プレート配線部１２に１／２Ｖｃｃ（Ｖ、
ｃヲ５　Ｖとすれば２．５　Ｖ　）　ヲ印加し、基板Ｉ
にＶ、、（−−ａＶ）を印加すれば、プレート１０とス
トレージノード１４との間にキャパシタ２３が形成され
る。ワード線１８がゲートとなり、ソース１７とドレイ
ン２０とでスイッチングトランジスタが構成される。こ
れらのキャパシタ２３とスイッチングトランジスタとで
、第１０図に示すようにダイナミックＭＯ８メモリのメ
モリセルが構成される。第１図（ａ）は、第１０図に示
した平面図のＡＡ断面である。

ＢＨ断面はワード線１８に添った断面図でありこれを第
１図（ｂ）に示す〇このメモリセルを複数配列してメモリアレーを構成する
。第１１図に示すように、１つのドレイン２０に向い合
りで２ケのキャパシタ２３を配置し、コンタクト孔２１
をキャパシタ２３の数の手数にして、高密度化を達成す
る０ビツト線２２はこの２つのキャパシタで構成するキ
ャパシタセ。

トを第１１図に示すように】つおきに接続して。

この二本のど、ト線をセンスアンプ２４に差動入力とし
て接続する。ワード線１８の１本を”ｏｎ“した場合、
１方のビット線に接続されたメモリセルｌヶのみが　＠
　ｏｎＩＩされ他方のピッｌには誘導雑音のみ発生する
。この構成はいわゆる１折り返しビット線“構成であり
、同相雑音を差動して除去するので、高い雑音余裕度を
もつ安定した回路となる。

第１図〜第９図で説明したメモリセルは１ケであり、プ
レー、ト配線部１２は孤立している。メモリセルを第１
１図に示すように複数個配列するとプレート配線部】２
は、第１２図に示すように互いに接続され、全体として
、１つのプレート配線部１２となる。第１２図ではプレ
ート１０形成後の構造は１本発明の説明上下必要なので
便宜上ビ、ト線２２とドレイン２０を除いて記入してい
ない０また、メモリセルを平面的に稠密に配列してアレーを構
成すると、プレート配線部１２が全面を覆って、プレー
ト配線部１２の上部のｐ型基板１が、プレート配線部１
２の下部のｐ型基板と１χ気的に分離される場合がある
。この場合は、アレーの一部で、メモリセルを離して配
列すれば、この部分で下部の基板１と接続されるのでｖ
ＢＢを印加するのに都合がよい。

また、プレート配線部１２への　室部２５は。

第１３図に示すまうに、鞘９や、プレートを全画工、チ
ングする際に、所定の部分にホトレジストを残しておけ
ば、プレート９がＳｉ基板１表面上に残存し、この部分
でプレー）１０にＡ／電極を接続し、１／２ｖｃｃ電位
を印加すればよい。

また本発明の詳細な説明では、プレート配線部１２は、
深孔２の底部から拡散して形成したが第１４図に示すよ
うに、ｐ型の８１基板１の所定の部分にＡｓやｓｂを添
加した埋め込み盾２６を形成し、この上部にｐ型のエピ
タキシャル層２５′を成長させれば埋め込み＃２６をプ
レート配線部１２とすればよい。深孔２の底部が第１４
図に示すように、埋め込み層２６に到達すればプレート
１０はこの埋め込み層に接続される。

そこで、Ｓｉ基板１をｎ型きし、深孔２の底部がエピタ
キシャル層２５を突き抜けて、Ｓｉ基板１にｌｊ＋達す
れば、埋め込みＷｓ２６は形成する必要がない。

才た本発明の実施例では、プレート１０を８１０□膜の
鞘９で囲んだ構造を示したか、藏１５図に本発明の他の
実施例を示すように、ｐ型のＳｉ＆板】に形成した深孔
２の下半部に、ｐ　の高濃度層を設けこの高＃度層２７
をプレートとしこのプレート上にキャパシタ絶ａｍを設
けたキャパシタ構造でも同様に本発明を構成できる。

以上本発明をいくつかの実施例を用いて説明したが、こ
こに用いたプロセスは一例であってこれに限るものでは
ない。たとえば、Ｓｉ基板１上に形成した第２フイール
ドＳｉＯ□膜は、深孔２を形成する以前に形成すること
も可能であり、また第　　。

２フイールド酸化はＣＶＤ法によるＳｉｎ、膜被着でも
同様に本発明を実施しうる。

また、スイッチングトランジスタのドレイン２０は、深
孔２の一方の側壁にのみ形成したが。

相対する他方の側壁にも同時に形成してもよい。

また、第】図（ｂ）に示したように、ワード線方向には
、多結晶５ｉ１５は、フィールドＳｉｎ、膜８の端部に
のみ接し、Ｓｉ基板】とは接していないので、ソース１
７は形成されないが、多結晶５ｉ１５の位置がこれより
下ってＳｉ基板１に接してこの部分にソース１７が形成
されてもよい。

才た第１１図に折り返しビット線の構成を示したが１通
常の開放ビット線構も同様に用いることができる。

以下１本発明の他の実施例を第１６図により説明する。

半導体基板表面部に深孔内に形成したキャパシタ５７を
格子状に配列する０この直上に。

溝５１を平行してすべてのキャパシタにかかるように形
成する。この溝の側壁のスイッチングトランジスタのチ
ャネルとすべき以外の部分にフィールドＳ　ｉＯｚ膜５
３を被着し、この残った溝に、左右別にのワード線５２
を形成する０ビ、ト線５４にコンタクト孔５６を介して
接続されるドレイン５５は第１図に示すように市松状に
左右一対のメモリセルに形成し、スイッチングトランジ
スタのゲー）ＳｉＯ□膜５９膜部９ネル部を介して、キ
ャパシタ５７に信号を伝達する。これらのビット線とワ
ード線の構成により、たとえば１本のワード線を”ｏｎ
”するとビット線一本おきのメモリセルしか°ｏｎ’さ
れず、隣り合ったビット線同士を第１６図に示すように
センスアンプ５８の入力に差動して接続すればいわゆる
折り返しビット線構成が実現できる。このときメモリセ
ルは格子状に稠密に配設されているので最も高密度の集
積が実現できる。

第１７図に本発明の他の一実施例を示す０第１６図に示
した実施例が、左右隣接した一対のメモリセルのゲート
ＳｉＯ２膜５９が形成されているチャネル部が相向き合
っているため、これらの距離が短かくなると互いに干渉
し合う場合があり高萱度化に一定の限界が存在するが、
第１７図に示した実施例は、隣接したメモリセル同士の
ドレイン５５を共有させず、各々独立して設けた場合で
あり、ゲー）ＳｉＯ□膜５９膜部９のチャネルはフィー
ルド８ｉ０２［５２で隣接セルと隔てられているので、
隣接セルとの干渉は極めて小さい。本実施例の場合も一
本のワード線５２を“Ｏｎ”すると一本おきのど、ト線
に接続されたスイッチングトランジスタがｍ　ｏ、ｓす
るので、隣接したビ、ト線同士を差動してセンスアンプ
５８で信号を検出すれば折り返しビット線構成が実現で
きる０第１６図と第１７図にその平面図を示した本発明
の実施例を、第１８図以陣を用いて断面図で説明する。

まず最初に、ｐ型、１０Ω−ｃｍ、（１００）面のＳＮ
基板５］０に１０Ωｍ厚の熱酸化によるＳ　ｉｏ　２膜
５１１を被着し、１１００ｎ厚の８ｉ　、Ｎ４膜５１２
を減圧ＣＶＤ法によって被着しさらにその上部に厚さ２
００ｎｍＣＶＤＳｉＯ２膜５】３を被着する。この後１
通常のホトエツチング法を用いて、渚５１の部分のホト
レジストを除去し、三層の膜すなわちＣＶＤ５ｉＯ２Ｉ
！！ｉ！５１３／ＣＶＤＳｉ３Ｎ４膜５１２／５ｉ０２
膜５１２ｆ、反応性スパッタエツチング法を用い、順次
ガスをＣＣＨＰ３　、ＣＦ４．ＣＨＦ３　と切り換えて
エツチングする。この３層のマスクを用いて、Ｓｉ基板
５１０を、ＣＣＩ！　ガスを用いた反応性スパッタエツ
チングで幅１μｍ、深さ１μｍの壽５１を形成する。そ
の後、第１８図に示すように溝内にｌＱｎｍ厚のＳｉＯ
５−形成し後にスイ、チングトランジスタのチャネルと
ドレインとするべき部分に、ホトエツチング法を用いて
Ｓｉ３Ｎ４マスク５１４を選択的に被着する。

この後、温式酸化法を用いて、１１００℃で、フィール
ド５ｉｎ２膜５３をｓｉ、Ｎ４マスク５１４の被着され
ていない溝の側壁と底部に形成し、その後＃！１９図に
示すように、ホトエツチング法とｃｃｐ４　ガスを用い
た反応性スパッタエツチング法で開ロ部力月μｍＸＩμ
ｍの深孔５１５を形成する。反応性スバ、タエ、チング
のみでは、工。

チング時の汚染や損傷が残存しているので、この伝ＨＦ
＋ＨＮＯ１系の溶液エツチングで０．０５μｍ程度深孔
５１５の壁面をエツチングすればよい０この後、１１００ｎ厚のＣＶＤ８ｉ０．膜の鞘５１６を
全面に被着し、さらに全面にこのＣＶＤ８ｉ０２膜をＣ
ＨＦ　、ガスを用いてエツチングしてｆｆ孔５１５Ｆｌ
ｆｉＣ１７）ＣＶＤＳｉＯ２ＢＩＪｆ除去すると第２０
図に示すように鞘５１６が深孔５１５と溝５１の側壁面
に残存する。この後、Ｊ！ｆさ１１００ｎの多結晶Ｓｉ
のプレート５１７を被着する。

多結晶８ｉのプレート５１７には、リンを添加するので
、深孔底部にプレート配１ａ５１９が形成される。

この後、全面にホトレジストを塗布して、０２プラズマ
を用いて全面にエツチングし、Ｓｉ基板５１０の表面か
ら１．５μｍ′Ｒさにホトレジスト５１８を残し、これ
をマスクとして第２１図に示すようにプレート５１７を
エツチングして深孔５１５の下半部に残存する０この後、ｓｉｏ、等価膜厚１０ｎｍのＳｉｎ、／Ｓｔ、
Ｎ４の２層膜のキャパシタ絶縁膜５２０を被着し、ざら
にＡｓを添加した多結晶Ｓ１を全面に被着して深孔５１
５や溝５１を埋めた後に全面に多結晶８ｉをエツチング
するき、第２２図に示すように多結晶ＳｉはＳｉ基板５
１０の表面から約１μｍの深さに残存してストレージノ
ード５２１が形成できる。

その後、ストレージノード５２１をマスクに。

ＣＶＤ５ｉＯ，膜５】３とキャパシタ絶縁膜５２０をエ
ツチングしストレージノード５２０の上部周辺のヘリよ
りＣＶＤ８ｉ０２１１１５］　ａとキャパシタ絶縁１］
Ｗ５２０の端部を下げるようにする。この後第２３図に
示すように多結晶Ｓｉ膜５２２を被着する。

この後、多結晶Ｓｉ膜５２２をＣＣ／、　ガスを用いて
全面にエツチングしＳｉ、Ｎ４膜にも除去すると第２４
図に示すようにストレージノード５２】の上端部周辺に
多結晶８ｉ　５２２が残存し一部分でＳｉ基板５１０と
接して、この多結晶５ｉ５２２を介して、Ｓ蓋基板５１
０内にｎ＋層のソース５２４を形成する。この後、所定
のしきい電圧をうるためほう索の斜めイオン打込みを行
い１０膜ｍ厚の５ゲーＦ　８　ｔ　Ｏｚ　ｊｌｌ１５２
３５−通常よく知られた熱酸化法で形成する。

この後、全面に２００　ｎｍ厚の各結晶Ｓｉ膜を被着し
、リンを添加して全面にエツチングすれば第２５図に示
すように＄１の側壁にのみ多結晶Ｓｔが残存し、ワード
１ｆｓ５２が形成される。

その後％ＣＶＤ８ｉ０２膜を全面に被着して全面にエツ
チングすれば、残存した溝部分に図２６に示すように埋
め込み絶縁膜５２５が形成される。

その後、ドレイン部５２６に１００膜ｍ厚の８ｉ、Ｎ４
Ｊｌ１８選択的に被着し、４００膜ｍの湿式酸化を行う
と、第２フイールド８ｉ０２膜５２７が全面に形成され
る。

その後ドレイン部５２６のＳｉ３Ｎ、膜を除去しＡｓ１
００ｋｅＶでｌＸｌ０　　ｃｍ　　打込むと。

ｎ＋層のドレイン５５が形成され、コンタクト孔５６を
形成して第２７図に示すようにｐさ１μｍのＡ／のピッ
トｖＪ５４を選択的に被着する。

これにより、第１６図および第１７図に示したメモリア
レーが構成できる。第１８図から第２７図で説明した本
発明の一実施例の断面は、第１７図に示したＡＡ断面で
ある０これと直交するＤＢ断面を第２８図に示す。この
ワード線方向には。

ストレージノード５２１に接続される多結晶５ｉ５２２
はフィールド８４０２膜５３のみに接し。

Ｓｉ基板５１０に接しないように形成することが望才し
い。８１基板５１０に接するとその部分でソース５２４
が形成され、隣接したセルのソース５２４との間の距離
を、隣接ソース間にリーク電流が流れないように十分に
大きくする必要が生じる０またワード線５２は全面エツチングすると溝５１の側壁
の部分にしか残存しないので、電極の引き出しが難しく
なるが、第２９図に示すように電極引き出し部５２８に
ホトレジスト５１８を選択的に残存させておけば、その
後の全面エツチングでもこの平坦な表面部分にワード＠
５２が残り後に電極を接続することは容易である。

以上本発明の一実施例の説明には１つのメモリセルの断
面で示したが、プレート配線部５１９の配線は、第３０
図に示すごキ＜、メモリセルとメモリセルとの間隔はた
かだか０．５〜２μｍであるから、プレート５１７から
のリンの拡散を１．５μｍ深さに行えば、プレート配線
部５１９同士が接続される。第３０図は、ドレイン５５
とビット線５４を除いて１．プレート５１７形成後の構
造は示していないがすでに第７図から第２７図を用いて
説明した実施例と同じである。

また、互いに接続されたプレート配線部５１９はＭ３】
図に示すごとくプレート５１９のエツチング時にプレー
ト給電部５２９にホトレジストを選択的に被着しておけ
ば、プレート５】７が。

８７基板５１０表面上に平坦に残存するので、この部分
でプレート５１７とプレート配線部５１９に電位（たと
えば１／２・■。Ｃ電圧）を印加できる０また、メモリセルを稠密に配列すると、プレート５１９
は互いに接続し合い、ごくわずかの微小開口部５３０し
か残存しない場合がある。プレート配線部５１９は計型
で８ｉ基板５１０はｐ型であるから、この間でｐ−ｎ接
合を形成し１両者の間に印加電圧に見合りた空乏層が形
成されるので、よしんば微小開口部５３０が存在したと
してもこの開口部５３０は空乏層で満されるので、メモ
リセルのスイッチングトランジスタのある基板５１０表
面部はいわばＳｉ基板とｐ　−ｎ接合で分離され、メモ
リの充放電のパルスで電位が変動しメモリ動作カｙ不安
定になる。この解決法の１つは所定の部分に、別の電極
を接続し、この基板表面部に所定の電位を与えることで
ある０また別法は第３２図に本発明の実施例の１つを示
すように、所定の部分のメモリセル間の距離を長くして
、プレート配線部５１９から伸長する空乏層同士が接続
しない基板接続部５３１を設ければよい０また本発明の
実施例では、深孔５１５からプレート５１７を通して拡
散でプレート配線部５１−９を形成したが、他の実施例
は、第３３図に示すようにｐ型８ｉ基板５１０にＡｓや
ｓｂを拡散した埋込層５３２を設け、この上にｐ型のエ
ピタキシャル層５３３を２〜５μｍ厚に成長させるもの
である。このとき深孔５１５の底は埋込層５３２の上部
に接触することが望ましい０才た、８ｉ基板５１０にｎ型基板を用いれば。

埋込層５３２は不必要で、基板５１０の底部からプレー
ト電位を印加できるので都合がよい０以上１本発明の実
施例は、キャパシタ５７が。

８ｉ０．膜（他の絶縁膜でもよい）の鞘５１６で囲まれ
ている構造で説明したが１本発明の他の実施例として第
３．４図に示すととく深孔５】５の下半部の深孔５１５
表面に１０”　ｃｒｎ−”以上の不純物濃度をもつ高濃
度層５３４を設け、この高濃度層５３４をプレートとす
ることもできる。キャパシ絶縁Ｍ５２０はこの高濃度層
５３４に直接被着され、ストレージノード５２１はこの
キャパシタ絶縁膜５２０に被着する。高濃度層たるプレ
ートは８ｉ基板５１０そのものとなるので基板の電位を
プレート電位とすればよい０本発明の骨子は、−条の溝内に２本のワード線を埋め込
むことにあり、キャパシタの構造を限輩しない。このワ
ード線５２も、溝に埋め込んだ単純な構造で示したが、
ワード線５２に多結晶Ｓｉを用いると厚さが２００１ｍ
でシート抵抗が２０〜５０Ω／口であり、信号の遅延が
問題となる。

したがりて、ＷやＭＯやＴｉなどのシリサイドを用いて
シート抵抗を２〜５Ω／口に減少できるがワード線５２
を長くするとこれでも不十分な場合があり、この場合に
は、第２０図に本発明の他の実施例を示すように溝５１
に埋めこんだワード線゛５２の一部をとり出してスルー
ホール５４３を介してＡ／系配線でワードシャント線５
４２を設ければよい。１本のワード線５２に設けるスル
ーホールの数は、ワードシャント線５４２の長さと。

必要な遅延時間によって定まる。

以上述べてきた本発明の実施例は、メモリアレ一部５３
５のみ示したが、１３６６に本発明の他の実施例を示す
ように、縦型トランジスタ５３６従来と同じ平面型のｎ
チャネルデバイス部５３７ｐチヤネルデバイス部５３８
を設けることができる。それぜれに共通するＭＯ８）ラ
ンジスタのゲートはワード線５２と共通のゲート２−２
でありビット線５４と共通のソース・ドレイン電極４−
２である。この場合、第２フイールドＳ　ｉ　Ｏ、膜５
２７に加え５００ｎｍ厚のＣＶＤ５ｉＯ，膜の眉間絶縁
膜５４１を必要とする。

縦型トランジスタ５３６は、メモリセルのキャパシタ絶
縁膜５２０を選択的に除去するとストレージノード５２
１とプレート５１７が接続され。

ドレイン５−２と、ゲート２−２、およびプレート配線
部５１９がソース１９−２となる縦型トランジスタ５３
６が形成できる。ソース１９−２Ｇ２すでに第３１図に
示した本発明の一実施例のごと（Ｓｉ基板５１０上部か
ら給電すればよいＯまたｐウェル５３９．ｎウェル５４
０を従来と同様に形成すれば、それぞれの中にｎチャネ
ルトランジスタやｐチャネルトランジスタを形成するこ
とができる０これらのトランジスタは、ゲートｓｉｏ。

膜５２３をメモリセルや逆型トランジスタ５３６と共通
することもできるし、別途形成することもできる。第２
フイールド５ｉｎ２膜５２７もキャパシタを形成した後
形成する方法を用いたが１通常の集積回路のように、ウ
ェルを形成した直後に所定の部分にフィールドＳｉＯ□
膜を形成し、その後必要に応じて、ＬＯＣＯ８法や、Ｃ
ＶＤ５ｉＯ□堆積法などによってフィールドＳｉＯ□膜
を形成すわばよい。

また、キャパシタ絶縁膜５２０はＳ　ｔ　ＯｚとＳｉ３
Ｎ４の２層膜を用いたが、Ｔａ　２０．等の高誘電率膜
やＳｉｎ２単体膜を随時用いることができる。

本発明の実施例では、溝５１に埋め込んだ２本のワード
線５２を別々のワード線として駆動する方式で説明した
が、第１７図に示した構成で一条の溝に埋め込んだ２本
のワード線を互いに接続して１本のワード線として用い
ると、開放ビット線構成が実現できる。このとき第１７
図に示したセンスアンプ５８の入力は、第３７図に示す
ごとく左右にふりわけられる０〔発明の効果〕本発明によれば、ワード線１Ｂをｓｉ＠の溝内に埋め込
むことができるので、ビット線に接続するドレインを自
由に形成できメモリの高密度化に好適である。またドレ
インの領域を狭くできるのでこの部分に流入するα粒子
による雑音電荷も才た少なく、α粒子によるソフトエラ
ー率を低くすることができる。

また１本発明によれば、深孔に埋め込んだキャパシタを
稠密に配列し、かつ折り返しビット線構成が可能となる
ので、高密度で安定な回路動作をうる点で大きな効果が
ある。また折り返しビット線だけでなく開放ビット線構
成でも、ワード線が埋め込まれているので、８ｉ基板表
面部の段差が小さくなり、集積回路のパターニングが容
易になる効果がある。

また、スイッチングトランジスタのチャネル部が溝の一
部のみに必要最小限の面積に形成されているので、この
チャネルに接するソースやドレインの面積も主さくでき
、α粒子によって発生する雑音電荷の流入も削減でき、
α粒子によるソフトエラー率の低減にも効果がある０

【図面の簡単な説明】

第４図〜第９図、第１２図〜第１５図は本発明の実施例
の縦断面図、第１０図、第１１囚は本発明の実施例の平
面図、第１６図、第１７図、第３２図、第３５図、第３
７図は本発明の実施例の平面図、第１８図から第３１図
、第３３図、第３４図、第３６図は本発明の実施例の縦
断面図である。１・・・・−８ｉ基板２・・・・・・溝３・・・・・・Ｓｉｎ、腋４・・・・・・８　ｉ　３Ｎ４膜５・・・・・・ＣｖＤＳｉＯ□膜６・・・・・・８ｉ３Ｎ４マスク　　　　′７・・・・
・・深孔８・・・・・・フィールドＳｉＯ□膜９・・・・・・鞘】０・・・・・・プレート１１・・・・・・ホトレジスト】２・・・・・・プレート配線部１３・・・・・・キャパシタ絶縁膜１４・・・・・・ストレージ／　−１”１５・・・・・
・多結晶５ｉ１６・・・・・・ゲート５ｉｎ２膜１７・・・・・・ソース１８・・・・・・ワード線】９・・・・・・第２フイールド５ｉｏ２膜２０・・・
・・・ドレイン２１・・・・・・コンタクト孔２２・・・・・・ビット線２３・・・・・・キャパシタ２４・・・・・・センスアンプ２５・・・・・・エピタキシャル層２６−・・・・・埋め込み層２７・・・・・・高濃度層５１・・・・・・溝５２・・・・・・ワード線５３・・・・・・フィールド８ｉ０゜５４・・・・・・ビット線５５・・・・・・ドレイン５６・・・・・・コンタクト孔５７・・・・・・キャパシタ５８・・・・・・センスアンプ５９・・・・・・ゲート５ｉ０２膜５１０・・・・・・Ｓｉ基板５１１・・・・・・Ｓ　ｉｏ２膜５１２・・・・・・８　ｉ　’ｓ　Ｎ　４膜５１３　・
＝・ＣＶＤ　５ｉｎ２ＩＩ５１４・・・・−８ｉＮ　　マスク５１５・・・・・・深孔５１６・・・・・・鞘５１７・・・・・・プレート５１８・・・・・・ホトレジスト５１９・・・・・・プレート配線部５２０・・・・・・キャパシタ絶縁膜５２１・・・・・・ストレージノード５２２・・・・・・多結晶Ｓｉ膜　　　　・５２３・・
・・・・ゲート８ｉ０２膜　　　５２４・・・・・・ソ
ース５２５・・・・・・埋め込み絶縁膜５２６・・・・・・ドレイン部５２７・・・・−＠２フィールドＳｉＯ□膜５２８・・
・・・・電極引き出し部５２９・・・・・・プレート給電部５３０・・・・・・微小開口部５３１・・・・・・基板接続部５３２・・・・・・埋込層５３３・・・・・・エピタキシャルｌ＠５３４・・・・
・・高濃度層５３５・・・・・・メモリアレ一部５３６・・・・・・縦型トランジスタ５３７・・・・・・ｎチャネルデバイス部５３８・・・
・・・ｐチャネルアバ４１部５３９・・・・・・ｐウェ
ル５４０・・・・・・ｎウェル５４１・・・・・・層間絶縁膜

Claims

【特許請求の範囲】１、スイッチングトランジスタ１つと、キャパシタ１つ
とからなるメモリセルを複数個設けた、ダイナミックラ
ンダムアクセス半導体メモリにおいて、半導体基板表面
部に設けた１条の溝内に埋め込んだ２本のワード線と上
記溝の直下に離散的に形成した深孔内に埋め込んだキャ
パシタを設けたことを特徴とする半導体メモリ。２、半導体基板に形成した深孔と、該深孔の下半部の側
壁部に形成したキャパシタと、該キャパシタ直上に形成
したスイッチングトランジスタからなる半導体メモリに
おいて、該スイッチングトランジスタのゲートの主部が
、上記半導体の表面部に形成した溝の中にその半分以上
を埋めこまれ、かつ上記ゲートが延在したワード線を設
けたことを特徴とする半導体メモリ。