DE102004026000A1

DE102004026000A1 - DRAM-Zellenfeld und Halbleiterspeichereinrichtung mit vertikalen Speicherzellen und Verfahren zur Herstellung eines DRAM-Zellenfeldes und eines DRAMs

Info

Publication number: DE102004026000A1
Application number: DE102004026000A
Authority: DE
Inventors: Joachim Nuetzel; Klaus Muemmler; Dirk Manger; Till Dr. Schloesser; Rolf Dr. Weis; Bernd Dr. Goebel; Wolfgang Müller
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2003-07-25
Filing date: 2004-05-27
Publication date: 2005-02-24
Also published as: US7141845B2; US20050083724A1

Abstract

Im Zellenfeld (23) eines DRAMs werden Speicherzellen (2) mit jeweils einem Zellenkondensator (4) und einem Zellentransistor (3) vorgesehen, die in einer vertikalen Zellenstruktur angeordnet sind. Mittels einer tiefen Implantation oder eine flachen Implantation mit anschließendem epitaktischen Aufwachsen von Silizium wird eine vergrabene Source/Drain-Schicht (332) ausgebildet, aus der untere Source/Drain-Bereiche (33) der Zellentransistoren (3) hervorgehen. Die Oberkante der vergrabenen Source/Drain-Schicht (332) ist gegenüber einer Unterkante einer Gateelektrode (35) des Zellentransistors (3) justierbar, wodurch in der Folge eine Gate/Drain-Kapazität sowie ein Leckstrom zwischen der Gateelektrode (35) und dem unteren Source/Drain-Bereich (33) reproduziert ist. Eine Gateleiterschichtstruktur (391) wird aufgebracht und aus der Gateleiterschichtstruktur (391) in einem Steuertransistorfeld (12) Gateelektrodenstrukturen (393) von Steuertransistoren (39) und im Zellenfeld (12) eines Bodyanschlussstruktur (73) zum Anschluss von Bodybereichen (32) der Zellentransistoren (3) ausgebildet. Durch Kontaktöffnungen (61) der Bodyanschlussstruktur (73) werden mittels Implantation obere Source/Drain-Bereiche (31) der Zellentransistoren (3) ausgebildet.

Description

Die Erfindung betrifft ein Zellenfeld mit in einem Halbleitersubstrat zu Zellenzeilen angeordneten Speicherzellen mit jeweils einem Zellenkondensator zum Speichern einer einen Dateninhalt der Speicherzelle charakterisierenden elektrischen Ladung und einem Zellentransistor zur Auswahl der Speicherzelle, bei dem

– zwischen den Zellenzeilen Wortleitungsgräben angeordnet sind,
– der Zellenkondensator in einem unteren Bereich eines von einer Substratoberfläche des Halbleitersubstrats her eingebrachten Lochgrabens mit einer im Lochgraben angeordneten Innenelektrode vorgesehen ist und
– der Zellentransistor entlang eines oberen Bereichs des Lochgrabens im Halbleitersubstrat ausgebildet ist und
– einen an die Substratoberfläche anschließenden oberflächennahen oberen Source/Drain-Bereich,
– einen mit der Innenelektrode des Zellenkondensators verbundenen unteren Source/Drain-Bereich sowie
– einen die beiden Source/Drain-Bereiche voneinander trennenden und durch ein Gatedielektrikum von einer in den Wortleitungsgräben vorgesehenen Gateelektrode isolierten Kanalbereich aufweist.

Die Erfindung betrifft ferner Verfahren zur Herstellung eines Zellenfeldes und einer Halbleiterspeichereinrichtung.

Speicherzellen von dynamischen Schreiblesespeichern umfassen jeweils einen Zellenkondensator und einen Zellentransistor.

Auf einer Speicherelektrode des Zellenkondensators wird im Betrieb der Speicherzelle eine elektrische Ladung gespeichert, deren Wert einem jeweiligen binären Dateninhalt der Speicherzelle entspricht. Über den Zellentransistor wird die Speicherelektrode zum Ändern bzw. zum Auslesen des Dateninhalts mit einer Datenleitung (im Folgenden auch Bitleitung) verbunden. Der Zellentransistor ist ein Feldeffekttransistor, dessen Gateelektrode mit einer Wortleitung verbunden ist, mittels der die Speicherzelle adressiert wird. Ein erster Source/Drain-Bereich des Zellentransistors ist mit der Bitleitung und ein zweiter Source/Drain-Bereich mit der Speicherelektrode des Zellenkondensators verbunden. Über ein geeignetes Potential an der Gateelektrode wird in einem Kanal- oder Bodybereich zwischen den beiden Source/Drain-Bereichen ein leitfähiger Kanal ausgebildet, über den beim Beschreiben und beim Lesen der Speicherzelle die Speicherelektrode an die Bitleitung angeschlossen wird.

Die Zellenkondensatoren sind oberhalb oder unterhalb einer von den Zellentransistoren gebildeten Transistorebene vorgesehen. Bei Speicherzellen mit als Lochgraben- oder Trenchkondensatoren ausgebildeten Zellenkondensatoren sind die Zellenkondensatoren unterhalb der Transistorebene an Lochgräben orientiert ausgebildet, die in ein Halbleitersubstrat eingebracht sind. Üblicherweise ist die Speicherelektrode als Innenelektrode im Innern des Lochgrabens vorgesehen und durch ein Kondensatordielektrikum von einer Außenelektrode, die als dotiertes Gebiet im den Lochgraben umfangenden Halbleitersubstrat ausgebildet ist, isoliert.

Bei Speicherzellen, die in einer Technologie mit einer minimalen Strukturgröße größer 110 nm ausgeführt sind, sind die Zellentransistoren üblicherweise planar an einer Substratoberfläche des Halbleitersubstrats orientiert ausgeformt (PTC, planar transistor cell). Die Source/Drain-Bereiche planarer Zellentransistoren sind durch den Kanalbereich voneinander getrennt nebeneinander unterhalb der Substratoberfläche vorgesehen. Der durch das Potential an der Gateelektrode steuerbare leitfähige Kanal zwischen den beiden Source/Drain-Bereichen wird im Wesentlichen parallel zur Substratoberfläche ausgebildet.

Durch fortschreitende Verringerung der minimalen Strukturgröße wird es allgemein angestrebt, die Leistungsfähigkeit von DRAMs zu erhöhen und die Herstellungskosten pro Speicherzelle zu verringern. Bei Speicherzellen mit planaren Zellentransistoren führen kleinere Strukturgrößen zu kürzeren Kanallängen des zwischen den beiden Source/Drain-Bereichen ausgebildeten Kanals. Eine Verkürzung der Kanallänge entsprechend einer Verkleinerung der minimalen Strukturgröße führt bei minimalen Strukturgrößen kleiner 110 nm zu überproportionalen Schwierigkeiten im Zusammenhang mit einer dann erforderlichen geringeren Speicherspannung und bei der Realisierung eines Dotierprofils des Zellentransistors.

Es ist daher bekannt, die Zellentransistoren vertikal zur Substratoberfläche auszurichten, um die Kanallänge der Zellentransistoren von der minimalen horizontalen Strukturgröße zu entkoppeln, die sich durch das jeweils verwendete lithographische Verfahren erzielen lässt. Die beiden Source/Drain-Bereiche und der dazwischen liegende Kanalbereich sind übereinander angeordnet. Der Kanal wird in einer vertikalen Speicherzelle bzw. einer Speicherzelle mit vertikalem Zellentransistor (VTC, vertical transistor cell) hauptsächlich in einer zur Transistorebene senkrechten Richtung ausgebildet.

Üblicherweise wird zur Ausbildung des ersten, mit der Bitleitung verbundenen Source/Drain-Bereichs das Halbleitersubstrat in einem oberflächennahen Bereich unterhalb der Substratoberfläche mittels einer im Zellenfeld unmaskierten Ionenimplantation dotiert. Der zweite, mit der Speicherelektrode des Zellenkondensators verbundene Source/Drain-Bereich wird durch Ausdiffusion eines Dotierstoffs aus einem mindestens temporär in den Lochgraben eingebrachten Material durch ein Kontaktfenster (buried strap window) in der Wandung des Lochgrabens in einem an das Kontaktfenster anschließenden Abschnitt des Halbleitersubstrats ausgebildet. Das Buried-Strap-Diffusionsgebiet weist im Bereich des Kontaktfensters eine hohe Dotierstoffkonzentration auf, die in vertikaler und horizontaler Richtung abnimmt. Ist der Abstand zwischen zwei in einer Zellenzeile benachbarten Speicherzellen größer als das Buried-Strap-Diffusionsgebiet einschließlich einer im in ihrem Grenzbereich ausgebildeten Raumladungszone, so ist der Kanalbereich an eine Anschlussstruktur angeschlossen, die unterhalb der Buried-Strap-Diffusionsgebiete die Kanalbereiche von zu einem Zellenfeld angeordneten Zellentransistoren hochohmig miteinander verbindet. Eine hochohmige Verbindung mit einem spezifischen Widerstand, der sich in der Größenordnung der Eigenleitung des Materials des Halbleitersubstrats ergibt, reicht in der Regel aus, um im Betrieb der Speicherzelle Floating-Body-Effekte zu vermeiden. Der Floating-Body-Effekt führt etwa dazu, dass im Kanalbereich Ladungsträger angereichert werden und sich über eine sich in der Folge aufbauende parasitäre bipolare Transistorstruktur ein die Speicherelektrode entladender Leckstrom einstellt.

Die Gateelektrode ist korrespondierend zu einem Bereich des Lochgrabens oberhalb des Zellenkondensators in Wortleitungsgräben zwischen den zeilenweise angeordneten Speicherzellen (double gate transistor) oder sowohl in den Wortleitungsgräben als auch im Lochgraben (surrounded gate transistor) vor gesehen sowie durch ein Gatedielektrikum vom Kanalbereich isoliert.

Eine Überschneidung zwischen der Gateelektrode und einem schwach dotierten Abschnitt des unteren Source/Drain-Bereichs ist vorteilhaft. Dagegen führt eine Überlappung der Gateelektrode mit stark dotierten Abschnitten des unteren Source/Drain-Bereichs zu einer erhöhten Gate/Drain-Kapazität C_GD, die eine Schaltgeschwindigkeit des Zellentransistors verringert und damit eine Zugriffszeit des DRAMs erhöht. Zudem trägt ein Leckstrompfad zwischen dem Buried-Strap-Diffusionsgebiet und der Gateelektrode einen signifikanten Anteil zum gesamten Leckstrom der Speicherzelle bei. Ein hoher Leckstrom erhöht in nachteiliger Weise über die dann erforderliche höhere Frequenz von Auffrischzyklen die Zugriffszeit und die Leistungsaufnahme des DRAMs. Eine hohe Dotierung im Überlappungsbereich führt ferner zu hohen lokalen Feldstärken im Bereich des Gatedielektrikums, die dessen Zuverlässigkeit beeinträchtigen.

Es liegt der Erfindung die Aufgabe zu Grunde, ein Zellenfeld und eine Halbleiterspeichereinrichtung mit vertikalen DRAM-Speicherzellen mit kurzen Zugriffszeiten und geringer Leistungsaufnahme zur Verfügung zu stellen. Weiterhin liegt der Erfindung die Aufgabe zu Grunde, jeweils Verfahren zur Herstellung eines Zellenfeldes und eines DRAMs mit kurzer Zugriffszeit und geringer Leistungsaufnahme anzugeben.

Die Aufgabe wird bei einem Zellenfeld der eingangs genannten Art erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 genannten Merkmale, durch eine Halbleiterspeichereinrichtung gemäß Anspruch 10, durch ein Verfahren zur Herstellung eines Zellenfeldes gemäß Anspruch 18 sowie durch Verfahren zur Herstellung einer Halbleitereinrichtung gemäß den Ansprüchen 23 bzw. 26 gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den jeweiligen Unteransprüchen.

Das Zellenfeld umfasst in einem Halbleitersubstrat zu Zellenzeilen angeordnete Speicherzellen mit jeweils einem Zellenkondensator zum Speichern einer einen Dateninhalt der Speicherzelle charakterisierenden elektrischen Ladung und einem Zellentransistor zur Auswahl der Speicherzelle. Zwischen den Zellenzeilen sind Wortleitungsgräben vorgesehen. Der Zellenkondensator ist in einem unteren Bereich eines von einer Substratoberfläche des Halbleitersubstrats her eingebrachten Lochgrabens ausgebildet und weist eine Innenelektrode auf, die innerhalb des Lochgrabens angeordnet ist. Ein Halbleiterkörper des Zellentransistors, der einen oberen und einen unteren Source/Drain-Bereich sowie einen Kanalbereich umfasst, ist im Halbleitersubstrat orientiert an einem oberen Bereich des Lochgrabens ausgebildet. Der obere Source/Drain-Bereich des Zellentransistors schließt in einem oberflächennahen Abschnitt des Halbleitersubstrats an die Substratoberfläche an. Der untere Source/Drain-Bereich ist mit der Innenelektrode des Zellenkondensators elektrisch leitend verbunden. Die beiden Source/Drain-Bereiche sind als dotierte Gebiete von einem ersten Leitfähigkeitstyp ausgebildet und durch den Kanalbereich voneinander getrennt. Der Kanalbereich ist nicht dotiert oder weist eine schwache Dotierung von einem dem ersten Leitfähigkeitstyp entgegen gesetzten zweiten Leitfähigkeitstyp auf. Ein Gatedielektrikum isoliert den Kanalbereich von einer in den Wortleitungsgräben vorgesehenen Gateelektrode.

Erfindungsgemäß umfassen die unteren Source/Drain-Bereiche der Zellentransistoren jeweils Abschnitte einer von den Lochgräben und den Wortleitungsgräben durchbrochenen vergrabenen Source/Drain-Schicht. Damit sind in vorteilhafter Weise ein horizontales Dotierprofil und ein vertikales Dotierprofil des unteren Source/Drain-Bereichs voneinander entkoppelt. Die Source/Drain-Schicht weist im Zellenfeld ein in horizontaler Richtung ortsunabhängiges Dotierprofil auf.

In herkömmlichen vertikalen Zellentransistoren wird der untere Source/Drain-Bereich allein durch Ausdiffusion eines Dotierstoffs aus dem Innern des Lochgrabens durch ein Kontaktfenster in einer Isolatorstruktur, die die Innenelektrode gegen das den Lochgraben umfangende Halbleitersubstrat isoliert, in einen an das Kontaktfenster anschließenden Abschnitt des Halbleitersubstrats gebildet. Das Dotierprofil des Buried-Strap-Diffusionsgebiets ist in vertikaler und horizontaler Richtung von einem thermischen Budget abhängig, dem die Zellenstruktur im Zuge der Herstellung eines DRAMs ausgesetzt ist. Die räumliche Lage und die Ausdehnung des unteren Source/Drain-Bereichs werden durch die Form und Position des Kontaktfensters, durch die Verteilung des Dotierstoffs im Ausgangsmaterial, und durch das thermische Budget bestimmt. Insbesondere sind das Dotierprofil in vertikaler Richtung und das Dotierprofil in horizontaler Richtung miteinander verknüpft. Die Ausdehnung eines Abschnitts, in der der untere Source/Drain-Bereich eine relativ starke Dotierung aufweist, in vertikaler Richtung ist von den Toleranzen einer Vielzahl von Prozessschritten etwa zur Ausbildung des Kontaktfensters, abhängig. In der Folge ergibt sich ein Überlappungsbereich des stark dotierten Abschnitts des unteren Source/Drain-Bereichs mit der in den Wortleitungsgräben angeordneten Gateelektrode, der in nachteiliger Weise zu einer längeren Zugriffszeit bzw. zu einem höherem Leckstrom führt.

Durch die erfindungsgemäße Source/Drain-Schicht wird die Geometrie des unteren Source/Drain-Bereichs in vorteilhafter Weise von der Geometrie des Buried-Strap-Diffusionsgebiets entkoppelt. Die Funktion des Buried-Strap-Diffusionsgebiets wird im wesentlich darauf beschränkt, eine niederohmige Verbindung zwischen der Innenelektrode und einem der jeweiligen Speicherzelle zugeordneten Abschnitt der Source/Drain-Schicht herzustellen. Die Funktionalität des unteren Source/Drain-Bereichs wird hauptsächlich durch den jeweiligen Abschnitt der Source/Drain-Schicht bestimmt. Die Abstände von Oberkante und Unterkante der unteren Source/Drain-Bereiche der im Zellenfeld angeordneten Zellentransistoren zur Substratoberfläche weisen infolge der Ausbildung als Abschnitte der Source/Drain-Schicht über das gesamte Zellenfeld nur geringe Abweichungen voneinander auf.

In vorteilhafter Weise sind die Kanalbereiche und die oberen Source/Drain-Bereiche der Zellentransistoren in einer epitaktisch aufgewachsenen Schicht des Halbleitersubstrats ausgebildet. Es ergibt sich über das gesamte Zellenfeld ein gleichförmiger Abstand zwischen der Oberkante des unteren Source/Drain-Bereichs und der Substratoberfläche und damit zwischen dem unteren Source/Drain-Bereich und einer Unterkante der Gateelektrode.

Von Vorteil ist es ferner, wenn weiter mindestens ein oberer Abschnitt der vergrabenen Source/Drain-Schicht in der epitaktisch aufgewachsenen Schicht des Halbleitersubstrats ausgebildet ist. Es ergibt sich dann im Übergangsbereich der vergrabenen Source/Drain-Schicht zum Kanalbereich und damit im Überlappungsbereich zur Gateelektrode ein im größeren Maß von Diffusionsprozessen unabhängiges und besser kontrollierbares Dotierprofil.

Bevorzugt weisen die Speicherzellen jeweils ein Buried-Strap-Diffusionsgebiet auf, das im Halbleitersubstrat als dotiertes Gebiet vom ersten Leitfähigkeitstyp ausgebildet ist. Das Buried-Strap-Diffusionsgebiet schließt im Bereich eines Kon taktfensters an die Innenelektrode an und überlappt bzw. durchdringt den der jeweiligen Speicherzelle zugeordneten Abschnitt der vergrabenen Source/Drain-Schicht. Durch das Buried-Strap-Diffusionsgebiet wird ein elektrischer Widerstand zwischen der Innenelektrode des Zellenkondensators und dem unteren Source/Drain-Bereich des Zellentransistors in vorteilhafter Weise verringert.

In vorteilhafter Weise ist das Buried-Strap-Diffusionsgebiet so ausgebildet, dass die Oberkante des unteren Source/Drain-Bereichs durch die Oberkante der vergrabenen Source/Drain-Schicht bestimmt ist.

Sind die Gateelektroden von innerhalb einer Zellenzeile benachbarten Speicherzellen zu Wortleitungen verbunden, die entlang von Seitenwänden der Wortleitungsgräben verlaufen, dann ist es vorteilhaft, dass entsprechend eine Unterkante der Wortleitungen oberhalb der Oberkante des Buried-Strap-Diffusionsgebiets und unterhalb der Oberkante der vergrabenen Source/Drain-Schicht vorgesehen ist. Dadurch wird ein Anteil eines Leckstrompfads zwischen dem unteren Source/Drain-Bereich und der Wortleitung, bzw. der Gateelektrode, am Gesamtleckstrom der Speicherzelle verringert, da die Größe des Anteils proportional einer Dotierstoffkonzentration in dem Abschnitt des unteren Source/Drain-Bereichs ist, der sich mit der Gateelektrode überlappt.

Der Kanalbereich ist undotiert oder weist eine Gegendotierung vom zweiten Leitfähigkeitstyp auf.

Durch die Ausbildung der unteren Source/Drain-Bereiche als Abschnitte einer lediglich von den Lochgräben und den Wortleitungsgräben durchbrochenen Schicht sind die Kanalbereiche der Zellentransistoren nicht mehr ohne weiteres elektrisch an eine unterhalb der unteren Source/Drain-Bereiche vorzusehende Anschlussstruktur anzuschließen. Um eine Strukturierung der unteren Source/Drain-Schicht zu vermeiden, ist es vorteilhaft, wenn die Kanalbereiche abschnittsweise an die Substratoberfläche anschließen und mit einer oberhalb der Substratoberfläche ausgebildeten leitfähigen Anschlussstruktur verbunden sind.

Eine erfindungsgemäße Halbleiterspeichereinrichtung weist ein Zellenfeld von Speicherzellen mit Zellentransistoren zur Adressierung der Speicherzellen auf.

Ein erster und ein zweiter Source/Drain-Bereich eines Zellentransistors sind jeweils in einem Halbleitersubstrat ausgebildet und durch einen Bodybereich voneinander beabstandet, der an eine Substratoberfläche des Halbleitersubstrats anschließt. Außerhalb des Zellenfeldes sind in einem Steuertransistorfeld Steuertransistoren zur Steuerung des Zellenfelds ausgebildet, wobei Gateelektrodenstrukturen der Steuertransistoren oberhalb der Substratoberfläche vorgesehen sind.

Erfindungsgemäß ist im Zellenfeld eine auf der Substratoberfläche aufliegende Bodyanschlussstruktur vorgesehen, die mit den abschnittsweise an die Substratoberfläche anschließenden Kanal- bzw. Bodybereichen der Zellentransistoren elektrisch leitend verbunden ist. Im Zellenfeld kann die Bodyanschlussstruktur mit derselben Schichtdicke vorgesehen werden wie die Gateelektrodenstrukturen von Steuertransistoren im Steuertransistorfeld. Durch die einheitliche Schichtdicke bzw. Stufenhöhe erübrigen sich in vorteilhafter Weise andernfalls erforderliche Übergangsbereiche zwischen dem Zellenfeld und dem Steuertransistorfeld.

Bevorzugt sind die Speicherzellen der Halbleiterspeichereinrichtung jeweils im Bereich eines von einer Substratoberfläche in ein Halbleitersubstrat eingebrachten Lochgrabens ausgebildet. Dazu ist ein Zellenkondensator zur Speicherung einer elektrischen Ladung, die einen Dateninhalt der Speicherzelle charakterisiert, in einem unteren Bereich des Lochgrabens ausgebildet. Die elektrische Ladung wird über eine Source/Drain-Strecke zwischen den beiden Source/Drain-Bereichen des jeweiligen Zellentransistors auf eine im Innern des Lochgrabens vorgesehene Innenelektrode gebracht bzw. ausgelesen.

Der Zellentransistor weist einen an die Substratoberfläche anschließenden und mit einer Bitleitung verbundenen oberflächennahen Source/Drain-Bereich als ersten Source/Drain-Bereich auf. Ein unterer Source/Drain-Bereich ist als zweiter Source/Drain-Bereich mit der Innenelektrode des Zellenkondensators verbunden. Die beiden Source/Drain-Bereiche sind durch den abschnittsweise an die Substratoberfläche anschließenden Kanalbereich voneinander getrennt.

Der Kanalbereich ist durch ein Gatedielektrikum von einer Gateelektrode isoliert, die an eine Wortleitung angeschlossen ist. Durch ein Potential an der Gateelektrode wird im Kanalbereich ein die beiden Source/Drain-Bereiche temporär miteinander verbindender Kanal gesteuert. Die Wortleitungen sind zeilenweise in Wortleitungsgräben unterhalb der Substratoberfläche angeordnet. Die Bitleitungen sind oberhalb der Substratoberfläche vorgesehen und verlaufen parallel zur Substratoberfläche und senkrecht zu den Wortleitungen. Die Kanalbereiche sind oberhalb der Substratoberfläche miteinander verbunden.

Die Bodyanschlussstruktur kann streifenartig in Form von zueinander parallelen Bodyanschlussleitungen ausgebildet sein, wobei eine Bodyanschlussleitung jeweils die Body- bzw. Kanalbereiche von in einer Zellenzeile angeordneten Zellentransistoren verbindet. Die Bodyanschlussleitungen können orthogonal zu den Zellenzeilen angeordnet sein und jeweils die Body- bzw. Kanalbereiche von senkrecht zu den Zellenzeilen benachbarten Zellentransistoren verbinden oder schräg zu den Zellenzeilen verlaufen.

In einer besonders bevorzugter Ausführungsform ist die Bodyanschlussstruktur als eine das Zellenfeld bedeckende Bodyanschlussplatte aus einem leitfähigen Material ausgebildet, die auf der Substratoberfläche aufliegt und von elektrisch isolierten Kontaktlöchern zur Verbindung der oberen Source/Drain-Bereiche mit den Bitleitungen durchbrochen ist.

Bei einem bekannten Konzept für einen Anschluss der Kanalbereiche von "oben", also an den oberen Source/Drain-Bereichen vorbei, sind die Wortleitungen oberhalb der Substratoberfläche vorgesehen. Die Ausbildung von Bodyanschlussleitungen, die die Kanalbereiche von Zellentransistoren spaltenweise senkrecht zur Zellenzeile miteinander verbinden, erfolgt dann selbstjustiert zu den parallel verlaufenden Wortleitungen.

Die Bodyanschlussstruktur ist in bevorzugter Weise mindestens mit einer Teilschicht aus Polysilizium vorgesehen, das eine Dotierung vom zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp der Source/Drain-Bereiche entgegengesetzt ist. Dann ergibt sich in vorteilhafter Weise die Möglichkeit, durch Ausdiffusion aus der Bodyanschlussstruktur jeweils ein Bodykontakt-Diffusionsgebiet als dotiertes Gebiet vom zweiten Leitfähigkeitstyp in einem an die Substratoberfläche anschließenden Abschnitt des Kanalbereichs auszubilden.

Das Bodykontakt-Diffusionsgebiet ermöglicht bzw. verbessert in vorteilhafter Weise einen Abtransport von Ladungsträgern aus dem Kanalbereich.

Weiter vorteilhaft ist eine nitridierte Grenzschicht zwischen dem Kanalbereich und der Bodyanschlussstruktur, um eine Störung der Kristallstruktur des Halbleitersubstrats durch Einwachsen von Korngrenzen aus dem Polysilizium der Bodyanschlussstruktur zu vermeiden.

Bevorzugt sind die Gebiete vom ersten Leitfähigkeitstyp n-dotiert. Die Zellentransistoren sind dann n-Kanal Feldeffekttransistoren, die gegenüber p-Kanal Feldeffekttransistoren mit vergleichbarer Funktionalität einfacher herzustellen sind.

In vorteilhafter Weise gehen die Bodyanschlussstruktur im Zellenfeld und die Gateelektrodenstrukturen der Steuertransistoren im Steuertransistorfeld aus derselben Schichtstruktur hervor. Für das photolithographische Verfahren zur Abbildung der Gateelektrodenstrukturen und der Bodyanschlussstruktur auf die Oberfläche der Schichtstruktur ist lediglich eine einzige Maske und ein einziger Belichtungsprozess erforderlich, so dass die Schwierigkeit entfällt, zwei unabhängige Masken gegeneinander zu justieren. Der Fertigungsaufwand ist reduziert. Die Prozessschritte zur Ausbildung der Gateelektrodenstrukturen bzw. zur Ausbildung der Bodyanschlussstruktur erfolgen gleichzeitig. Das gemeinsame Prozessfenster ist in vorteilhafter Weise größer als jedes einzelne Prozessfenster bei einer sukzessiven Prozessierung, da ansonsten etwa bei einem auf für die später prozessierte Struktur vorgesehenen Annealschritt dessen Auswirkung auf die vorher prozessierte Struktur zu berücksichtigen ist.

Ferner ergibt sich in vorteilhafter Weise dieselbe Schichtdicke bzw. Stufenhöhe für die Bodyanschlussstruktur sowie die Gateelektrodenstrukturen.

Gemäß dem erfindungsgemäßen Verfahren zum Herstellen eines Zellenfeldes mit in Speicherzellenzeilen angeordneten Speicherzellen in einem Halbleitersubstrat werden die Speicherzellen mit jeweils einem Zellenkondensator zur Speicherung einer einen Dateninhalt der Speicherzelle charakterisierenden elektrischen Ladung und einem Zellentransistor zur Auswahl der Speicherzelle vorgesehen. Dazu werden zunächst in das Halbleitersubstrat von einer Substratoberfläche her Lochgräben eingebracht. In einem unteren Abschnitt der Lochgräben wird jeweils eine Innenelektrode des Zellenkondensators vorgesehen. Eine Außenelektrode des Zellenkondensators wird im den Lochgraben im unteren Abschnitt umfangenden Halbleitersubstrat ausgebildet. Zwischen der Innenelektrode und der Außenelektrode wird ein Kondensatordielektrikum vorgesehen. Orientiert an einem oberen Abschnitt des Lochgrabens wird jeweils der Zellentransistor vorgesehen, indem jeweils im an den Lochgraben anschließenden Halbleitersubstrat ein an die Innenelektrode anschließender unterer Source/Drain-Bereich, ein an die Substratoberfläche anschließender oberer Source/Drain-Bereich und ein die Source/Drain-Bereiche voneinander trennender Kanalbereich ausgebildet wird. Der Kanalbereich wird durch ein Gatedielektrikum von einer Gateelektrode isoliert, die mindestens teilweise als Abschnitt einer in zwischen den Zellenzeilen eingebrachten Wortleitungsgräben vorgesehenen Wortleitung ausgebildet wird. Der obere Source/Drain-Bereich wird an eine Bitleitung angeschlossen.

Erfindungsgemäß wird der untere Source/Drain-Bereich mindestens teilweise als eine durch die Lochgräben und die Wortlei tungsgräben durchbrochene vergrabene Source/Drain-Schicht ausgebildet.

In einer ersten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die vergrabene Source/Drain-Schicht durch eine tiefe Ionenimplantation mit einem Dotierstoff von einem ersten Leitfähigkeitstyp in das Halbleitersubstrat ausgebildet.

Vorteilhaft ist es dann, dass in einer die Kanalbereiche ausbildenden Schicht im Zellenfeld eine Ionenimplantation mit einem Dotierstoff von einem dem ersten Leitfähigkeitstyp entgegen gesetzten zweiten Leitfähigkeitstyp ausgeführt wird, um das Dotationsprofil in einem Übergangsbereich zwischen dem unteren Source/Drain-Bereich und dem Kanalbereich zu definieren.

Nach einer zweiten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird in einem ersten Schritt im Bereich des Zellenfelds eine flache Ionenimplantation ausgeführt. In einem zweiten Schritt werden mindestens die oberhalb der vergrabenen Source/Drain-Schicht vorzusehenden Abschnitte des Halbleitersubstrats epitaktisch aufgewachsen. Es ergibt sich in vorteilhafter Weise eine gut justierbare Oberkante der vergrabenen Source/Drain-Schicht im Zellenfeld.

Der Zellenkondensator wird mit einem Kontaktfenster vorgesehen, in dessen Bereich die Innenelektrode an das Halbleitersubstrat anschließt. In vorteilhafter Weise wird durch Ausdiffusion eines Dotierstoffs vom ersten Leitfähigkeitstyp aus dem Innern des Lochgrabens durch das Kontaktfenster im Halbleitersubstrat ein an die Innenelektrode anschließendes und sich mit der vergrabenen Source/Drain-Schicht mindestens teilweise überlappendes und dieses durchdringendes Buried- Strap-Diffusionsgebiet ausgebildet. Das Buried-Strap-Diffusionsgebiet verringert einen Übergangswiderstand zwischen der Innenelektrode und dem unteren Source/Drain-Bereich. Die Ausdiffusion wird dabei so gesteuert, dass die Eigenschaften des unteren Source/Drain-Bereichs abgesehen vom Übergangswiderstand zur Innenelektrode durch die im Vergleich zur Ausdiffusion variabler und präziser herzustellende vergrabene Source/Drain-Schicht bestimmt werden.

Durch die erfindungsgemäße Ausbildung der unteren Source/Drain-Bereiche als Abschnitte einer sich durch das Zellenfeld erstreckenden Source/Drain-Schicht wird eine Kontaktierung des Kanalbereichs ausgehend von einer unterhalb der unteren Source/Drain-Bereiche vorgesehenen Anschlussstruktur erschwert. Es ist weiter ein Verfahren zur Ausbildung von Bodyanschlussleitungen oberhalb der Substratoberfläche bekannt, bei der lediglich die Kanalbereiche von auf einer Linie quer zur Zellenzeile benachbarte Zellentransistoren miteinander verbunden sind. Da ein Ladungsträgertransport über die vergleichsweise hochohmigen Bodyanschlussleitungen erfolgt, summiert sich der Ausgleichsstrom innerhalb der Bodyanschlussleitung auf, so dass sich für die durch die Bodyanschlussleitungen verbundenen Speicherzellen unterschiedliche Verhältnisse bezüglich einer Ladung im Kanalbereich ergeben.

Die erfindungsgemäße, vergrabene Source/Drain-Schicht führt daher zu einem erfindungsgemäßen Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Speicherzellen mit jeweils einem Zellenkondensator zur Speicherung elektrischer Ladung entsprechend einem Dateninhalt der Speicherzelle und einem Zellentransistor zur Adressierung der Speicherzelle in einem Halbleitersubstrat, bei dem neben den oberen Source/Drain-Bereichen auch die Kanalbereiche oberhalb einer Substratoberfläche des Halbleitersubstrats angeschlossen werden.

Dazu werden von einer Substratoberfläche her zu Zellenzeilen angeordnete Lochgräben in das Halbleitersubstrat eingebracht, wobei der Zellenkondensator an einem unteren Abschnitt des Lochgrabens und der Zellentransistor an einem oberen Abschnitt des Lochgrabens orientiert ausgebildet wird. Im Halbleitersubstrat wird ein einen oberen und einen unteren Source/Drain-Bereich sowie einen Kanalbereich umfassender Halbleiterkörper des Zellentransistors ausgebildet, wobei der untere Source/Drain-Bereich mit einer der Elektroden des Zellenkondensators verbunden wird. Der obere Source/Drain-Bereich wird an die Substratoberfläche anschließend vorgesehen. Der die beiden Source/Drain-Bereiche trennende Kanalbereich schließt ebenfalls abschnittsweise an die Substratoberfläche an. Der obere Source/Drain-Bereich wird mit einer Bitleitung und der Kanalbereich mit einem Substratanschluss verbunden. Wortleitungen zur Steuerung eines Potentials an den Gateelektroden werden unterhalb der Substratoberfläche in Wortleitungsgräben angeordnet, die von der Substratoberfläche her zwischen von den Speicherzellen gebildeten Zellenzeilen eingebracht werden.

Erfindungsgemäß wird vor der Ausbildung der oberen Source/Drain-Bereiche im Bereich des Zellenfeldes eine Bodyanschlussplatte auf die Substratoberfläche aufgebracht. In die Bodyanschlussplatte werden Kontaktlöcher eingebracht und gegen die Bodyanschlussplatte elektrisch isoliert. Durch eine Implantation mit einem Dotierstoff entsprechend dem Leitfähigkeitstyp der oberen Source/Drain-Bereiche werden durch die Kontaktlöcher und maskiert durch die Bodyanschlussplatte in unterhalb der Kontaktlöcher anschließenden Abschnitten des Halbleitersubstrats die oberen Source/Drain-Bereiche als dotierte Gebiete ausgebildet. Die oberen Source/Drain-Bereiche werden so in vorteilhafter Weise selbstjustiert zu den Kontaktlöchern ausgebildet, die zur Verbindung der oberen Sour ce/Drain-Bereiche mit der Bitleitung vorgesehen werden. In einer oberhalb der Bodyanschlussplatte anschließenden Bitleitungsebene erfolgt lediglich eine relativ unkritische Strukturierung der Bitleitungen bezogen zu den Kotaktlöchern. Der Anschluss der Kanalbereiche erfordert keine zusätzliche kritische lithographische Maske.

Die Bodyanschlussplatte wird bevorzugt aus Polysilizium vorgesehen. Dann ist es vorteilhaft, wenn das Halbleitersubstrat vor dem Aufbringen der Bodyanschlussplatte im Zellenfeld im Bereich der Substratoberfläche nitridiert wird, um eine Störung des Kristallgitters des Halbleitersubstrats durch Einwachsen von Korngrenzen des Polysiliziums zu vermeiden.

Bevorzugt wird als Material der Bodyanschlussplatte vom zweiten Leitungstyp dotiertes Polysilizium vorgesehen und durch Ausdiffusion aus dem dotierten Polysilizium im an die Bodyanschlussplatte unterhalb der Substratoberfläche anschließenden Abschnitt des Kanalbereichs ein Bodykontakt-Diffusionsgebiet ausgebildet, durch das ein Übergangswiderstand zwischen dem Kanalbereich und der Bodyanschlussplatte reduziert wird.

Eine Verknüpfung der Herstellung der Bodyanschlussplatte mit der Herstellung von Gateelektrodenstrukturen von außerhalb des Zellenfeldes ausgebildeten planaren Steuertransistoren führt zu einem weiteren, von der Ausführung des Zellenfeldes und einer Strukturierung der Bodyanschlussplatte unabhängigen erfindungsgemäßen Verfahren zur Herstellung einer Halbleiterspeichereinrichtung.

Nach diesem Verfahren werden in zunächst üblicher Weise in einem Zellenfeld der Halbleiterspeichereinrichtung Zellentransistoren mit jeweils einem in einem Halbleitersubstrat ausgebildeten, einen ersten und einen zweiten Source/Drain- Bereich voneinander beabstandenden und an eine Substratoberfläche anschließenden Body- bzw. Kanalbereich ausgebildet. Auf der Substratoberfläche des Halbleitersubstrats wird eine Gatedielektrikumsschicht vorgesehen. Auf die Gatedielektrikumsschicht wird eine ein- oder mehrlagige Gateleiterschichtstruktur aufgebracht. Durch Strukturierung der Gateleiterschichtstruktur werden in einem Steuertransistorfeld der Halbleiterspeichereinrichtung Gateelektrodenstrukturen von Steuertransistoren ausgebildet.

Erfindungsgemäß wird die Gatedielektrikumsschicht zunächst ganzflächig sowohl im Steuertransistorfeld als auch im Zellenfeld vorgesehen. Die Gatedielektrikumsschicht im Zellenfeld wird einer den spezifischen elektrischen Widerstand reduzierenden Behandlung unterzogen. Die Behandlung kann dabei unmittelbar nach Abscheiden der Gatedielektrikumsschicht oder nach dem Aufbringen eines Teils oder der vollständigen Gateleiterschichtstruktur ausgeführt werden.

Das erfindungsgemäße Verfahren ermöglicht es in vorteilhafter Weise, aus der Gateleiterschichtstruktur im Steuertransistorfeld Gateelektrodenstrukturen und im Zellenfeld eine Bodyanschlussstruktur zu entwickeln, wobei die Gateelektrodenstrukturen jeweils durch ein aus der Gatedielektrikumsschicht hervorgegangenen Gatedielektrikum vom Halbleitersubstrat isoliert sind und die Bodyanschlussstruktur im Bereich der Bodybereiche der Zellentransistoren über eine modifizierte Gatedielektrikumsschicht elektrisch leitend an das Halbleitersubstrat anschließt.

In bevorzugter Weise wird die Gateleiterschichtstruktur ganzflächig auf die Gatedielektrikumsschicht aufgebracht und im Zellenfeld aus der Gateleiterschichtstruktur eine die Bodybereiche kontaktierende Bodyanschlussstruktur ausgebildet. Das erfindungsgemäße Verfahren ermöglicht es in vorteilhafter Weise, die Bodyanschlussstruktur und die Gateelektrodenstrukturen im Zuge desselben Strukturierungsschritts auszubilden.

Nach einer ersten bevorzugten Ausführungsform des erfindungsgemäßen Verfahren wird der elektrische Widerstand der Gatedielektrikumsschicht im Zellenfeld durch Implantation mit einem Dotierstoff reduziert, wobei das dielektrische Material der Gatedielektrikumsschicht mindestens teilweise in ein vergleichsweise niederohmiges Material umgewandelt wird. Die Implantation kann vor dem Abscheiden der Gateleiterschichtstruktur oder nach dem Abscheiden mindestens von Teilschichten der Gateleiterschichtstruktur bzw. vor dem Aufbringen der ersten metallhaltigen Teilschicht der Gateleiterschichtstruktur ausgeführt werden.

Der Dotierstoff wird aus einer Materialgruppe gewählt, die bevorzugt die Elemente Stickstoff, Bor, Germanium und Indium umfasst.

Nach weiteren bevorzugten Ausführungsformen des erfindungsgemäßen Verfahrens wird zum Einen das Aufwachsen der Gatedielektrikumsschicht im Zellenfeld durch eine Vorbehandlung des Halbleitersubstrats, etwa durch eine Nitridation, unterdrückt bzw. verzögert und zum Anderen eine aufgewachsene Gatedielektrikumsschicht im Zellenfeld durch einen Nassätzprozess zurückgebildet oder entfernt.

In weiter bevorzugter Weise wird der elektrische Widerstand der Gatedielektrikumsschicht im Zellenfeld durch Anlegen eines elektrischen Potentials zwischen der Bodyanschlussstruktur und dem Halbleitersubstrat reduziert. Dabei wird das Potential ausreichend hoch gewählt, um die Gatedielektrikumsschicht so weit zu zerstören, dass der elektrische Widerstand zwischen der Bodyanschlussstruktur und dem Halbleitersubstrat ausreichend klein wird.

Die beschriebenen Methoden zur Reduzierung des elektrischen Widerstands der Gatedielektrikumsschicht sind teilweise auch in Kombinationen möglich.

Das erfindungsgemäße Verfahren ist unabhängig von der Prozessierung der Gateelektrodenstrukturen der Steuertransistoren. Insbesondere ist es auch mit "Dual-Work-Function"-Prozessen im Steuertransistorfeld zu kombinieren.

Dazu beinhaltet nach einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens die Ausbildung der Gateleiterschichtstruktur das Abscheiden einer Teilschicht aus eigenleitendem Polysilizium. Daneben kann die Gateleiterschichtstruktur mit weiteren Teilschichten aus Metallen und Metallverbindungen vorgesehen werden.

Im Zuge eines "Dual-Work-Function"-Prozesses werden die Teilschicht aus eigenleitendem Polysilizium im Zellenfeld, sowie die Source/Drain-Bereiche und die Gateelektrodenstrukturen von als p-Kanal-Feldeffekttransistoren ausgebildeten Steuertransistoren im selben Dotierschritt mit einem Dotierstoff vom p-Leitfähigkeitstyp dotiert.

Nach einer anderen bevorzugten Ausführungsform wird die Gateleiterschichtstruktur als eine Schicht aus dotiertem Polysilizium abgeschieden.

In vorteilhafter Weise erfolgt die Prozessierung der Bodyanschlussstruktur analog der Prozessierung der Gateelektrodenstrukturen von p-Kanal-Feldeffekttransistoren im Steuertran sistorfeld, so dass ein Mehraufwand für die Ausbildung der Bodyanschlussstruktur weiter reduziert ist.

Das Halbleitersubstrat wird nach einer bevorzugten Ausführungsform vor dem Vorsehen der Gatedielektrikumsschicht oberflächlich nitridiert.

Das erfindungsgemäße Verfahren ist insbesondere dann von Vorteil, wenn die Gatedielektrikumsschicht mit einer Schichtdicke von maximal 2,5 Nanometern vorgesehen wird, da dann die Umwandlung der Gatedielektrikumsschicht im Zellenfeld in eine modifizierte, vergleichsweise niederohmige Schicht mit geringem Aufwand erfolgen kann.

Im Zusammenhang mit einem Verfahren zum Herstellen einer Halbleiterspeichereinrichtung, etwa eines DRAMs, mit einem Zellenfeld mit Speicherzellen zur Speicherung von Daten und einem Steuertransistorbereich zur Steuerung des Zellenfeldes, bei der im Steuertransistorbereich p-Kanal-Feldeffekttransistoren mit einer Gateelektrode aus Polysilizium vorgesehen werden, ergibt sich erfindungsgemäß ein besonderer Vorteil dann, wenn das Zellenfeld gemäß dem bereits beschriebenen Verfahren ausgebildet wird und dabei das Aufbringen der Bodyanschlussplatte im Zellenfeld in einem Zug mit einem Aufbringen des Gateelektrodenmaterials der p-Kanal Feldeffekttransistoren im Steuertransistorbereich erfolgt. Das Aufbringen der Bodyanschlussplatte erfordert dann keinen zusätzlichen Prozessschritt.

Nachstehend wird die Erfindung anhand der Figuren näher erläutert, wobei für einander entsprechende Bezugszeichen und Komponenten gleiche Bezugszeichen verwendet werden. Es zeigen:
1: einen schematischen Längsschnitt durch und eine vereinfachte Draufsicht auf ein Zellenfeld längs einer Zellenzeile mit Zellentransistoren mit einem durch ein Buried-Strap-Diffusionsgebiet gebildeten unteren Source/Drain-Bereich nach einem ersten Stand der Technik,
2: einen schematischen Längsschnitt durch eine Halbleiterspeichereinrichtung längs einer Zellenzeile mit einer Kontaktierung von Kanalbereichen von Zellentransistoren nach einem zweiten Stand der Technik,
3: einen schematischen Längsschnitt durch eine erfindungsgemäße Halbleiterspeichereinrichtung nach einem ersten Ausführungsbeispiel entlang einer Zellenzeile,
4: einen schematischen Querschnitt durch die erfindungsgemäße Halbleiterspeichereinrichtung nach 3 quer zu den Zellenzeilen,
5: einen schematischen Querschnitt durch die erfindungsgemäße Halbleiterspeichereinrichtung nach 3 und 4 parallel zur Substratoberfläche,
6: eine schematische Draufsicht auf die erfindungsgemäße Halbleiterspeichereinrichtung nach 3 und 4,
7A bis 7B: schematische Querschnitte durch ein Zellenfeld längs einer Zellenzeile in zwei Stadien eines ersten Ausführungsbeispiels des erfindungsgemäßen Verfahrens,
8A bis 8C: schematische Querschnitte durch ein Zellenfeld längs einer Zellenzeile in drei Stadien eines zweiten Ausführungsbeispiels des erfindungsgemäßen Verfahrens,
9A bis 9C: schematische Querschnitte durch eine Halbleiterspeichereinrichtung mit Zellenfeld und Steuertransistorfeld in drei Stadien eines weiteren Ausführungsbeispiels des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiterspeichereinrichtung und
10: einen schematischen Querschnitt durch eine Halbleiterspeichereinrichtung mit Zellenfeld und Steuertransistorfeld nach einem weiteren Ausführungsbeispiel.
Die 1 zeigt ein Zellenfeld eines DRAMs mit vertikalen Speicherzellen 2. Die Speicherzellen 2 sind jeweils an Lochgräben 20, die von einer Substratoberfläche 10 her in ein Halbleitersubstrat 1 eingebracht sind, orientiert. Ein Zellenkondensator 4 der Speicherzelle 2 umfasst eine Außenelektrode, die als dotiertes Gebiet in einem Abschnitt des Halbleitersubstrats 1 außerhalb des dargestellten Bereichs ausgebildet ist, der den Lochgraben 2 in einem unteren Bereich umfängt. Die Außenelektroden der Zellenkondensatoren sind miteinander verbunden und an ein gemeinsames Bezugspotential angeschlossen. Im unteren Bereich ist im Innern des Lochgrabens 2 eine Innenelektrode 41 angeordnet. Die Innenelektrode 41 ist außerhalb des dargestellten Bereichs durch ein Kondensatordielektrikum von der Außenelektrode und oberhalb der Außenelektrode durch einen Seitenwandisolator 40 von Abschnitten des die Innenelektrode 41 oberhalb der Außenelektrode umfangenden Halbleitersubstrats 1 isoliert. Der Seitenwandisolator 40 ist im Bereich eines Kontaktfensters 42 asymmetrisch zurückgebildet. An das Kontaktfenster 42 schließt ein im Halbleitersubstrat 1 n-dotiertes Buried-Strap-Diffusions gebiet 331 an, das funktional einen unteren Source/Drain-Bereich 33 des Zellentransistors 3 ausbildet. Ein oberer Source/Drain-Bereich 31 des Zellentransistors 3 ist als Abschnitt einer von den Lochgräben 20 durchbrochenen n-dotierten Schicht ausgebildet und mit einer oberhalb der Substratoberfläche 10 vorzusehenden Bitleitung verbunden. Die beiden Source/Drain-Bereiche 31, 33 sind durch einen Kanalbereich 32 voneinander beabstandet. In diesem Ausführungsbeispiel ist der Lochgraben 20 im Bereich des Zellentransistors 3 mit einer Isolatorstruktur 51 gefüllt. Eine Mehrzahl von Speicherzellen 2 ist in gleichen Abständen innerhalb einer Zellenzeile 22 angeordnet.
Benachbarte Zellenzeilen 22 sind durch von der Substratoberfläche 10 her eingebrachte Wortleitungsgräben 7 voneinander getrennt. An Seitenwänden der Wortleitungsgräben 7 sind Stränge von Wortleitungen 71 angeordnet. An der Zellenzeile 22 liegen zwei Stränge von Wortleitungen 71 einander gegenüber, die im Falle einer Ausbildung des Zellentransistors 3 als Double-Gate-Transistor Stränge der dem Zellentransistor 3 zugeordneten Wortleitung 71 sind. Eine Gateelektrode 35 ist dann als Abschnitt der in zwei Strängen längs der Zellenzeile 22 verlaufenden Wortleitung 71 ausgebildet und durch ein Gatedielektrikum 34 vom Halbleitersubstrat 1 bzw. dem Kanalbereich 32 isoliert.
Durch ein Potential an der Gateelektrode 35 wird die Ausbildung eines leitfähigen Kanals zwischen den beiden Source/Drain-Bereichen 31, 33 im Kanalbereich 32 gesteuert. Durch den leitfähigen Kanal wird die Innenelektrode 41 des selektierten Zellenkondensators 4 mit einer an den oberen Source/Drain-Bereich 31 anschließenden Bitleitung verbunden, über die eine elektrische Ladung an die Innenelektrode 41 geführt bzw. über die ein Betrag einer auf der Innenelektrode 41 gespeicherten Ladung ermittelt und bewertet wird.
Der Kanalbereich 32 ist an eine Anschlussstruktur 75 unterhalb des unteren Source/Drain-Bereichs 33 angeschlossen, die im Betrieb des Zellenfeldes ihrerseits mit einem geeigneten Potential beaufschlagt wird. Dazu ist jeweils zwischen zwei Lochgräben 20 ein ausreichender Abstand vorzusehen. Der Abstand wird so bemessen, dass eine zwischen dem unteren Source/Drain-Bereich 33 einer ersten Speicherzelle und einem in der Zellenzeile 22 benachbarten Lochgraben 20 der benachbarten Speicherzelle 2 ausgebildete Verbindungsstrecke 76, durch den Ladungsträger aus dem Kanalbereich 32 abgeführt werden können, weder durch den unteren Source/Drain-Bereich 33 noch durch eine um den unteren Source/Drain-Bereich 33 sich einstellende Raumladungszone abgeschnürt wird. Abmessungen und Lage des unteren Source/Drain-Bereichs 33 hängen von der Lage und Form des Kontaktfensters 42 ab.
Einen wesentlichen Anteil an einem Leckstroms der Speicherzelle 2 liefert ein Leckstrompfad, der sich in einem Überlappungsbereich zwischen dem Buried-Strap-Diffusionsgebiet 331 und der Gateelektrode 35 von der Innenelektrode 41 zur Wortleitung 71 einstellt. Der Überlappungsbereich bestimmt auch die Größe einer Gate/Drain-Kapazität C_GD, die die Schaltzeit des Zellentransistors bestimmt. Ferner ist eine hohe Dotierung im Überlappungsbereich im Betrieb der Speicherzelle 2 Ursache einer lokal hohen elektrischen Feldstärke, die die Zuverlässigkeit der Speicherzelle 2 nachteilig beeinflusst.
Im Unterschied zum anhand der 1 beschriebenen Zellenfeld sind bei der in der 2 gezeigten Halbleiterspeichereinrichtung die Gateelektroden als Trench-Gateelektroden 38 im Innern der Lochgräben 2 angeordnet und durch einen Kondensa torabschluss 43 von der Innenelektrode 41 des Zellenkondensators 4 isoliert. Die Trench-Gateelektroden 38 sind mit oberhalb der Substratoberfläche 10 angeordneten Wortleitungen 71 verbunden. Das Gatedielektrikum 34 ist auf einer Vorderseite zwischen dem Halbleitersubstrat 1 und der Gateelektrode 38 vorgesehen. Auf der der Vorderseite gegenüberliegenden Rückseite ist eine Isolatorstruktur 40, die die Innenelektrode 41 im oberen Bereich des Zellenkondensators 4 vom den Lochgraben 20 umfangenden Halbleitersubstrat 1 isoliert, einseitig bis zur Substratoberfläche 10 hochgezogen.
Weiter im Unterschied zum bereits beschriebenen Zellenfeld schließen jeweils im Bereich zwischen zwei Lochgräben 20 sowohl der obere Source/Drain-Bereich 31 als auch der Kanalbereich 32 des Zellentransistors 3 an die Substratoberfläche 10 an. Der obere Source/Drain-Bereich 31 ist mit einer Bitleitung 72 verbunden. Der Kanalbereich 32 ist an eine Bodyanschlussleiterbahn 74 angeschlossen. Die Bodyanschlussleitung 74 ist durch eine Isolatorabdeckung 55 von der Bitleitung isoliert. Die Wortleitungen 71 sind durch eine Isolatorhülle 54 voneinander, vom Halbleitersubstrat 1, von der Bitleitung 72 und von der Bodyanschlussleitung 74 isoliert.
Die Kanalbereiche 32 von in einer zur Zellenzeile 22 orthogonalen Richtung benachbarten Zellentransistoren 3 sind miteinander über die jeweils zwischen zwei Wortleitungen 71 verlaufende Bodyanschlussleitung verbunden. Innerhalb der relativ hochohmigen Bodyanschlussleitung summieren sich die abgeführten Ladungsträger auf, so dass sich für den Abtransport der Ladungsträger von auf diese Weise verbundenen Speicherzellen 2 abhängig von der Lage der Speicherzelle 2 innerhalb der. Zellenzeile 22 unterschiedliche Verhältnisse ergeben.
Die 3 bis 6 zeigen eine erfindungsgemäße Halbleiterspeichereinrichtung mit Speicherzellen 2.
Dabei zeigt die 3 einen Längsschnitt durch eine Zellenzeile 22. Im Unterschied zu dem in der 1 als Stand der Technik dargestellten Zellenfeld umfassen die unteren Source/Drain-Bereiche 33 Abschnitte einer von den Lochgräben 2 und den Wortleitungsgräben 7 durchbrochenen Source/Drain-Schicht 332. Die Wortleitungsgräben 7 erstrecken sich zwischen der Substratoberfläche 10 und einer Unterkante 95 der Wortleitungsgräben. Die Source/Drain-Schicht 332 bestimmt ein Dotierprofil, sowie Lage und Ausdehnung des unteren Source/Drain-Bereichs 33. Über das Buried-Strap-Diffusionsgebiet 331 wird der untere Source/Drain-Bereich 33 an die Innenelektrode 41 des Zellenkondensators 4 angeschlossen, die in einem oberen Bereich des Zellenkondensators 4 durch einen Seitenwandisolator 40 vom Halbleitersubstrat 1 isoliert ist.
Durch die Source/Drain-Schicht 332 ist eine Kontaktierung des Kanalbereichs 32 an einen unterhalb der unteren Source/Drain-Bereiche 33 anschließenden Abschnitt des Halbleitersubstrats 1 erschwert.
Eine Kontaktierung des Kanalbereichs 32 erfolgt daher durch eine Bodyanschlussplatte 73, die im Zellenfeld auf der Substratoberfläche 10 aufliegt. Durch eine nitridierte Grenzflächenschicht 37 und/oder ein Bodykontakt-Diffusionsgebiet 36 ist ein Anschlusswiderstand zwischen der Bodyanschlussplatte 73 und dem Kanalbereich 32 reduziert. Die Bodyanschlussplatte 73 ist von Kontaktlöchern 61 durchbrochen. In den Kontaktlöchern 61 sind durch Spacerisolatoren 62 von der Bodyanschlussplatte 73 isolierte Bitleitungskontakte 6 vorgesehen, über die die oberen Source/Drain-Bereiche an die Bitleitungen 72 angeschlossen werden. Im Unterschied zum in der 2 dargestellten Stand der Technik ergibt sich durch den flächigen Abtransport der Ladungsträger aus dem Kanalbereich 32 in mehrere Richtungen eine geringere gegenseitige Beeinflussung der Speicherzellen 2 des Zellenfeldes.
Die 4 zeigt einen Querschnitt quer zu den Zellenzeilen 22. Die Zellenzeilen 22 sind durch die Wortleitungsgräben 7 voneinander getrennt. Die Tiefe, bzw. eine Unterkante 95 der Wortleitungsgräben 7 ist so bestimmt, dass insbesondere die unteren Source/Drain-Bereiche 33 von quer zu den Zellenzeilen 22 benachbarten Zellentransistoren 3 voneinander isoliert sind. Die Lochgräben 20 jeweils benachbarter Zellenzeilen 22 sind um jeweils den halben Abstand der Mittelpunkte der Lochgräben (Pitch) gegeneinander versetzt angeordnet. Der Querschnitt schneidet in der Mitte der 4 eine Zellenzeile 22 im Bereich des Lochgrabens 2 und daneben zwei weitere Zellenzeilen 22 jeweils im Bereich eines durch zwei Lochgräben 2 begrenzten Halbleiterstegs 8, in dem die Source/Drain-Bereiche 31, 33 als n-dotierte Gebiete sowie der un- oder schwach p-dotierte Kanalbereich 32 des Zellentransistors 3 ausgebildet sind.
In den beiden die Zellenzeile 22 begrenzenden Wortleitungsgräben 7 verläuft jeweils ein Strang einer Wortleitung 71, der jeweils abschnittsweise einen von zwei Anteilen einer Gateelektrode 35 ausbildet. Die beiden Anteile der Gateelektrode 35 fassen den Kanalbereich 32 beidseitig ein.
In einem sich zwischen der Unterkante 95 der Wortleitungen 71 und der Unterkante 95 der Wortleitungsgräben 7 erstreckenden Bereich ist ein Zeilenisolator 53 vorgesehen, durch den eine Unterkante der Wortleitungen 7 bzw. der Gateelektroden 35 relativ zu der Oberkante des Buried-Strap-Diffusionsgebiets 331 und der Source/Drain-Schicht 332 festgelegt wird.
In der 5 ist das in den 3 und 4 im Längs- bzw. Querschnitt dargestellte Zellenfeld in einer Draufsicht auf die Substratoberfläche 10 gezeigt.
Die Lochgräben 20 sind in jeweils benachbarten Zellenzeilen 22 um den halben Abstand der Mittelpunkte zweier innerhalb einer Zellenzeile 22 benachbarter Lochgräben 20 gegeneinander versetzt angeordnet. Die Zellenzeilen 22 sind durch Wortleitungsgräben 7 voneinander getrennt. Innerhalb der Zellenzeilen 22 begrenzen jeweils zwei Lochgräben 20 einen Halbleitersteg 8, der einen Halbleiterkörper des Zellentransistors 3 mit den Source/Drain-Bereichen 31, 33 und dem Kanalbereich 32 ausbildet.
Die in der 6 gezeigte Halbleiterspeichereinrichtung basiert auf dem Zellenfeld der 5, dessen Struktur aus Lochgräben 20 und Wortleitungsgräben 7 strichliert wiedergegeben ist. Die Halbleiterspeichereinrichtung ist in einem Querschnitt parallel zur Substratoberfläche dargestellt. Auf der Substratoberfläche liegt eine Bodyanschlussplatte 73 auf, die von Kontaktlöchern 61 durchbrochen ist. Durch die Kontaktlöcher 61 werden mittels Implantation die oberen Source/Drain-Bereiche 31 als dotierte Gebiete im Halbleitersubstrat 1 ausgebildet. In den Kontaktlöchern 61 ist jeweils ein durch Spacerisolatoren 62 von der Bodyanschlussplatte 73 isolierter Bitleitungskontakt 6 vorgesehen. Die Bitleitungskontakte 6 verbinden die oberen Source/Drain-Bereiche 31 mit oberhalb der Bodyanschlussplatte 73 angeordneten und von dieser isolierten Bitleitungen.
Außerhalb des Zellenfeldes ist die Bodyanschlussplatte 73 an mehreren Stellen an ein geeignetes Hilfspotential angeschlossen. Durch die flächige Ausbildung der Bodyanschlussplatte 73 ist es möglich, Ladungen aus den Kanalbereichen 32 relativ hochohmig entsprechend einem spezifischen Widerstand im Bereich der Eigenleitung des Materials des Halbleitersubstrats 1 und mit geringer gegenseitiger Beeinflussung der Speicherzellen 2 abzuführen.
Gemäß dem in den beiden Zeichnungen der 7 dargestellten Ausführungsbeispiel für ein erstes Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird zunächst von einer Substratoberfläche 10 her für jede Speicherzelle ein Lochgraben 20 in ein Halbleitersubstrat 1 eingebracht. In einem unteren Bereich des Lochgrabens 20 wird ein Zellenkondensator 4 mit einer Innenelektrode 41 vorgesehen. Im dargestellten Bereich wird die Innenelektrode 41 durch einen Seitenwandisolator 40 vom den Lochgraben 20 umfangenden Halbleitersubstrat 1 isoliert. Der Seitenwandisolator 40 wird dabei einseitig zurückgebildet, so dass die Innenelektrode 41 im Bereich eines Kontaktfensters 42 an das Halbleitersubstrat 1 anschließt.
Die 7A zeigt zwei Lochgräben 20 im Halbleitersubstrat 1, in deren Innerem jeweils in einem unteren Bereich die Innenelektrode 41 vorgesehen ist, die im dargestellten Abschnitt im Bereich des Kontaktfensters 42 an das Halbleitersubstrat 1 anschließt und außerhalb des Kontaktfensters 42 durch den Seitenwandisolator 40 gegen das umfangende Halbleitersubstrat 1 isoliert ist.
Nachfolgend wird durch eine tiefe Implantation 91 im Bereich des Zellenfeldes eine Source/Drain-Schicht 332 als n-dotiertes Gebiet erzeugt. Die tiefe Implantation kann dabei mehrere Implantationsschritte unterschiedlicher Implantationsenergie zur Optimierung eines Dotierprofils in vertikaler Richtung umfassen. Durch Ausdiffusion eines Dotierstoffs aus der Innenelektrode 41 oder aus einer temporären Füllung des Lochgrabens 20 an deren Stelle wird ein Buried-Strap-Diffusions gebiet 331 erzeugt, das abschnittsweise die Source/Drain-Schicht 332 durchdringt.
Gemäß der 7B bildet jeweils ein Abschnitt der Source/Drain-Schicht 331 den wesentlichen Anteil des unteren Source/Drain-Bereichs 33 eines Zellentransistors 3. Der untere Source/Drain-Bereich 33 ist durch das Buried-Strap-Diffusionsgebiet 331 niederohmig an die Innenelektrode 41 angeschlossen. Ein die beiden Source/Drain-Bereiche 31, 33 voneinander beabstandender Kanalbereich 32 kann eine p-Gegendotierung aufweisen, die zur Justierung einer Oberkante der Source/Drain-Schicht 331 beiträgt.
Im in den Zeichnungen der 8 dargestellten zweiten Ausführungsbeispiel für das erfindungsgemäße Verfahren wird zunächst von einer vorläufigen Substratoberfläche 10' her im Bereich des Zellenfeldes eine flache Implantation 92 mit niedriger Energie ausgeführt.
Im Halbleitersubstrat 1 wird dadurch entsprechend der 8A eine Vorläuferschicht 94 als n-dotiertes Gebiet ausgebildet. Auf die vorläufige Substratoberfläche 10' wird Halbleitermaterial durch ein epitaktisches Verfahren aufgewachsen.
In der 8B ist die durch das epitaktische Aufwachsen ausgebildete epitaktische Schicht 93 dargestellt. Die Oberfläche der epitaktischen Schicht 93 bildet die Substratoberfläche 10 aus.
In das Halbleitersubstrat 1, das im Bereich des Zellenfeldes die Vorläuferschicht 94 der Source/Drain-Schicht 33 aufweist, werden Lochgräben 20 eingebracht. Im unteren Bereich der Lochgräben 20 werden Zellenkondensatoren 4 mit einer Innenelektrode 41 ausgebildet, wobei die Innenelektrode 41 im dar gestellten Bereich durch einen Seitenwandisolator 40 vom den Lochgraben 20 umfangenden Halbleitersubstrat 1 isoliert ist. Der Seitenwandisolator 40 ist einseitig zurückgebildet, so dass die Innenelektrode 41 im Bereich eines Kontaktfensters 42 an das Halbleitersubstrat 1 anschließt.
Die 8C zeigt das Zellenfeld im Zustand nach Ausbildung des Kontaktfensters 42 und vor einer Ausdiffusion eines Dotierstoffs aus der Innenelektrode 41 bzw. einer temporären Füllung an deren Stelle.
In den Zeichnungen der 9 ist jeweils ein Abschnitt eines Zellenfeldes 23 sowie eines Steuertransistorfeldes 12 einer Halbleiterspeichereinrichtung dargestellt.
Auf eine Substratoberfläche 10 des Halbleitersubstrats 1 wird eine Gatedielektrikumsschicht 121 aufgebracht oder aufgewachsen. Das Material der Gatedielektrikumsschicht 121 ist beispielsweise SiO₂, SiN, Al₂O₃, HfO₂, ZrO₂, TiO₂, LaO₂ oder ein anderes Oxid seltener Erden und deren Kombinationen.
Im in der 9A dargestellten Querschnitt ist das Halbleitersubstrat 1 stark vereinfacht gezeigt. Üblicherweise sind bereits vor dem Vorsehen der Gatedielektrikumsschicht 121 im Halbleitersubstrat 1 Strukturen etwa von Lochgrabenkondensatoren, Wortleitungen und Zellentransistoren mindestens teilweise ausgebildet, auf deren Darstellung zur besseren Übersichtlichkeit verzichtet wurde.
In diesem Ausführungsbeispiel wird die Gatedielektrikumsschicht 121 durch eine Ionenimplantation 122 mit Germanium im Bereich des Zellenfeldes 23 infolge chemischer Umwandlung niederohmig.
Die im Zellenfeld 23 auf die Gatedielektrikumsschicht 121 wirkende Ionenimplantation 122 ist in der 9B gezeigt.
Auf die abschnittsweise modifizierte Gatedielektrikumsschicht 121, 121' werden Teilschichten 123, 124 einer Gateleiterschichtstruktur 391 und auf die Gateleiterschichtstruktur 391 eine Isolatorschicht 125 aufgebracht.
Im in der 9C dargestellten Querschnitt umfasst die Gateleiterschichtstruktur 391 eine unmittelbar auf der im Zellenfeld 23 modifizierten und im Steuertransistorfeld 12 nicht modifizierten Gatedielektrikumsschicht 121, 121' aufliegende Teilschicht 123 aus dotiertem Polysilizium sowie eine hochleitfähige Teilschicht 124 aus einem Metall bzw. einer Metallverbindung. Die Gateleiterschichtstruktur 391 kann weitere Barriere- und Adhäsionsschichten als zusätzliche Teilschichten enthalten.
Die Gateleiterschichtstruktur 391 wird zusammen mit der aufliegenden Isolatorschicht 125 in einem einzigen photolithographischen Prozess strukturiert, wobei aus der Gateleiterschichtstruktur 391 im Zellenfeld 23 eine Bodyanschlussstruktur 73 und im Steuertransistorfeld 12 Gateelektrodenstrukturen 393 von Steuertransistoren 39 ausgebildet werden.
Die Bodyanschlussstruktur 73 sowie die Gateelektrodenstrukturen 393 sind für eine spezielle Ausbildung des Halbleitersubstrats 1 im Zellenfeld 23 in der 10 dargestellt.
Im Zellenfeld 23 sind entlang von von der Substratoberfläche 10 in das Halbleitersubstrat 1 eingebrachten Lochgräben Lochgraben- oder Trenchkondensatoren 4 mit jeweils einer Innenelektrode 41 ausgebildet. Jedem Lochgrabenkondensator 4 ist ein Zellentransistor 3 mit zwei Source/Drain-Bereichen 31, 33 und einem Kanal- oder Bodybereich 32 zugeordnet. Der untere Source/Drain-Bereich 33 ist jeweils mit der Innenelektrode 41 des Lochgrabenkondensators 4 elektrisch leitend verbunden. Die Ansteuerung der Zellentransistoren 33 erfolgt über Wortleitungen, die parallel zur Querschnittsebene im Wesentlichen zwischen der Substratoberfläche 10 und den unteren Sour- ce/Drain-Bereichen 33 verlaufen.
Im Steuertransistorfeld 12 sind planare Steuertransistoren 39 mit beiderseits jeweils einer Gateelektrodenstruktur 393 im Halbleitersubstrat 1 ausgebildeten Source/Drain-Bereichen 31', 33' angeordnet.
Die Bodyanschlussstruktur 73 geht abgesehen von der Ionenimplantation der Gatedielektrikumsschicht 12 ohne Mehraufwand aus derselben Gateleiterschichtstruktur 391 hervor wie die Gateelektrodenstrukturen 393. Da die Belichtung im Zellenfeld 23 und im Steuertransistorfeld 12 mit derselben Maske erfolgt, sind Überlagerungsprobleme, wie sie sich aus der Justierung einer Mehrzahl von Masken zueinander ergeben, ausgeschlossen. Durch die gleichzeitige Ausbildung der Bodyanschlussstruktur 73 und der Gateelektrodenstrukturen 393 verringert sich die Anzahl aufeinander folgender und auf die jeweils vorangegangenen Prozessschritte rückwirkender Prozessschritte. Durch die gleiche Schichtdicke bzw. Stufenhöhe der Gateelektrodenstrukturen 393 und der Bodyanschlussstruktur 73 entfällt die Notwendigkeit, zwischen dem Zellenfeld und dem Steuertransistorfeld einen flächenaufwändigen Übergangsbereich zum Ausgleich unterschiedlicher Stufenhöhen auf der Substratoberfläche vorzusehen.

1: Halbleitersubstrat
10: Substratoberfläche
12: Steuertransistorfeld
121: Gatedielektrikumsschicht
121': modifizierte Gatedielektrikumsschicht
122: Ionenimplantation
123: Teilschicht
124: hochleitfähige Teilschicht
125: Isolatorschicht
2: Speicherzelle
20: Lochgraben
22: Zellenzeile
23: Zellenfeld
3: Zellentransistor
31: oberer Source/Drain-Bereich
31': Source/Drain-Bereich
32: Kanalbereich (Bodybereich)
33: unterer Source/Drain-Bereich
33': Source/Drain-Bereich
331: Buried-Strap-Diffusionsgebiet
332: Source/Drain-Schicht
34: Gatedielektrikum
35: Gateelektrode
36: Bodykontakt-Diffusionsgebiet
37: Grenzschicht
38: Trench-Gateelektrode
39: Steuertransistor
391: Gateleiterschichtstruktur
392: Steuertransistor-Gatedielektrikum
393: Gateelektrodenstruktur
4: Zellenkondensator
40: Seitenwandisolator
41: Innenelektrode
42: Kontaktfenster
43: Kondensatorabschluss
51: Isolatorstruktur
52: Wortleitungsisolator
53: Zeilenisolator
54: Isolatorhülle
55: Isolatorabdeckung
56: Leiterbahnisolator
6: Bitleitungskontakt
61: Kontaktloch
62: Spacerisolator
7: Wortleitungsgraben
71: Wortleitung (wordline)
72: Bitleitung (bitline)
73: Bodyanschlussstruktur
74: Bodyanschlussleitung
75: Anschlussstruktur
76: Verbindungsstrecke
8: Transistorsteg
91: "tiefe" Implantation
92: "flache" Implantation
93: epitaktische Schicht
94: Vorläuferschicht
95: Unterkante Wortleitungsgraben
96: Unterkante Wortleitung

Claims

Zellenfeld mit in einem Halbleitersubstrat (1) zu Zellenzeilen (22) angeordneten Speicherzellen (2) mit jeweils einem Zellenkondensator (4) zum Speichern einer einen Dateninhalt der Speicherzelle (2) charakterisierenden elektrischen Ladung und einem Zellentransistor (3) zur Auswahl der Speicherzelle (2), bei dem – zwischen den Zellenzeilen (22) Wortleitungsgräben (7) angeordnet sind, – der Zellenkondensator (4) in einem unteren Bereich eines von einer Substratoberfläche (10) des Halbleitersubstrats (1) her eingebrachten Lochgrabens (20) mit einer im Lochgraben (20) angeordneten Innenelektrode (41) vorgesehen ist und – der Zellentransistor (3) entlang eines oberen Bereichs des Lochgrabens (20) im Halbleitersubstrat (1) ausgebildet ist und – einen an die Substratoberfläche (10) anschließenden oberflächennahen oberen Source/Drain-Bereich (31), – einen mit der Innenelektrode (41) des Zellenkondensators (4) verbundenen unteren Source/Drain-Bereich (33) sowie – einen die beiden Source/Drain-Bereiche (31, 33) voneinander trennenden und durch ein Gatedielektrikum (34) von einer in den Wortleitungsgräben (7) vorgesehenen Gateelektrode (38) isolierten Kanalbereich (32) aufweist, dadurch gekennzeichnet, dass die unteren Source/Drain-Bereiche (33) der Speicherzellen (2) Abschnitte einer von den Lochgräben (20) und den Wortleitungsgräben (7) durchbrochenen vergrabenen Source/Drain-Schicht (332) umfassen.
Zellenfeld nach Anspruch 1, dadurch gekennzeichnet, dass die Source/Drain-Bereiche (31, 32) als dotierte Gebiete von einem ersten Leitfähigkeitstyp ausgebildet sind und ein Dotierprofil der vergrabenen Source/Drain-Schicht (332) parallel zur Substratoberfläche (10) im Wesentlichen gleichförmig ist.
Zellenfeld nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Kanalbereiche (32) und die oberen Source/Drain-Bereiche (31) der Zellentransistoren (3) in einer epitaktisch aufgewachsenen Schicht (93) des Halbleitersubstrats (1) ausgebildet sind.
Zellenfeld nach Anspruch 3, dadurch gekennzeichnet, dass ein Abschnitt der vergrabenen Source/Drain-Schicht (332) in der epitaktisch aufgewachsenen Schicht (93) des Halbleitersubstrats (1) ausgebildet ist.
Zellenfeld nach einem der Ansprüche 1 bis 4, gekennzeichnet durch jeweils im Bereich eines Kontaktfensters (42) an die Innenelektrode (41) anschließende, im Halbleitersubstrat (1) als dotierte Gebiete vom ersten Leitfähigkeitstyp ausgebildete und die vergrabene Source/Drain-Schicht (332) abschnittsweise durchdringende Buried-Strap-Diffusionsgebiete (331).
Zellenfeld nach Anspruch 5, dadurch gekennzeichnet, dass eine Oberkante des unteren Source/Drain-Bereichs (33) durch eine Oberkante der vergrabenen Source/Drain-Schicht (332) gebildet ist.
Zellenfeld nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Gateelektroden (38) von innerhalb einer Zellenzeile (22) benachbarten Speicherzellen (2) zu entlang der Wortleitungsgräben (7) verlaufenden Wortleitungen (71) verbunden sind und eine Unterkante der Wortleitungen (71) oberhalb einer Oberkante der Buried-Strap-Diffusionsgebiete (331) und unterhalb der Oberkante der vergrabenen Source/Drain-Schicht (332) vorgesehen ist.
Zellenfeld nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Kanalbereich (32) eine Gegendotation von einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp aufweist.
Zellenfeld nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Kanalbereiche (32) der Zellentransistoren (3) abschnittsweise an die Substratoberfläche (10) anschließend vorgesehen sind und mit einer oberhalb der Substratoberfläche (10) ausgebildeten leitfähigen Bodyanschlussstruktur (73, 74) verbunden sind.
Halbleiterspeichereinrichtung mit – einem Zellenfeld (23) mit Speicherzellen (2) mit Zellentransistoren (3) mit jeweils in einem Halbleitersubstrat (1) ausgebildeten, einen ersten und einen zweiten Source/Drain-Bereich (31, 33) voneinander beabstandenden und an eine Substratoberfläche (10) des Halbleitersubstrats (1) anschließenden Bodybereich (32) und – einem Steuertransistorfeld (12) mit Steuertransistoren (39) zur Steuerung des Zellenfelds (23), wobei Gatee lektrodenstrukturen (393) der Steuertransistoren (39) oberhalb der Substratoberfläche (10) angeordnet sind, gekennzeichnet durch eine im Bereich des Zellenfeldes (21) auf der Substratoberfläche (10) aufliegende Bodyanschlussstruktur (73), die mit den abschnittsweise an die Substratoberfläche (10) anschließenden Bodybereichen (32) elektrisch leitend verbunden ist.
Halbleiterspeichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, dass die Speicherzellen (2) jeweils im Bereich eines von einer Substratoberfläche (10) in ein Halbleitersubstrat (1) eingebrachten Lochgrabens (20) ausgebildet sind und jeweils – einen in einem unteren Bereich des Lochgrabens (20) ausgebildeten Zellenkondensator (4) mit einer im Lochgraben (20) vorgesehenen Innenelektrode (41) und – einen zwischen der Substratoberfläche (10) und dem unteren Bereich entlang dem Lochgraben (20) im Halbleitersubstrat (1) ausgebildeten Zellentransistor (3) mit – einem an die Substratoberfläche (10) anschließenden und mit einer Bitleitung (72) verbundenen oberflächennahen oberen Source/Drain-Bereich (31) als dem ersten Source/Drain-Bereich sowie – einem mit der Innenelektrode (41) des Zellenkondensators (4) verbundenen unteren Source/Drain-Bereich (33) als dem zweiten Source/Drain-Bereich aufweisen.
Halbleiterspeichereinrichtung nach einem der Ansprüche 10 oder 11, dadurch gekennzeichnet, dass die Bodyanschlussstruktur (73) als eine das Zellenfeld (23) bedeckende, auf der Substratoberfläche (10) aufliegende und von elektrisch isolierten Kontaktlöchern (61) zur Verbin dung der oberen Source/Drain-Bereiche (31) mit den Bitleitungen (72) durchbrochene Bodyanschlussplatte ausgebildet ist.
Halbleiterspeichereinrichtung nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass die Bodyanschlussstruktur (73) aus Polysilizium vorgesehen ist und eine Dotierung vom einem einem ersten Leitfähigkeitstyp der Source/Drain-Bereiche (31, 33) entgegen gesetzten zweiten Leitfähigkeitstyp aufweist.
Halbleiterspeichereinrichtung nach einem der Ansprüche 10 bis 13, gekennzeichnet durch als dotierte Gebiete vom zweiten Leitfähigkeitstyp ausgebildete Bodykontakt-Diffusionsgebiete (36) in an die Substratoberfläche (10) anschließenden Abschnitten der Bodybereiche (32).
Halbleiterspeichereinrichtung nach einem der Ansprüche 10 bis 14, gekennzeichnet durch eine nitridierte Grenzschicht zwischen den Bodybereichen (32) und der Bodyanschlussstruktur (73).
Halbleiterspeichereinrichtung nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass die Bodyanschlussstruktur (73) und die Gateelektrodenstrukturen (393) denselben Schichtaufbau aufweisen.
Halbleiterspeichereinrichtung nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, dass die Bodyanschlussstruktur (73) und die Gateelektrodenstrukturen (393) jeweils die gleiche Schichtdicke aufweisen.
Verfahren zum Herstellen eines Zellenfeldes (23) mit in Zellenzeilen (22) angeordneten Speicherzellen (2) in einem Halbleitersubstrat (1), bei dem die Speicherzellen (2) mit jeweils einem Zellenkondensator (4) zur Speicherung einer einen Dateninhalt der Speicherzelle (2) charakterisierenden elektrischen Ladung und einem Zellentransistor (3) zur Auswahl der Speicherzelle (2) vorgesehen werden, wobei – in das Halbleitersubstrat (1) von einer Substratoberfläche (10) her Lochgräben (20) eingebracht werden, – jeweils in einem unteren Abschnitt der Lochgräben (20) der Zellenkondensator (4) mit einer Innenelektrode (41) innerhalb des Lochgrabens (20), einer Außenelektrode außerhalb des Lochgrabens (20) und einem Kondensatordielektrikum ausgebildet wird, – jeweils orientiert an einem oberen Abschnitt der Lochgräben (20) der Zellentransistor (3) mit – einem im Halbleitersubstrat (1) an die Innenelektrode (41) anschließenden unteren Source/Drain-Bereich (33) – einem im Halbleitersubstrat (1) an die Substratoberfläche (10) anschließenden oberen Source/Drain-Bereich (31) und – einem die Source/Drain-Bereiche (31, 33) trennenden und durch ein Gatedielektrikum (34) von einer Gateelektrode (38) isolierten Kanalbereich (32) ausgebildet wird und – die Gateelektroden (38) jeweils mindestens teilweise als Abschnitt einer in zwischen den Zellenzeilen (22) vorgese henen Wortleitungsgräben (7) ausgebildeten Wortleitung (71) vorgesehen werden, dadurch gekennzeichnet, dass der untere Source/Drain-Bereich (33) als eine durch die Lochgräben (20) und die Wortleitungsgräben (7) durchbrochene vergrabene Source/Drain-Schicht (332) ausgebildet wird.
Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die vergrabene Source/Drain-Schicht (332) durch eine tiefe Ionenimplantation im Bereich des Zellenfeldes (23) mit einem Dotierstoff von einem ersten Leitfähigkeitstyp ausgebildet wird.
Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass in einer die Kanalbereiche (32) ausbildenden Schicht im Zellenfeld (21) eine Ionenimplantation mit einem Dotierstoff von einem dem ersten Leitfähigkeitstyp entgegen gesetzten zweiten Leitfähigkeitstyp ausgeführt wird.
Verfahren nach einem der Ansprüche 19 oder 20, dadurch gekennzeichnet, dass die vergrabene Source/Drain-Schicht (332) durch eine flache Ionenimplantation im Bereich des Zellenfelds (21) ausgebildet wird und Abschnitte des Halbleitersubstrats (1) oberhalb der vergrabenen Source/Drain-Schicht (332) epitaktisch aufgewachsen werden.
Verfahren nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, dass zum Zellenkondensator (4) ein Kontaktfenster (42) ausgebildet wird, in dessen Bereich die Innenelektrode (41) an das Halbleitersubstrat (1) anschließt, und ein Dotierstoff vom ersten Leitfähigkeitstyp aus dem Innern des Lochgrabens (20) ausdiffundiert wird, wobei im Halbleitersubstrat (1) ein an die Innenelektrode (41) anschließendes und die vergrabene Source/Drain-Schicht (332) mindestens teilweise durchdringendes Buried-Strap-Diffusionsgebiet (331) ausgebildet wird.
Verfahren zum Herstellen einer Halbleiterspeichereinrichtung (21) mit Speicherzellen (2) mit jeweils einem Zellenkondensator (4) zur Speicherung elektrischer Ladung entsprechend einem Dateninhalt der Speicherzelle (2) und einem Zellentransistor (3) zur Adressierung der Speicherzelle (2), bei dem – von einer Substratoberfläche (10) her zu Zellenzeilen (22) angeordnete Lochgräben (20) in ein Halbleitersubstrat (1) eingebracht werden, – der Zellenkondensator (4) an einem unteren Abschnitt des Lochgrabens (20) orientiert ausgebildet wird, – der Zellentransistor (3) im Halbleitersubstrat (1) an einem oberen Abschnitt des Lochgrabens (20) orientiert mit – einem mit einer der Elektroden (41) des Zellenkondensators (4) verbundenen unteren Source/Drain-Bereich (33), – einem an die Substratoberfläche (10) anschließenden oberen Source/Drain-Bereich (31) und – einem die beiden Source/Drain-Bereiche (31, 33) trennenden und an die Substratoberfläche (10) anschließenden Kanalbereich (32) ausgebildet wird und – der obere Source/Drain-Bereich (31) mit einer Bitleitung (72) und der Kanalbereich (32) mit einem Substratanschluss verbunden wird, dadurch gekennzeichnet, dass – vor der Ausbildung der oberen Source/Drain-Bereiche (31) auf der Substratoberfläche (10) eine Bodyanschlussplatte (74) aufgebracht wird, – in die Bodyanschlussplatte (74) Kontaktlöcher eingebracht und gegen die Bodyanschlussplatte (74) durch Spacerisolatoren (72) elektrisch isoliert werden und – die oberen Source/Drain-Bereiche (31) durch eine Implantation mit einem Dotierstoff entsprechend dem Leitfähigkeitstyp der oberen Source/Drain-Bereiche (31) in unterhalb der Kontaktlöcher (61) anschließenden Abschnitten des Halbleitersubstrats (1) ausgebildet werden.
Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass zwischen den Kanalbereichen (32) und der Bodyanschlussplatte (73) jeweils eine nitridierte Grenzschicht (37) ausgebildet wird.
Verfahren nach einem der Ansprüche 23 oder 24, dadurch gekennzeichnet, dass als Material der Bodyanschlussplatte (32) dotiertes Polysilizium vorgesehen wird und durch Ausdiffusion aus dem Material der Bodyanschlussplatte (32) im an die Bodyanschlussplatte (32) unterhalb der Substratoberfläche (10) anschließenden Abschnitt des Kanalbereichs (32) ein Bodykontakt-Diffusionsgebiet (36) ausgebildet wird.
Verfahren zur Herstellung einer Halbleiterspeichereinrichtung, bei dem – in einem Zellenfeld (23) der Halbleiterspeichereinrichtung Zellentransistoren (3) mit jeweils einem in einem Halbleitersubstrat (1) ausgebildeten, einen ersten und einen zweiten Source/Drain-Bereich (31, 33) voneinander beabstandenden und an eine Substratoberfläche (10) anschließenden Bodybereich (32) vorgesehen werden, – in einem Steuertransistorfeld (12) der Halbleiterspeichereinrichtung auf der Substratoberfläche (10) des Halb leitersubstrats (1) eine Gatedielektrikumsschicht (121) vorgesehen wird, – auf der Gatedielektrikumsschicht (121) eine Gateleiterschichtstruktur (391) aufgebracht wird und – durch Strukturierung der Gateleiterschichtstruktur (391) im Steuertransistorfeld (12) Gateelektrodenstrukturen (393) von Steuertransistoren (39) ausgebildet werden, dadurch gekennzeichnet, dass die Gatedielektrikumsschicht (121) ganzflächig vorgesehen und im Zellenfeld (23) einer den elektrischen Widerstand reduzierenden Behandlung unterzogen wird.
Verfahren nach Anspruch 26, dadurch gekennzeichnet, dass die Gateleiterschichtstruktur (391) ganzflächig auf der Gatedielektrikumsschicht (121) vorgesehen wird und aus der Gateleiterschichtstruktur (391) im Zellenfeld (23) eine die Bodybereiche (32) kontaktierende Bodyanschlussstruktur (73) ausgebildet wird.
Verfahren nach einem der Ansprüche 26 bis 27, dadurch gekennzeichnet, dass die Bodyanschlussstruktur (73) und die Gateelektrodenstrukturen (393) im Zuge desselben Strukturierungsschritts ausgebildet werden.
Verfahren nach einem der Ansprüche 26 bis 28, dadurch gekennzeichnet, dass der elektrische Widerstand der Gatedielektrikumsschicht (121) im Zellenfeld (23) durch Implantation mit einem Dotierstoff reduziert wird.
Verfahren nach Anspruch 29, dadurch gekennzeichnet, dass der Dotierstoff aus einer Materialgruppe mit den Elementen Stickstoff, Bor, Germanium und Indium gewählt wird.
Verfahren nach einem der Ansprüche 26 bis 28, dadurch gekennzeichnet, dass das Halbleitersubstrat (1) vor dem Vorsehen der Gatedielektrikumsschicht (121) im Zellenfeld (23) einer Nitridation unterzogen wird.
Verfahren nach einem der Ansprüche 26 bis 28, dadurch gekennzeichnet, dass die Gatedielektrikumsschicht (121) im Zellenfeld (23) durch einen Nassätzprozess zurückgebildet oder entfernt wird.
Verfahren nach einem der Ansprüche 26 bis 32, dadurch gekennzeichnet, dass der spezifische elektrische Widerstand der Gatedielektrikumsschicht (121) im Zellenfeld (23) durch Anlegen eines elektrischen Potentials zwischen der Bodyanschlussstruktur (73) und dem Halbleitersubstrat (1) reduziert wird.
Verfahren nach einem der Ansprüche 26 bis 33, dadurch gekennzeichnet, dass das Zellenfeld (23) gemäß einem Verfahren nach einem der Ansprüche 18 bis 22 ausgebildet wird.
Verfahren nach einem der Ansprüche 26 bis 34, dadurch gekennzeichnet, dass beim Aufbringen der Gateleiterschichtstruktur (391) eine Schicht aus eigenleitendem Polysilizium abgeschieden wird.
Verfahren nach Anspruch 35, dadurch gekennzeichnet, dass die Schicht aus eigenleitendem Polysilizium im Zellenfeld (23) sowie die Source/Drain-Bereiche (31, 33) und die Gateelektrodenstrukturen (393) von p-Kanal-Feldeffekttransistoren im Steuertransistorfeld (12) im selben Dotierschritt mit einem Dotierstoff vom p-Leitfähigkeitstyp dotiert werden.
Verfahren nach einem der Ansprüche 26 bis 34, dadurch gekennzeichnet, dass beim Aufbringen der Gateleiterschichtstruktur (391) eine Schicht aus dotiertem Polysilizium abgeschieden wird.
Verfahren nach Anspruch 37, dadurch gekennzeichnet, dass die Bodyanschlussstruktur (73) gemeinsam mit den Gateelektrodenstrukturen (393) von p-Kanal-Feldeffekttransistoren im Steuertransistorfeld (12) prozessiert wird.
Verfahren nach einem der Ansprüche 26 bis 38, dadurch gekennzeichnet, dass die Gatedielektrikumsschicht (121) in einer Schichtdicke von maximal 2,5 Nanometern vorgesehen wird.