JP3808700B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 96
- 238000004519 manufacturing process Methods 0.000 title description 29
- 238000009792 diffusion process Methods 0.000 claims description 90
- 239000000758 substrate Substances 0.000 claims description 64
- 239000003990 capacitor Substances 0.000 claims description 61
- 239000012535 impurity Substances 0.000 claims description 57
- 238000003860 storage Methods 0.000 claims description 53
- 238000005530 etching Methods 0.000 claims description 27
- 238000002955 isolation Methods 0.000 claims description 23
- 239000010410 layer Substances 0.000 description 128
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 41
- 229910052710 silicon Inorganic materials 0.000 description 41
- 239000010703 silicon Substances 0.000 description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 229910052814 silicon oxide Inorganic materials 0.000 description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 238000000034 method Methods 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 230000015654 memory Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 229910008814 WSi2 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
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- Manufacturing & Machinery (AREA)
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置とその製造方法に係り、特にトレンチキャパシタと縦型トランジスタにより構成されるＤＲＡＭセルを持つ半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
１トランジスタ／１キャパシタにより構成されるメモリセルを用いたＤＲＡＭは、高集積化の一途を辿っており、世代毎にセル面積の縮小が図られている。セル面積を縮小するためには、基本的に、構成要素であるトランジスタとキャパシタの占有面積をそれぞれ低減する必要がある。キャパシタに関しては、小さいセル占有面積のなかで如何に必要とするキャパシタ容量を確保するかが問題であり、キャパシタ絶縁膜の高誘電率化や実効キャパシタ面積増大のための構造等が世代毎に開発されている。トランジスタに関しては、平面構造のまま、ソース、ドレイン拡散層深さやゲート絶縁膜厚の低減、基板不純物濃度の増加等、スケーリング則を基本として微細化が行われてきた。
【０００３】
今後更にトランジスタを微細化するためには、チャネル長の縮小と共にしきい値が低下してしまう現象（短チャネル効果）を抑制すべく、ゲート絶縁膜の薄膜化と基板不純物濃度の高濃度化が必要不可欠となる。しかし、基板不純物濃度を高めると、基板とストレージノードとの間の接合リークが増大し、メモリセルのデータ保持能力が低下することが知られている（例えば、T.Hamamoto et al.,"Well concentration:A novel scaling limitation factor derived from DRAM retention time and its modeling", IEDM Tech.Dig.,p.915,1995）。
【０００４】
また、ゲート絶縁膜を薄膜化する場合、ゲート絶縁膜の耐圧を確保するためにワード線電圧の低電圧化が必要になる。しかし、ＤＲＡＭのメモリセルに用いるトランジスタはキャパシタに蓄えられた電荷を長く保持できるように、通常のロジックに比べてオン時のリーク電流を低くする必要があるため、しきい値を高めに設定しなければならない。そして、しきい値が高いままワード線電圧を下げると、キャパシタへの書き込み信号量が低下し、動作マージンが劣化する危険性がある。
【０００５】
これらの問題を解決する高密度ＤＲＡＭ用セルの構造として、基板に形成したトレンチの下部にキャパシタを形成し、上部にトレンチ側面をチャネルとする縦型トランジスタを形成する構造が提案されている（U.Gruening et al.,"A Novel Trench DRAM Cell with a VERtical Access Transistor and BuriEd STrap(VERI BEST) for 4Gb/16Gb",IEDM Tech. Dig., 1999）。
【０００６】
上記文献で提案されているＤＲＡＭセルのビット線方向の断面構造を図２８に示す。基板１は、キャパシタＣを形成する下部にｎ型層が埋め込まれており、上部のトランジスタＱが形成される部分がｐ型層である。この基板１に、ｎ型層に達するトレンチ１が形成され、このトレンチ１の下部にキャパシタ絶縁膜２を有するキャパシタＣが形成される。キャパシタＣの蓄積電極上には、これに連続する埋め込みストラップ３が形成される。
【０００７】
埋め込みストラップ３は、キャパシタＣとその上部に形成されるトランジスタＱの接続ノードであり且つ、トランジスタＱの下部の拡散層５の不純物拡散源でもある。埋め込みストラップ３上はキャップ絶縁膜４で覆われ、この上のトレンチ側壁を利用して縦型のトランジスタＱが形成される。ｐ型層の上面から形成された拡散層６と、埋め込みストラップ３からの不純物拡散により形成された拡散層５がトランジスタのソース，ドレインとなる。
【０００８】
トランジスタＱのゲート電極と一体にワード線ＷＬが形成される。折り返しビット線構造の場合、ワード線ＷＬに隣接して、隣接セルのパスワード線ＰａｓｓＷＬが配置される。この場合ビット線ＢＬは、ＰａｓｓＷＬの間で、拡散層６にコンタクトさせることになる。
【０００９】
【発明が解決しようとする課題】
この様に、図２８のＤＲＡＭセルは、従来のトレンチキャパシタの上部にゲート電極を埋め込むことで、従来のＤＲＡＭセルとほぼ同様の方法で縦型トランジスタを形成している。これにより、トランジスタのチャネル長は、セル占有面積と関係なく深さ方向に確保することができる。従って、短チャネル効果に影響されることなく、セル占有面積を小さくすることができる。
【００１０】
しかし、上述のＤＲＡＭセルでは、埋め込みストラップ３の上面位置が、多結晶シリコンの埋め込み工程のエッチバック深さで決定されるため、縦型トランジスタＱのチャネル長がエッチバックプロセスによりばらつく。従って、トランジスタ特性のばらつきが問題になる。
【００１１】
この発明は、上記事情を考慮してなされたもので、特性のばらつきが小さい縦型トランジスタを持つ半導体装置とその製造方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板と、前記半導体層の上面から前記絶縁膜の内部にまで達する深さをもって且つ、前記絶縁膜の上部で溝径が拡大された溝径拡大部を有するように形成された溝の前記溝径拡大部に前記半導体層の下面に接する状態で埋め込まれた不純物拡散源と、この不純物拡散源による前記半導体層の下面からの不純物拡散による第２導電型の第１拡散層、前記半導体層の上面からの不純物拡散による第２導電型の第２拡散層、及び前記不純物拡散源の上方の前記溝の側面にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタと、を備えたことを特徴とする。
【００１３】
この発明によると、半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板（いわゆるＳＯＩ(Silicon On Insulator)基板）を用いて、溝の側面に形成される縦型トランジスタのソース，ドレインは、半導体層の下面から上方への不純物拡散と上面から下方への不純物拡散により形成されるようにしている。従って、縦型トランジスタのチャネル長は、半導体層の厚みと上下面からの不純物拡散深さにより決まり、下部の不純物拡散源となる埋め込み層のエッチバック工程のばらつきの影響を受けることがない。
【００１４】
この発明をＤＲＡＭに適用した場合には、溝は、絶縁膜を貫通して半導体基板の内部に達する深さに形成され、且つ絶縁膜の下部に溝の途中まで埋め込まれた蓄積電極を持つ、トランジスタと共にＤＲＡＭセルを構成するトレンチキャパシタが形成される。またこの場合、蓄積電極上部の溝径拡大部に、トランジスタの第１拡散層の不純物拡散源となる埋め込みストラップが半導体層に対してその下面のみに接する状態で埋め込み形成され、この埋め込みストラップがキャップ絶縁膜で覆われ、このキャップ絶縁膜上にトランジスタのゲート電極が埋め込まれる。
【００１５】
具体的に埋め込みストラップは、例えば、キャップ絶縁膜の直下に埋め込まれた第１のストラップ膜と、この第１のストラップ膜に接して溝径拡大部に半導体層に対してその下面のみに接する状態で埋め込まれた第２のストラップ膜とから構成される。
或いはまた、溝の溝径拡大部が、絶縁膜の厚みの全範囲にわたって形成され、キャパシタの蓄積電極が溝径拡大部の途中まで埋め込まれ、埋め込みストラップは蓄積電極上に半導体層に対してその下面のみに接する状態に埋め込まれるようにしてもよい。
【００１６】
ＤＲＡＭセルアレイを構成する場合、半導体層は、二つのＤＲＡＭセルが両端部に配置されるように、絶縁膜に達する深さに埋め込み形成された素子分離絶縁膜により複数の島状素子領域に区画される。そして、トランジスタのゲート電極に接続されたワード線が一方向に連続的に配設され、トランジスタの第２拡散層に接続されたビット線がワード線と交差して配設されてＤＲＡＭセルアレイが構成される。
【００１７】
この様なＤＲＡＭセルアレイにおいて、セルアレイの基板電位を固定するためには、例えばビット線を、各島状素子領域の両端部のワード線に隣接する位置で各ＤＲＡＭセル毎に第２拡散層にコンタクトさせる。そして、島状素子領域の中央部を横切って、半導体層にコンタクトするボディコンタクト配線を形成すればよい。
或いはまた、素子分離絶縁膜を絶縁膜に達しない深さに形成すれば、各島状素子領域の半導体層は底部で連続するから、セルアレイ周辺で基板電位を容易に固定することができる。
【００１８】
この発明による半導体装置の製造方法は、半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板に、前記半導体層を貫通して前記絶縁膜の内部に達する深さの溝を形成する工程と、前記溝に露出した前記絶縁膜を選択エッチングして、前記半導体層の下面を露出させる溝径拡大部を形成する工程と、前記溝の溝径拡大部に前記半導体層の下面にのみ接する状態で不純物拡散源を埋め込み形成する工程と、前記溝にゲート絶縁膜を介してゲート電極を埋め込み形成する工程と、前記半導体層に、上面からの不純物拡散及び前記不純物拡散源による下面からの不純物拡散によりソース、ドレイン拡散層を形成する工程とを有することを特徴とする。
【００１９】
この発明に係る半導体装置の製造方法はまた、半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板に、前記半導体層及び前記絶縁膜を貫通して前記半導体基板の内部に達する深さの溝を形成する工程と、前記溝内にキャパシタ絶縁膜を介して蓄積電極を埋め込む工程と、前記蓄積電極上部の前記溝の側面に露出した前記絶縁膜をエッチングして前記半導体層の下面を露出させる溝径拡大部を形成する工程と、前記溝の溝径拡大部に前記蓄積電極に重なり且つ、前記半導体層の下面にのみ接する状態で不純物がドープされた埋め込みストラップを形成する工程と、前記埋め込みストラップをキャップ絶縁膜で覆う工程と、前記キャップ絶縁膜上方の前記溝の側面にゲート絶縁膜を形成した後、前記溝にゲート電極を埋め込む工程と、前記半導体層に、上面からの不純物拡散及び前記埋め込みストラップによる下面からの不純物拡散によりソース、ドレイン拡散層を形成する工程とを有することを特徴とする。
【００２０】
この発明に係る半導体装置の製造方法は更に、半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板に、前記半導体層及び前記絶縁膜を貫通して前記半導体基板の内部に達する深さの溝を形成する工程と、前記溝内にキャパシタ絶縁膜を介して蓄積電極を埋め込む工程と、前記蓄積電極上に不純物がドープされた第１のストラップ膜を埋め込む工程と、前記第１のストラップ膜上方の前記溝の側面に露出した前記絶縁膜をエッチングして前記半導体層の下面を露出させる溝径拡大部を形成する工程と、前記溝の溝径拡大部に前記第１のストラップ材料膜に重なり且つ、前記半導体層に対してその下面にのみ接する状態で不純物がドープされた第２のストラップ膜を埋め込む工程と、前記第２のストラップ膜をキャップ絶縁膜で覆う工程と、前記キャップ絶縁膜上方の前記溝の側面にゲート絶縁膜を形成した後、前記溝にゲート電極を埋め込む工程と、前記半導体層に、上面からの不純物拡散及び前記第２のストラップ膜による下面からの不純物拡散によりソース、ドレイン拡散層を形成する工程とを有することを特徴とする。
【００２１】
この発明に係る半導体装置の製造方法は更に、半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板に、前記半導体層及び前記絶縁膜を貫通して前記半導体基板の内部に達する深さの溝を形成する工程と、前記溝の側面に露出する前記絶縁膜をエッチングして前記半導体層の下面を露出させる溝径拡大部を形成する工程と、前記溝内にキャパシタ絶縁膜を介して前記溝拡大部の途中までの深さに蓄積電極を埋め込む工程と、前記蓄積電極上の前記溝径拡大部に前記蓄積電極に重なり且つ、前記半導体層に対してその下面にのみ接する状態で不純物がドープされた埋め込みストラップを形成する工程と、前記埋め込みストラップをキャップ絶縁膜で覆う工程と、前記キャップ絶縁膜上方の前記溝の側面にゲート絶縁膜を形成した後、前記溝にゲート電極を埋め込む工程と、前記半導体層に、上面からの不純物拡散及び前記埋め込みストラップによる下面からの不純物拡散によりソース、ドレイン拡散層を形成する工程とを有することを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明を１／２ピッチの折り返しビット線構造のＤＲＡＭセルアレイに適用した実施の形態の平面図であり、図２及び図３はそれぞれ、図１のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
【００２３】
この実施の形態では、ｎ型単結晶シリコン基板１１上に、シリコン酸化膜１２等の絶縁膜により分離されたｐ型単結晶シリコン層１３が形成されたＳＯＩ基板１０を用いている。シリコン層１３の厚みは、トランジスタのチャネル長を規定することになるので、予め一定値に調整されている必要がある。最近市販されているＳＯＩ基板は、シリコン層の厚みが数％以内のばらつきで供給されているので、市販のＳＯＩ基板を用い得る。このＳＯＩ基板１０に、ｐ型シリコン層１３及びシリコン酸化膜１２を貫通し、ｎ型シリコン基板１１の内部に達する深さの溝２０が形成され、この溝２０の下部にトレンチキャパシタＣが形成され、上部にトランジスタＱが形成されている。
【００２４】
ＳＯＩ基板１０のｐ型シリコン層１３は、ＳＴＩ（Shallow Trench Isolation）法により埋め込まれた素子分離絶縁膜４０によって、隣接する二つのセル領域となる矩形の島状素子領域１４に区画される。図１に示すように、キャパシタＣは、各島状素子領域１４の端部に埋め込み形成され、このキャパシタＣに重なるように、島状素子領域１４の端部側面にトランジスタＱが形成される。但し、実際の製造工程では、島状素子領域１４を区画する前に、溝２０にキャパシタＣ及びトランジスタＱが形成されることになる。
【００２５】
キャパシタＣは溝２０の下部側壁に、例えばＯＮ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ）膜によりキャパシタ絶縁膜２１を形成し、更にこの溝２０にｎ型多結晶シリコン層からなる蓄積電極２２を埋め込んで作られる。キャパシタＣは、ｎ型シリコン基板１１を全メモリセルに共通のプレート電極として構成される。蓄積電極２２の上端は、シリコン酸化膜１２の厚みの途中に位置する。この蓄積電極２２とトランジスタＱを接続するための埋め込みストラップ２３は、蓄積電極２２上に連続するようにｎ型多結晶シリコン等により形成される。
【００２６】
埋め込みストラップ２３は、トランジスタＱの下部のｎ+型拡散層３１の不純物拡散源としても用いられており、このとき不純物は埋め込みストラップ２３中若しくは蓄積電極２２中から埋め込みストラップ２３を介してｐ型シリコン層１３中へ拡散される。ここで重要なことは、埋め込みストラップ２３が、ｐ型シリコン層１３の下面のみに接するように埋め込まれることである。そのために、蓄積電極２２が埋め込まれた溝２０の上部には、シリコン酸化膜１２を横方向にエッチングして後退させることによって径を拡大させた溝径拡大部２５が設けられている。この溝径拡大部２５に蓄積電極２２に重なるように埋め込みストラップ２３を、ｐ型シリコン層１３に対してその下面のみに接する状態で埋め込んでいる。埋め込みストラップ２３の上部は、キャップ絶縁膜２４で覆われる。
【００２７】
キャップ絶縁膜２４が埋め込まれた溝２０の上部に露出するｐ型シリコン層１３の側面にゲート絶縁膜３０が形成され、ゲート電極となる多結晶シリコン層３３ａが埋め込まれる。ｐ型シリコン層１３の溝２０に接する上面からトランジスタＱの上部拡散層３２が形成される。この様に、キャパシタＣが埋め込まれた溝２０の上部に、ｐ型シリコン層１３の上下面からの拡散によるソース、ドレイン拡散層３１，３２が形成されて、縦型トランジスタＱが作られる。
【００２８】
トランジスタＱのゲート電極となる多結晶シリコン層３３ａは、その後の素子分離絶縁膜４０の埋め込み工程で各素子領域毎に分離される。そして、この多結晶シリコン層３３ａに重なるように、多結晶シリコン層３３ｂ及びＷＳｉ２層３４が積層されて、この積層膜がパターン形成されてワード線ＷＬとなる。ワード線上はシリコン窒化膜３６と層間絶縁膜３７で覆われ、この上にビット線（ＢＬ）３８が形成される。ビット線３８は、島状素子領域１４の中央部即ち二つの通過ワード線の間でｎ+型拡散層３２にコンタクトさせる。このビット線コンタクトＢＬＣには、コンタクト孔を介してｎ+型拡散層３２に重なるｎ+型拡散層３５が形成され、そのコンタクト孔に例えばコンタクトプラグ３９が埋め込まれる。
【００２９】
この実施の形態によると、ＳＯＩ基板を用いて、埋め込みストラップ２３がｐ型シリコン層１３の下面のみに接するように、溝２０の溝径拡大部２５に埋め込まれる。そして、縦型トランジスタＱの下部拡散層３１は、埋め込みストラップ２３からの上方拡散のみにより形成される。従って、縦型トランジスタＱのチャネル長は、埋め込みストラップ２３のエッチバック量の影響でばらつくことはない。言い換えれば、チャネル長の制御性は、ＳＯＩ基板１０のｐ型シリコン層１３の膜厚のばらつきの範囲程度に向上する。
【００３０】
また、キャパシタＣの蓄積電極２２はキャパシタ絶縁膜２１によりシリコン基板１１から絶縁分離され、各トランジスタＱの拡散層もシリコン酸化膜１２によりシリコン基板１１から絶縁分離されている。このため、ソフトエラー耐性やノイズ耐性が高いものとなっている。更に、もし、シリコン酸化膜１２がないとすると、図２８の従来例に示すように、埋め込みストラップ２３による寄生トランジスタを抑制するために、埋め込みストラップ２３を形成する部分の側壁にある程度の厚みを持つ側壁絶縁膜の形成が不可欠になる。しかしこの実施の形態では、埋め込みストラップ２３は、シリコン酸化膜１２の内部に埋め込まれているから、寄生トランジスタを抑制するための格別の手当を必要としない。
【００３１】
次に、この実施の形態のセルアレイの製造工程を、図２の断面に着目して、図４〜図９を参照して説明する。図４は、キャパシタＣが形成された状態を示している。ＳＯＩ基板１０にまず、バッファ酸化膜４１とシリコン窒化膜４２からなるマスクをパターン形成する。そして、ＲＩＥによりＳＯＩ基板１０をエッチングして、ｎ型シリコン基板１１の内部にまで達する深さの溝２０を形成する。この後、図では示さないが、必要に応じて、溝２０の底部からプレート電極を低抵抗化するためのｎ+型拡散層を形成する。
【００３２】
次いで、溝２０の側壁にＯＮ膜等からなるキャパシタ絶縁膜２１を形成した後、ｎ型不純物がドープされた多結晶シリコンを堆積し、ＲＩＥによりエッチバックして、溝２０の途中まで埋め込む。これにより、蓄積電極２２が形成される。蓄積電極２２の上面は、ＳＯＩ基板１０のシリコン酸化膜１２の途中に位置するようにする。
【００３３】
この後、図５に示すように、蓄積電極２２の上方にあるキャパシタ絶縁膜２１をエッチング除去し、更に溝２０に露出しているシリコン酸化膜１２をＨＦ溶液等によりエッチングして所定距離後退させて、ｐ型シリコン層１３の下面４３を露出させた溝径拡大部２５を形成する。
【００３４】
そして、図６に示すように、再度ｎ型不純物がドープされた多結晶シリコン膜を堆積して溝２０を埋め込み、これをＲＩＥ等の異方性エッチングによりエッチバックして、蓄積電極２２に重なる埋め込みストラップ２３を形成する。埋め込みストラップ２３は、その上面位置がｐ型シリコン層１３の下面位置より低くなるように、言い換えれば、埋め込みストラップ２３がｐ型シリコン層１３に対してその下面のみに接する状態で溝径拡大部２５に埋め込む。
【００３５】
その後、図７に示すように、溝２０に、埋め込みストラップ２３を覆うシリコン酸化膜等のキャップ絶縁膜２４を形成する。このキャップ絶縁膜２４は、この上に埋め込み形成されるゲート電極と蓄積ノードとを分離するためのもので、シリコン酸化膜等の埋め込みによってもよいし、或いは埋め込みストラップ２３の表面を酸化して得られるシリコン酸化膜やそれらの複合膜、更には、埋め込みストラップ２３上にも形成れさることになるゲート絶縁膜で兼ねることもできる。
【００３６】
そして、ｐ型シリコン層１３の上面にイオン注入によりｎ+型拡散層３２を形成し、熱酸化により溝２０の側面にゲート絶縁膜３０を形成し、ゲート電極となる多結晶シリコン膜３３ａを堆積する。ゲート絶縁膜３０の熱酸化工程或いはそれ以降の熱工程で、埋め込みストラップ２３のｎ型不純物はｐ型シリコン層１３に上方拡散し、ｎ+型拡散層３１が形成される。
【００３７】
次いで、図８に示すように、ＳＴＩ法による素子分離工程を行う。即ち、シリコン窒化膜４４等によりマスクを形成し、多結晶シリコン膜３３ａ、ゲート絶縁膜３０、キャップ絶縁膜２４，ｐ型シリコン層１３をＲＩＥによりエッチングして素子分離溝を形成した後、シリコン酸化膜等の素子分離絶縁膜４０を埋め込む。素子分離絶縁膜４０は好ましくは、ＣＭＰ処理等により平坦化する。ここでは、素子分離溝を、シリコン酸化膜１２に達する深さに形成しており、これにより二つのＤＲＡＭセルを形成する各島状素子領域１４のｐ型シリコン層１３は、互いに他の島状素子領域１４から絶縁分離される。
【００３８】
この後、少なくとも溝２０以外のシリコン窒化膜４４をエッチング除去した後、図９に示すように、多結晶シリコン膜３３ｂ、ＷＳｉ２膜３４、シリコン窒化膜３６の積層膜を堆積し、これらの積層膜をパターニングして、ワード線ＷＬを形成する。
【００３９】
そして、図２に示すように、ワード線ＷＬの側壁にもシリコン窒化膜を形成した後、層間絶縁膜３７を堆積する。この層間絶縁膜３７にワード線ＷＬにセルフアラインされたコンタクト孔を形成し、イオン注入によりｎ+型拡散層３５を形成する。そして、コンタクト孔にコンタクトプラグ３９を埋め込んだ後、ビット線３８を形成する。
【００４０】
この実施の形態の製造工程によれば、埋め込みストラップ２３のエッチバックの制御は、ｐ型シリコン層１３の厚みより深くすればよく、これにより埋め込みストラップ２３はｐ型シリコン層１３の下面のみに接する状態になる。従ってトランジスタのチャネル長制御のために厳しいエッチバック量制御を行うという必要がなく、製造歩留まりは向上する。
【００４１】
この実施の形態において、電極材料や絶縁材料は一例であり、他に種々選択可能である。また前述のように、埋め込みストラップ２３は、ｐ型シリコン層１３の下面位置より深くエッチバックすることが重要であり、例えばキャパシタＣの蓄積電極２２の上面に達するまでエッチバックしてもよい。但しこの場合、蓄積電極２２の表面に予めエッチングストップのための薄いシリコン酸化膜等を形成しておくことが好ましい。これにより、蓄積電極２２のエッチングを抑えることができる。
【００４２】
なおこの場合、埋め込みストラップ２３としては、溝２０の外側にシリコン酸化膜１２の側方エッチングにより拡げた溝径拡大部２５のみに残ることになり、キャパシタＣの蓄積電極２２との電気的接続が不十分になる可能性がある。これに対しては、図５の工程でキャパシタ絶縁膜２１をオーバーエッチングして、蓄積電極２２の側面に埋め込みストラップ２３が接触するように、手当をしておくことが好ましい。
【００４３】
［実施の形態２］
図１０は、他の実施の形態によるＤＲＡＭセルアレイの断面図を、先の実施の形態の図２に対応させて示している。平面図は、図１と同じである。先の実施の形態と異なるのは、埋め込みストラップ２３が、２層のストラップ膜である多結晶シリコン膜２３ａ，２３ｂにより構成されている点である。これらの２層のうち、最初の多結晶シリコン層２３ａは、溝径拡大部２５を形成する前に、キャパシタＣの蓄積電極２２よりも上部の溝２０の側壁に、キャパシタ絶縁膜がない状態で積層される。そして、溝径拡大部２５を形成した後、第２層目の多結晶シリコン層２３ｂが、ｐ型シリコン層１３の下面のみに接する状態で溝径拡大部２５に埋め込まれる。
【００４４】
この実施の形態の製造工程を説明すれば、図４までは先の実施の形態と同様である。この後、蓄積電極２２上のキャパシタ絶縁膜２１をエッチング除去した後に、図１１に示すように、ｎ型不純物をドープした多結晶シリコン膜２３ａを、堆積とエッチバックにより溝２０に埋め込む。或いは、多結晶シリコン膜２３ａを蓄積電極２２上に選択成長させる方法でもよい。このとき、多結晶シリコン膜２３ａの上面は、シリコン酸化膜１２の途中に位置するようにする。
【００４５】
この状態で、図１２に示すように、ＨＦ溶液等による等方性エッチングにより、シリコン酸化膜１２をエッチングして後退させる。これにより、ｐ型シリコン層１３の下面４３が露出する溝径拡大部２５が形成される。そして、図１０に示すように、多結晶シリコン膜２３ｂを、堆積とエッチバックにより、ｐ型シリコン層１３の下面にのみ接触するように埋め込む。このときエッチバックは、多結晶シリコン膜２３ａの上面が露出するまで行うことができる。
その後は、先の実施の形態と同様である。
【００４６】
この実施の形態によると、埋め込みストラップ２３を２層の多結晶シリコン膜２３ａ，２３ｂにより形成することにより、キャパシタ絶縁膜のオーバーエッチングを十分に行わなくても、蓄積電極２２と埋め込みストラップ２３の電気的接続は確実になる。
【００４７】
［実施の形態３］
図１３は、他の実施の形態によるＤＲＡＭセルアレイの断面図を、先の実施の形態の図２に対応させて示している。平面図は、図１と同じである。先の実施の形態と異なるのは、溝径拡大部２５がシリコン酸化膜１２の厚み範囲全体にわたって形成され、キャパシタＣの蓄積電極２２の上面が溝径拡大部２５に位置して広い面積をもって埋め込まれていること、そしてその上部に埋め込みストラップ２３がｐ型シリコン層１３の下面のみに接するように形成されていることである。
【００４８】
その製造工程を説明すれば、図１４に示すように、キャパシタ用の溝２０をＲＩＥによりエッチングした後、引き続きＨＦ溶液によりエッチングを行って、シリコン酸化膜１２の端面を後退させる。これにより、ｐ型シリコン層１３の下面４３が露出する溝径拡大部２５が形成される。
【００４９】
この後、図１５に示すように、キャパシタ絶縁膜２１を形成し、多結晶シリコン膜の堆積とエッチバックにより蓄積電極２２を埋め込む。蓄積電極２２の上面は、シリコン酸化膜１２の途中に位置するようにし、その上部にあるキャパシタ絶縁膜はエッチング除去する。
この後は、先の実施の形態１と同様である。
【００５０】
この様に、キャパシタ用の溝２０の形成直後に、シリコン酸化膜１２を後退させるエッチングを行うことにより、蓄積電極２２と埋め込みトラップ２３の間の電気的接続がキャパシタ絶縁膜２１で妨げられることがなく、従ってキャパシタ絶縁膜のエッチング条件や、埋め込みストラップのエッチバック条件に厳しい制御性が要求されることがない。これにより、高歩留まりが得られる。
【００５１】
［実施の形態４］
図１６及び図１７は、別の実施の形態によるＤＲＡＭセルアレイの平面図とそのＡ−Ａ’断面図を、実施の形態１の図１及び図２に対応させて示している。実施の形態１と異なる点は、ビット線コンタクトＢＬＣの配置のみである。即ち、実施の形態１の場合、一つの島状素子領域１４の両端部にキャパシタＣとトランジスタＱによるＤＲＡＭセルが形成され、その間を２本の通過ワード線が走るレイアウトにおいて、その２本の通過ワード線の間即ち島状素子領域１４の中央部に二つのセルに共通のビット線コンタクトＢＬＣを配置している。
【００５２】
これに対してこの実施の形態では、同様のセルレイアウトにおいて、一つの島状素子領域１４の両端部二つのセルに対するビット線コンタクトＢＬＣをそれぞれ別々に、各セルのワード線の隣接する位置に配置している。
従ってまた、トランジスタの上部ｎ+拡散層３２は、島状素子領域１４の全面には必要がなく、ビット線コンタクトＢＬＣの位置のみに形成している。
【００５３】
この実施の形態によると、ビット線コンタクト数が増えることによりビット線の寄生容量が増える可能性があるが、ビット線からキャパシタまでの抵抗を小さくすることができ、容量と抵抗の積で決まる配線遅延時間を結果的に削減し、データ書き込み，読み出しの速度向上が可能になる。
【００５４】
［実施の形態５］
ここまでの実施の形態は、折り返しビット線構造の場合であるが、この発明はオープンビット線方式にも適用できる。図１８は、オープンビット線方式の実施の形態によるＤＲＡＭセルアレイの平面図であり、図１９はそのＡ−Ａ’断面図である。キャパシタＣとトランジスタＱの関係、埋め込みストラップ２３による上方拡散のみによりトランジスタＱの下部ｎ+拡散層３１が形成される点等、基本的な特徴は実施の形態１と同様である。従って、実施の形態１と対応する部分には同じ符号を付して詳細な説明は省く。
【００５５】
オープンビット線方式の場合には、図１８に示すように、通過ワード線がない状態で、一つのセル毎に島状素子領域１４が形成され、ビット線方向に隣接するセルの間隔は、間に素子分離絶縁膜４０を挟んで最小加工寸法程度まで小さくすることができる。
【００５６】
［実施の形態６］
図２０及び図２１は、オープンビット線方式の他の実施の形態によるＤＲＡＭセルアレイの平面図とそのＡ−Ａ’断面図である。実施の形態５との相違は、ビット線ＢＬに沿ってセルの向きを全て同じにしただけである。この様に、セルの向きを揃えることにより、セルアレイの繰り返しパターンがより単純になり、リソグラフィ工程のマージンが向上する。従って図に示したように、下部ｎ+型拡散層３２が素子分離絶縁膜４０まで達するようになるまで微細化することも可能となる。これにより、拡散層容量も低減し、接合リークも抑制することが可能になる。
【００５７】
［実施の形態７］
ここまでの実施の形態では、縦型トランジスタＱの基板電位は考えていない。各島状素子領域１４のｐ型シリコン層１３は、底部のシリコン酸化膜１２と素子分離絶縁膜４０により他の領域から絶縁分離されており、このままではフローティングになるため、動作不安定の原因になる。
図２２は、基板電位を固定することを可能とした実施の形態のＤＲＡＭセルアレイの平面図であり、図２３はそのＡ−Ａ’断面図である。
【００５８】
このＤＲＡＭセルアレイ構造は、図１６及び図１７を基本とするもので、ビット線コンタクトＢＬＣを各セルの直近位置に配置する構成としている。そして、各島状素子領域１４の中央部、即ちパスワード線のスペースを利用して、ｐ型シリコン層１３の電位固定のためのボディコンタクトＢＤＣを配置している。そして、各ボディコンタクトＢＤＣを連結するボディ配線（ＢＤＬ）５２を、パスワード線の間に配設している。
【００５９】
具体的な製造工程としては、ヒット線コンタクトＢＬＣを形成する工程の前に、通過ワード線の間に、ボディコンタクトＢＤＣの領域にコンタクト孔を開け、ここにコンタクト層５１を埋め込む。好ましくは、図２３に示すように、コンタクト底部をリセスエッチングし、ｐ+型層５３を形成した後に、ｐ型不純物を含む多結晶シリコン等のコンタクト層５１を埋め込む。更にこのコンタクト層５１をワード線方向に連結する、ｐ型不純物がドープされた多結晶シリコンやＷ等の低抵抗配線材料によりボディ配線５２をパスワード線の間に埋め込む。
【００６０】
この様に、ボディ配線５２を埋め込み形成して、ｐ型シリコン層１３に基板電位を与えることにより、トランジスタの安定動作が可能になる。図２３では、コンタクト孔をリセスエッチングしてコンタクト層５１を埋め込んでいるが、これはパスワード線を挟んで隣接する二つのセル間のリークを低減する上で有効である。
【００６１】
［実施の形態８］
図２４は、図２３の実施の形態を基本として、これを少し変形した実施の形態である。即ち、ボディコンタクトＢＤＣのコンタクト層５１の周囲に素子分離絶縁膜４０より浅い分離用絶縁膜５４を埋め込んでいる。この構造は、実施の形態１の製造工程において、ＳＴＩ法による素子分離溝のエッチング工程後に、続けて分離用絶縁膜５４を埋め込むための浅い分離溝エッチングを行い、素子分離絶縁膜４０と同時に分離用絶縁膜５４を埋め込むことで得られる。或いは深いＳＴＩと浅いＳＴＩを別々に分けて形成してもよい。
【００６２】
この様なボディコンタクト構造とすれば、トランジスタの基板電位を固定することができ、パスワード線の下に形成されるチャネルや空乏層に起因するボディコンタクトＢＤＣ部の接合リークが効果的に抑制される。また、パスワード線を挟んで隣接する二つのセル間のリークを低減する上でも、実施の形態７より好ましい。またこの構造では、ｎ+型拡散層３２を図２と同様に、島状素子領域１４の全面に形成しても差し支えない。
【００６３】
［実施の形態９］
図２５は、ボディコンタクト配線を配設することなく、セルアレイ領域の周辺でトランジスタの基板電位を固定することを可能とした実施の形態である。これは、実施の形態１の図２の構造を基本としている。図２と異なる点は、ＳＴＩにより形成される素子分離絶縁膜４０の深さを、ｐ型シリコン層１３の厚み未満、従ってシリコン酸化膜１２に達しない深さとしている点である。これにより、各島状素子領域１４は、完全には絶縁分離されず、ｐ型シリコン層１３の底部で互いに連結された状態となる。
【００６４】
但しこの場合、埋め込みストラップ２３からｐ型シリコン層１３への上方拡散により形成されるｎ+型拡散層３１が溝２０の全周で形成されると、ビット線方向に隣接するセルの間で短絡を生じ、或いは短絡しなくてもリークが増大するおそれがある。そこで、埋め込みストラップ２３の埋め込み前に、その部分の溝２０には、ｎ+型拡散層３１の形成が必要な一辺を除く残りの３辺に側壁絶縁膜６１を形成している。
【００６５】
具体的には、図２６に示すように、キャパシタＣの蓄積電極２２を埋め込んだ後、溝２０の上部側壁にキャパシタ絶縁膜２１より厚いシリコン酸化膜等の側壁絶縁膜６１を形成する。このときの平面図を示すと、図２７（ａ）のようになる。この後、図２７（ｂ）に示すように、側壁絶縁膜６１のうち、後に埋め込みストラップからの不純物拡散を行う一辺部のみを選択的にエッチング除去して、３辺にだけ残す。この後、実施の形態１と同様の工程で埋め込みストラップ２３を形成する。
【００６６】
この実施の形態によると、ボディコンタクト配線を形成することなく、セルアレイ周辺で基板電位を固定することができる。
【００６７】
この発明は、上記実施の形態に限られない。即ち上記実施の形態では、ＤＲＡＭセルアレイに適用した場合を説明したが、その縦型トランジスタの集積化構造及びその製造方法は、チャネル長の制御性に優れているという特徴を有するものであり、この意味でＤＲＡＭセルアレイに限らず、他の半導体メモリや論理集積回路等に適用しても有効である。
【００６８】
【発明の効果】
以上述べたようにこの発明によれば、ＳＯＩ基板を用いて、溝の側面に形成される縦型トランジスタのソース，ドレインは、半導体層の下面から上方への不純物拡散と上面から下方への不純物拡散により形成されるようにしている。従って、チャネル長は半導体層の厚みと上下面からの不純物拡散深さにより決まり、特性のばらつきのない優れた縦型トランジスタが得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＤＲＡＭセルアレイの平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】同実施の形態の製造工程を説明するための断面図である。
【図５】同実施の形態の製造工程を説明するための断面図である。
【図６】同実施の形態の製造工程を説明するための断面図である。
【図７】同実施の形態の製造工程を説明するための断面図である。
【図８】同実施の形態の製造工程を説明するための断面図である。
【図９】同実施の形態の製造工程を説明するための断面図である。
【図１０】他の実施の形態によるＤＲＡＭセルアレイの図２に対応する断面図である。
【図１１】同実施の形態の製造工程を説明するための断面図である。
【図１２】同実施の形態の製造工程を説明するための断面図である。
【図１３】他の実施の形態によるＤＲＡＭセルアレイの図２に対応する断面図である。
【図１４】同実施の形態の製造工程を説明するための断面図である。
【図１５】同実施の形態の製造工程を説明するための断面図である。
【図１６】他の実施の形態によるＤＲＡＭセルアレイの図１に対応する平面図である。
【図１７】図１６のＡ−Ａ’断面図である。
【図１８】他の実施の形態によるＤＲＡＭセルアレイの図１に対応する平面図である。
【図１９】図１８のＡ−Ａ’断面図である。
【図２０】他の実施の形態によるＤＲＡＭセルアレイの図１に対応する平面図である。
【図２１】図２０のＡ−Ａ’断面図である。
【図２２】他の実施の形態によるＤＲＡＭセルアレイの図１に対応する平面図である。
【図２３】図２２のＡ−Ａ’断面図である。
【図２４】他の実施の形態によるＤＲＡＭセルアレイの図２３に対応する断面図である。
【図２５】他の実施の形態によるＤＲＡＭセルアレイの図２３に対応する断面図である。
【図２６】同実施の形態の製造工程を説明するための断面図である。
【図２７】同実施の形態の製造工程を説明するための平面図である。
【図２８】従来の縦型トランジスタを用いたＤＲＡＭセルアレイの断面図である。
【符号の説明】
１０…ＳＯＩ基板、１１…ｎ型シリコン基板、１２…シリコン酸化膜、１３…ｐ型シリコン層、１４…島状素子領域、２０…溝、２１…キャパシタ絶縁膜、２２…蓄積電極、２３…埋め込みストラップ、２４…キャップ絶縁膜、２５…溝径拡大部、３０…ゲート絶縁膜、３１，３２，３５…ｎ+型拡散層、３３ａ，３３ｂ…多結晶シリコン膜、３４…ＷＳｉ２膜、３６…シリコン窒化膜、３７…層間絶縁膜、３８…ビット線、４０…素子分離絶縁膜、Ｃ…キャパシタ、Ｑ…トランジスタ。
【発明の属する技術分野】
この発明は、半導体装置とその製造方法に係り、特にトレンチキャパシタと縦型トランジスタにより構成されるＤＲＡＭセルを持つ半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
１トランジスタ／１キャパシタにより構成されるメモリセルを用いたＤＲＡＭは、高集積化の一途を辿っており、世代毎にセル面積の縮小が図られている。セル面積を縮小するためには、基本的に、構成要素であるトランジスタとキャパシタの占有面積をそれぞれ低減する必要がある。キャパシタに関しては、小さいセル占有面積のなかで如何に必要とするキャパシタ容量を確保するかが問題であり、キャパシタ絶縁膜の高誘電率化や実効キャパシタ面積増大のための構造等が世代毎に開発されている。トランジスタに関しては、平面構造のまま、ソース、ドレイン拡散層深さやゲート絶縁膜厚の低減、基板不純物濃度の増加等、スケーリング則を基本として微細化が行われてきた。
【０００３】
今後更にトランジスタを微細化するためには、チャネル長の縮小と共にしきい値が低下してしまう現象（短チャネル効果）を抑制すべく、ゲート絶縁膜の薄膜化と基板不純物濃度の高濃度化が必要不可欠となる。しかし、基板不純物濃度を高めると、基板とストレージノードとの間の接合リークが増大し、メモリセルのデータ保持能力が低下することが知られている（例えば、T.Hamamoto et al.,"Well concentration:A novel scaling limitation factor derived from DRAM retention time and its modeling", IEDM Tech.Dig.,p.915,1995）。
【０００４】
また、ゲート絶縁膜を薄膜化する場合、ゲート絶縁膜の耐圧を確保するためにワード線電圧の低電圧化が必要になる。しかし、ＤＲＡＭのメモリセルに用いるトランジスタはキャパシタに蓄えられた電荷を長く保持できるように、通常のロジックに比べてオン時のリーク電流を低くする必要があるため、しきい値を高めに設定しなければならない。そして、しきい値が高いままワード線電圧を下げると、キャパシタへの書き込み信号量が低下し、動作マージンが劣化する危険性がある。
【０００５】
これらの問題を解決する高密度ＤＲＡＭ用セルの構造として、基板に形成したトレンチの下部にキャパシタを形成し、上部にトレンチ側面をチャネルとする縦型トランジスタを形成する構造が提案されている（U.Gruening et al.,"A Novel Trench DRAM Cell with a VERtical Access Transistor and BuriEd STrap(VERI BEST) for 4Gb/16Gb",IEDM Tech. Dig., 1999）。
【０００６】
上記文献で提案されているＤＲＡＭセルのビット線方向の断面構造を図２８に示す。基板１は、キャパシタＣを形成する下部にｎ型層が埋め込まれており、上部のトランジスタＱが形成される部分がｐ型層である。この基板１に、ｎ型層に達するトレンチ１が形成され、このトレンチ１の下部にキャパシタ絶縁膜２を有するキャパシタＣが形成される。キャパシタＣの蓄積電極上には、これに連続する埋め込みストラップ３が形成される。
【０００７】
埋め込みストラップ３は、キャパシタＣとその上部に形成されるトランジスタＱの接続ノードであり且つ、トランジスタＱの下部の拡散層５の不純物拡散源でもある。埋め込みストラップ３上はキャップ絶縁膜４で覆われ、この上のトレンチ側壁を利用して縦型のトランジスタＱが形成される。ｐ型層の上面から形成された拡散層６と、埋め込みストラップ３からの不純物拡散により形成された拡散層５がトランジスタのソース，ドレインとなる。
【０００８】
トランジスタＱのゲート電極と一体にワード線ＷＬが形成される。折り返しビット線構造の場合、ワード線ＷＬに隣接して、隣接セルのパスワード線ＰａｓｓＷＬが配置される。この場合ビット線ＢＬは、ＰａｓｓＷＬの間で、拡散層６にコンタクトさせることになる。
【０００９】
【発明が解決しようとする課題】
この様に、図２８のＤＲＡＭセルは、従来のトレンチキャパシタの上部にゲート電極を埋め込むことで、従来のＤＲＡＭセルとほぼ同様の方法で縦型トランジスタを形成している。これにより、トランジスタのチャネル長は、セル占有面積と関係なく深さ方向に確保することができる。従って、短チャネル効果に影響されることなく、セル占有面積を小さくすることができる。
【００１０】
しかし、上述のＤＲＡＭセルでは、埋め込みストラップ３の上面位置が、多結晶シリコンの埋め込み工程のエッチバック深さで決定されるため、縦型トランジスタＱのチャネル長がエッチバックプロセスによりばらつく。従って、トランジスタ特性のばらつきが問題になる。
【００１１】
この発明は、上記事情を考慮してなされたもので、特性のばらつきが小さい縦型トランジスタを持つ半導体装置とその製造方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板と、前記半導体層の上面から前記絶縁膜の内部にまで達する深さをもって且つ、前記絶縁膜の上部で溝径が拡大された溝径拡大部を有するように形成された溝の前記溝径拡大部に前記半導体層の下面に接する状態で埋め込まれた不純物拡散源と、この不純物拡散源による前記半導体層の下面からの不純物拡散による第２導電型の第１拡散層、前記半導体層の上面からの不純物拡散による第２導電型の第２拡散層、及び前記不純物拡散源の上方の前記溝の側面にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタと、を備えたことを特徴とする。
【００１３】
この発明によると、半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板（いわゆるＳＯＩ(Silicon On Insulator)基板）を用いて、溝の側面に形成される縦型トランジスタのソース，ドレインは、半導体層の下面から上方への不純物拡散と上面から下方への不純物拡散により形成されるようにしている。従って、縦型トランジスタのチャネル長は、半導体層の厚みと上下面からの不純物拡散深さにより決まり、下部の不純物拡散源となる埋め込み層のエッチバック工程のばらつきの影響を受けることがない。
【００１４】
この発明をＤＲＡＭに適用した場合には、溝は、絶縁膜を貫通して半導体基板の内部に達する深さに形成され、且つ絶縁膜の下部に溝の途中まで埋め込まれた蓄積電極を持つ、トランジスタと共にＤＲＡＭセルを構成するトレンチキャパシタが形成される。またこの場合、蓄積電極上部の溝径拡大部に、トランジスタの第１拡散層の不純物拡散源となる埋め込みストラップが半導体層に対してその下面のみに接する状態で埋め込み形成され、この埋め込みストラップがキャップ絶縁膜で覆われ、このキャップ絶縁膜上にトランジスタのゲート電極が埋め込まれる。
【００１５】
具体的に埋め込みストラップは、例えば、キャップ絶縁膜の直下に埋め込まれた第１のストラップ膜と、この第１のストラップ膜に接して溝径拡大部に半導体層に対してその下面のみに接する状態で埋め込まれた第２のストラップ膜とから構成される。
或いはまた、溝の溝径拡大部が、絶縁膜の厚みの全範囲にわたって形成され、キャパシタの蓄積電極が溝径拡大部の途中まで埋め込まれ、埋め込みストラップは蓄積電極上に半導体層に対してその下面のみに接する状態に埋め込まれるようにしてもよい。
【００１６】
ＤＲＡＭセルアレイを構成する場合、半導体層は、二つのＤＲＡＭセルが両端部に配置されるように、絶縁膜に達する深さに埋め込み形成された素子分離絶縁膜により複数の島状素子領域に区画される。そして、トランジスタのゲート電極に接続されたワード線が一方向に連続的に配設され、トランジスタの第２拡散層に接続されたビット線がワード線と交差して配設されてＤＲＡＭセルアレイが構成される。
【００１７】
この様なＤＲＡＭセルアレイにおいて、セルアレイの基板電位を固定するためには、例えばビット線を、各島状素子領域の両端部のワード線に隣接する位置で各ＤＲＡＭセル毎に第２拡散層にコンタクトさせる。そして、島状素子領域の中央部を横切って、半導体層にコンタクトするボディコンタクト配線を形成すればよい。
或いはまた、素子分離絶縁膜を絶縁膜に達しない深さに形成すれば、各島状素子領域の半導体層は底部で連続するから、セルアレイ周辺で基板電位を容易に固定することができる。
【００１８】
この発明による半導体装置の製造方法は、半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板に、前記半導体層を貫通して前記絶縁膜の内部に達する深さの溝を形成する工程と、前記溝に露出した前記絶縁膜を選択エッチングして、前記半導体層の下面を露出させる溝径拡大部を形成する工程と、前記溝の溝径拡大部に前記半導体層の下面にのみ接する状態で不純物拡散源を埋め込み形成する工程と、前記溝にゲート絶縁膜を介してゲート電極を埋め込み形成する工程と、前記半導体層に、上面からの不純物拡散及び前記不純物拡散源による下面からの不純物拡散によりソース、ドレイン拡散層を形成する工程とを有することを特徴とする。
【００１９】
この発明に係る半導体装置の製造方法はまた、半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板に、前記半導体層及び前記絶縁膜を貫通して前記半導体基板の内部に達する深さの溝を形成する工程と、前記溝内にキャパシタ絶縁膜を介して蓄積電極を埋め込む工程と、前記蓄積電極上部の前記溝の側面に露出した前記絶縁膜をエッチングして前記半導体層の下面を露出させる溝径拡大部を形成する工程と、前記溝の溝径拡大部に前記蓄積電極に重なり且つ、前記半導体層の下面にのみ接する状態で不純物がドープされた埋め込みストラップを形成する工程と、前記埋め込みストラップをキャップ絶縁膜で覆う工程と、前記キャップ絶縁膜上方の前記溝の側面にゲート絶縁膜を形成した後、前記溝にゲート電極を埋め込む工程と、前記半導体層に、上面からの不純物拡散及び前記埋め込みストラップによる下面からの不純物拡散によりソース、ドレイン拡散層を形成する工程とを有することを特徴とする。
【００２０】
この発明に係る半導体装置の製造方法は更に、半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板に、前記半導体層及び前記絶縁膜を貫通して前記半導体基板の内部に達する深さの溝を形成する工程と、前記溝内にキャパシタ絶縁膜を介して蓄積電極を埋め込む工程と、前記蓄積電極上に不純物がドープされた第１のストラップ膜を埋め込む工程と、前記第１のストラップ膜上方の前記溝の側面に露出した前記絶縁膜をエッチングして前記半導体層の下面を露出させる溝径拡大部を形成する工程と、前記溝の溝径拡大部に前記第１のストラップ材料膜に重なり且つ、前記半導体層に対してその下面にのみ接する状態で不純物がドープされた第２のストラップ膜を埋め込む工程と、前記第２のストラップ膜をキャップ絶縁膜で覆う工程と、前記キャップ絶縁膜上方の前記溝の側面にゲート絶縁膜を形成した後、前記溝にゲート電極を埋め込む工程と、前記半導体層に、上面からの不純物拡散及び前記第２のストラップ膜による下面からの不純物拡散によりソース、ドレイン拡散層を形成する工程とを有することを特徴とする。
【００２１】
この発明に係る半導体装置の製造方法は更に、半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板に、前記半導体層及び前記絶縁膜を貫通して前記半導体基板の内部に達する深さの溝を形成する工程と、前記溝の側面に露出する前記絶縁膜をエッチングして前記半導体層の下面を露出させる溝径拡大部を形成する工程と、前記溝内にキャパシタ絶縁膜を介して前記溝拡大部の途中までの深さに蓄積電極を埋め込む工程と、前記蓄積電極上の前記溝径拡大部に前記蓄積電極に重なり且つ、前記半導体層に対してその下面にのみ接する状態で不純物がドープされた埋め込みストラップを形成する工程と、前記埋め込みストラップをキャップ絶縁膜で覆う工程と、前記キャップ絶縁膜上方の前記溝の側面にゲート絶縁膜を形成した後、前記溝にゲート電極を埋め込む工程と、前記半導体層に、上面からの不純物拡散及び前記埋め込みストラップによる下面からの不純物拡散によりソース、ドレイン拡散層を形成する工程とを有することを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明を１／２ピッチの折り返しビット線構造のＤＲＡＭセルアレイに適用した実施の形態の平面図であり、図２及び図３はそれぞれ、図１のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
【００２３】
この実施の形態では、ｎ型単結晶シリコン基板１１上に、シリコン酸化膜１２等の絶縁膜により分離されたｐ型単結晶シリコン層１３が形成されたＳＯＩ基板１０を用いている。シリコン層１３の厚みは、トランジスタのチャネル長を規定することになるので、予め一定値に調整されている必要がある。最近市販されているＳＯＩ基板は、シリコン層の厚みが数％以内のばらつきで供給されているので、市販のＳＯＩ基板を用い得る。このＳＯＩ基板１０に、ｐ型シリコン層１３及びシリコン酸化膜１２を貫通し、ｎ型シリコン基板１１の内部に達する深さの溝２０が形成され、この溝２０の下部にトレンチキャパシタＣが形成され、上部にトランジスタＱが形成されている。
【００２４】
ＳＯＩ基板１０のｐ型シリコン層１３は、ＳＴＩ（Shallow Trench Isolation）法により埋め込まれた素子分離絶縁膜４０によって、隣接する二つのセル領域となる矩形の島状素子領域１４に区画される。図１に示すように、キャパシタＣは、各島状素子領域１４の端部に埋め込み形成され、このキャパシタＣに重なるように、島状素子領域１４の端部側面にトランジスタＱが形成される。但し、実際の製造工程では、島状素子領域１４を区画する前に、溝２０にキャパシタＣ及びトランジスタＱが形成されることになる。
【００２５】
キャパシタＣは溝２０の下部側壁に、例えばＯＮ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ）膜によりキャパシタ絶縁膜２１を形成し、更にこの溝２０にｎ型多結晶シリコン層からなる蓄積電極２２を埋め込んで作られる。キャパシタＣは、ｎ型シリコン基板１１を全メモリセルに共通のプレート電極として構成される。蓄積電極２２の上端は、シリコン酸化膜１２の厚みの途中に位置する。この蓄積電極２２とトランジスタＱを接続するための埋め込みストラップ２３は、蓄積電極２２上に連続するようにｎ型多結晶シリコン等により形成される。
【００２６】
埋め込みストラップ２３は、トランジスタＱの下部のｎ+型拡散層３１の不純物拡散源としても用いられており、このとき不純物は埋め込みストラップ２３中若しくは蓄積電極２２中から埋め込みストラップ２３を介してｐ型シリコン層１３中へ拡散される。ここで重要なことは、埋め込みストラップ２３が、ｐ型シリコン層１３の下面のみに接するように埋め込まれることである。そのために、蓄積電極２２が埋め込まれた溝２０の上部には、シリコン酸化膜１２を横方向にエッチングして後退させることによって径を拡大させた溝径拡大部２５が設けられている。この溝径拡大部２５に蓄積電極２２に重なるように埋め込みストラップ２３を、ｐ型シリコン層１３に対してその下面のみに接する状態で埋め込んでいる。埋め込みストラップ２３の上部は、キャップ絶縁膜２４で覆われる。
【００２７】
キャップ絶縁膜２４が埋め込まれた溝２０の上部に露出するｐ型シリコン層１３の側面にゲート絶縁膜３０が形成され、ゲート電極となる多結晶シリコン層３３ａが埋め込まれる。ｐ型シリコン層１３の溝２０に接する上面からトランジスタＱの上部拡散層３２が形成される。この様に、キャパシタＣが埋め込まれた溝２０の上部に、ｐ型シリコン層１３の上下面からの拡散によるソース、ドレイン拡散層３１，３２が形成されて、縦型トランジスタＱが作られる。
【００２８】
トランジスタＱのゲート電極となる多結晶シリコン層３３ａは、その後の素子分離絶縁膜４０の埋め込み工程で各素子領域毎に分離される。そして、この多結晶シリコン層３３ａに重なるように、多結晶シリコン層３３ｂ及びＷＳｉ２層３４が積層されて、この積層膜がパターン形成されてワード線ＷＬとなる。ワード線上はシリコン窒化膜３６と層間絶縁膜３７で覆われ、この上にビット線（ＢＬ）３８が形成される。ビット線３８は、島状素子領域１４の中央部即ち二つの通過ワード線の間でｎ+型拡散層３２にコンタクトさせる。このビット線コンタクトＢＬＣには、コンタクト孔を介してｎ+型拡散層３２に重なるｎ+型拡散層３５が形成され、そのコンタクト孔に例えばコンタクトプラグ３９が埋め込まれる。
【００２９】
この実施の形態によると、ＳＯＩ基板を用いて、埋め込みストラップ２３がｐ型シリコン層１３の下面のみに接するように、溝２０の溝径拡大部２５に埋め込まれる。そして、縦型トランジスタＱの下部拡散層３１は、埋め込みストラップ２３からの上方拡散のみにより形成される。従って、縦型トランジスタＱのチャネル長は、埋め込みストラップ２３のエッチバック量の影響でばらつくことはない。言い換えれば、チャネル長の制御性は、ＳＯＩ基板１０のｐ型シリコン層１３の膜厚のばらつきの範囲程度に向上する。
【００３０】
また、キャパシタＣの蓄積電極２２はキャパシタ絶縁膜２１によりシリコン基板１１から絶縁分離され、各トランジスタＱの拡散層もシリコン酸化膜１２によりシリコン基板１１から絶縁分離されている。このため、ソフトエラー耐性やノイズ耐性が高いものとなっている。更に、もし、シリコン酸化膜１２がないとすると、図２８の従来例に示すように、埋め込みストラップ２３による寄生トランジスタを抑制するために、埋め込みストラップ２３を形成する部分の側壁にある程度の厚みを持つ側壁絶縁膜の形成が不可欠になる。しかしこの実施の形態では、埋め込みストラップ２３は、シリコン酸化膜１２の内部に埋め込まれているから、寄生トランジスタを抑制するための格別の手当を必要としない。
【００３１】
次に、この実施の形態のセルアレイの製造工程を、図２の断面に着目して、図４〜図９を参照して説明する。図４は、キャパシタＣが形成された状態を示している。ＳＯＩ基板１０にまず、バッファ酸化膜４１とシリコン窒化膜４２からなるマスクをパターン形成する。そして、ＲＩＥによりＳＯＩ基板１０をエッチングして、ｎ型シリコン基板１１の内部にまで達する深さの溝２０を形成する。この後、図では示さないが、必要に応じて、溝２０の底部からプレート電極を低抵抗化するためのｎ+型拡散層を形成する。
【００３２】
次いで、溝２０の側壁にＯＮ膜等からなるキャパシタ絶縁膜２１を形成した後、ｎ型不純物がドープされた多結晶シリコンを堆積し、ＲＩＥによりエッチバックして、溝２０の途中まで埋め込む。これにより、蓄積電極２２が形成される。蓄積電極２２の上面は、ＳＯＩ基板１０のシリコン酸化膜１２の途中に位置するようにする。
【００３３】
この後、図５に示すように、蓄積電極２２の上方にあるキャパシタ絶縁膜２１をエッチング除去し、更に溝２０に露出しているシリコン酸化膜１２をＨＦ溶液等によりエッチングして所定距離後退させて、ｐ型シリコン層１３の下面４３を露出させた溝径拡大部２５を形成する。
【００３４】
そして、図６に示すように、再度ｎ型不純物がドープされた多結晶シリコン膜を堆積して溝２０を埋め込み、これをＲＩＥ等の異方性エッチングによりエッチバックして、蓄積電極２２に重なる埋め込みストラップ２３を形成する。埋め込みストラップ２３は、その上面位置がｐ型シリコン層１３の下面位置より低くなるように、言い換えれば、埋め込みストラップ２３がｐ型シリコン層１３に対してその下面のみに接する状態で溝径拡大部２５に埋め込む。
【００３５】
その後、図７に示すように、溝２０に、埋め込みストラップ２３を覆うシリコン酸化膜等のキャップ絶縁膜２４を形成する。このキャップ絶縁膜２４は、この上に埋め込み形成されるゲート電極と蓄積ノードとを分離するためのもので、シリコン酸化膜等の埋め込みによってもよいし、或いは埋め込みストラップ２３の表面を酸化して得られるシリコン酸化膜やそれらの複合膜、更には、埋め込みストラップ２３上にも形成れさることになるゲート絶縁膜で兼ねることもできる。
【００３６】
そして、ｐ型シリコン層１３の上面にイオン注入によりｎ+型拡散層３２を形成し、熱酸化により溝２０の側面にゲート絶縁膜３０を形成し、ゲート電極となる多結晶シリコン膜３３ａを堆積する。ゲート絶縁膜３０の熱酸化工程或いはそれ以降の熱工程で、埋め込みストラップ２３のｎ型不純物はｐ型シリコン層１３に上方拡散し、ｎ+型拡散層３１が形成される。
【００３７】
次いで、図８に示すように、ＳＴＩ法による素子分離工程を行う。即ち、シリコン窒化膜４４等によりマスクを形成し、多結晶シリコン膜３３ａ、ゲート絶縁膜３０、キャップ絶縁膜２４，ｐ型シリコン層１３をＲＩＥによりエッチングして素子分離溝を形成した後、シリコン酸化膜等の素子分離絶縁膜４０を埋め込む。素子分離絶縁膜４０は好ましくは、ＣＭＰ処理等により平坦化する。ここでは、素子分離溝を、シリコン酸化膜１２に達する深さに形成しており、これにより二つのＤＲＡＭセルを形成する各島状素子領域１４のｐ型シリコン層１３は、互いに他の島状素子領域１４から絶縁分離される。
【００３８】
この後、少なくとも溝２０以外のシリコン窒化膜４４をエッチング除去した後、図９に示すように、多結晶シリコン膜３３ｂ、ＷＳｉ２膜３４、シリコン窒化膜３６の積層膜を堆積し、これらの積層膜をパターニングして、ワード線ＷＬを形成する。
【００３９】
そして、図２に示すように、ワード線ＷＬの側壁にもシリコン窒化膜を形成した後、層間絶縁膜３７を堆積する。この層間絶縁膜３７にワード線ＷＬにセルフアラインされたコンタクト孔を形成し、イオン注入によりｎ+型拡散層３５を形成する。そして、コンタクト孔にコンタクトプラグ３９を埋め込んだ後、ビット線３８を形成する。
【００４０】
この実施の形態の製造工程によれば、埋め込みストラップ２３のエッチバックの制御は、ｐ型シリコン層１３の厚みより深くすればよく、これにより埋め込みストラップ２３はｐ型シリコン層１３の下面のみに接する状態になる。従ってトランジスタのチャネル長制御のために厳しいエッチバック量制御を行うという必要がなく、製造歩留まりは向上する。
【００４１】
この実施の形態において、電極材料や絶縁材料は一例であり、他に種々選択可能である。また前述のように、埋め込みストラップ２３は、ｐ型シリコン層１３の下面位置より深くエッチバックすることが重要であり、例えばキャパシタＣの蓄積電極２２の上面に達するまでエッチバックしてもよい。但しこの場合、蓄積電極２２の表面に予めエッチングストップのための薄いシリコン酸化膜等を形成しておくことが好ましい。これにより、蓄積電極２２のエッチングを抑えることができる。
【００４２】
なおこの場合、埋め込みストラップ２３としては、溝２０の外側にシリコン酸化膜１２の側方エッチングにより拡げた溝径拡大部２５のみに残ることになり、キャパシタＣの蓄積電極２２との電気的接続が不十分になる可能性がある。これに対しては、図５の工程でキャパシタ絶縁膜２１をオーバーエッチングして、蓄積電極２２の側面に埋め込みストラップ２３が接触するように、手当をしておくことが好ましい。
【００４３】
［実施の形態２］
図１０は、他の実施の形態によるＤＲＡＭセルアレイの断面図を、先の実施の形態の図２に対応させて示している。平面図は、図１と同じである。先の実施の形態と異なるのは、埋め込みストラップ２３が、２層のストラップ膜である多結晶シリコン膜２３ａ，２３ｂにより構成されている点である。これらの２層のうち、最初の多結晶シリコン層２３ａは、溝径拡大部２５を形成する前に、キャパシタＣの蓄積電極２２よりも上部の溝２０の側壁に、キャパシタ絶縁膜がない状態で積層される。そして、溝径拡大部２５を形成した後、第２層目の多結晶シリコン層２３ｂが、ｐ型シリコン層１３の下面のみに接する状態で溝径拡大部２５に埋め込まれる。
【００４４】
この実施の形態の製造工程を説明すれば、図４までは先の実施の形態と同様である。この後、蓄積電極２２上のキャパシタ絶縁膜２１をエッチング除去した後に、図１１に示すように、ｎ型不純物をドープした多結晶シリコン膜２３ａを、堆積とエッチバックにより溝２０に埋め込む。或いは、多結晶シリコン膜２３ａを蓄積電極２２上に選択成長させる方法でもよい。このとき、多結晶シリコン膜２３ａの上面は、シリコン酸化膜１２の途中に位置するようにする。
【００４５】
この状態で、図１２に示すように、ＨＦ溶液等による等方性エッチングにより、シリコン酸化膜１２をエッチングして後退させる。これにより、ｐ型シリコン層１３の下面４３が露出する溝径拡大部２５が形成される。そして、図１０に示すように、多結晶シリコン膜２３ｂを、堆積とエッチバックにより、ｐ型シリコン層１３の下面にのみ接触するように埋め込む。このときエッチバックは、多結晶シリコン膜２３ａの上面が露出するまで行うことができる。
その後は、先の実施の形態と同様である。
【００４６】
この実施の形態によると、埋め込みストラップ２３を２層の多結晶シリコン膜２３ａ，２３ｂにより形成することにより、キャパシタ絶縁膜のオーバーエッチングを十分に行わなくても、蓄積電極２２と埋め込みストラップ２３の電気的接続は確実になる。
【００４７】
［実施の形態３］
図１３は、他の実施の形態によるＤＲＡＭセルアレイの断面図を、先の実施の形態の図２に対応させて示している。平面図は、図１と同じである。先の実施の形態と異なるのは、溝径拡大部２５がシリコン酸化膜１２の厚み範囲全体にわたって形成され、キャパシタＣの蓄積電極２２の上面が溝径拡大部２５に位置して広い面積をもって埋め込まれていること、そしてその上部に埋め込みストラップ２３がｐ型シリコン層１３の下面のみに接するように形成されていることである。
【００４８】
その製造工程を説明すれば、図１４に示すように、キャパシタ用の溝２０をＲＩＥによりエッチングした後、引き続きＨＦ溶液によりエッチングを行って、シリコン酸化膜１２の端面を後退させる。これにより、ｐ型シリコン層１３の下面４３が露出する溝径拡大部２５が形成される。
【００４９】
この後、図１５に示すように、キャパシタ絶縁膜２１を形成し、多結晶シリコン膜の堆積とエッチバックにより蓄積電極２２を埋め込む。蓄積電極２２の上面は、シリコン酸化膜１２の途中に位置するようにし、その上部にあるキャパシタ絶縁膜はエッチング除去する。
この後は、先の実施の形態１と同様である。
【００５０】
この様に、キャパシタ用の溝２０の形成直後に、シリコン酸化膜１２を後退させるエッチングを行うことにより、蓄積電極２２と埋め込みトラップ２３の間の電気的接続がキャパシタ絶縁膜２１で妨げられることがなく、従ってキャパシタ絶縁膜のエッチング条件や、埋め込みストラップのエッチバック条件に厳しい制御性が要求されることがない。これにより、高歩留まりが得られる。
【００５１】
［実施の形態４］
図１６及び図１７は、別の実施の形態によるＤＲＡＭセルアレイの平面図とそのＡ−Ａ’断面図を、実施の形態１の図１及び図２に対応させて示している。実施の形態１と異なる点は、ビット線コンタクトＢＬＣの配置のみである。即ち、実施の形態１の場合、一つの島状素子領域１４の両端部にキャパシタＣとトランジスタＱによるＤＲＡＭセルが形成され、その間を２本の通過ワード線が走るレイアウトにおいて、その２本の通過ワード線の間即ち島状素子領域１４の中央部に二つのセルに共通のビット線コンタクトＢＬＣを配置している。
【００５２】
これに対してこの実施の形態では、同様のセルレイアウトにおいて、一つの島状素子領域１４の両端部二つのセルに対するビット線コンタクトＢＬＣをそれぞれ別々に、各セルのワード線の隣接する位置に配置している。
従ってまた、トランジスタの上部ｎ+拡散層３２は、島状素子領域１４の全面には必要がなく、ビット線コンタクトＢＬＣの位置のみに形成している。
【００５３】
この実施の形態によると、ビット線コンタクト数が増えることによりビット線の寄生容量が増える可能性があるが、ビット線からキャパシタまでの抵抗を小さくすることができ、容量と抵抗の積で決まる配線遅延時間を結果的に削減し、データ書き込み，読み出しの速度向上が可能になる。
【００５４】
［実施の形態５］
ここまでの実施の形態は、折り返しビット線構造の場合であるが、この発明はオープンビット線方式にも適用できる。図１８は、オープンビット線方式の実施の形態によるＤＲＡＭセルアレイの平面図であり、図１９はそのＡ−Ａ’断面図である。キャパシタＣとトランジスタＱの関係、埋め込みストラップ２３による上方拡散のみによりトランジスタＱの下部ｎ+拡散層３１が形成される点等、基本的な特徴は実施の形態１と同様である。従って、実施の形態１と対応する部分には同じ符号を付して詳細な説明は省く。
【００５５】
オープンビット線方式の場合には、図１８に示すように、通過ワード線がない状態で、一つのセル毎に島状素子領域１４が形成され、ビット線方向に隣接するセルの間隔は、間に素子分離絶縁膜４０を挟んで最小加工寸法程度まで小さくすることができる。
【００５６】
［実施の形態６］
図２０及び図２１は、オープンビット線方式の他の実施の形態によるＤＲＡＭセルアレイの平面図とそのＡ−Ａ’断面図である。実施の形態５との相違は、ビット線ＢＬに沿ってセルの向きを全て同じにしただけである。この様に、セルの向きを揃えることにより、セルアレイの繰り返しパターンがより単純になり、リソグラフィ工程のマージンが向上する。従って図に示したように、下部ｎ+型拡散層３２が素子分離絶縁膜４０まで達するようになるまで微細化することも可能となる。これにより、拡散層容量も低減し、接合リークも抑制することが可能になる。
【００５７】
［実施の形態７］
ここまでの実施の形態では、縦型トランジスタＱの基板電位は考えていない。各島状素子領域１４のｐ型シリコン層１３は、底部のシリコン酸化膜１２と素子分離絶縁膜４０により他の領域から絶縁分離されており、このままではフローティングになるため、動作不安定の原因になる。
図２２は、基板電位を固定することを可能とした実施の形態のＤＲＡＭセルアレイの平面図であり、図２３はそのＡ−Ａ’断面図である。
【００５８】
このＤＲＡＭセルアレイ構造は、図１６及び図１７を基本とするもので、ビット線コンタクトＢＬＣを各セルの直近位置に配置する構成としている。そして、各島状素子領域１４の中央部、即ちパスワード線のスペースを利用して、ｐ型シリコン層１３の電位固定のためのボディコンタクトＢＤＣを配置している。そして、各ボディコンタクトＢＤＣを連結するボディ配線（ＢＤＬ）５２を、パスワード線の間に配設している。
【００５９】
具体的な製造工程としては、ヒット線コンタクトＢＬＣを形成する工程の前に、通過ワード線の間に、ボディコンタクトＢＤＣの領域にコンタクト孔を開け、ここにコンタクト層５１を埋め込む。好ましくは、図２３に示すように、コンタクト底部をリセスエッチングし、ｐ+型層５３を形成した後に、ｐ型不純物を含む多結晶シリコン等のコンタクト層５１を埋め込む。更にこのコンタクト層５１をワード線方向に連結する、ｐ型不純物がドープされた多結晶シリコンやＷ等の低抵抗配線材料によりボディ配線５２をパスワード線の間に埋め込む。
【００６０】
この様に、ボディ配線５２を埋め込み形成して、ｐ型シリコン層１３に基板電位を与えることにより、トランジスタの安定動作が可能になる。図２３では、コンタクト孔をリセスエッチングしてコンタクト層５１を埋め込んでいるが、これはパスワード線を挟んで隣接する二つのセル間のリークを低減する上で有効である。
【００６１】
［実施の形態８］
図２４は、図２３の実施の形態を基本として、これを少し変形した実施の形態である。即ち、ボディコンタクトＢＤＣのコンタクト層５１の周囲に素子分離絶縁膜４０より浅い分離用絶縁膜５４を埋め込んでいる。この構造は、実施の形態１の製造工程において、ＳＴＩ法による素子分離溝のエッチング工程後に、続けて分離用絶縁膜５４を埋め込むための浅い分離溝エッチングを行い、素子分離絶縁膜４０と同時に分離用絶縁膜５４を埋め込むことで得られる。或いは深いＳＴＩと浅いＳＴＩを別々に分けて形成してもよい。
【００６２】
この様なボディコンタクト構造とすれば、トランジスタの基板電位を固定することができ、パスワード線の下に形成されるチャネルや空乏層に起因するボディコンタクトＢＤＣ部の接合リークが効果的に抑制される。また、パスワード線を挟んで隣接する二つのセル間のリークを低減する上でも、実施の形態７より好ましい。またこの構造では、ｎ+型拡散層３２を図２と同様に、島状素子領域１４の全面に形成しても差し支えない。
【００６３】
［実施の形態９］
図２５は、ボディコンタクト配線を配設することなく、セルアレイ領域の周辺でトランジスタの基板電位を固定することを可能とした実施の形態である。これは、実施の形態１の図２の構造を基本としている。図２と異なる点は、ＳＴＩにより形成される素子分離絶縁膜４０の深さを、ｐ型シリコン層１３の厚み未満、従ってシリコン酸化膜１２に達しない深さとしている点である。これにより、各島状素子領域１４は、完全には絶縁分離されず、ｐ型シリコン層１３の底部で互いに連結された状態となる。
【００６４】
但しこの場合、埋め込みストラップ２３からｐ型シリコン層１３への上方拡散により形成されるｎ+型拡散層３１が溝２０の全周で形成されると、ビット線方向に隣接するセルの間で短絡を生じ、或いは短絡しなくてもリークが増大するおそれがある。そこで、埋め込みストラップ２３の埋め込み前に、その部分の溝２０には、ｎ+型拡散層３１の形成が必要な一辺を除く残りの３辺に側壁絶縁膜６１を形成している。
【００６５】
具体的には、図２６に示すように、キャパシタＣの蓄積電極２２を埋め込んだ後、溝２０の上部側壁にキャパシタ絶縁膜２１より厚いシリコン酸化膜等の側壁絶縁膜６１を形成する。このときの平面図を示すと、図２７（ａ）のようになる。この後、図２７（ｂ）に示すように、側壁絶縁膜６１のうち、後に埋め込みストラップからの不純物拡散を行う一辺部のみを選択的にエッチング除去して、３辺にだけ残す。この後、実施の形態１と同様の工程で埋め込みストラップ２３を形成する。
【００６６】
この実施の形態によると、ボディコンタクト配線を形成することなく、セルアレイ周辺で基板電位を固定することができる。
【００６７】
この発明は、上記実施の形態に限られない。即ち上記実施の形態では、ＤＲＡＭセルアレイに適用した場合を説明したが、その縦型トランジスタの集積化構造及びその製造方法は、チャネル長の制御性に優れているという特徴を有するものであり、この意味でＤＲＡＭセルアレイに限らず、他の半導体メモリや論理集積回路等に適用しても有効である。
【００６８】
【発明の効果】
以上述べたようにこの発明によれば、ＳＯＩ基板を用いて、溝の側面に形成される縦型トランジスタのソース，ドレインは、半導体層の下面から上方への不純物拡散と上面から下方への不純物拡散により形成されるようにしている。従って、チャネル長は半導体層の厚みと上下面からの不純物拡散深さにより決まり、特性のばらつきのない優れた縦型トランジスタが得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＤＲＡＭセルアレイの平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】同実施の形態の製造工程を説明するための断面図である。
【図５】同実施の形態の製造工程を説明するための断面図である。
【図６】同実施の形態の製造工程を説明するための断面図である。
【図７】同実施の形態の製造工程を説明するための断面図である。
【図８】同実施の形態の製造工程を説明するための断面図である。
【図９】同実施の形態の製造工程を説明するための断面図である。
【図１０】他の実施の形態によるＤＲＡＭセルアレイの図２に対応する断面図である。
【図１１】同実施の形態の製造工程を説明するための断面図である。
【図１２】同実施の形態の製造工程を説明するための断面図である。
【図１３】他の実施の形態によるＤＲＡＭセルアレイの図２に対応する断面図である。
【図１４】同実施の形態の製造工程を説明するための断面図である。
【図１５】同実施の形態の製造工程を説明するための断面図である。
【図１６】他の実施の形態によるＤＲＡＭセルアレイの図１に対応する平面図である。
【図１７】図１６のＡ−Ａ’断面図である。
【図１８】他の実施の形態によるＤＲＡＭセルアレイの図１に対応する平面図である。
【図１９】図１８のＡ−Ａ’断面図である。
【図２０】他の実施の形態によるＤＲＡＭセルアレイの図１に対応する平面図である。
【図２１】図２０のＡ−Ａ’断面図である。
【図２２】他の実施の形態によるＤＲＡＭセルアレイの図１に対応する平面図である。
【図２３】図２２のＡ−Ａ’断面図である。
【図２４】他の実施の形態によるＤＲＡＭセルアレイの図２３に対応する断面図である。
【図２５】他の実施の形態によるＤＲＡＭセルアレイの図２３に対応する断面図である。
【図２６】同実施の形態の製造工程を説明するための断面図である。
【図２７】同実施の形態の製造工程を説明するための平面図である。
【図２８】従来の縦型トランジスタを用いたＤＲＡＭセルアレイの断面図である。
【符号の説明】
１０…ＳＯＩ基板、１１…ｎ型シリコン基板、１２…シリコン酸化膜、１３…ｐ型シリコン層、１４…島状素子領域、２０…溝、２１…キャパシタ絶縁膜、２２…蓄積電極、２３…埋め込みストラップ、２４…キャップ絶縁膜、２５…溝径拡大部、３０…ゲート絶縁膜、３１，３２，３５…ｎ+型拡散層、３３ａ，３３ｂ…多結晶シリコン膜、３４…ＷＳｉ２膜、３６…シリコン窒化膜、３７…層間絶縁膜、３８…ビット線、４０…素子分離絶縁膜、Ｃ…キャパシタ、Ｑ…トランジスタ。
Claims (7)
- 半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板と、
前記半導体層の上面から前記絶縁膜を貫通して前記半導体基板の内部にまで達する深さをもって且つ、前記絶縁膜の上部で溝径が拡大された溝径拡大部を有するように形成された溝の前記溝径拡大部に前記半導体層の下面に接する状態で埋め込まれた不純物拡散源と、
この不純物拡散源による前記半導体層の下面からの不純物拡散による第２導電型の第１拡散層、前記半導体層の上面からの不純物拡散による第２導電型の第２拡散層、及び前記不純物拡散源の上方の前記溝の側面にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタと、
を備え、
前記絶縁膜の下部に前記溝の途中まで埋め込まれた蓄積電極を持つ、前記トランジスタと共にＤＲＡＭセルを構成するトレンチキャパシタが形成されており、
前記蓄積電極上部の前記溝径拡大部に、前記トランジスタの第１拡散層の不純物拡散源となる埋め込みストラップが前記半導体層に対してその下面のみに接する状態で埋め込み形成され、この埋め込みストラップがキャップ絶縁膜で覆われ、このキャップ絶縁膜上に前記トランジスタのゲート電極が埋め込まれており、
前記埋め込みストラップは、前記キャップ絶縁膜の直下に埋め込まれた第１のストラップ膜と、この第１のストラップ膜に接して前記溝径拡大部に前記半導体層に対してその下面のみに接する状態で埋め込まれた第２のストラップ膜とから構成されていることを特徴とする半導体装置。 - 半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板と、
前記半導体層の上面から前記絶縁膜を貫通して前記半導体基板の内部にまで達する深さをもって且つ、前記絶縁膜の上部で溝径が拡大された溝径拡大部を有するように形成された溝の前記溝径拡大部に前記半導体層の下面に接する状態で埋め込まれた不純物拡散源と、
この不純物拡散源による前記半導体層の下面からの不純物拡散による第２導電型の第１拡散層、前記半導体層の上面からの不純物拡散による第２導電型の第２拡散層、及び前記不純物拡散源の上方の前記溝の側面にゲート絶縁膜を介して形成されたゲート電極を有するトランジスタと、
を備え、
前記絶縁膜の下部に前記溝の途中まで埋め込まれた蓄積電極を持つ、前記トランジスタと共にＤＲＡＭセルを構成するトレンチキャパシタが形成されており、
前記蓄積電極上部の前記溝径拡大部に、前記トランジスタの第１拡散層の不純物拡散源となる埋め込みストラップが前記半導体層に対してその下面のみに接する状態で埋め込み形成され、この埋め込みストラップがキャップ絶縁膜で覆われ、このキャップ絶縁膜上に前記トランジスタのゲート電極が埋め込まれており、
前記溝の溝径拡大部は、前記絶縁膜の厚みの全範囲にわたって形成され、前記キャパシタの蓄積電極が前記溝径拡大部の途中まで埋め込まれ、前記埋め込みストラップは前記蓄積電極上に前記半導体層に対してその下面のみに接する状態に埋め込まれていることを特徴とする半導体装置。 - 前記半導体層は、二つのＤＲＡＭセルが両端部に配置されるように、前記絶縁膜に達する深さに埋め込み形成された素子分離絶縁膜により複数の島状素子領域に区画され、前記トランジスタのゲート電極に接続されたワード線が一方向に連続的に配設され、前記トランジスタの第２拡散層に接続されたビット線が前記ワード線と交差して配設されてＤＲＡＭセルアレイが構成されていることを特徴とする請求項１又は２記載の半導体装置。
- 前記ビット線は、前記各島状素子領域の両端部のワード線に隣接する位置で前記各島状素子領域毎に前記第２拡散層にコンタクトし、且つ前記島状素子領域の中央部を横切って前記半導体層にコンタクトして前記半導体層に固定電位を与えるためのボディ配線が形成されていることを特徴とする請求項３記載の半導体装置。
- 前記半導体層は、二つのＤＲＡＭセルが両端部に配置されるように、前記絶縁膜に達しない深さに埋め込み形成された素子分離絶縁膜により複数の島状素子領域に区画され、前記トランジスタのゲート電極に接続されたワード線が一方向に連続的に配設され、前記トランジスタの第２拡散層に接続されたビット線が前記ワード線と交差して配設されてＤＲＡＭセルアレイが構成されていることを特徴とする請求項１又は２記載の半導体装置。
- 半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板に、前記半導体層及び前記絶縁膜を貫通して前記半導体基板の内部に達する深さの溝を形成する工程と、
前記溝内にキャパシタ絶縁膜を介して蓄積電極を埋め込む工程と、
前記蓄積電極上に不純物がドープされた第１のストラップ膜を埋め込む工程と、
前記第１のストラップ膜上方の前記溝の側面に露出した前記絶縁膜をエッチングして前記半導体層の下面を露出させる溝径拡大部を形成する工程と、
前記溝の溝径拡大部に前記第１のストラップ膜に重なり且つ、前記半導体層に対してその下面にのみ接する状態で不純物がドープされた第２のストラップ膜を埋め込む工程と、
前記第１のストラップ膜をキャップ絶縁膜で覆う工程と、
前記キャップ絶縁膜上方の前記溝の側面にゲート絶縁膜を形成した後、前記溝にゲート電極を埋め込む工程と、
前記半導体層に、上面からの不純物拡散及び前記第２のストラップ膜による下面からの不純物拡散によりソース、ドレイン拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板上に絶縁膜により分離されて第１導電型の半導体層が形成された基板に、前記半導体層及び前記絶縁膜を貫通して前記半導体基板の内部に達する深さの溝を形成する工程と、
前記溝の側面に露出する前記絶縁膜をエッチングして前記半導体層の下面を露出させる溝径拡大部を形成する工程と、
前記溝内にキャパシタ絶縁膜を介して前記溝径拡大部の途中までの深さに蓄積電極を埋め込む工程と、
前記蓄積電極上の前記溝径拡大部に前記蓄積電極に重なり且つ、前記半導体層に対してその下面にのみ接する状態で不純物がドープされた埋め込みストラップを形成する工程と、
前記埋め込みストラップをキャップ絶縁膜で覆う工程と、
前記キャップ絶縁膜上方の前記溝の側面にゲート絶縁膜を形成した後、前記溝にゲート電極を埋め込む工程と、
前記半導体層に、上面からの不純物拡散及び前記埋め込みストラップによる下面からの不純物拡散によりソース、ドレイン拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371106A JP3808700B2 (ja) | 2000-12-06 | 2000-12-06 | 半導体装置及びその製造方法 |
| TW090127727A TW527701B (en) | 2000-12-06 | 2001-11-08 | Semiconductor device and its manufacturing method |
| EP01127355A EP1213761B1 (en) | 2000-12-06 | 2001-11-21 | Trench-capacitor vertical transistor DRAM cell |
| DE60122656T DE60122656T2 (de) | 2000-12-06 | 2001-11-21 | DRAM Speicherzelle mit Grabenkondensator und vertikalem Transistor |
| US09/993,967 US6906372B2 (en) | 2000-12-06 | 2001-11-27 | Semiconductor device with vertical transistor formed in a silicon-on-insulator substrate |
| KR10-2001-0076476A KR100497918B1 (ko) | 2000-12-06 | 2001-12-05 | 반도체 장치와 그 제조 방법 |
| CNB011429704A CN1174493C (zh) | 2000-12-06 | 2001-12-06 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371106A JP3808700B2 (ja) | 2000-12-06 | 2000-12-06 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002176154A JP2002176154A (ja) | 2002-06-21 |
| JP3808700B2 true JP3808700B2 (ja) | 2006-08-16 |
Family
ID=18840883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000371106A Expired - Fee Related JP3808700B2 (ja) | 2000-12-06 | 2000-12-06 | 半導体装置及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6906372B2 (ja) |
| EP (1) | EP1213761B1 (ja) |
| JP (1) | JP3808700B2 (ja) |
| KR (1) | KR100497918B1 (ja) |
| CN (1) | CN1174493C (ja) |
| DE (1) | DE60122656T2 (ja) |
| TW (1) | TW527701B (ja) |
Families Citing this family (91)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
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-
2000
- 2000-12-06 JP JP2000371106A patent/JP3808700B2/ja not_active Expired - Fee Related
-
2001
- 2001-11-08 TW TW090127727A patent/TW527701B/zh not_active IP Right Cessation
- 2001-11-21 EP EP01127355A patent/EP1213761B1/en not_active Expired - Lifetime
- 2001-11-21 DE DE60122656T patent/DE60122656T2/de not_active Expired - Lifetime
- 2001-11-27 US US09/993,967 patent/US6906372B2/en not_active Expired - Fee Related
- 2001-12-05 KR KR10-2001-0076476A patent/KR100497918B1/ko not_active IP Right Cessation
- 2001-12-06 CN CNB011429704A patent/CN1174493C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100497918B1 (ko) | 2005-06-29 |
| KR20020045540A (ko) | 2002-06-19 |
| JP2002176154A (ja) | 2002-06-21 |
| TW527701B (en) | 2003-04-11 |
| EP1213761A1 (en) | 2002-06-12 |
| US20020076880A1 (en) | 2002-06-20 |
| DE60122656T2 (de) | 2007-08-30 |
| CN1174493C (zh) | 2004-11-03 |
| CN1357924A (zh) | 2002-07-10 |
| EP1213761B1 (en) | 2006-08-30 |
| DE60122656D1 (de) | 2006-10-12 |
| US6906372B2 (en) | 2005-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040831 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060118 |
|
| A131 | Notification of reasons for refusal |
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|
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060518 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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