KR101561061B1 - 돌출형 소자 분리막을 가지는 반도체 소자 - Google Patents

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Abstract

본 발명은 돌출형 소자 분리막을 가지는 반도체 소자를 제공한다. 본 발명에 따른 돌출형 소자 분리막을 포함하는 반도체 소자는, 볼록부, 상기 볼록부를 둘러싸는 오목부, 상기 볼록부를 가로지르고 라인 형상을 가지는 하나 또는 그 이상의 트랜치들을 포함하는 반도체 층; 상기 오목부를 충진하고, 상기 볼록부의 최상측 표면에 비하여 높은 수준을 가지도록 연장된 소자 분리막; 상기 하나 또는 그 이상의 트랜치 내에 형성된 하나 또는 그 이상의 게이트 구조물들; 및 상기 볼록부의 일부 상에 전기적으로 연결되도록 형성되고, 상기 소자 분리막에 의하여 둘러싸인 콘택 플러그;를 포함한다.
반도체, 돌출형 소자 분리막, 콘택, 매립형 게이트 구조물, 자기 정렬 콘택

Description

돌출형 소자 분리막을 가지는 반도체 소자{Semiconductor device having a protrusion typed isolation layer}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는, 돌출형 소자 분리막을 포함하는 반도체 소자에 관한 것이다.
반도체 장치의 디자인 룰이 축소됨에 따라, 상기 반도체 장치 내의 구조물들 또한 미세하게 형성되는 것이 요구되고 있다. 그러나, 이러한 미세 구조의 형성은 반도체 장치의 수율을 감소시키고 비용을 증가시킬 우려가 있다. 예를 들어 셀 영역의 소자 분리막의 크기의 감축에 따라, 노드(node) 사이의 구분이 용이하지 않거나, 상기 소자 분리막이 불충분한 갭필을 가지도록 형성되거나, 콘택 영역의 축소 또는 오정렬에 따라 콘택의 신뢰성이 저하될 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는, 콘택 영역을 증가시킬 수 있고, 콘택의 오정렬을 방지할 수 있는 돌출형 소자 분리막을 포함하는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 돌출형 소자 분리막을 포함하는 반도체 소자는, 볼록부(convex portion), 상기 볼록부를 둘러싸는 오목부(concave portion), 상기 볼록부를 가로지르고 라인 형상을 가지는 하나 또는 그 이상의 트랜치(trench)들을 포함하는 반도체 층; 상기 오목부를 충진하고, 상기 볼록부의 최상측 표면에 비하여 높은 수준(level)을 가지도록 연장된 소자 분리막; 상기 하나 또는 그 이상의 트랜치 내에 형성된 하나 또는 그 이상의 게이트 구조물들; 및 상기 볼록부의 일부 상에 전기적으로 연결되도록 형성되고, 상기 소자 분리막에 의하여 둘러싸인 콘택 플러그;를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 게이트 구조물의 최상측은 상기 소자 분리막의 최상측 표면에 비하여 낮은 수준을 가질 수 있다. 또한, 상기 게이트 구조물의 최상측은 상기 볼록부의 최상측 표면에 비하여 낮은 수준을 가질 수 있다. 또한, 상기 게이트 구조물은 상기 반도체 층 내에 매립된 게이트 절연층 및 게이트 도전층을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 콘택 플러그의 최상측은 상기 소자 분리막의 최상측과 동일한 수준이거나 그에 비하여 낮은 수준일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 소자 분리막은 실리콘 질화물을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 볼록부의 일부 상에 절연층을 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 콘택 플러그와 전기적으로 연결되고, 상기 소자 분리막의 최상측 표면에 대하여 하측에 위치하는 비트 라인을 더 포함할 수 있다. 또한, 상기 콘택 플러그와 전기적으로 연결되고, 상기 소자 분리막의 최상측 표면에 대하여 상측에 위치하는 비트 라인을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 돌출형 소자 분리막을 포함하는 반도체 소자는, 볼록부와 상기 볼록부를 둘러싸는 오목부를 포함하는 반도체 층; 및 상기 오목부를 충진하고, 상기 볼록부의 최상측 표면에 비하여 높은 수준을 가지도록 연장된 소자 분리막;을 포함한다.
본 발명의 돌출형 소자 분리막을 포함하는 반도체 소자는, 게이트 구조물에 비하여 높은 수준(level)을 가지는 돌출형 소자 분리막을 제공할 수 있다. 이러한 돌출형 소자 분리막은, 게이트 구조물들의 상부까지 연장되어 둘러싸므로, 게이트 구조물의 일부가 파손되어도 다른 게이트 구조물의 파손을 방지할 수 있다. 또한, 상기 돌출형 소자 분리막은 콘택 형성시에 외부로 노출되므로 콘택 영역을 증가시킬 수 있고, 콘택의 오정렬을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그 룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일부 실시예들에 따른 돌출형 소자 분리막(110)을 도시하는 절개 사시도들이다.
도 1을 참조하면, 반도체 층(100)의 일부 영역 상에 소자 분리막(110)이 위치한다. 소자 분리막(110)은 반도체 층(100)의 최상측 표면으로부터 내측에 위치하고 동시에 상기 최상측 표면으로부터 돌출되는 돌출형이다. 소자 분리막(110)은 반도체 층(100)의 일부를 노출하고 일정하게 배열된 복수의 개구부들(108)을 포함한다. 상기 복수의 개구부들(108)에 의하여 노출되는 반도체 층(100)은 활성 영역(120)이 된다. 활성 영역(120) 내에는 게이트 구조물(150, 도 2b 참조)이 형성된다. 소자 분리막(110)은 반도체 층(100)으로부터 돌출된 형상을 가지며, 게이트 구조물(150, 도 2b 참조)에 비하여 큰 수준(level)을 가진다. 도 1에서는 복수의 개구부들(108)은 제1 방향 및 제2 방향을 따라 각각 나란하게 배열되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 상술한 바와 같은 복수의 개구부들, 즉 활성 영역들이 제1 방향을 따라서는 나란하게 배열되고, 제2 방향을 따라서 서로 교차되도록 배열될 수 있다. 이와 같은 활성 영역(120)의 배열은 도 16에 도시되어 있다.
도 2a는 본 발명의 일부 실시예들에 따른 돌출형 소자 분리막을 포함하는 반도체 소자를 각각 도시하는 상면도이다. 도 2b는 도 2a의 선 A-A', 선 B-B', 및 선 C-C'를 따라 절취한 단면도들이다.
도 2a 및 도 2b를 참조하면, 반도체 층(100)은 볼록부(convex portion, 106), 상기 볼록부(106)를 둘러싸는 오목부(concave portion, 104)를 포함한다. 또한, 반도체 층(100)은 볼록부(106)를 가로지르고 라인 형상을 가지는 하나 또는 그 이상의 트랜치들(trench, 140)을 포함한다.
소자 분리막(110)은 오목부(104)를 충진하고, 볼록부(106)의 최상측 표면에 비하여 높은 수준을 가진다. 소자 분리막(110)은 예를 들어 실리콘 질화물을 포함할 수 있다. 또한, 소자 분리막(110)은 복수의 층이 적층된 다중층(multilayer)일 가질 수 있다.
트랜치들(140) 내에는 게이트 구조물(150)이 각각 위치한다. 게이트 구조물(150)은 게이트 절연층(152)과 게이트 도전층(154)을 포함할 수 있다. 또한, 게이트 구조물(150)은 선택적으로(optionally) 캡핑층(156)을 더 포함할 수 있다. 게이트 구조물(150)의 최상측은 상기 소자 분리막(110)의 최상측 표면에 비하여 낮은 수준을 가질 수 있다. 또한, 게이트 구조물(150)의 최상측은 반도체 층(100)의 볼록부(106)의 최상측 표면에 비하여 낮은 수준을 가질 수 있다. 또는, 게이트 구 조물(150)은 게이트 절연층(152) 및 게이트 도전층(154)이 반도체 층(100) 내에 매립된 매립형일 수 있다.
콘택 플러그(170)는 볼록부(106)의 일부 상에 전기적으로 연결되도록 위치한다. 콘택 플러그(170)는 소자 분리막(110)에 의하여 둘러싸이도록 위치한다. 콘택 플러그(170)의 최상측은 소자 분리막(110)의 최상측과 동일한 수준이거나 그에 비하여 낮은 수준일 수 있다. 또한, 볼록부(106)의 일부 상에, 즉 콘택 플러그(170)가 형성되지 않은 영역 상에, 절연층(130)이 위치할 수 있다.
콘택 플러그(170)와 전기적으로 연결되고, 소자 분리막(110)의 최상측 표면에 대하여 하측에 위치하는 비트 라인(BL)을 더 포함할 수 있다. 그러나, 이러한 비트 라인(BL)의 위치는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 비트 라인(BL)은 소자 분리막(110)의 최상측 표면에 대하여 상측에 위치할 수 있다.
도 3a 내지 도 14a는 본 발명의 일부 실시예들에 따른 돌출형 소자 분리막을 포함하는 반도체 소자를 제조하는 방법을 공정 순서에 따라 도시한 상면도들이다. 도 3b 내지 도 14b는 각각 도 3a 내지 도 14a의 선 A-A' 및 B-B'를 따라 절취한 단면도들이다. 여기에서 도 3a 내지 도 14b는 도 1에 도시된 돌출형 소자 분리막(110)을 포함한다.
도 3a 및 도 3b를 참조하면, 반도체 층(100)을 제공한다. 반도체 층(100)은 실리콘, 실리콘-게르마늄 등과 같은 반도체 물질을 포함하는 기판, 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연 체(semiconductor-on-insulator, SEOI)층 등을 포함할 수 있다.
반도체 층(100) 상에 제1 희생층(102)을 형성한다. 제1 희생층(102)은, 예를 들어 열산화법, RTO(rapid thermal oxidation), 화학기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 고밀도 플라즈마 CVD(high density plasma CVD, HDP-CVD) 또는 스퍼터링과 같은 다양한 방법에 의하여 형성될 수 있다. 제1 희생층(102)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 그러나, 제1 희생층(102)을 형성하는 상기 물질들은 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 제1 희생층(102)은 후속의 공정에서 형성되는 소자 분리막(110, 도 5b 참조)과는 다른 식각 선택비를 가질 수 있다. 또한, 반도체 층(100)과 제1 희생층(102) 사이에 패드층(미도시) 및/또는 폴리실리콘층(미도시)을 더 형성할 수 있다. 상기 패드층과 상기 폴리실리콘층은 제1 희생층(102)의 형성을 용이하게 할 수 있고, 후속 공정 중에 반도체 층(100)을 식각제등의 외부환경으로부터 보호할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 희생층(102)을 패터닝하여 반도체 층(100)의 일부 영역을 노출하는 제1 희생층 패턴(102a)을 형성한다. 이어서 제1 희생층 패턴(102a)을 식각 마스크로 이용하여 반도체 층(100)의 상기 노출된 일부 영역을 제거하여 반도체 층(100) 내에 오목부(concave portion, 104) 및 볼록부(convex portion, 106)를 형성한다. 오목부(104)는 볼록부(106)를 둘러싸도록 형성될 수 있다. 오목부(104)를 형성하기 위한 식각 방법은, 예를 들어 반응성 이온 식 각(reactive ion etching, RIE) 또는 플라즈마 식각과 같은 이방성 식각이나 경사 식각이 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다. 여기에서, 제1 희생층(102)을 패터닝하는 단계와 반도체 층(100)을 제거하는 단계를 동시에 수행할 수 있다. 즉, 제1 희생층(102)을 패터닝하기 위한 마스크층(미도시)을 이용하여 반도체 층(100)을 제거할 수 있으며, 이러한 경우에는 상기 마스크 층이 제1 희생층(102) 및 반도체 층(100)에 대하여 각각 다른 식각 선택비를 가지게 함으로써 구현할 수 있다. 이후의 공정에서, 오목부(104)에는 소자 분리막(110, 도 5b 참조)이 형성되고, 볼록부(106)에는 소스/드레인 영역 및 채널 영역을 포함하는 활성 영역(120, 도 6b 참조)이 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 오목부(104)를 충진하는 소자 분리막(110)을 오목부(104) 내에 형성한다. 또한, 소자 분리막(110)은 제1 희생층 패턴(102a) 사이의 공간을 충진하도록 연장된다. 이에 따라, 소자 분리막(110)은 반도체 층(100)의 볼록부(106)의 최상측 표면에 비하여 높은 수준을 가진다. 소자 분리막(110)을 형성하는 방법을 상세하게 설명하면 다음과 같다. 오목부(104) 및 제1 희생층 패턴(102a) 사이의 공간을 충진하고, 제1 희생층 패턴(102a)을 덮는 절연층(미도시)을 형성한다. 이어서, 에치-백(etch-back) 또는 화학적 기계적 연마(chemical mechanical polishing, CMP)를 이용하여, 상기 절연층과 제1 희생층 패턴(102a)이 동일한 수준의 상측 표면을 갖지게 하고, 이에 따라 소자 분리막(110)을 형성한다. 또한, 소자 분리막(110)의 형성을 용이하게 하고, 소자 분리막(110)의 품질을 향상시킬 수 있는 라이너층(미도시)을 오목부(104)와 소자 분리막(110) 사이에 선택적 으로(optionally) 더 형성할 수 있다. 상기 라이너층은 소자 분리막(110)과 동일한 물질을 포함할 수 있다. 소자 분리막(110)은 절연물을 포함할 수 있고, 또한 상술한 바와 같이 제1 희생층(102)을 구성하는 물질과는 다른 식각 선택비를 가질 수 있다. 예를 들어, 제1 희생층(102)이 실리콘 산화물을 포함하는 경우에는, 소자 분리막(110)은 실리콘 질화물을 포함할 수 있다. 또한, 예를 들어, 제1 희생층(102)이 실리콘 질화물을 포함하는 경우에는, 소자 분리막(110)은 실리콘 산화물을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 제1 희생층 패턴(102a)을 제거하여, 반도체 층(100)을 노출하는 개구부(108)를 형성한다. 개구부(108)는 소자 분리막(110)에 의하여 둘러싸일 수 있다. 상술한 바와 같이, 제1 희생층 패턴(102a)은 소자 분리막(110)과 다른 식각 선택비를 가지는 경우에는, 제1 희생층 패턴(102a)을 식각 등을 통하여 제거하더라도 소자 분리막(110)이 잔존하므로, 별도의 포토 공정을 수행하지 않고 용이하게 제1 희생층 패턴(102a)을 제거할 수 있다. 제1 희생층 패턴(102a)을 제거됨에 따라, 반도체 층(100)의 볼록부(106)는 노출되고, 소자 분리막(110)은 반도체 층(100)으로부터 돌출된다. 필요한 경우, 볼록부(106) 내에 원하는 종류의 불순물들을 주입할 수 있다. 이하에서는 볼록부(106)를 활성 영역(120)으로 지칭하기로 한다.
도 7a 및 도 7b를 참조하면, 활성 영역(120)의 상부 표면 상에 제1 층간 절연층(130)을 형성한다. 제1 층간 절연층(130)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 을 포함할 수 있다. 또한, 제1 층간 절연층(130)은 소자 분리막(110)과는 다른 식각 선택비를 가질 수 있다. 그러나, 제1 층간 절연층(130)을 형성하는 상기 물질들은 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
도 8a 및 도 8b를 참조하면, 제1 층간 절연층(130) 상에 매립층(132) 및 제2 희생층(134)을 순차적으로 형성한다. 매립층(132)은 소자 분리막(110) 사이의 영역을 매립한다. 매립층(132)은, 절연물을 포함하거나 또는 도전물을 포함할 수 있다. 예를 들어, 매립층(132)을 폴리 실리콘으로 형성할 수 있다. 매립층(132)의 최상측 표면을 소자 분리막(110)의 최상측 표면보다 낮게 형성할 수 있고, 이에 따라, 소자 분리막(110)이 매립층(132)으로부터 돌출된다. 이와 같이 돌출된 소자 분리막(110)은 후속의 공정에서 평탄화 저지막의 기능을 수행할 수 있다. 제2 희생층(134)은 매립층(132) 및 소자 분리막(110) 상에 형성된다. 제2 희생층(134)은 소자 분리막(110) 사이의 영역을 충진하고, 또한 소자 분리막(110)을 덮도록 형성할 수 있다. 제2 희생층(134)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 또한, 제2 희생층(134)은 제1 층간 절연층(130) 및/또는 소자 분리막(110)과는 다른 식각 선택비를 가질 수 있다. 그러나, 제2 희생층(134)을 형성하는 상기 물질들은 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
도 9a 및 도 9b를 참조하면, 제2 희생층(134)을 패터닝하여 매립층(132)을 노출하는 제2 희생층 패턴(134a)을 형성한다. 또한, 제2 희생층 패턴(134a)은 활성 영역들(120)을 가로지르며 연장된다. 이어서, 제2 희생층 패턴(134a)의 측면에 스페이서(136)를 형성한다. 스페이서(136)는 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 또한, 스페이서(136)는 제2 희생층 패턴(134a)과는 다른 식각 선택비를 가질 수 있다. 그러나, 스페이서(136)를 형성하는 상기 물질들은 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 이어서, 스페이서(136)의 측면에 제2 층간 절연층(138)을 형성한다. 제2 층간 절연층(138)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제2 층간 절연층(138)은 스페이서(136)와는 다른 식각 선택비를 가질 수 있다. 또한, 제2 층간 절연층(138)은 제2 희생층(134)과 동일한 물질을 포함할 수 있다. 그러나, 제2 층간 절연층(138)을 형성하는 상기 물질들은 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 제2 희생층 패턴(134a), 스페이서(136), 및 제2 층간 절연층(138)을 형성한 후, 이들의 상부 표면들을 평탄화할 수 있다.
도 10a 및 도 10b를 참조하면, 스페이서(136) 및 스페이서(136)의 하측에 위치하는 매립층(132) 및 제1 층간 절연층(130)을 제거한다. 상술한 바와 같이, 제2 희생층 패턴(134a) 및 제2 층간 절연층(138)은 스페이서(136)와 다른 식각 선택비를 가지므로, 제2 희생층 패턴(134a) 및 제2 층간 절연층(138)을 식각 마스크로 이용하여 스페이서(136)를 제거할 수 있다. 또한, 상술한 바와 같이, 제2 희생층 패턴(134a) 및 제2 층간 절연층(138)은 매립층(132) 및 제1 층간 절연층(130)과 다른 식각 선택비를 가지므로, 제2 희생층 패턴(134a) 및 제2 층간 절연층(138)을 식각 마스크로 이용하여 매립층(132) 및 제1 층간 절연층(130)을 제거할 수 있다. 이어서, 스페이서(136)의 하측에 위치하는 반도체 층(100)을 제거한다. 상술한 바와 같이, 제2 희생층 패턴(134a) 및 제2 층간 절연층(138)은 반도체 층(100)과 다른 식각 선택비를 가지므로, 제2 희생층 패턴(134a) 및 제2 층간 절연층(138)을 식각 마스크로 이용하여 반도체 층(100)을 제거할 수 있다. 이에 따라, 반도체 층(100)을 노출하는 트랜치(trench, 140)가 형성된다.
도 10a에 도시된 바와 같이, 트랜치(140)는 스페이서(136)의 형상과 동일할 수 있고, 제2 희생층 패턴(134a)을 사이에 두고 활성 영역들(120)을 가로지르며 연장된 라인 형상을 가질 수 있다. 반도체 층(100)의 최상 표면으로부터 트랜치(140)의 깊이는 소자 분리막(110)의 깊이에 비하여 작다. 즉, 트랜치(140)는 소자 분리막(110)에 의하여 둘러싸일 수 있다. 이에 따라, 트랜치(140)는 활성 영역(120)에 상응하는 하측 영역에는 반도체 층(100)을 노출하고, 소자 분리막(110)에 상응하는 하측 영역에는 소자 분리막(110)을 노출한다. 또한, 트랜치(140)는 활성 영역(120)에 상응하는 측면 영역에는 반도체 층(100), 제1 층간 절연층(130), 매립층(132)을 노출하고, 소자 분리막(110)에 상응하는 측면 영역에는 소자 분리막(110)을 노출한다. 상술한 바와 같이, 제2 희생층 패턴(134a) 및 제2 층간 절연층(138)은 스페이서(136), 매립층(132), 제1 층간 절연층(130), 및 반도체 층(100)에 대하여 다른 식각 선택비를 가지므로, 본 공정에서 식각 마스크로서 이용될 수 있다. 예를 들어, 제2 희생층 패턴(134a) 및 제2 층간 절연층(138)은 실리콘 질화물을 포함하고, 스페이서(136) 및 제1 층간 절연층(130)은 실리콘 산화물을 포함하 고, 또한 매립층(132)은 폴리실리콘을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 트랜치(140) 내에 게이트 구조물(150)을 형성한다. 이에 대하여 상세하게 설명하면, 트랜치(140)의 바닥면 및 측면들의 일부 상에 게이트 절연층(152)을 형성한다. 게이트 절연층(152) 상에 게이트 도전층(154)을 형성한다. 이어서, 게이트 절연층(152) 및 게이트 도전층(154) 상에 트랜치(140)를 완전히 충진하는 캡핑층(156)을 선택적으로(optionally) 형성한다. 게이트 절연층(152), 게이트 도전층(154), 및 캡핑층(156)은 게이트 구조물(150)을 구성한다. 이어서, 제2 층간 절연층(138)을 평탄화하여, 소자 분리막(110)을 노출시킨다. 상술한 바와 같이, 소자 분리막(110)은 평탄화 저지막으로 기능할 수 있고, 매립층(132)에 비하여 돌출되므로, 매립층(132)의 노출을 방지할 수 있다.
게이트 절연층(152) 및 게이트 도전층(154)은 트랜치(140)의 일부를 충진하며, 예를 들어, 반도체 층(100)의 최상 표면에 비하여 낮은 수준을 가지는 매립형으로 형성될 수 있다. 또한, 도 10a에 도시된 바와 같이, 게이트 구조물(150)은 활성 영역(120)을 가로지르는 라인 형상을 가지는 게이트 라인(GL)을 형성할 수 있다. 또한, 게이트 도전층(154)은 게이트 전극 및 워드라인으로 기능할 수 있다. 게이트 절연층(152)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 또한, 게이트 절연층(152)은 실리콘 산화층과 실리콘 질화층의 이중 구조를 가지는 복합층일 수 있다. 게이트 도전층(154)은 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 유기금속 화학기상 증착 법(metal organic CVD, MOCVD), 또는 원자층 증착법(ALD)을 이용하여 형성할 수 있다. 게이트 도전층(154)은 폴리실리콘, 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 및 루테늄(Ru) 중의 어느 하나, 또는 이들의 조합을 포함하여 형성할 수 있다. 캡핑층(156)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 게이트 구조물(150) 사이에 위치하는 제2 희생층 패턴(134a), 매립층(132), 및 제1 층간 절연층(130)을 제거하여 콘택홀(160)을 형성한다. 콘택홀(160)은 게이트 라인(GL) 사이의 반도체 층(100), 즉 활성 영역(120)을 노출한다. 소자 분리막(110)이 상부에 노출되어 있으므로, 콘택홀(160)을 원하는 위치에 용이하게 형성할 수 있다. 또한, 소자 분리막(110), 캡핑층(156) 및/또는 제2 층간 절연층(138)이 제2 희생층 패턴(134a), 매립층(132), 및/또는 제1 층간 절연층(130)과 다른 식각 선택비를 가지는 경우에는, 소자 분리막(110), 제2 층간 절연층(138) 및/또는 캡핑층(156)을 식각 마스크로 이용할 수 있다. 이러한 방법은 본 기술 분야의 당업자에게는 자기 정렬 콘택(self alignment contact, SAC) 형성 방법으로 알려져 있다.
도 13a 및 도 13b를 참조하면, 콘택홀(160) 내에 도전물을 충진하여 콘택 플 러그(170)를 형성한다. 콘택 플러그(170)는 반도체 층(100)의 활성 영역(120)과 전기적으로 연결된다. 예를 들어, 콘택 플러그(170)는 게이트 구조물(150)의 드레인 영역과 전기적으로 연결될 수 있다. 또한, 콘택 플러그(170)는 후속의 공정에서 형성되는 비트 라인(BL, 도 14a 참조)과 전기적으로 연결되는 비트 라인 콘택 플러그일 수 있다. 콘택 플러그(170)는 폴리실리콘, 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 및 루테늄(Ru) 중의 어느 하나, 또는 이들의 조합을 포함하여 형성할 수 있다. 또한, 콘택 플러그(170)는 복수의 층이 적층된 다중층일 수 있다.
도 14a 내지 도 14b를 참조하면, 콘택 플러그(170)와 전기적으로 연결되고, 게이트 라인(GL)과 교차되는 비트 라인(BL)을 형성한다. 비트 라인(BL) 상에는 절연물을 포함하는 비트 라인 캡핑층(172)이 선택적으로(optionally) 더 형성될 수 있다. 소자 분리막(110)이 상부에 노출되어 있으므로, 비트 라인(BL)을 원하는 위치에 용이하게 형성할 수 있다. 비트 라인(BL)은 폴리실리콘, 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 및 루테늄(Ru) 중의 어느 하나, 또는 이들의 조합을 포함하여 형성할 수 있다. 도 14a 및 도 14b에는 비트 라인(BL)은 소자 분리막(110)의 최상 표면으로부터 돌출되지 않는 매립형으로 도시되어 있다. 이러한 비트 라인(BL)은 다마신(damascene) 방법을 이용하여 형성할 수 있다. 다시 말하면, 도 13a 및 도 13b에 도시된 구조물의 상측 부분, 예를 들어 콘택 플러그 (170) 및/또는 소자 분리막(110)의 일부를 제거하여 트랜치를 형성한 후, 상기 트랜치를 도전물을 충진하여 형성한다. 상기 제거되는 구조물의 상측 부분은 소자 분리막(110), 제2 층간 절연층(138), 캡핑층(156), 콘택 플러그(170), 및 매립층(132) 일 수 있다. 이에 따라, 비트 라인(BL)은 콘택 플러그(170)를 통하여 반도체 층(100)의 활성 영역(120)과 전기적으로 연결되며, 소자 분리막(110) 및 제1 층간 절연층(130)에 의하여 반도체 층(100)의 다른 영역과는 전기적으로 절연된다. 상기 매립형으로 도시된 비트 라인(BL)은 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 이어서, 도시되지는 않았지만 반도체 층(100)의 다른 활성 영역과 전기적으로 연결되는 스토리지 캐패시터(미도시)를 더 형성할 수 있고, 이에 따라 DRAM(dynamic random access memory) 소자를 완성할 수 있다. 상술한 바와 같은 소자 분리막(110)은 셀 영역에 대하여 설명되었으나, 주변 영역에도 적용할 수 있음을 이해할 수 있다.
도 15는 본 발명의 일부 실시예들에 따른 돌출형 소자 분리막의 외측 상에 비트 라인(BL_1)이 형성된 반도체 소자를 도시하는 단면도이다
도 15를 참조하면, 비트 라인(BL_1)은 도 13a 및 도 13b에 도시된 구조물의 상측에 위치하고 콘택 플러그(170)와 전기적으로 연결되는 외측형이다. 비트 라 인(BL_1)을 형성하는 경우에는, 도 13a 및 도 13b에 도시된 상기 구조물, 예를 들어 콘택 플러그 (170) 및/또는 소자 분리막(110)을 제거하지 않는다. 보다 상세하게 설명하면, 비트 라인(BL_1)은 통상적인 식각 방법, 예를 들어 도 13a 및 도 13b에 도시된 상기 구조물, 예를 들어 콘택 플러그 (170) 및/또는 소자 분리막(110) 상에 비트라인 도전층(미도시)을 형성한 후 상기 비트라인 도전층을 식각하는 식각 방법에 의하여 형성할 수 있다. 또는, 비트 라인(BL_1)은 통상적인 다마신 방법, 예를 들어 도 13a 및 도 13b에 도시된 상기 구조물 상에 절연층(미도시)을 형성하고 패터닝하여 홈을 형성한 후, 상기 홈에 비트라인 도전물을 충진하고 평탄화하는 다마신 방법에 의하여 형성할 수 있다. 이와 같은 외측형 비트 라인은 주변 영역에 형성되는 비트 라인과 동시에 형성할 수 있다.
도 16은 본 발명의 일부 실시예들에 따른 돌출형 소자 분리막(210)을 포함하는 반도체 소자를 도시하는 상면도이다. 상술한 실시예와 중복되는 설명은 생략하기로 한다.
도 16을 참조하면, 상기 반도체 소자는 제1 방향을 따라서는 나란하게 배열되고, 제2 방향을 따라서 서로 교차되도록 배열된 복수의 활성 영역들(220)을 포함한다. 복수의 활성 영역들(220)은 소자 분리막(210)에 의하여 둘러싸일 수 있다. 상술한 바와 같이, 소자 분리막(210)은 활성 영역들(220)에 비하여 돌출된다. 또한, 상기 반도체 소자는 상기 활성 영역(220)에 전기적으로 연결된 게이트 라인(GL) 및 비트 라인(BL)을 포함한다.
본 발명의 일부 실시예들에 따른 돌출형 소자 분리막을 포함하는 반도체 소 자의 제조 방법은: 반도체 층을 제공하는 단계; 상기 반도체 층 상에 제1 희생층을 형성하는 단계; 상기 제1 희생층을 패터닝하여 상기 반도체 층의 일부 영역을 노출하는 제1 희생층 패턴을 형성하는 단계; 상기 제1 희생층 패턴을 식각 마스크로 이용하여 상기 반도체 층의 상기 노출된 일부 영역을 제거하여 상기 반도체 층 내에 오목부 및 볼록부를 형성하는 단계; 상기 오목부를 충진하고, 제1 희생층 패턴 사이의 공간을 충진하도록 연장되고, 상기 볼록부의 최상측 표면에 비하여 높은 수준을 가지는 소자 분리막을 형성하는 단계; 및 상기 제1 희생층 패턴을 제거하여 상기 반도체 층을 노출하는 개구부를 형성하는 단계;를 포함한다.
또한, 상기 반도체 소자의 제조 방법은: 상기 볼록부의 상부 표면 상에 제1 층간 절연층, 매립층 및 제2 희생층을 순차적으로 형성하는 단계; 제2 희생층을 패터닝하여 매립층을 노출하는 제2 희생층 패턴을 형성하는 단계; 상기 제2 희생층 패턴의 측면에 스페이서를 형성하는 단계; 상기 제2 희생층 패턴 및 상기 제2 층간 절연층을 식각 마스크로 이용하여, 상기 스페이서 및 상기 스페이서의 하측에 위치하는 상기 매립층 및 상기 제1 층간 절연층을 제거하여 트랜치를 형성하는 단계; 상기 트랜치 내에 게이트 구조물을 형성하는 단계; 상기 게이트 구조물 사이에 위치하는 상기 제2 희생층 패턴, 상기 매립층, 및 상기 제1 층간 절연층을 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀 내에 도전물을 충진하여 콘택 플러그를 형성하는 단계; 및 상기 콘택 플러그와 전기적으로 연결되고, 게이트 라인과 교차되는 비트 라인을 형성하는 단계를 포함한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으 며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일부 실시예들에 따른 돌출형 소자 분리막을 도시하는 절개 사시도들이다.
도 2a는 본 발명의 일부 실시예들에 따른 돌출형 소자 분리막을 포함하는 반도체 소자를 각각 도시하는 상면도이다. 도 2b는 도 2a의 선 A-A', 선 B-B', 및 선 C-C'를 따라 절취한 단면도들이다.
도 3a 내지 도 14a는 본 발명의 일부 실시예들에 따른 돌출형 소자 분리막을 포함하는 반도체 소자를 제조하는 방법을 공정 순서에 따라 도시한 상면도들이다.
도 3b 내지 도 14b는 각각 도 2a 내지 도 14a의 선 A-A' 및 B-B'를 따라 절취한 단면도들이다.
도 15는 본 발명의 일부 실시예들에 따른 돌출형 소자 분리막의 외측 상에 비트라인이 형성된 반도체 소자를 도시하는 단면도이다
도 16은 본 발명의 일부 실시예들에 따른 돌출형 소자 분리막을 포함하는 반도체 소자를 도시하는 상면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 층, 102: 제1 희생층, 102a: 제1 희생층 패턴,
104: 오목부, 106: 볼록부, 108: 개구부, 110, 210: 소자 분리막,
120, 220: 활성 영역, 130: 제1 층간 절연층, 132: 매립층,
134: 제2 희생층, 134a: 제2 희생층 패턴, 136: 스페이서,
138: 제2 층간 절연층, 140, 트랜치, 150: 게이트 구조물,
152: 게이트 절연층, 154: 게이트 도전층, 156: 캡핑층,
160: 콘택홀, 170: 콘택 플러그, 172: 비트 라인 캡핑층,
GL: 게이트 라인, BL: 비트 라인

Claims (10)

  1. 볼록부(convex portion), 상기 볼록부를 둘러싸는 오목부(concave portion), 상기 볼록부를 가로지르고 라인 형상을 가지는 하나 또는 그 이상의 트랜치(trench)들을 포함하는 반도체 층;
    상기 오목부를 충진하고, 상기 볼록부의 최상측 표면에 비하여 높은 수준(level)을 가지도록 연장된 소자 분리막;
    상기 하나 또는 그 이상의 트랜치 내에 형성되고, 최상측이 상기 소자 분리막의 최상측 표면에 비하여 낮은 수준을 가지며, 상기 반도체 층 내에 매립된 게이트 절연층 및 게이트 도전층을 포함하는 하나 또는 그 이상의 게이트 구조물들; 및
    상기 볼록부의 일부 상에 전기적으로 연결되도록 형성되고, 상기 소자 분리막에 의하여 둘러싸인 콘택 플러그;
    를 포함하는 돌출형 소자 분리막을 가지는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서, 상기 게이트 구조물의 최상측은 상기 볼록부의 최상측 표면에 비하여 낮은 수준을 가지는 것을 특징으로 하는 돌출형 소자 분리막을 가지는 반도체 소자.
  4. 삭제
  5. 제 1 항에 있어서, 상기 콘택 플러그의 최상측은 상기 소자 분리막의 최상측과 동일한 수준이거나 그에 비하여 낮은 수준인 것을 특징으로 하는 돌출형 소자 분리막을 가지는 반도체 소자.
  6. 제 1 항에 있어서, 상기 소자 분리막은 실리콘 질화물을 포함하는 것을 특징으로 하는 돌출형 소자 분리막을 가지는 반도체 소자.
  7. 제 1 항에 있어서, 상기 볼록부의 일부 상에 절연층을 더 포함하는 것을 특징으로 하는 돌출형 소자 분리막을 가지는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 콘택 플러그와 전기적으로 연결되고, 상기 소자 분리막의 최상측 표면에 대하여 하측에 위치하는 비트 라인을 더 포함하는 것을 특징으로 하는 돌출형 소자 분리막을 가지는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 콘택 플러그와 전기적으로 연결되고, 상기 소자 분리막의 최상측 표면에 대하여 상측에 위치하는 비트 라인을 더 포함하는 것을 특징으로 하는 돌출형 소자 분리막을 가지는 반도체 소자.
  10. 삭제
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